JP4581415B2 - パルス昇圧回路、昇圧回路、及びチャージポンプ回路 - Google Patents

Description

この発明は、直流低電圧を昇圧して直流高電圧を生成するパルス昇圧回路、昇圧回路、及びチャージポンプ回路に関する。

近年のＬＳＩ（大規模集積回路）においては、回路内部において３Ｖ、５Ｖ、１０Ｖというように多電源が要求される場合が多い。従来、このような多電源が要求される場合、ＬＳＩ外部において複数の電源を生成してＬＳＩへ供給するようになっていた。しかし、最近は、ＬＳＩへ供給する電源は１電源で、ＬＳＩ内部において多電源を生成することが要求される。

ＬＳＩ内部において、外部から供給される電源電圧ＶDDより高い電圧を生成する回路として、チャージポンプ回路が用いられる。図４は、従来のチャージポンプ回路の構成を示す回路図である。この図において、符号１は波高値ＶDDでデューティ５０％のクロックパルスが供給される入力端子、２は電源電圧ＶDDが加えられる端子、Ｄ１〜ＤｎおよびＤoutはゲート−ドレインが接続され、ダイオードとして機能するＮチャネルＦＥＴ（電界効果トランジスタ）、Ｃ１〜Ｃｎはコンデンサ、３はインバータ、４は出力端子である。

このような構成において、例えば、ＦＥＴ・Ｄ１のしきい値をＶth（Ｄ１）とすると、入力端子１が電圧０（接地電位）の時はＦＥＴ・Ｄ１を介してコンデンサＣ１が電圧ＶDD−Vth（D１）に充電される。次に、入力端子１が電圧ＶDDになると、コンデンサＣ１の一端（ＦＥＴ・Ｄ１のソース側）が２ＶDD−Vth（Ｄ１）となり、また、インバータ３の出力が電圧０となる。これにより、コンデンサＣ２がＦＥＴ・Ｄ２を介して電圧２ＶDD−Ｖth（Ｄ１）−Ｖth（Ｄ２）に充電される。次に、入力端子１が再び電圧０、インバータ３の出力が電圧ＶDDになると、コンデンサＣ２の一端が電圧３ＶDD−Ｖth（Ｄ１）−Ｖth（Ｄ２）となり、コンデンサＣ３が電圧３ＶDD−Ｖth（Ｄ１）−Ｖth（Ｄ２）−Ｖth（Ｄ３）に充電される。以下、上記の動作が繰り返され、これにより、出力端子４の電圧がＦＥＴおよびコンデンサからなるブロックの段数に応じた電圧まで昇圧される。

上述したチャージポンプ回路をモデル化すると、図５に示すように、直流電源および内部抵抗によって表され、出力電圧Ｅおよび内部抵抗ｒは次式によって表される。
Ｅ＝（ｎ＋１）＊（ＶDD−Ｖth）
ｒ＝ｎ／Ｃ＊ｆ
但し、Ｖth：ＦＥＴによる電圧降下
Ｃ：コンデンサの容量
ｆ：クロック周波数
ｎ：コンデンサおよびＦＥＴからなるブロックの段数
なお、従来の技術として特許文献１に記載されるものが知られている。
特開2002-208290号公報

ところで、近年、例えば携帯電話等においては、装置の小型化に伴い、電池も益々小型化され、この結果、電池の出力電圧も例えば１Ｖ（ボルト）とかなり低くなってくる。このため、上述したチャージポンプ回路によって、１Ｖの電源電圧を例えば１０Ｖまで昇圧しようとすると、図４における１個のコンデンサおよび１個のダイオードからなるブロックの段数ｎが１０以上必要となる。しかし、段数ｎが大きくなると、内部抵抗ｒが大きくなり、得られる電流が減少する。そのため、所定の電流値を得ようとするとコンデンサの容量Ｃを大きくする必要があるが、容量Ｃを大きくするとチップ面積の増大を招いてしまう。ＬＳＩ内にチップ面積の大きいコンデンサを作成することは、他の回路を作成する面積が少なくなって極めて好ましくない。

本発明は上記事情を考慮してなされたもので、その目的は、コンデンサの面積を従来のものより小さくすることができ、しかも、充分な電流をとることができるパルス昇圧回路、昇圧回路、及びチャージポンプ回路を提供することにある。

この発明は上記の課題を解決するためになされたもので、本発明は、入力端に加えられ
るクロックパルスを反転した反転クロックパルスが一端に印加される第１のコンデンサと
、前記入力端に加えられるクロックパルスが一端に印加される第２のコンデンサと、ソー
ス又はドレインのいずれか一方にハイ電圧が印加され、ソース又はドレインの他方がバッ
クゲートとともに前記第１のコンデンサの他端に接続された第１のＰ型電界効果トランジ
スタと、ソース又はドレインのいずれか一方が前記第１のコンデンサの他端に接続され、
ソース又はドレインの他方がバックゲートとともに前記第２のコンデンサの他端に接続さ
れた第２のＰ型電界効果トランジスタと、前記入力端に加えられるクロックパルスがハイ
電圧のとき、前記第１のＰ型電荷効果トランジスタのゲートにロー電圧を印加し、前記入
力端に加えられるクロックパルスがロー電圧のとき、前記第１のＰ型電界効果トランジス
タのゲートに前記第１のコンデンサの一端の電圧を印加する第１の回路と、前記入力端に
加えられるクロックパルスがハイ電圧のとき、前記第２のＰ型電界効果トランジスタのゲ
ートに前記第２のコンデンサの一端の電圧を印加し、前記入力端に加えられるクロックパ
ルスがロー電圧のとき前記第２のＰ型電界効果トランジスタのゲートにロー電圧を印加す
る第２の回路と、前記入力端に加えられるクロックパルスに同期し、前記第２のコンデン
サの一端の電圧のパルス信号を出力端から出力するレベルシフト回路とを備え、前記第１の回路が、ソース又はドレインのいずれか一方にロー電圧が印加され、ソース又はドレインの他方が前記第１のＰ型電界効果トランジスタのゲートに接続され、ゲートに前記入力端に加えられるクロックパルスが印加された第１のＮ型電界効果トランジスタと、ソース又はドレインのいずれか一方が前記第１のＰ型電界効果トランジスタのゲートに接続され、ソース又はドレインの他方がバックゲートとともに前記第１のコンデンサの一端に接続され、ゲートに前記入力端に加えられるクロックパルスが印加された第３のＰ型電界効果トランジスタとを有し、前記第２の回路が、ソース又はドレインのいずれか一方にロー電圧が印加され、ゲートに前記入力端に加えられるクロックパルスが印加される第２のＮ型電界効果トランジスタと、ソース又はドレインのいずれか一方にロー電圧が印加され、ソース又はドレインの他方が前記第２のＰ型電界効果トランジスタのゲートに接続され、ゲートに前記入力端に加えられるクロックパルスを反転した反転クロックパルスが印加される第３のＮ型電界効果トランジスタと、ソース又はドレインのいずれか一方が前記第２のＰ型電界効果トランジスタのゲートに接続され、ソース又はドレインの他方がバックゲートとともに前記第２のコンデンサの一端に接続され、ゲートが前記第２のＮ型トランジスタのソース又はドレインの他方に接続された第４のＰ型電界効果トランジスタと、ソース又はドレインのいずれか一方が前記第２のＮ型トランジスタのソース又はドレインの他方に接続され、ソース又はドレインの他方がバックゲートとともに前記第１のコンデンサの一端に接続され、ゲートに前記入力端に加えられるクロックパルスが印加される第５のＰ型電界効果トランジスタとを有していることを特徴としたパルス昇圧回路である。

また、本発明は、順方向に直列に接続され、端部にハイ電圧が加えられた第１〜第ｎ（ｎは正の整数）のダイオード素子と、前記第１〜第ｎのダイオード素子それぞれに対応して設けられ、入力端に加えられる周期パルスを昇圧して出力する上記記載された発明のパルス昇圧回路と、前記各パルス昇圧回路の出力端と前記各ダイオード素子の接続点間に介挿されたｎ個のコンデンサと、前記入力端に加えられる周期パルスを前記第１、第３・・・のダイオード素子に対応して設けられた前記パルス昇圧回路へ供給すると共に、該周期パルスを反転して前記第２、第４・・・のダイオード素子に対応して設けられた前記パルス昇圧回路へ供給する回路とを具備することを特徴とするチャージポンプ回路である。

また、本発明は、入力端に加えられるクロックパルスを反転した反転クロックパルスが
一端に印加される第１のコンデンサと、前記入力端に加えられるクロックパルスが一端に
印加される第２のコンデンサと、ソース又はドレインのいずれか一方にハイ電圧が印加さ
れ、ソース又はドレインの他方がバックゲートとともに前記第１のコンデンサの他端に接
続された第１のＰ型電界効果トランジスタと、ソース又はドレインのいずれか一方が前記
第１のコンデンサの他端に接続され、ソース又はドレインの他方がバックゲートとともに
前記第２のコンデンサの他端に接続された第２のＰ型電界効果トランジスタと、前記入力
端に加えられるクロックパルスがハイ電圧のとき、前記第１のＰ型電荷効果トランジスタ
のゲートにロー電圧を印加し、前記入力端に加えられるクロックパルスがロー電圧のとき
、前記第１のＰ型電界効果トランジスタのゲートに前記第１のコンデンサの一端の電圧を
印加する第１の回路と、前記入力端に加えられるクロックパルスがハイ電圧のとき、前記
第２のＰ型電界効果トランジスタのゲートに前記第２のコンデンサの一端の電圧を印加し
、前記入力端に加えられるクロックパルスがロー電圧のとき前記第２のＰ型電界効果トランジスタのゲートにロー電圧を印加する第２の回路と、前記第２のコンデンサの一端の電圧を出力する出力端とを備え、前記第１の回路が、ソース又はドレインのいずれか一方にロー電圧が印加され、ソース又はドレインの他方が前記第１のＰ型電界効果トランジスタのゲートに接続され、ゲートに前記入力端に加えられるクロックパルスが印加された第１のＮ型電界効果トランジスタと、ソース又はドレインのいずれか一方が前記第１のＰ型電界効果トランジスタのゲートに接続され、ソース又はドレインの他方がバックゲートとともに前記第１のコンデンサの一端に接続され、ゲートに前記入力端に加えられるクロックパルスが印加された第３のＰ型電界効果トランジスタとを有し、前記第２の回路が、ソース又はドレインのいずれか一方にロー電圧が印加され、ゲートに前記入力端に加えられるクロックパルスが印加される第２のＮ型電界効果トランジスタと、ソース又はドレインのいずれか一方にロー電圧が印加され、ソース又はドレインの他方が前記第２のＰ型電界効果トランジスタのゲートに接続され、ゲートに前記入力端に加えられるクロックパルスを反転した反転クロックパルスが印加される第３のＮ型電界効果トランジスタと、ソース又はドレインのいずれか一方が前記第２のＰ型電界効果トランジスタのゲートに接続され、ソース又はドレインの他方がバックゲートとともに前記第２のコンデンサの一端に接続され、ゲートが前記第２のＮ型トランジスタのソース又はドレインの他方に接続された第４のＰ型電界効果トランジスタと、ソース又はドレインのいずれか一方が前記第２のＮ型トランジスタのソース又はドレインの他方に接続され、ソース又はドレインの他方がバックゲートとともに前記第１のコンデンサの一端に接続され、ゲートに前記入力端に加えられるクロックパルスが印加される第５のＰ型電界効果トランジスタとを有していることを特徴とした昇圧回路である。

また、本発明は、上記に記載された発明の昇圧回路と、順方向に直列に接続され、端部に前記昇圧回路の出力端の電圧が加えられた第１〜第ｎ（ｎは正の整数）のダイオード素子と、前記第１〜第ｎのダイオード素子と対応して設けられ、入力端に加えられる周期パルスを昇圧して出力する第１〜第ｎのパルス昇圧回路と、前記各パルス昇圧回路の出力端と前記各ダイオード素子の接続点間に介挿されたｎ個のコンデンサと、前記入力端に加えられる周期パルスを前記第１、第３・・・のパルス昇圧回路へ供給すると共に、該周期パルスを反転して前記第２、第４・・・のパルス昇圧回路へ供給する回路とを具備することを特徴とするチャージポンプ回路である。

この発明によれば、コンデンサの面積を従来のものより小さくすることができ、しかも、従来のものより大きい電流を取ることができる。

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態によるチャージポンプ回路の構成を示す回路図であり、この図において、図４の各部に対応する部分には同一の符号を付し、その説明を省略する。この図に示す回路が図４に示す回路と異なる点は、コンデンサＣ１〜Ｃｎと入力端子１またはインバータ３の出力端との間に３×ＶDD昇圧回路ＳＶ１〜ＳＶｎが介挿されている点である。

図２は３×ＶDD昇圧回路ＳＶ１〜ＳＶｎの構成を示す回路図であり、この図において、符号７はクロックパルスＣＬＫ（または、インバータ３の出力パルス）が入力される入力端、Ｉ１〜Ｉ４はインバータ、ＮＴＲ１〜ＮＴＲ３はＮチャネルＦＥＴ、ＰＴＲ１〜ＰＴＲ５はＰチャネルＦＥＴ、Ｃａ、Ｃｂはコンデンサ、ＬＳはレベルシフタ、８は出力端である。

以下、この３×ＶDD昇圧回路の動作を図３に示す波形図を参照して説明する。まず、クロックパルスＣＬＫ（図３（ａ）参照）がハイレベルＶDDになると、ＦＥＴ・ＮＴＲ１がオンとなり、これにより、ＦＥＴ・ＰＴＲ１がオンとなる。また、インバータＩ３の出力が接地レベルとなる。これにより、コンデンサＣａが電圧ＶDDに充電される。なお、この時、ＦＥＴ・ＰＴＲ３はオフ状態にある。次に、クロックパルスＣＬＫが接地レベルになると、ＦＥＴ・ＮＴＲ１がオフ、ＦＥＴ・ＰＴＲ３がオンとなる。ＦＥＴ・ＰＴＲ３がオンになると、コンデンサＣａの電圧ＶDDがこのＦＥＴ・ＰＴＲ３を介してＦＥＴ・ＰＴＲ１のゲートへ供給され、ＦＥＴ・ＰＴＲ１がオフとなる。またこの時、インバータＩ３の出力電圧がＶDDとなる。この結果、コンデンサＣａの端子電圧ＮＶ２（図３（ｂ）参照）が２ＶDDとなり、この電圧がロスなくＦＥＴ・ＰＴＲ２のソースへ加えられる。この時、インバータＩ２の出力電圧がＶDDであり、この結果、ＦＥＴ・ＮＴＲ３がオン、ＦＥＴ・ＰＴＲ２がオン状態にある。また、インバータＩ４の出力電圧が接地レベルにある。これにより、コンデンサＣａの端子電圧２ＶDDによってコンデンサＣｂが２ＶDDまで充電される。

次に、クロックパルスＣＬＫが再びＶDDになると、上述した場合と同様にしてコンデンサＣａが電圧ＶDDに充電される。また、ＦＥＴ・ＮＴＲ３がオフ、ＦＥＴ・ＰＴＲ５がオフ、ＦＥＴ・ＮＴＲ２がオン、ＦＥＴ・ＰＴＲ４がオンとなり、この結果、ＦＥＴ・ＰＴＲ２がオフとなる。また、インバータＩ４の出力がＶDDとなり、この結果、コンデンサＣｂの端子電圧ＮＶ３が３ＶDDとなる。そして、この電圧３ＶDDがレベルシフタＬＳへ供給され、レベルシフタＬＳがクロックパルスＣＬＫに同期させて電圧３ＶDDを出力端８へ出力する（図３の出力電圧ＯＵＴＸ３）。この場合、ＦＥＴ・ＰＴＲ２がオフ状態にあり、したがって、電圧３ＶDDがロスなくレベルシフタＬＳへ供給される。以下、上記の動作が繰り返され、これにより、出力端８からクロックパルスＣＬＫに同期した波高値３ＶDDのクロックパルスが出力される。

図６に、一般的なレベルジフタＬＳの一例を示す。 ＰＴＲ６，ＰＴＲ７はＰチャネルＦＥＴ，ＮＴＲ４，ＮＴＲ５はＮチャネルＦＥＴ，Ｉ５はインバータである。入力のＣＬＫが接地レベルのときは出力ＯＵＴＸ３は接地レベルとなり、ＣＬＫがハイレベルになると、出力ＯＵＴＸ３には電圧ＮＶ３が出力される。
上述した昇圧回路によれば、図４に示す従来の昇圧回路と異なり、シリーズ接続のダイオード（ダイオード接続のＦＥＴ）が用いられていないので、コンデンサＣａ、Ｃｂの充電電圧がロスなく次段へ伝達される。

次に、図１に示すチャージポンプ回路の動作を説明する。
まず、入力端子１のクロックパルスＣＬＫが接地レベルの時は、昇圧回路ＳＶ１の出力端８−１が接地レベルとなり、ＦＥＴ・Ｄ１を介してコンデンサＣ１に電圧ＶDD−Ｖth（Ｄ１）が充電される。次に、クロックパルスＣＬＫが電圧ＶDDになると、昇圧回路ＳＶ１の出力端８−１の電圧が３ＶDDとなる。この結果、コンデンサＣ１の一端（ＦＥＴ・Ｄ１のソース側）が４ＶDD−Ｖth（Ｄ１）となる。またこの時、インバータ３の出力が電圧０となり、昇圧回路ＳＶ２の出力端８−２が接地レベルとなる。これにより、コンデンサＣ２がＦＥＴ・Ｄ２を介して電圧４ＶDD−Ｖth（Ｄ１）−Ｖth（Ｄ２）に充電される。次に、クロックパルスＣＬＫ１が再び接地レベルになり、インバータ３の出力が電圧ＶDDになると、昇圧回路ＳＶ２の出力端８−２の電圧が３ＶDDとなり、コンデンサＣ２の一端が電圧７ＶDD−Ｖth（Ｄ１）−Ｖth（Ｄ２）となり、コンデンサＣ３（図示略）が電圧７ＶDD−Ｖth（Ｄ１）−Ｖth（Ｄ２）−Ｖth（Ｄ３）に充電される。以下、上記の動作が繰り返され、これにより、出力端子４の電圧がＦＥＴ、コンデンサおよび昇圧回路からなるブロックの段数に応じた電圧まで昇圧される。

このように、上記実施形態によれば、クロックパルスを３×ＶDD昇圧回路ＳＶ１〜ＳＶｎによって昇圧してコンデンサＣ１、Ｃ２…Ｃｎへ加えているので、ＦＥＴおよびコンデンサによるブロックの段数を従来のものより少なくすることができる。これにより、チャージポンプ回路の内部抵抗を小さくすることができて出力電流を大きく取れると共に、コンデンサの面積を小さくすることができる。

例えば、ＶDD＝１．２Ｖを１０Ｖに昇圧する場合、Ｖth（Ｄ１）、Ｖth（Ｄ２）・・・を略０．４Ｖとすると、従来の構成（図４）では１２段を必要としたが、上記実施形態によれば、４段で構成することができる。またこの時、出力電流として、従来の回路の約３倍取ることができる。さらに、Ｖth（Ｄ１）等のしきい値を略ゼロＶに設定すれば、より効率よく昇圧することができる。
また、図２に示す３×ＶDD昇圧回路ＳＶ１〜ＳＶｎによれば、電圧ドロップによるロスがほとんど無く、効率よくクロックパルスを昇圧することができる。

さらに昇圧効率を上げる手段として、実施形態を図７に示す。図７の実施形態の構成を説明する。図１においてＦＥＴ・Ｄ１の入力はＶDDであるが、図７では、常時３ＶDD出力を得る３×ＶDD常時昇圧回路１００の出力ＮＶ３を接続したものである。常時昇圧回路１００の構成を図８に示す。図８の３×ＶDD常時昇圧回路１００の構成は、図２の３×ＶDD昇圧回路のレベルシフタＬＳを削除したものである。この回路の出力ＮＶ３は常時３倍のＶDDを出力する。

このように構成された３×ＶDD常時昇圧回路１００を用いた図７のチャージポンプ回路では、出力Voutは、ＦＥＴ・Ｄ１〜ＦＥＴ・Ｄｎのしきい値をＶthとすると、
Ｖout＝（ｎ＋１）（３ＶDD−Ｖth）
となり、図４に示す従来例の出力電圧
Ｖout＝（ｎ＋１）（ＶDD−Ｖth）
に対して大幅な効率改善、及び段数削減を図ることができる。

この発明の第１の実施形態によるチャージポンプ回路の構成を示すブロック図である。 同実施形態における３×ＶDD昇圧回路ＳＶ１〜ＳＶｎの構成を示す回路図である。 同実施形態の動作を説明するための波形図である。 従来のチャージポンプ回路の構成を示す回路図である。 従来のチャージポンプ回路の等価回路図である。 図２におけるレベルシフタＬＳの構成を示す回路図である。 この発明の第２の実施形態によるチャージポンプ回路の構成を示すブロック図である。 同実施形態における３×ＶDD常時昇圧回路１００の構成を示す回路図である。

符号の説明

Ｄ１〜Dｎ、Dout…ＦＥＴ
Ｃ１〜Ｃｎ、Ｃａ、Ｃｂ…コンデンサ
ＳＶ１〜ＳＶｎ…３×ＶDD昇圧回路
Ｉ１〜Ｉ５…インバータ
ＮＴＲ１〜ＮＴＲ５…ＮチャネルＦＥＴ
ＰＴＲ１〜ＰＴＲ７…ＰチャネルＦＥＴ
ＬＳ…レベルシフト回路
１…入力端子
３…インバータ
４…出力端子
１００…３×ＶDD常時昇圧回路。

Claims (4)

1. 入力端に加えられるクロックパルスを反転した反転クロックパルスが一端に印加される第１のコンデンサと、
   前記入力端に加えられるクロックパルスが一端に印加される第２のコンデンサと、
   ソース又はドレインのいずれか一方にハイ電圧が印加され、ソース又はドレインの他方がバックゲートとともに前記第１のコンデンサの他端に接続された第１のＰ型電界効果トランジスタと、
   ソース又はドレインのいずれか一方が前記第１のコンデンサの他端に接続され、ソース又はドレインの他方がバックゲートとともに前記第２のコンデンサの他端に接続された第２のＰ型電界効果トランジスタと、
   前記入力端に加えられるクロックパルスがハイ電圧のとき、前記第１のＰ型電荷効果トランジスタのゲートにロー電圧を印加し、前記入力端に加えられるクロックパルスがロー電圧のとき、前記第１のＰ型電界効果トランジスタのゲートに前記第１のコンデンサの一端の電圧を印加する第１の回路と、
   前記入力端に加えられるクロックパルスがハイ電圧のとき、前記第２のＰ型電界効果トランジスタのゲートに前記第２のコンデンサの一端の電圧を印加し、前記入力端に加えられるクロックパルスがロー電圧のとき前記第２のＰ型電界効果トランジスタのゲートにロー電圧を印加する第２の回路と、
   前記入力端に加えられるクロックパルスに同期し、前記第２のコンデンサの一端の電圧のパルス信号を出力端から出力するレベルシフト回路と
   を備え、
   前記第１の回路が、
   ソース又はドレインのいずれか一方にロー電圧が印加され、ソース又はドレインの他方が前記第１のＰ型電界効果トランジスタのゲートに接続され、ゲートに前記入力端に加えられるクロックパルスが印加された第１のＮ型電界効果トランジスタと、
   ソース又はドレインのいずれか一方が前記第１のＰ型電界効果トランジスタのゲートに接続され、ソース又はドレインの他方がバックゲートとともに前記第１のコンデンサの一端に接続され、ゲートに前記入力端に加えられるクロックパルスが印加された第３のＰ型電界効果トランジスタとを有し、
   前記第２の回路が、
   ソース又はドレインのいずれか一方にロー電圧が印加され、ゲートに前記入力端に加えられるクロックパルスが印加される第２のＮ型電界効果トランジスタと、
   ソース又はドレインのいずれか一方にロー電圧が印加され、ソース又はドレインの他方が前記第２のＰ型電界効果トランジスタのゲートに接続され、ゲートに前記入力端に加えられるクロックパルスを反転した反転クロックパルスが印加される第３のＮ型電界効果トランジスタと、
   ソース又はドレインのいずれか一方が前記第２のＰ型電界効果トランジスタのゲートに接続され、ソース又はドレインの他方がバックゲートとともに前記第２のコンデンサの一端に接続され、ゲートが前記第２のＮ型トランジスタのソース又はドレインの他方に接続された第４のＰ型電界効果トランジスタと、
   ソース又はドレインのいずれか一方が前記第２のＮ型トランジスタのソース又はドレインの他方に接続され、ソース又はドレインの他方がバックゲートとともに前記第１のコンデンサの一端に接続され、ゲートに前記入力端に加えられるクロックパルスが印加される第５のＰ型電界効果トランジスタとを有している
   ことを特徴としたパルス昇圧回路。
2. 順方向に直列に接続され、端部にハイ電圧が加えられた第１〜第ｎ（ｎは正の整数）のダイオード素子と、
   前記第１〜第ｎのダイオード素子それぞれに対応して設けられ、入力端に加えられる周期パルスを昇圧して出力する請求項１に記載されたパルス昇圧回路と、
   前記各パルス昇圧回路の出力端と前記各ダイオード素子の接続点間に介挿されたｎ個のコンデンサと、
   前記入力端に加えられる周期パルスを前記第１、第３・・・のダイオード素子に対応して設けられた前記パルス昇圧回路へ供給すると共に、該周期パルスを反転して前記第２、第４・・・のダイオード素子に対応して設けられた前記パルス昇圧回路へ供給する回路と
   を具備することを特徴とするチャージポンプ回路。
3. 入力端に加えられるクロックパルスを反転した反転クロックパルスが一端に印加される第１のコンデンサと、
   前記入力端に加えられるクロックパルスが一端に印加される第２のコンデンサと、
   ソース又はドレインのいずれか一方にハイ電圧が印加され、ソース又はドレインの他方がバックゲートとともに前記第１のコンデンサの他端に接続された第１のＰ型電界効果トランジスタと、
   ソース又はドレインのいずれか一方が前記第１のコンデンサの他端に接続され、ソース又はドレインの他方がバックゲートとともに前記第２のコンデンサの他端に接続された第２のＰ型電界効果トランジスタと、
   前記入力端に加えられるクロックパルスがハイ電圧のとき、前記第１のＰ型電荷効果トランジスタのゲートにロー電圧を印加し、前記入力端に加えられるクロックパルスがロー電圧のとき、前記第１のＰ型電界効果トランジスタのゲートに前記第１のコンデンサの一端の電圧を印加する第１の回路と、
   前記入力端に加えられるクロックパルスがハイ電圧のとき、前記第２のＰ型電界効果トランジスタのゲートに前記第２のコンデンサの一端の電圧を印加し、前記入力端に加えられるクロックパルスがロー電圧のとき前記第２のＰ型電界効果トランジスタのゲートにロー電圧を印加する第２の回路と、
   前記第２のコンデンサの一端の電圧を出力する出力端と
   を備え、
   前記第１の回路が、
   ソース又はドレインのいずれか一方にロー電圧が印加され、ソース又はドレインの他方が前記第１のＰ型電界効果トランジスタのゲートに接続され、ゲートに前記入力端に加えられるクロックパルスが印加された第１のＮ型電界効果トランジスタと、
   ソース又はドレインのいずれか一方が前記第１のＰ型電界効果トランジスタのゲートに接続され、ソース又はドレインの他方がバックゲートとともに前記第１のコンデンサの一端に接続され、ゲートに前記入力端に加えられるクロックパルスが印加された第３のＰ型電界効果トランジスタとを有し、
   前記第２の回路が、
   ソース又はドレインのいずれか一方にロー電圧が印加され、ゲートに前記入力端に加えられるクロックパルスが印加される第２のＮ型電界効果トランジスタと、
   ソース又はドレインのいずれか一方にロー電圧が印加され、ソース又はドレインの他方が前記第２のＰ型電界効果トランジスタのゲートに接続され、ゲートに前記入力端に加えられるクロックパルスを反転した反転クロックパルスが印加される第３のＮ型電界効果トランジスタと、
   ソース又はドレインのいずれか一方が前記第２のＰ型電界効果トランジスタのゲートに接続され、ソース又はドレインの他方がバックゲートとともに前記第２のコンデンサの一端に接続され、ゲートが前記第２のＮ型トランジスタのソース又はドレインの他方に接続された第４のＰ型電界効果トランジスタと、
   ソース又はドレインのいずれか一方が前記第２のＮ型トランジスタのソース又はドレインの他方に接続され、ソース又はドレインの他方がバックゲートとともに前記第１のコンデンサの一端に接続され、ゲートに前記入力端に加えられるクロックパルスが印加される第５のＰ型電界効果トランジスタとを有している
   ことを特徴とした昇圧回路。
4. 請求項３に記載された昇圧回路と、
   順方向に直列に接続され、端部に前記昇圧回路の出力端の電圧が加えられた第１〜第ｎ（ｎは正の整数）のダイオード素子と、
   前記第１〜第ｎのダイオード素子と対応して設けられ、入力端に加えられる周期パルスを昇圧して出力する第１〜第ｎのパルス昇圧回路と、
   前記各パルス昇圧回路の出力端と前記各ダイオード素子の接続点間に介挿されたｎ個のコンデンサと、
   前記入力端に加えられる周期パルスを前記第１、第３・・・のパルス昇圧回路へ供給すると共に、該周期パルスを反転して前記第２、第４・・・のパルス昇圧回路へ供給する回路と
   を具備することを特徴とするチャージポンプ回路。

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