JP2002237192A - 負昇圧回路及び不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 負昇圧回路、特に不揮発性半導体記憶装置に
用いられる負昇圧回路の昇圧効率を向上する。 【解決手段】 逆相のクロックで動作する２列ｎ段の昇
圧セル列からなり、ｉ段目の昇圧セル内のＮ型ＭＯＳト
ランジスタのバックゲートは対面する昇圧セル列のｉ＋
１段目の昇圧セルの出力と接続され、上記Ｎ型ＭＯＳト
ランジスタのバックゲートとドレイン間のＰＮ接合が順
バイアスになることを防ぎ、寄生バイポーラトランジス
タの動作を阻止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源電圧より負電
圧の昇圧電圧を生成する負昇圧回路に関し、特に、不揮
発性半導体記憶装置の昇圧電源回路に組み込まれた負昇
圧回路と、その不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置であるフラッシ
ュメモリ、あるいはＥＥＰＲＯＭは、単一電源化のため
にオンチップで電源電圧の昇圧及び負電圧生成を行って
おり、書き込み、消去等に必要な電圧を供給する内部電
圧発生回路が内蔵されている。この内部電圧発生回路
は、半導体集積回路における電源電圧の低電圧化、省電
力化に伴って、高効率化が求められている。負昇圧回路
の従来例としては、例えば、特開平１１−２６５５９３
号公報が挙げられる。

【０００３】図１５は、従来の負昇圧回路の一構成例を
示し、図１６は負昇圧回路の入力クロック波形を示して
いる。図１５において、Ｍ１〜Ｍ５はＮ型ＭＯＳトラン
ジスタであり、Ｃ１〜Ｃ４は昇圧容量である。Ｎ型ＭＯ
ＳトランジスタＭ１〜Ｍ５はそれぞれダイオード接続さ
れ、バックゲートをドレインに接続し、それらは直列接
続されている。このトランジスタ列の一端であるＮ型Ｍ
ＯＳトランジスタＭ１のソースは接地電位ＶＳＳに、ト
ランジスタ列の他端であるＮ型ＭＯＳトランジスタＭ５
のドレインは負電圧出力端に接続されている。また、昇
圧容量Ｃ１の一端はＮ型ＭＯＳトランジスタＭ１のドレ
インに接続され、その他端には昇圧クロックＣＬＫ１が
入力される。昇圧容量Ｃ２の一端はＮ型ＭＯＳトランジ
スタＭ２のドレインに接続され、その他端には昇圧クロ
ックＣＬＫ２が入力される。同様に昇圧容量Ｃ３は一端
をＮ型ＭＯＳトランジスタＭ３のドレインに接続して、
他端には昇圧クロックＣＬＫ１が入力され、昇圧容量Ｃ
４は一端をＮ型ＭＯＳトランジスタＭ４のドレインに接
続して、他端を昇圧クロックＣＬＫ２が入力される。

【０００４】このように構成された従来の負昇圧回路に
ついて、以下その動作を説明する。入力端子には図１６
に示されるように、互いに逆相の昇圧クロックＣＬＫ
１、ＣＬＫ２が入力され、隣接する昇圧容量は、互いに
逆相のクロックで駆動されている。例えば、一つのＮ型
ＭＯＳトランジスタＭ２に着目して、昇圧クロックＣＬ
Ｋ１がＬ、昇圧クロックＣＬＫ２がＨの場合、ノードＮ
２はノードＮ１より高電位になり、ダイオード接続のＮ
型ＭＯＳトランジスタＭ２が順バイアスとなって昇圧容
量Ｃ２から昇圧容量Ｃ１の向きで電流が流れ、昇圧容量
Ｃ１と昇圧容量Ｃ２との間で電荷の受け渡しが起こり、
Ｎ型ＭＯＳトランジスタＭ２のドレインの電位が引き下
げられる。それに対して、昇圧クロックＣＬＫ１がＨ、
昇圧クロックＣＬＫ２がＬの場合、ノードＮ２はノード
Ｎ１より低電位になり、ダイオード接続のＮ型ＭＯＳト
ランジスタＭ２が逆バイアスとなるため電流は流れず、
電荷の受け渡しは行なわれない。この電荷の受け渡しの
動作が繰り返されることによりノードＮ２の電位は引き
下げられる。つまり、従来の負昇圧回路は、各Ｎ型ＭＯ
ＳトランジスタＭ１〜Ｍ５において上述したような動作
が行なわれる結果、出力端子ＶＢＢから接地電位ＶＳＳ
より低電位、すなわち負電圧が出力されることとなる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の負昇圧回路において、Ｎ型ＭＯＳトランジスタＭ１
〜Ｍ５は、図１７に示されるように、Ｐ型基板上にＮウ
ェルを形成して、さらにその中にＰウェルを形成し、そ
の上にトランジスタＭｉを形成する、トリプルウェル構
造上に形成されており、この構成によりＮ型ＭＯＳトラ
ンジスタのバックゲートとドレインを接続することが可
能となっている。

【０００６】しかし、このトリプルウェル構造において
は図１７に示した寄生ＮＰＮバイポーラトランジスタＱ
ｉが内包されており、ベースとなるＰウェルとエミッタ
となるＮ型拡散層が順バイアスとなると、コレクタとな
るＮウェルの電源電圧ＶＤＤより電流が流れ込むことに
なる。これは、各ノードＮ１〜Ｎ４及び、出力電圧ＶＢ
Ｂの電位を上昇させることになり、負昇圧回路の効率が
低下するという課題を有していた。本発明は、上記課題
を解消するためになされたものであり、昇圧効率を向上
した負昇圧回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に記載の負昇圧回路は、直列接続
された複数の昇圧セル列からなる昇圧セルを並行に２列
備えた負昇圧回路であって、上記昇圧セルは一つあるい
は複数のＮ型ＭＯＳトランジスタと、一つあるいは複数
の昇圧容量とを備え、上記昇圧容量の一端には昇圧クロ
ックが入力され、対面する上記昇圧セル列の昇圧セルに
は互いに逆相の昇圧クロックが入力され、上記昇圧セル
内の少なくとも一つのＮ型ＭＯＳトランジスタのバック
ゲート端子を、対面する上記昇圧セル列の昇圧セルより
１段後段の上記昇圧セルの出力端と接続するものであ
る。

【０００８】また、本発明の請求項２に記載の負昇圧回
路は、請求項１記載の負昇圧回路において、上記昇圧セ
ル列の最終段セルは、ゲートとドレインとを接続したダ
イオード接続で、ソースを上記最終段セルの入力端に接
続し、ドレインを上記負昇圧回路の出力端とした第１の
Ｎ型ＭＯＳトランジスタと、ゲートとドレインとを接続
したダイオード接続で、ソースを上記最終段セルの入力
端に接続し、バックゲートをドレインに接続した第２の
Ｎ型ＭＯＳトランジスタと、一端を上記第２のＮ型ＭＯ
Ｓトランジスタのドレインに接続し、他端を上記昇圧ク
ロックの入力端とした昇圧容量とを備え、上記第２のＮ
型ＭＯＳトランジスタのドレインをバックバイアス出力
端とし、対面する上記昇圧セル列の１段前段の昇圧セル
内のＮ型ＭＯＳトランジスタのバックゲート端子に該バ
ックバイアス出力端を接続し、上記第１のＮ型ＭＯＳト
ランジスタのバックゲートを対面する上記昇圧セル列の
最終段セルのバックバイアス出力端に接続するものであ
る。

【０００９】また、本発明の請求項３に記載の負昇圧回
路は、請求項１または請求項２に記載の負昇圧回路にお
いて、上記昇圧セルは、一つのＮ型ＭＯＳトランジスタ
と一つの昇圧容量とを備え、上記Ｎ型ＭＯＳトランジス
タは、ゲートとドレインとを接続したダイオード接続
で、ソースを上記昇圧セルの入力端、ドレインを上記昇
圧セルの出力端、バックゲートをバックバイアス入力端
とし、上記昇圧容量の一端を上記Ｎ型ＭＯＳトランジス
タのドレインに接続し、他端を昇圧クロックの入力端と
したものである。

【００１０】また、本発明の請求項４に記載の負昇圧回
路は、請求項１または請求項２に記載の負昇圧回路にお
いて、上記昇圧セルは、第１のＮ型ＭＯＳトランジスタ
と第２のＮ型ＭＯＳトランジスタと、第１の昇圧容量と
第２の昇圧容量とを備え、上記第１のＮ型ＭＯＳトラン
ジスタは、ソースを上記昇圧セルの入力端とし、ドレイ
ンを上記昇圧セルの出力端とし、上記第２のＮ型ＭＯＳ
トランジスタは、その電流経路の一端を上記第１のＮ型
ＭＯＳトランジスタのドレインと接続し、その電流経路
の他端を上記第１のＮ型ＭＯＳトランジスタのゲートと
接続し、上記第２のＮ型ＭＯＳトランジスタのゲートを
上記第１のＮ型ＭＯＳトランジスタのソースと接続し、
上記第１の昇圧容量は、その一端を上記第１のＮ型ＭＯ
Ｓトランジスタのドレインに接続し、他端を第１の昇圧
クロック入力端とし、上記第２の昇圧容量は、その一端
を上記第１のＮ型ＭＯＳトランジスタのゲートに接続
し、他端を第２の昇圧クロック入力端としたものであ
る。

【００１１】また、本発明の請求項５に記載の負昇圧回
路は、請求項４記載の負昇圧回路において、上記昇圧セ
ル列の初段の昇圧セルの入力端には、上記第１の昇圧ク
ロック入力端に入力される昇圧クロックと逆位相の昇圧
クロックが入力されるものである。

【００１２】また、本発明の請求項６に記載の負昇圧回
路は、請求項４または請求項５に記載の負昇圧回路にお
いて、上記昇圧セルの第２の昇圧クロック入力端には、
ブートストラップ回路を介して昇圧された昇圧クロック
が入力されるものである。

【００１３】また、本発明の請求項７に記載の負昇圧回
路は、請求項１ないし請求項６のいずれかに記載の負昇
圧回路において、該負昇圧回路は、参照電圧に基づいて
定められる検知電圧を求め、当該負昇圧回路から出力さ
れる負電圧と比較して、上記昇圧クロックを制御する昇
圧クロック制御信号を出力する電圧検知回路を備えたも
のである。

【００１４】また、本発明の請求項８に記載の負昇圧回
路は、請求項７記載の負昇圧回路において、上記電圧検
知回路は、電源電位につながるカレントミラー回路と、
ソースを接地電位に接続し、ドレインを上記カレントミ
ラー回路の電流入力端に接続した第１のＮ型ＭＯＳトラ
ンジスタと、ゲートとドレインとを上記第１のＮ型ＭＯ
Ｓトランジスタのゲートに接続した第２のＮ型ＭＯＳト
ランジスタと、一端を当該負昇圧回路の負電圧出力端に
接続し、他端を上記第２のＮ型ＭＯＳトランジスタのソ
ースに接続し、直列接続された一つあるいは複数のダイ
オード接続のＮ型ＭＯＳトランジスタからなるトランジ
スタ列と、第１の入力端を上記第２のＮ型ＭＯＳトラン
ジスタのドレインに接続し、第２の入力端に上記参照電
圧を入力して、上記昇圧クロック制御信号を出力するコ
ンパレータあるいは差動増幅回路とを備え、上記第１の
Ｎ型ＭＯＳトランジスタ、上記第２のＮ型ＭＯＳトラン
ジスタ、及び上記トランジスタ列のトランジスタサイズ
はいずれも同一なものである。

【００１５】また、本発明の請求項９に記載の負昇圧回
路は、請求項７記載の負昇圧回路において、上記電圧検
知回路は、電源電位につながるカレントミラー回路と、
ソースを接地電位に接続し、ドレインを上記カレントミ
ラー回路の電流入力端に接続した第１のＮ型ＭＯＳトラ
ンジスタと、ゲートとドレインとを上記第１のＮ型ＭＯ
Ｓトランジスタのゲートに接続した第２のＮ型ＭＯＳト
ランジスタと、一端を当該負昇圧回路の負電圧出力端に
接続し、他端を上記第２のＮ型ＭＯＳトランジスタのソ
ースに接続し、直列接続された一つあるいは複数のダイ
オード接続のＮ型ＭＯＳトランジスタからなるトランジ
スタ列と、上記トランジスタ列を構成するいずれかの上
記Ｎ型ＭＯＳトランジスタのドレインに、一方の電流経
路を接続し、他方の電流経路を当該負昇圧回路の負電圧
出力端に接続した、一つあるいは複数の第３のＮ型ＭＯ
Ｓトランジスタと、上記検知電圧を選択する電圧選択信
号のレベル変換を行い、上記第３のＮ型ＭＯＳトランジ
スタのゲートに出力する一つあるいは複数のレベルシフ
ト回路と、第１の入力端を上記第２のＮ型ＭＯＳトラン
ジスタのドレインに接続し、第２の入力端に参照電圧を
入力して、上記昇圧クロック制御信号を出力するコンパ
レータあるいは差動増幅回路とを備え、上記第１のＮ型
ＭＯＳトランジスタ、上記第２のＮ型ＭＯＳトランジス
タ、及び上記トランジスタ列のトランジスタサイズはい
ずれも同一とし、当該負昇圧回路の負電圧出力端の電圧
値を上記電圧選択信号により切り換えるものである。

【００１６】また、本発明の請求項１０に記載の半導体
集積回路は、請求項７ないし請求項８のいずれかに記載
の負昇圧回路を備えた半導体集積回路であって、該半導
体集積回路は、上記参照電圧によって上記負昇圧回路か
ら入力される負電圧を制御し、所定の電圧値の負電圧を
出力するレギュレータ回路を備えたものである。

【００１７】また、本発明の請求項１１に記載の半導体
集積回路は、請求項９に記載の負昇圧回路を備えた半導
体集積回路であって、該半導体集積回路は、上記参照電
圧及び電圧選択信号によって、該負昇圧回路から入力さ
れる所定の電圧値を制御し、該電圧値より高電位の負電
圧を出力するレギュレータ回路を備えたものである。

【００１８】また、本発明の請求項１２に記載の不揮発
性半導体記憶装置は、負昇圧回路を備えた不揮発性半導
体記憶装置であって、該負昇圧回路として、請求項６な
いし請求項９のいずれかに記載の負昇圧回路を用いるも
のである。

【００１９】また、本発明の請求項１３に記載の不揮発
性半導体記憶装置は、負昇圧回路を備えた不揮発性半導
体記憶装置であって、該負昇圧回路として、請求項１０
または請求項１１に記載の半導体集積回路を用いるもの
である。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。 （実施の形態１）図１は本発明の実施の形態１による負
昇圧回路の回路図である。図１において、１１〜１４、
２１〜２４は昇圧セル、１５、２５は最終段セルであ
り、Ｍ１１〜Ｍ１６、Ｍ２１〜Ｍ２６はＮ型ＭＯＳトラ
ンジスタであり、Ｃ１１〜Ｃ１５、Ｃ２１〜Ｃ２５は昇
圧容量である。

【００２１】昇圧セル１１〜１４，２１〜２４は、ゲー
トとドレインとを接続したダイオード接続のＮ型ＭＯＳ
トランジスタＭ１１〜Ｍ１５，Ｍ２１〜Ｍ２６と、昇圧
容量Ｃ１１〜Ｃ１５，Ｃ２１〜Ｃ２６とからなり、昇圧
容量の一端をＮ型ＭＯＳトランジスタのドレインに接続
し、Ｎ型ＭＯＳトランジスタのソースを昇圧セルの入力
端、バックゲートをバックバイアス入力端とし、ドレイ
ンを昇圧セルの出力端、昇圧容量の他端を昇圧クロック
入力端としている。

【００２２】昇圧セル１１〜１４と最終段セル１５は、
直列接続されて一方の昇圧セル列を形成しており、該昇
圧セル列の入力端である昇圧セル１１の入力端は接地電
位ＶＳＳに接続し、該昇圧セル列の出力端となる最終段
セル１５の出力端を負電圧出力端と接続する。同様に、
昇圧セル２１〜２４と最終段セル２５は、直列接続され
て他方の昇圧セル列を形成しており、該昇圧セル列の入
力端である昇圧セル２１の入力端は接地電位ＶＳＳに接
続し、該昇圧セル列の出力端となる最終段セル２５の出
力端を負電圧出力端と接続する。

【００２３】そして、一方の昇圧セル列の奇数段目に該
当する昇圧セル１１，１３及び最終段セル１５の昇圧ク
ロック入力端には昇圧クロックＣＬＫ１を入力し、偶数
段目に該当する昇圧セル１２，１４の昇圧クロック入力
端には昇圧クロックＣＬＫ２を入力する。また、他方の
昇圧セル列の奇数段目に該当する昇圧セル２１，２３及
び最終段セル２５の昇圧クロック入力端には昇圧クロッ
クＣＬＫ２を入力し、偶数段目に該当する昇圧セル２
２，２４の昇圧クロック入力端には昇圧クロックＣＬＫ
１を入力する。すなわち、この二つの昇圧セル列は、互
いに逆相の昇圧クロックで動作することになる。

【００２４】バックバイアス入力端子は、対面する昇圧
セル列の１段後段の昇圧セルの出力端と接続され、例え
ば、昇圧セル１２のバックバイアス入力端は、昇圧セル
２３の出力端と接続される。

【００２５】最終段セル１５は、ゲートとドレインとを
接続し、バックゲートとドレインを接続したＮ型ＭＯＳ
トランジスタＭ１５と、ゲートとドレインとを接続した
ダイオード接続のＮ型ＭＯＳトランジスタＭ１６と、昇
圧容量Ｃ１５とからなり、最終段セル１５の入力端はＮ
型ＭＯＳトランジスタＭ１５のソースと、Ｎ型ＭＯＳト
ランジスタＭ１６のソースに接続され、昇圧容量Ｃ１５
の一端はＮ型ＭＯＳトランジスタＭ１５のドレインに接
続され、他端を最終段セル１５の昇圧クロック入力端と
し、Ｎ型ＭＯＳトランジスタＭ１６のドレインを最終段
セル１５の出力端とし、Ｎ型ＭＯＳトランジスタＭ１６
のバックゲートを最終段セル１５のバックバイアス入力
端とし、Ｎ型ＭＯＳトランジスタＭ１５のドレインをバ
ックバイアス出力端としている。最終段セル１５のバッ
クバイアス入力端は、対面する昇圧セル列の最終段セル
２５のバックバイアス出力端に接続されている。なお、
最終段セル２５の構成については、最終段セル１５の構
成と同様であるので、説明を省略する。

【００２６】このように構成された負昇圧回路につい
て、その動作を説明する。図２は、本発明の実施の形態
１による負昇圧回路の昇圧クロックの波形を示す図であ
り、図３は、一つの昇圧セルに注目して各ノードの電圧
波形を示した負昇圧回路の電圧波形図である。

【００２７】本実施の形態１における負昇圧回路は、図
２に示す互いに逆相の関係にある昇圧クロックＣＬＫ
１、ＣＬＫ２に従って動作するものであり、また図３に
示す通り、昇圧セルの入力端（細線）と出力端（太線）
については、上記昇圧クロックＣＬＫ１とＣＬＫ２によ
り駆動されるため、図２の区間Ｄ２においては昇圧セル
の入力端が高電位側ならば、その出力端は低電位側にあ
り、また区間Ｄ１においては昇圧セルの入力側が低電位
側ならば、その出力端は高電位側にある。この時、昇圧
セル内のダイオード接続したＮ型ＭＯＳトランジスタの
働きにより、区間Ｄ１の間のみに電荷の移動が行われ、
出力端の電位が下げられる。この動作が各段の昇圧セル
で行われることにより、負電圧出力端には負昇圧回路の
段数に比例した負電圧ＶＢＢが出力される。この動作は
従来の負昇圧回路と同様であるが、本実施の形態１の負
昇圧回路においては、一方の昇圧セル列のバックバイア
ス入力端に、対面する昇圧セル列の1段後段の昇圧セル
の出力端が接続されているため、図３に示すようにＮ型
ＭＯＳトランジスタのバックゲートはドレイン、ソース
より常に低電位となり（点線）、従来の負昇圧回路の課
題であった寄生バイポーラトランジスタの活性化が阻止
されるものである。

【００２８】このように、本実施の形態１による負昇圧
回路によれば、対をなす２列の昇圧セル列からなり、互
いに逆相の昇圧クロックで動作し、昇圧セル内のＮ型Ｍ
ＯＳトランジスタのバックゲートを対面する昇圧セル列
の１段後段の出力と接続したので、寄生バイポーラトラ
ンジスタの動作による電荷のロスを抑制することがで
き、昇圧効率の向上を図ることができる。

【００２９】（実施の形態２）図４は本発明の実施の形
態２による負昇圧回路の回路図であり、図５は負昇圧回
路に入力される昇圧クロックの波形を示す図であり、図
６は負昇圧回路の電圧波形図である。

【００３０】図４において、３１〜３４、４１〜４４は
昇圧セル、３５、４５は最終段セルであり、Ｍ３１〜Ｍ
３６、Ｍ５１〜Ｍ５６は第１のＮ型ＭＯＳトランジス
タ、Ｍ４１〜Ｍ４４、Ｍ６１〜Ｍ６４は第２のＮ型ＭＯ
Ｓトランジスタであり、また、Ｃ３１〜Ｃ３５、Ｃ５１
〜Ｃ５５は第１の昇圧容量、Ｃ４１〜Ｃ４４、Ｃ６１〜
Ｃ６４は第２の昇圧容量である。

【００３１】各昇圧セルは、２つのＮ型ＭＯＳトランジ
スタと２つの昇圧容量とを備え、例えば昇圧セル３１
は、第１のＮ型ＭＯＳトランジスタであるＮ型ＭＯＳト
ランジスタＭ３１のソースを昇圧セルの入力端に接続
し、ドレインを昇圧セル３１の出力端に接続し、第２の
Ｎ型ＭＯＳトランジスタであるＮ型ＭＯＳトランジスタ
Ｍ４１の電流経路の一端を昇圧セル３１の出力端に接続
し、電流経路の他端をＮ型ＭＯＳトランジスタＭ３１の
ゲートに接続し、Ｎ型ＭＯＳトランジスタＭ４１のゲー
トを昇圧セル３１の入力端に接続し、第１の昇圧容量で
ある昇圧容量Ｃ３１は、その一端を昇圧セル３１の出力
端に接続し、他端を第１の昇圧クロック入力端とし、第
２の昇圧容量である昇圧容量Ｃ４１はその一端をＮ型Ｍ
ＯＳトランジスタＭ３１のゲートに接続し、他端を第２
の昇圧クロック入力端とし、Ｎ型ＭＯＳトランジスタＭ
３１とＮ型ＭＯＳトランジスタＭ４１のバックゲートを
互いに接続し、昇圧セル３１のバックバイアス入力端と
している。なお、その他の昇圧セルについては、上述し
た昇圧セル３１と同じ構成であるので、説明を省略す
る。

【００３２】昇圧セル３１〜３４と最終段セル３５は直
列接続されて一方の昇圧セル列を形成し、昇圧セル列の
入力端である昇圧セル３１の入力端には昇圧クロックＣ
ＬＫ２を入力し、昇圧セル列の出力端である最終段セル
３５の出力端を負電圧出力端と接続する。同様に、昇圧
セル４１〜４４と最終段セル４５は直列接続され他方の
昇圧セル列を形成し、昇圧セル列の入力端である昇圧セ
ル４１の入力端を昇圧クロックＣＬＫ１の入力端と接続
し、昇圧セル列の出力端である最終段セル４５の出力端
を負電圧出力端と接続する。

【００３３】さらに、一方の昇圧セル列の奇数段目の昇
圧セル３１，３３，３５における第１の昇圧容量Ｃ３
１，Ｃ３３，Ｃ３５の一端である第１の昇圧クロック入
力端には昇圧クロックＣＬＫ１を入力し、第２の昇圧容
量Ｃ４１，Ｃ４３の一端である第２の昇圧クロック入力
端には昇圧クロックＣＬＫ３を入力し、偶数段目の昇圧
セル３２，３４における第１の昇圧容量Ｃ３２，Ｃ３４
の一端である第１の昇圧クロック入力端には昇圧クロッ
クＣＬＫ２を入力し、第２の昇圧容量Ｃ４２，Ｃ４４の
一端である第２の昇圧クロック入力端には昇圧クロック
ＣＬＫ４を入力している。また、もう一方の昇圧セル列
の奇数段目の昇圧セル４１，４３，４５における第１の
昇圧容量Ｃ５１，Ｃ５３，Ｃ５５の一端である第１の昇
圧クロック入力端には昇圧クロックＣＬＫ２を入力し、
第２の昇圧容量Ｃ６１，Ｃ６３の一端である第２の昇圧
クロック入力端には昇圧クロックＣＬＫ４を入力し、偶
数段目の昇圧セル４２，４４における第１の昇圧容量Ｃ
５２，Ｃ５４の一端である第１の昇圧クロック入力端に
は昇圧クロックＣＬＫ１を入力し、第２の昇圧容量Ｃ６
２，Ｃ６４の一端である第２の昇圧クロック入力端には
昇圧クロックＣＬＫ３を入力する。すなわち、この二つ
の昇圧セル列は、互いに逆相の昇圧クロックで動作する
ことになる。

【００３４】バックバイアス入力端は、対面する昇圧セ
ル列の１段後段の昇圧セルの出力と接続され、例えば、
昇圧セル３２のバックバイアス入力端は、昇圧セル４３
の出力端と接続される。

【００３５】各最終段セル３５，４５は、上述した実施
の形態１の負昇圧回路の最終段セルと同じ構成であり、
例えば最終段セル３５は、ゲートとドレインとを接続
し、バックゲートとドレインとを接続したＮ型ＭＯＳト
ランジスタＭ３５と、ゲートとドレインとを接続したダ
イオード接続のＮ型ＭＯＳトランジスタＭ３６と昇圧容
量Ｃ３５とからなり、最終段セル３５の入力端はＮ型Ｍ
ＯＳトランジスタＭ３５のソースと、Ｎ型ＭＯＳトラン
ジスタＭ３６のソースとに接続され、昇圧容量Ｃ３５の
一端はＮ型ＭＯＳトランジスタＭ３５のドレインに接続
され、他端を最終段セル３５の昇圧クロック入力端と
し、Ｎ型ＭＯＳトランジスタＭ３６のドレインを最終段
セル３５の出力端とし、Ｎ型ＭＯＳトランジスタＭ３６
のバックゲートを最終段セル３５のバックバイアス入力
端とし、Ｎ型ＭＯＳトランジスタＭ３５のドレインをバ
ックバイアス出力端としている。最終段セル３５のバッ
クバイアス入力端は、対面する昇圧セル列の最終段セル
４５のバックバイアス出力端に接続されている。なお、
最終段セル４５の構成については、最終段セル３５の構
成と同様であるので、説明を省略する。

【００３６】このように構成された負昇圧回路につい
て、その動作を説明する。本実施の形態２における負昇
圧回路は、図５に示す４相の昇圧クロックＣＬＫ１、Ｃ
ＬＫ２、ＣＬＫ３、ＣＬＫ４に従って動作するものであ
り、また図６に示す通り、昇圧セルの入力端（細線）と
出力端（太線）は、互いに逆相の関係にある昇圧クロッ
クＣＬＫ１と昇圧クロックＣＬＫ２により駆動されるた
め、図５の区間Ｄ６〜Ｄ８において昇圧セルの入力端が
高電位側にあれば、昇圧セルの出力端は低電位側にあ
り、また区間Ｄ２〜Ｄ４において昇圧セルの入力端が低
電位側にあれば、昇圧セルの出力端は高電位側にある。
このとき、区間Ｄ３において、第２のＮ型ＭＯＳトラン
ジスタと第２の昇圧容量の働きにより、第１のＮ型ＭＯ
Ｓトランジスタのゲート電位が上がり（一点鎖線）、第
１のＮ型ＭＯＳトランジスタがオン状態となり電荷の移
動が行われることにより、昇圧セルの出力端の電位が下
げられる。この動作が各段の昇圧セルで行われ、負電圧
出力端には負昇圧回路の段数に比例した負電圧ＶＢＢが
出力される。

【００３７】このように、本実施の形態２による負昇圧
回路によれば、２つのＮ型ＭＯＳトランジスタと２つの
昇圧容量とを備えた、対をなす２列の昇圧セル列からな
り、互いに逆相の昇圧クロックで動作し、昇圧セル内の
Ｎ型ＭＯＳトランジスタのバックゲートを対面する昇圧
セル列の１段後段の出力と接続したので、図６に示すよ
うにＮ型ＭＯＳトランジスタのバックゲートはドレイ
ン、ソースより常に低電位（点線）となり、寄生バイポ
ーラトランジスタの活性化は阻止される実施の形態１の
効果に加え、さらに、各昇圧セルにおける出力電圧の閾
値電圧Ｖｔ分の降下をキャンセルすることができるた
め、同じ昇圧段数でより低電圧の負電圧ＶＢＢを得るこ
とができる。

【００３８】（実施の形態３）図７は本発明の実施の形
態３による負昇圧回路の回路図であり、図８は負昇圧回
路に入力される昇圧クロックの波形を示す図である。図
７において図４と同一符号は同一又は相当部分である。
３６，４６はブートストラップ回路であり、昇圧クロッ
クＣＬＫ３とＣＬＫ４はそれぞれブートストラップ回路
３６、ブートストラップ回路４６を介して昇圧容量へ供
給される。例えば、ブートストラップ回路３６は、一方
の昇圧セル列の奇数段目の昇圧セル３１，３３における
第２の昇圧容量Ｃ４１，Ｃ４３の一端である第２の昇圧
クロック入力端と、もう一方の昇圧セル列の偶数段目の
昇圧セル４２，４４における第２の昇圧容量Ｃ６２，Ｃ
６４の一端である第２の昇圧クロック入力端と接続され
ている。なお、ブートストラップ回路４６の構成につい
ては、ブートストラップ回路３６の構成と同様であるの
で、説明を省略する。

【００３９】このように構成された負昇圧回路につい
て、その動作を説明する。図８に示す通り、昇圧クロッ
クＣＬＫ３、及び昇圧クロックＣＬＫ４を昇圧した昇圧
クロックＣＬＫ３’、及びＣＬＫ４’を昇圧容量へ供給
するので、各昇圧セルにおいて電荷移動の際のＮ型ＭＯ
Ｓトランジスタのゲート電圧が昇圧され、トランジスタ
の電流能力が高められ、その結果負昇圧回路全体として
の電流供給能力が向上する。

【００４０】このように、本実施の形態３による負昇圧
回路によれば、昇圧クロックをブートストラップ回路３
６、４６を介して昇圧容量へ供給したので、電源電圧Ｖ
ＤＤの低電圧動作における負電圧出力の電流供給能力低
下を補うことができる。すなわち、負昇圧回路の低電圧
動作を可能にすることができる。

【００４１】（実施の形態４）図９は本発明の実施の形
態４による負昇圧回路のブロック図であり、図１０は負
昇圧回路に含まれる電圧検知回路の一具体例を示した回
路図である。図９において、５１は負昇圧回路であり、
５２は負電圧チャージポンプ回路、５３は昇圧クロック
回路、５４は電圧検知回路、５５は参照電圧発生回路で
ある。

【００４２】負昇圧回路５１は昇圧クロック回路５３と
負電圧チャージポンプ回路５２と電圧検知回路５４とか
らなり、昇圧クロック回路５３は昇圧クロックを負電圧
チャージポンプ回路５２へ出力するものであり、負電圧
チャージポンプ５２は負電圧ＶＢＢを出力するものであ
る。電圧検知回路５４は負電圧ＶＢＢと参照電圧Ｖｒｅ
ｆとを入力とし、昇圧クロック制御信号ＣＣＰを昇圧ク
ロック回路５３へ出力する。参照電圧発生回路５５は参
照電圧Ｖｒｅｆを出力する。ここで、負電圧チャージポ
ンプ回路５２は、上述した実施の形態１〜３に示した負
昇圧回路のうちのいずれかの構成を用いている。

【００４３】図１０において、６０はコンパレータある
いは差動増幅回路であり、ＭＰ１、ＭＰ２はＰ型ＭＯＳ
トランジスタ、ＭＮ１、ＭＮ２、ＭＮ２１〜ＭＮ２ｎは
Ｎ型ＭＯＳトランジスタである。

【００４４】Ｐ型ＭＯＳトランジスタＭＰ１はソースを
電源電位ＶＤＤに接続し、ゲートをドレインと接続し、
Ｐ型ＭＯＳトランジスタＭＰ２はソースを電源電位ＶＤ
Ｄに接続し、ゲートをＰ型ＭＯＳトランジスタＭＰ１の
ドレインに接続し、Ｐ型ＭＯＳトランジスタＭＰ１とＰ
型ＭＯＳトランジスタＭＰ２によりカレントミラー回路
を形成している。

【００４５】Ｎ型ＭＯＳトランジスタＭＮ１はソースを
接地電位ＶＳＳに接続し、ドレインをＰ型ＭＯＳトラン
ジスタＭＰ１のドレインに接続しており、それぞれダイ
オード接続されたＮ型ＭＯＳトランジスタＭＮ２，ＭＮ
２１〜ＭＮ２ｎは直列に接続されており、Ｎ型ＭＯＳト
ランジスタＭＮ２のドレインはＮ型ＭＯＳトランジスタ
ＭＮ１のゲートとＰ型ＭＯＳトランジスタＭＰ２のドレ
インに接続され、Ｎ型ＭＯＳトランジスタＭＮ２ｎのソ
ースは負昇圧回路５１の負電圧出力ＶＢＢに接続されて
いる。ここで、Ｎ型ＭＯＳトランジスタＭＮ１及びＮ型
ＭＯＳトランジスタＭＮ２１〜ＭＮ２ｎはＮ型ＭＯＳト
ランジスタＭＮ２と同じサイズのトランジスタで構成さ
れている。コンパレータ６０は、第１の入力端をＮ型Ｍ
ＯＳトランジスタＭＮ２のドレインに接続し、第２の入
力端には参照電圧Ｖｒｅｆを入力し、昇圧クロック制御
信号ＣＣＰを出力する。

【００４６】このように構成された負昇圧回路につい
て、その動作を説明する。電圧検知回路５４は、負電圧
ＶＢＢの電圧が参照電圧Ｖｒｅｆに基づいて定まる所定
の検知電圧以下にあるかを検知し、その結果である昇圧
クロック制御信号ＣＣＰを昇圧クロック回路５３へ出力
する。昇圧クロック回路５３は、昇圧クロック制御信号
ＣＣＰに従って、負電圧ＶＢＢが所定の検知電圧値以上
の場合には昇圧クロックの出力を続け、負電圧ＶＢＢが
所定の検知電圧値以下の場合には昇圧クロックの出力を
停止して、負電圧チャージポンプ回路５２の動作を停止
させ負電圧ＶＢＢの電圧を制限する。この動作により、
負昇圧回路５１の負電圧ＶＢＢは所定の電圧値に保たれ
る。

【００４７】図１０の電圧検知回路５４において、Ｐ型
ＭＯＳトランジスタＭＰ１とＰ型ＭＯＳトランジスタＭ
Ｐ２は、カレントミラー回路を形成し、このカレントミ
ラー回路は、Ｎ型ＭＯＳトランジスタＭＮ１の電流とＮ
型ＭＯＳトランジスタＭＮ２の電流とを等しくするよう
に動作するため、Ｎ型ＭＯＳトランジスタＭＮ１とＮ型
ＭＯＳトランジスタＭＮ２のゲート−ソース間の電圧は
互いに等しくなる。Ｎ型ＭＯＳトランジスタＭＮ１とＮ
型トランジスタＮＭ２は、互いのゲート同士を接続して
いるため、Ｎ型ＭＯＳトランジスタＭＮ２のソース電位
はＮ型ＭＯＳトランジスタＭＮ１のソース電位、すなわ
ち接地電位ＶＳＳと等しくなる。また、Ｎ型ＭＯＳトラ
ンジスタＭＮ２とＮ型ＭＯＳトランジスタＭＮ２１〜Ｍ
Ｎ２ｎは、ダイオード接続された同じサイズのＮ型ＭＯ
Ｓトランジスタであるため、Ｎ型ＭＯＳトランジスタＭ
Ｎ２１〜ＭＮ２ｎのゲート−ソース間電圧は、Ｎ型ＭＯ
ＳトランジスタＭＮ２と等しい。従って、Ｎ型ＭＯＳト
ランジスタＭＮ２のドレインの電位ｖについてＶＢＢ＝
−ｎｖ、すなわちｖ＝−ＶＢＢ／ｎが成り立つ。この電
位と参照電圧Ｖｒｅｆがコンパレータ６０により比較さ
れ、昇圧クロック制御信号ＣＣＰが出力される。これに
より、負昇圧回路５１はＶｒｅｆ＝−ＶＢＢ／ｎとなる
ように制御され、最終的に負電圧ＶＢＢは、ＶＢＢ＝−
ｎＶｒｅｆとなる。

【００４８】このように、本実施の形態４による負昇圧
回路５１によれば、電圧検知回路５４により、負電圧Ｖ
ＢＢの電圧レベルを参照電圧Ｖｒｅｆに基づいて高精度
に検知し、負荷チャージポンプ回路５２に入力される昇
圧クロックを制御することにより、負電圧ＶＢＢの電圧
を精度良く制限することができるので、所定の負電圧出
力を得ることができる。また、負電圧ＶＢＢの電圧を制
御することで、素子耐圧以上の電圧が出力されないよう
にし、回路素子を保護することができる。

【００４９】（実施の形態５）図１１は本発明の実施の
形態５による負昇圧回路のブロック図であり、図１２は
負昇圧回路に含まれる電圧検知回路の一具体例を示した
回路図である。図１１において、図９と同一符号は同一
又は相当部分である。５６は電圧検知回路であり、電圧
選択信号ＣＶＢＢが入力されている点が図９と異なる。

【００５０】図１２において、図１０と同一符号は同一
又は相当部分である。６１及び６２はレベルシフト回路
であり、ＭＮ３１、ＭＮ３２はＮ型ＭＯＳトランジスタ
である。Ｎ型ＭＯＳトランジスタＭＮ３1は、ソースと
バックゲートとを負電圧ＶＢＢに接続し、ドレインをＮ
型ＭＯＳトランジスタＭＮ２ｎのドレインと接続し、レ
ベルシフト回路６１は電圧選択信号ＣＶＢＢ１と負電圧
ＶＢＢとを入力とし、その出力をＮ型ＭＯＳトランジス
タＭＮ３１のゲートに与える。同様に、Ｎ型ＭＯＳトラ
ンジスタＭＮ３２は、ソースとバックゲートとを負電圧
ＶＢＢに接続し、ドレインをＮ型ＭＯＳトランジスタＭ
Ｎ２（ｎ−１）のドレインと接続し、レベルシフト回路
６２は電圧選択信号ＣＶＢＢ２と負電圧ＶＢＢとを入力
とし、その出力をＮ型ＭＯＳトランジスタＭＮ３２のゲ
ートに与える。

【００５１】このように構成された負昇圧回路につい
て、その動作を説明する。上述した実施の形態４と同様
に、負昇圧回路５１は電圧検知回路５６が出力する昇圧
クロック制御信号ＣＣＰに従い、昇圧クロック回路５３
が昇圧クロックの出力、停止を行い、負電圧チャージポ
ンプ回路５２の動作の停止が制御され、所定の電圧値に
保たれた負電圧ＶＢＢを出力する。ここでは、前述した
実施の形態４と相違する点について述べる。

【００５２】本実施の形態５における電圧検知回路５６
は、参照電圧Ｖｒｅｆに基づいて定められる複数種類の
検知電圧をもち、そのうち一つの検知電圧を電圧選択信
号ＣＶＢＢに従って選択し、負電圧ＶＢＢの電圧が、選
択された検知電圧値以下であるかどうかを検知し、その
結果を昇圧クロック制御信号ＣＣＰとして昇圧クロック
回路５３へ出力する。これにより、負昇圧回路５１は複
数種類の電圧値より、電圧選択信号ＣＶＢＢに従って選
択された負電圧の出力を行うことができる。図１２に示
す電圧検知回路５６において、上述した図１０の動作と
同じ構成については説明を省略する。

【００５３】レベルシフト回路６１、６２は、それぞれ
電圧選択信号ＣＶＢＢ１，ＣＶＢＢ２を受け、負電圧Ｖ
ＢＢをＬＯＷレベルにレベル変換した電圧を出力する。
Ｎ型ＭＯＳトランジスタＭＮ３１，ＭＮ３２は、それぞ
れＮ型ＭＯＳトランジスタＭＮ２ｎ，ＭＮ２（ｎ−１）
のドレインと負電圧ＶＢＢとの間でスイッチの役割をも
ち、レベルシフト回路６１，６２の出力によって制御さ
れている。例えば、ＣＶＢＢ１="Ｌ"（ＬＯＷレベ
ル）、ＣＶＢＢ２="Ｈ"（ＨＩＧＨレベル）の場合、レ
ベルシフト回路６１，６２の出力はそれぞれＶＢＢ，Ｖ
ＤＤであり、Ｎ型ＭＯＳトランジスタＭＮ３１はオフ状
態、Ｎ型ＭＯＳトランジスタＭＮ３２はオン状態とな
る。このとき、Ｎ型ＭＯＳトランジスタＭＮ２（ｎ−
１）のドレインの電位はＶＢＢとなり、Ｎ型ＭＯＳトラ
ンジスタＭＮ２ｎ，ＭＮ２（ｎ−１）はオフ状態とな
り、直列接続されたＮ型ＭＯＳトランジスタＭＮ２１〜
ＭＮ２ｎにおいて、実質の段数はｎ−２段となるため、
負昇圧回路５１の負電圧出力ＶＢＢはＶＢＢ＝−（ｎ−
２）Ｖｒｅｆとなる。また、ＣＶＢＢ１="Ｌ"、ＣＶＢ
Ｂ２="Ｌ"の場合、レベルシフト回路６１，６２の出力
は互いに負電圧ＶＢＢであり、Ｎ型ＭＯＳトランジスタ
ＭＮ３１，ＭＮ３２はオフ状態となり、負電圧ＶＢＢ
は、ＶＢＢ＝−ｎＶｒｅｆとなる。このようにして、電
圧選択信号ＣＶＢＢにより、負電圧ＶＢＢの電圧値の選
択が可能となるものである。

【００５４】なお、図１２に示した電圧検知回路５６を
実現する回路はほんの一例である。このように、本実施
の形態５による負昇圧回路によれば、電圧選択信号ＣＶ
ＢＢにより負電圧ＶＢＢの電圧値を変更できるので、不
揮発性半導体記憶装置において、消去、書き込み等の異
なる動作モードで必要な電圧値が異なる場合について
も、容易に一つの負電圧回路から供給することが可能と
なる。なお、参照電圧発生回路５５が出力する参照電圧
Ｖｒｅｆを変化させることによって、負電圧ＶＢＢを変
更あるいは調整することも可能である。

【００５５】（実施の形態６）図１３は本発明の実施の
形態６による半導体集積回路図のブロック図である。

【００５６】図１３において、図１１と同一符号は同一
又は相当部分である。５７はレギュレータ回路であり、
負昇圧回路５１の出力と負電圧出力端の間にレギュレー
タ回路５７が設置され、レギュレータ回路５７には参照
電圧Ｖｒｅｆと電圧選択信号ＣＶＢＢとが入力される。

【００５７】このように構成された半導体集積回路につ
いて、その動作を説明する。負昇圧回路５１は、電圧選
択信号ＣＶＢＢに従って、一定の出力電圧ＶＢＢＰを出
力する。レギュレータ回路５７は、入力された負電圧Ｖ
ＢＢＰより高く、電圧選択信号ＣＶＢＢに従って選択さ
れた一定の電圧を安定的に負電圧ＶＢＢとして出力す
る。電圧選択信号ＣＶＢＢは電圧検知回路５６とレギュ
レータ回路５７の双方に入力されており、電圧検知回路
５６の検知電圧とレギュレータ回路５７の出力電圧ＶＢ
Ｂは、電圧選択信号ＣＶＢＢの状態がどのような場合で
も、電圧検知回路５６の検知電圧がレギュレータ回路５
７の出力電圧ＶＢＢより低く、かつその電圧差は小さく
なるように設定される。これにより、負昇圧回路５１の
出力電圧ＶＢＢＰの電圧変動を取り除いた安定な負電圧
ＶＢＢの出力が可能になる。また、負昇圧回路５１の出
力電圧ＶＢＢＰとレギュレータ回路５７の出力ＶＢＢと
の電圧差が小さいので、レギュレータ回路５７内のシリ
ーズトランジスタによる電力ロスを低く抑えることがで
きる。

【００５８】このように、本実施の形態６による半導体
集積回路によれば、レギュレータ回路５７により電圧変
動の小さい安定した負電圧ＶＢＢが得られ、かつ電圧選
択信号ＣＶＢＢによるいずれの出力電圧ＶＢＢＰにおい
ても負昇圧回路５１の出力電圧とレギュレータ回路５７
との出力電圧の差を小さく保つことができるので、レギ
ュレータ回路５７における電力ロスを抑えることができ
る。

【００５９】なお、本実施の形態６においては、レギュ
レータ回路５７に、参照電圧Ｖｒｅｆと電圧選択信号Ｃ
ＶＢＢとが入力される場合を例に挙げて説明したが、電
圧選択信号ＣＶＢＢがレギュレータ回路５７に入力され
ない場合は、参照電圧Ｖｒｅｆに従って、レギュレータ
回路５７から出力される出力電圧ＶＢＢは、ＶＢＢＰの
電圧値より高く、かつその電圧差は小さくなるように設
定される。

【００６０】（実施の形態７）図１４は本発明の実施の
形態７による不揮発性半導体記憶装置のブロック図であ
る。図１４において、７０は不揮発性メモリセルアレ
イ、７１はロウデコーダ、７２はビット線制御回路、７
３はカラムデコーダ、７４はアドレスバッファ、７５は
データバッファ、７６は内部電源回路、７７は負電圧発
生回路である。

【００６１】ビット線制御回路７２は、センスアンプ回
路、及びカラムゲート、書き込み制御回路を含み、不揮
発性メモリセルアレイ７０に対して、データの読み出
し、データの書き込みを行うものであり、また、ロウデ
コーダ７１は、上記不揮発性メモリセルアレイ７０の制
御ゲート及び選択ゲートを制御するものである。

【００６２】ビット制御回路７２はデータバッファ７５
及びカラムデコーダ７３とつながり、アドレスバッファ
７４はアドレス信号をロウデコーダ７１とカラムデコー
ダ７３に送信している。負電圧発生回路７７を備えた内
部電源回路７６は、不揮発性メモリセルアレイ７０の書
き込み・消去時に生成した正の昇圧電圧ＶＰＰをロウデ
コーダ７１とビット線制御回路７２とカラムデコーダ７
３とに供給し、また負電圧発生回路７７から出力される
負の昇圧電圧ＶＢＢをロウデコーダ７１に供給する。こ
こで、負電圧発生回路７７は、実施の形態２から実施の
形態６において説明した負昇圧回路５１を備えている。

【００６３】このように構成された不揮発性半導体記憶
装置について、その動作を説明する。まず、負電圧発生
回路７７において、前述した実施の形態４、あるいは５
に示した負昇圧回路５１を用いた場合、実施の形態４，
５における負昇圧回路５１は昇圧効率が向上されている
ので、上記不揮発性半導体記憶装置において、書き込み
・消去時の電力消費が低減することができる。また、上
記負昇圧回路５１は昇圧効率が向上されているのでその
回路規模が縮小でき、上記不揮発性半導体記憶装置の面
積の削減が可能となる。

【００６４】また、負電圧発生回路７７に、前述した実
施の形態６に示した負昇圧回路５１を用いた場合、実施
の形態６における負昇圧回路５１では上記の効果に加
え、電圧変動の小さい安定した負電圧ＶＢＢが得られる
ので、不揮発性メモリセル７０の閾値制御の精度を向上
でき、多値の不揮発性半導体記憶装置において有効であ
る。

【００６５】さらに、負電圧発生回路７７に、前述した
実施の形態３に示した負昇圧回路を用いた場合、実施の
形態３における負昇圧回路では、低電圧での負電圧生成
が可能であるため、上記不揮発性半導体記憶装置の低電
圧動作を可能にすることができる。

【００６６】このように、本実施の形態７による不揮発
性半導体記憶装置によれば、適切な電圧値の高精度な負
電圧を安定的に供給し、不揮発性半導体記憶装置の書き
込み・消去等におけるメモリセルの閾値電圧制御を高精
度化することができる。

【００６７】

【発明の効果】以上のように、本発明の請求項１記載の
負昇圧回路によれば、直列接続された複数の昇圧セル列
からなる昇圧セルを並行に２列備えた負昇圧回路であっ
て、上記昇圧セルは一つあるいは複数のＮ型ＭＯＳトラ
ンジスタと、一つあるいは複数の昇圧容量とを備え、上
記昇圧容量の一端には昇圧クロックが入力され、対面す
る上記昇圧セル列の昇圧セルには互いに逆相の昇圧クロ
ックが入力され、上記昇圧セル内の少なくとも一つのＮ
型ＭＯＳトランジスタのバックゲート端子を、対面する
上記昇圧セル列の昇圧セルより１段後段の上記昇圧セル
の出力端と接続するようにしたので、各Ｎ型ＭＯＳトラ
ンジスタのバックゲート電位はドレイン及びソース電位
より常に低電位に置かれ、ドレインとバックゲート間が
順バイアスになることを防ぎ、寄生バイポーラトランジ
スタの動作による昇圧効率の低下を抑えられるため昇圧
効率の向上を図ることができる。

【００６８】また、本発明の請求項２記載の負昇圧回路
によれば、請求項１記載の負昇圧回路において、上記昇
圧セル列の最終段セルは、ゲートとドレインとを接続し
たダイオード接続で、ソースを上記最終段セルの入力端
に接続し、ドレインを上記負昇圧回路の出力端とした第
１のＮ型ＭＯＳトランジスタと、ゲートとドレインとを
接続したダイオード接続で、ソースを上記最終段セルの
入力端に接続し、バックゲートをドレインに接続した第
２のＮ型ＭＯＳトランジスタと、一端を上記第２のＮ型
ＭＯＳトランジスタのドレインに接続し、他端を上記昇
圧クロックの入力端とした昇圧容量とを備え、上記第２
のＮ型ＭＯＳトランジスタのドレインをバックバイアス
出力端とし、対面する上記昇圧セル列の１段前段の昇圧
セル内のＮ型ＭＯＳトランジスタのバックゲート端子に
該バックバイアス出力端を接続し、上記第１のＮ型ＭＯ
Ｓトランジスタのバックゲートを対面する上記昇圧セル
列の最終段セルのバックバイアス出力端に接続するよう
にしたので、各Ｎ型ＭＯＳトランジスタのバックゲート
電位はドレイン及びソース電位より常に低電位に置か
れ、ドレインとバックゲート間が順バイアスになること
を防ぎ、寄生バイポーラトランジスタの動作による昇圧
効率の低下を抑えられるため昇圧効率の向上を図ること
ができる。

【００６９】また、本発明の請求項３に記載の負昇圧回
路によれば、請求項１または請求項２に記載の負昇圧回
路において、上記昇圧セルは、一つのＮ型ＭＯＳトラン
ジスタと一つの昇圧容量とを備え、上記Ｎ型ＭＯＳトラ
ンジスタは、ゲートとドレインとを接続したダイオード
接続で、ソースを上記昇圧セルの入力端、ドレインを上
記昇圧セルの出力端、バックゲートをバックバイアス入
力端とし、上記昇圧容量の一端を上記Ｎ型ＭＯＳトラン
ジスタのドレインに接続し、他端を昇圧クロックの入力
端としたので、寄生バイポーラトランジスタの動作によ
る昇圧効率の低下を抑え、昇圧効率の向上を図ることが
できる負昇圧回路を提供することができる。

【００７０】また、本発明の請求項４に記載の負昇圧回
路によれば、請求項１または請求項２に記載の負昇圧回
路において、上記昇圧セルは、第１のＮ型ＭＯＳトラン
ジスタと第２のＮ型ＭＯＳトランジスタと、第１の昇圧
容量と第２の昇圧容量とを備え、上記第１のＮ型ＭＯＳ
トランジスタは、ソースを上記昇圧セルの入力端とし、
ドレインを上記昇圧セルの出力端とし、上記第２のＮ型
ＭＯＳトランジスタは、その電流経路の一端を上記第１
のＮ型ＭＯＳトランジスタのドレインと接続し、その電
流経路の他端を上記第１のＮ型ＭＯＳトランジスタのゲ
ートと接続し、上記第２のＮ型ＭＯＳトランジスタのゲ
ートを上記第１のＮ型ＭＯＳトランジスタのソースと接
続し、上記第１の昇圧容量は、その一端を上記第１のＮ
型ＭＯＳトランジスタのドレインに接続し、他端を第１
の昇圧クロック入力端とし、上記第２の昇圧容量は、そ
の一端を上記第１のＮ型ＭＯＳトランジスタのゲートに
接続し、他端を第２の昇圧クロック入力端としたので、
より低電圧の負電圧ＶＢＢを得ることができる。

【００７１】また、本発明の請求項５に記載の負昇圧回
路によれば、請求項４記載の負昇圧回路において、上記
昇圧セル列の初段の昇圧セルの入力端には、上記第１の
昇圧クロック入力端に入力される昇圧クロックと逆位相
の昇圧クロックが入力されるようにしたので、対をなす
２列の昇圧セル列を互いに逆相の昇圧クロックで動作さ
せることができる。

【００７２】また、本発明の請求項６に記載の負昇圧回
路によれば、請求項１または請求項２に記載の負昇圧回
路において、上記昇圧セルは、一つのＮ型ＭＯＳトラン
ジスタと一つの昇圧容量とを備え、上記Ｎ型ＭＯＳトラ
ンジスタは、ゲートとドレインとを接続したダイオード
接続で、ソースを上記昇圧セルの入力端、ドレインを上
記昇圧セルの出力端、バックゲートをバックバイアス入
力端とし、上記昇圧容量の一端を上記Ｎ型ＭＯＳトラン
ジスタのドレインに接続し、他端を昇圧クロックの入力
端としたので、上記負昇圧回路の低電圧動作を可能にす
ることができる。

【００７３】また、本発明の請求項７に記載の負昇圧回
路によれば、請求項１ないし請求項６のいずれかに記載
の負昇圧回路において、該負昇圧回路は、参照電圧に基
づいて定められる検知電圧を求め、当該負昇圧回路から
出力される負電圧と比較して、上記昇圧クロックを制御
する昇圧クロック制御信号を出力する電圧検知回路を備
えるようにしたので、上記負昇圧回路からの出力電圧を
制御することにより、所定の出力電圧を得ることがで
き、また上記出力電圧を制御することにより素子耐圧以
上の電圧が出力されることを防ぐことができる。

【００７４】また、本発明の請求項８に記載の負昇圧回
路によれば、請求項７記載の負昇圧回路において、上記
電圧検知回路は、電源電位につながるカレントミラー回
路と、ソースを接地電位に接続し、ドレインを上記カレ
ントミラー回路の電流入力端に接続した第１のＮ型ＭＯ
Ｓトランジスタと、ゲートとドレインとを上記第１のＮ
型ＭＯＳトランジスタのゲートに接続した第２のＮ型Ｍ
ＯＳトランジスタと、一端を当該負昇圧回路の負電圧出
力端に接続し、他端を上記第２のＮ型ＭＯＳトランジス
タのソースに接続し、直列接続された一つあるいは複数
のダイオード接続のＮ型ＭＯＳトランジスタからなるト
ランジスタ列と、第１の入力端を上記第２のＮ型ＭＯＳ
トランジスタのドレインに接続し、第２の入力端に上記
参照電圧を入力して、上記昇圧クロック制御信号を出力
するコンパレータあるいは差動増幅回路とを備え、上記
第１のＮ型ＭＯＳトランジスタ、上記第２のＮ型ＭＯＳ
トランジスタ、及び上記トランジスタ列のトランジスタ
サイズはいずれも同一であるようにしたので、上記参照
電圧に基づいた高精度な電圧検知が可能になり、負昇圧
回路から出力される負電圧の電圧レベルを精度良く制御
することができる。

【００７５】また、本発明の請求項９に記載の負昇圧回
路によれば、請求項７記載の負昇圧回路において、上記
電圧検知回路は、電源電位につながるカレントミラー回
路と、ソースを接地電位に接続し、ドレインを上記カレ
ントミラー回路の電流入力端に接続した第１のＮ型ＭＯ
Ｓトランジスタと、ゲートとドレインとを上記第１のＮ
型ＭＯＳトランジスタのゲートに接続した第２のＮ型Ｍ
ＯＳトランジスタと、一端を当該負昇圧回路の負電圧出
力端に接続し、他端を上記第２のＮ型ＭＯＳトランジス
タのソースに接続し、直列接続された一つあるいは複数
のダイオード接続のＮ型ＭＯＳトランジスタからなるト
ランジスタ列と、上記トランジスタ列を構成するいずれ
かの上記Ｎ型ＭＯＳトランジスタのドレインに、一方の
電流経路を接続し、他方の電流経路を当該負昇圧回路の
負電圧出力端に接続した、一つあるいは複数の第３のＮ
型ＭＯＳトランジスタと、上記検知電圧を選択する電圧
選択信号のレベル変換を行い、上記第３のＮ型ＭＯＳト
ランジスタのゲートに出力する一つあるいは複数のレベ
ルシフト回路と、第１の入力端を上記第２のＮ型ＭＯＳ
トランジスタのドレインに接続し、第２の入力端に参照
電圧を入力して、上記昇圧クロック制御信号を出力する
コンパレータあるいは差動増幅回路とを備え、上記第１
のＮ型ＭＯＳトランジスタ、上記第２のＮ型ＭＯＳトラ
ンジスタ、及び上記トランジスタ列のトランジスタサイ
ズはいずれも同一とし、当該負昇圧回路の負電圧出力端
の電圧値を上記電圧選択信号により切り換えるようにし
たので、消去、書き込み等の異なる動作モードにおいて
必要な電圧値が異なる場合についても、容易に一つの負
電圧回路から供給することができる。

【００７６】また、本発明の請求項１０に記載の半導体
集積回路によれば、請求項７ないし請求項８のいずれか
に記載の負昇圧回路を備えた半導体集積回路であって、
該半導体集積回路は、上記参照電圧によって上記負昇圧
回路から入力される負電圧を制御し、所定の電圧値の負
電圧を出力するレギュレータ回路を備えるようにしたの
で、上記負昇圧回路の昇圧電圧が、レギュレータ回路の
出力電圧との電位差を常に小さくなるように制御される
ことで、レギュレータ回路での電力ロスを小さくするこ
とができ、電力効率の向上を図ることができる。

【００７７】また、本発明の請求項１１に記載の半導体
集積回路は、請求項９に記載の負昇圧回路を備えた半導
体集積回路であって、該半導体集積回路は、上記参照電
圧及び電圧選択信号によって、該負昇圧回路から入力さ
れる所定の電圧値を制御し、該電圧値より高電位の負電
圧を出力するレギュレータ回路を備えるようにしたの
で、上記負昇圧回路の出力端より高電位にレギュレート
された負電圧を出力することにより、電圧変動の小さく
て安定した高精度な負電圧を得ることができ、不揮発性
半導体記憶装置における書き込み・消去等の高精度な制
御が可能となる。

【００７８】また、本発明の請求項１２に記載の不揮発
性半導体記憶装置によれば、負昇圧回路を備えた不揮発
性半導体記憶装置であって、該負昇圧回路として、請求
項６ないし請求項９のいずれかに記載の負昇圧回路を用
いるようにしたので、書き込み・消去時におけるメモリ
セルの閾値電圧制御を、高精度且つ高い電力効率で行う
ことができる。

【００７９】また、本発明の請求項１３に記載の不揮発
性半導体記憶装置によれば、負昇圧回路を備えた不揮発
性半導体記憶装置であって、該負昇圧回路として、請求
項１０または請求項１１に記載の半導体集積回路を用い
るようにしたので、書き込み・消去時におけるメモリセ
ルの閾値電圧制御を、高精度且つ高い電力効率で行うこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における負昇圧回路の回
路図である。

【図２】本発明の実施の形態１における負昇圧回路の昇
圧クロックの波形を示す図である。

【図３】本発明の実施の形態１における負昇圧回路の電
圧波形図である。

【図４】本発明の実施の形態２における負昇圧回路の回
路図である。

【図５】本発明の実施の形態２における負昇圧回路の昇
圧クロックの波形を示す図である。

【図６】本発明の実施の形態２における負昇圧回路の電
圧波形図である。

【図７】本発明の実施の形態３における負昇圧回路の回
路図である。

【図８】本発明の実施の形態３における負昇圧回路の昇
圧クロックの波形を示す図である。

【図９】本発明の実施の形態４における負昇圧回路のブ
ロック図である。

【図１０】本発明の実施の形態４における電圧検知部の
詳細な回路図である。

【図１１】本発明の実施の形態５における負昇圧回路の
ブロック図である。

【図１２】本発明の実施の形態５における電圧検知部の
詳細な回路図である。

【図１３】本発明の実施の形態６における半導体集積回
路図のブロック図である。

【図１４】本発明の実施の形態７における不揮発性半導
体記憶装置のブロック図である。

【図１５】従来の負昇圧回路の回路図である。

【図１６】従来の負昇圧回路の昇圧クロックの波形を示
す図である。

【図１７】従来の負昇圧回路におけるＮ型ＭＯＳトラン
ジスタの断面構造図である。

【符号の説明】

１１〜１４、２１〜２４ 昇圧セル ３１〜３４、４１〜４４ 昇圧セル １５、２５、３５、４５ 終段セル ３６、４６ ブートストラップ回路 ５１ 負昇圧回路 ５２ 負電圧チャージポンプ回路 ５３ 昇圧クロック回路 ５４ 電圧検知回路 ５５ 参照電圧発生回路 ５６ 電圧検知回路 ５７ 負電圧レギュレータ回路 ６０ 比較器あるいは差動増幅回路 ６１ レベルシフト回路 ７０ メモリセルアレイ ７１ ロウデコーダ ７２ ビット線制御回路 ７３ カラムデコーダ ７４ アドレスバッファ ７５ データバッファ ７６ 内部電源回路 ７７ 負電圧発生回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｍ 3/07 (72)発明者 西田 要一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 木村 智生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 河合 賢 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B025 AD10 AE06 AE07 AE08 5F038 AV06 BG03 BG05 BG06 BG08 BG10 DF01 DF05 EZ20 5F048 AA03 AB10 AC01 5H730 AA14 AS00 AS04 BB02 BB57 BB86 BB89 DD04 EE59 FD01 FG01

Claims (13)

【特許請求の範囲】
1. 【請求項１】 直列接続された複数の昇圧セル列からな
   る昇圧セルを並行に２列備えた負昇圧回路であって、 上記昇圧セルは一つあるいは複数のＮ型ＭＯＳトランジ
   スタと、一つあるいは複数の昇圧容量とを備え、 上記昇圧容量の一端には昇圧クロックが入力され、 対面する上記昇圧セル列の昇圧セルには互いに逆相の昇
   圧クロックが入力され、 上記昇圧セル内の少なくとも一つのＮ型ＭＯＳトランジ
   スタのバックゲート端子を、対面する上記昇圧セル列の
   昇圧セルより１段後段の上記昇圧セルの出力端と接続す
   る、 ことを特徴とする負昇圧回路。
2. 【請求項２】 請求項１記載の負昇圧回路において、 上記昇圧セル列の最終段セルは、 ゲートとドレインとを接続したダイオード接続で、ソー
   スを上記最終段セルの入力端に接続し、ドレインを上記
   負昇圧回路の出力端とした第１のＮ型ＭＯＳトランジス
   タと、 ゲートとドレインとを接続したダイオード接続で、ソー
   スを上記最終段セルの入力端に接続し、バックゲートを
   ドレインに接続した第２のＮ型ＭＯＳトランジスタと、 一端を上記第２のＮ型ＭＯＳトランジスタのドレインに
   接続し、他端を上記昇圧クロックの入力端とした昇圧容
   量とを備え、 上記第２のＮ型ＭＯＳトランジスタのドレインをバック
   バイアス出力端とし、対面する上記昇圧セル列の１段前
   段の昇圧セル内のＮ型ＭＯＳトランジスタのバックゲー
   ト端子に該バックバイアス出力端を接続し、上記第１の
   Ｎ型ＭＯＳトランジスタのバックゲートを対面する上記
   昇圧セル列の最終段セルのバックバイアス出力端に接続
   する、 ことを特徴とする負昇圧回路。
3. 【請求項３】 請求項１または請求項２に記載の負昇圧
   回路において、 上記昇圧セルは、一つのＮ型ＭＯＳトランジスタと一つ
   の昇圧容量とを備え、 上記Ｎ型ＭＯＳトランジスタは、ゲートとドレインとを
   接続したダイオード接続で、ソースを上記昇圧セルの入
   力端、ドレインを上記昇圧セルの出力端、バックゲート
   をバックバイアス入力端とし、上記昇圧容量の一端を上
   記Ｎ型ＭＯＳトランジスタのドレインに接続し、他端を
   昇圧クロックの入力端とした、 ことを特徴とする負昇圧回路。
4. 【請求項４】 請求項１または請求項２に記載の負昇圧
   回路において、 上記昇圧セルは、第１のＮ型ＭＯＳトランジスタと第２
   のＮ型ＭＯＳトランジスタと、第１の昇圧容量と第２の
   昇圧容量とを備え、 上記第１のＮ型ＭＯＳトランジスタは、ソースを上記昇
   圧セルの入力端とし、ドレインを上記昇圧セルの出力端
   とし、上記第２のＮ型ＭＯＳトランジスタは、その電流
   経路の一端を上記第１のＮ型ＭＯＳトランジスタのドレ
   インと接続し、その電流経路の他端を上記第１のＮ型Ｍ
   ＯＳトランジスタのゲートと接続し、上記第２のＮ型Ｍ
   ＯＳトランジスタのゲートを上記第１のＮ型ＭＯＳトラ
   ンジスタのソースと接続し、上記第１の昇圧容量は、そ
   の一端を上記第１のＮ型ＭＯＳトランジスタのドレイン
   に接続し、他端を第１の昇圧クロック入力端とし、上記
   第２の昇圧容量は、その一端を上記第１のＮ型ＭＯＳト
   ランジスタのゲートに接続し、他端を第２の昇圧クロッ
   ク入力端とした、 ことを特徴とする負昇圧回路。
5. 【請求項５】 請求項４記載の負昇圧回路において、 上記昇圧セル列の初段の昇圧セルの入力端には、上記第
   １の昇圧クロック入力端に入力される昇圧クロックと逆
   位相の昇圧クロックが入力される、 ことを特徴とする負昇圧回路。
6. 【請求項６】 請求項４または請求項５に記載の負昇圧
   回路において、 上記昇圧セルの第２の昇圧クロック入力端には、ブート
   ストラップ回路を介して昇圧された昇圧クロックが入力
   される、 ことを特徴とする負昇圧回路。
7. 【請求項７】 請求項１ないし請求項６のいずれかに記
   載の負昇圧回路において、 該負昇圧回路は、参照電圧に基づいて定められる検知電
   圧を求め、当該負昇圧回路から出力される負電圧と比較
   して、上記昇圧クロックを制御する昇圧クロック制御信
   号を出力する電圧検知回路を備えた、 ことを特徴とする負昇圧回路。
8. 【請求項８】 請求項７記載の負昇圧回路において、 上記電圧検知回路は、 電源電位につながるカレントミラー回路と、 ソースを接地電位に接続し、ドレインを上記カレントミ
   ラー回路の電流入力端に接続した第１のＮ型ＭＯＳトラ
   ンジスタと、 ゲートとドレインとを上記第１のＮ型ＭＯＳトランジス
   タのゲートに接続した第２のＮ型ＭＯＳトランジスタ
   と、 一端を当該負昇圧回路の負電圧出力端に接続し、他端を
   上記第２のＮ型ＭＯＳトランジスタのソースに接続し、
   直列接続された一つあるいは複数のダイオード接続のＮ
   型ＭＯＳトランジスタからなるトランジスタ列と、 第１の入力端を上記第２のＮ型ＭＯＳトランジスタのド
   レインに接続し、第２の入力端に上記参照電圧を入力し
   て、上記昇圧クロック制御信号を出力するコンパレータ
   あるいは差動増幅回路とを備え、 上記第１のＮ型ＭＯＳトランジスタ、上記第２のＮ型Ｍ
   ＯＳトランジスタ、及び上記トランジスタ列のトランジ
   スタサイズはいずれも同一である、 ことを特徴とする負昇圧回路。
9. 【請求項９】 請求項７記載の負昇圧回路において、 上記電圧検知回路は、 電源電位につながるカレントミラー回路と、 ソースを接地電位に接続し、ドレインを上記カレントミ
   ラー回路の電流入力端に接続した第１のＮ型ＭＯＳトラ
   ンジスタと、 ゲートとドレインとを上記第１のＮ型ＭＯＳトランジス
   タのゲートに接続した第２のＮ型ＭＯＳトランジスタ
   と、 一端を当該負昇圧回路の負電圧出力端に接続し、他端を
   上記第２のＮ型ＭＯＳトランジスタのソースに接続し、
   直列接続された一つあるいは複数のダイオード接続のＮ
   型ＭＯＳトランジスタからなるトランジスタ列と、 上記トランジスタ列を構成するいずれかの上記Ｎ型ＭＯ
   Ｓトランジスタのドレインに、一方の電流経路を接続
   し、他方の電流経路を当該負昇圧回路の負電圧出力端に
   接続した、一つあるいは複数の第３のＮ型ＭＯＳトラン
   ジスタと、 上記検知電圧を選択する電圧選択信号のレベル変換を行
   い、上記第３のＮ型ＭＯＳトランジスタのゲートに出力
   する一つあるいは複数のレベルシフト回路と、 第１の入力端を上記第２のＮ型ＭＯＳトランジスタのド
   レインに接続し、第２の入力端に参照電圧を入力して、
   上記昇圧クロック制御信号を出力するコンパレータある
   いは差動増幅回路とを備え、 上記第１のＮ型ＭＯＳトランジスタ、上記第２のＮ型Ｍ
   ＯＳトランジスタ、及び上記トランジスタ列のトランジ
   スタサイズはいずれも同一とし、当該負昇圧回路の負電
   圧出力端の電圧値を上記電圧選択信号により切り換え
   る、 ことを特徴とする負昇圧回路。
10. 【請求項１０】 請求項７ないし請求項８のいずれかに
    記載の負昇圧回路を備えた半導体集積回路であって、 該半導体集積回路は、上記参照電圧によって上記負昇圧
    回路から入力される負電圧を制御し、所定の電圧値の負
    電圧を出力するレギュレータ回路を備えた、 ことを特徴とする半導体集積回路。
11. 【請求項１１】 請求項９に記載の負昇圧回路を備えた
    半導体集積回路であって、 該半導体集積回路は、上記参照電圧及び電圧選択信号に
    よって、該負昇圧回路から入力される所定の電圧値を制
    御し、該電圧値より高電位の負電圧を出力するレギュレ
    ータ回路を備えた、 ことを特徴とする半導体集積回路。
12. 【請求項１２】 負昇圧回路を備えた不揮発性半導体記
    憶装置であって、該負昇圧回路として、請求項６ないし
    請求項９のいずれかに記載の負昇圧回路を用いる、こと
    を特徴とする不揮発性半導体記憶装置。
13. 【請求項１３】 負昇圧回路を備えた不揮発性半導体記
    憶装置であって、該負昇圧回路として、請求項１０また
    は請求項１１に記載の半導体集積回路を用いる、ことを
    特徴とする不揮発性半導体記憶装置。