JP3560438B2 - 昇圧回路及び降圧回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、逆相のパルス信号を利用して電源電圧以上に昇圧するあるいは降圧する回路に関し、特に、その昇圧レベルまたは降圧レベルを適宜変更することができる昇圧または降圧回路に関する。
【０００２】
【従来の技術】
半導体装置内において、昇圧回路や降圧回路は、電源電圧より高い電位を生成したり電源電圧より低い電圧を生成したりするのに利用される。例えば、フラッシュメモリなどに利用される不揮発性メモリは、書き込み回路に昇圧回路が、消去回路に降圧回路がそれぞれ利用され、メモリセルが接続されるワード線やビット線にそこで昇圧された電圧や降圧された電圧が印加される。
【０００３】
図１８は、一般的な昇圧回路を示す図である。この昇圧回路では、ダイオード接続されたＮ型のＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４が直列に接続され、それらの接続点に容量Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４が接続される。初段のダイオード接続のトランジスタＱ１１のドレイン端子には電源Ｖｃｃが接続され、最終段のダイオード接続のトランジスタＱ１４のソース端子に出力ＯＵＴが接続される。容量Ｃには、図示される通り交互に逆相のクロックパルスＣＬＫ、ＣＬＫＢが印加されて、各容量Ｃによる昇圧動作により、各ノードＮ１，Ｎ２，Ｎ３，Ｎ４から最終段方向の隣のノードに電荷が転送される。その結果、出力ＯＵＴには、クロックパルスの振幅である電源電圧Ｖｃｃの約５倍の昇圧された電圧が生成される。
【０００４】
図１９は、同様の降圧回路を示す図である。この降圧回路では、ダイオード接続されたＰ型のＭＯＳトランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４が直列に接続され、それらの接続点に容量Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４が接続される。初段のダイオード接続のトランジスタＱ２１のドレイン端子にはグランド電源ＧＮＤが接続され、最終段のダイオード接続のトランジスタＱ２４のソース端子に出力ＯＵＴが接続される。容量Ｃに図示される通り交互に逆相のクロックパルスＣＬＫ、ＣＬＫＢが印加されて、各容量Ｃによる降圧動作により、各ノードＰ１，Ｐ２，Ｐ３，Ｐ４から初段方向の隣のノードに電荷が転送される。その結果、出力ＯＵＴには、クロックパルスの振幅である電源電圧Ｖｃｃの約４倍の負の電圧が生成される。
【０００５】
【発明が解決しようとする課題】
上記の通り、逆相のクロックパルスを奇数番目の容量と偶数番目の容量とにそれぞれ与えることで、電源電圧の整数倍の昇圧電圧あるいは降圧電圧を生成することができる。勿論、ダイオード接続されたトランジスタと容量からなる回路を増やすことにより、より高いあるいはより低い電圧を生成することができる。
【０００６】
しかしながら、半導体装置に供給される電源電圧に、例えば３Ｖと５Ｖが併用される場合は、３Ｖ用に設計した昇圧あるいは降圧回路では、５Ｖの電源電圧に対して設計値以上の電圧が各ノードに印加され、トランジスタや容量の破壊を招くことがある。一般的に、供給される電源に依存しない所望の昇圧電圧あるいは降圧電圧を生成することが要求されるので、高い電源電圧が印加されてもそれに伴い高い電圧あるいは低い電圧を生成することは要求されない。
【０００７】
電源電圧の電圧値の問題は、複数の電圧の併用でない場合でも、例えば供給される電源電圧が高く変動すると、上記した昇圧回路または降圧回路内の素子の破壊の問題は同様に発生する。
【０００８】
そこで、本発明の目的は、上記の問題点を解決するために、同一の昇圧回路あるいは降圧回路であっても、適宜その昇圧レベルまたは降圧レベルを切り替えることが可能な昇圧または降圧回路を提供することにある。
【０００９】
更に、本発明の別の目的は、昇圧または降圧回路内の素子の破壊の可能性がある場合に、その昇圧レベルまたは降圧レベルを切り替えることができる昇圧あるいは降圧回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、直列に接続された複数のダイオード手段と、該ダイオード手段の接続点に第一の電極が接続された複数の容量とを有し、該容量の第二の電極にパルス信号が印加されて前記ダイオード手段の最終段に昇圧または降圧電圧が出力される昇圧または降圧回路において、
第一の状態の時に、前記複数の容量のうち奇数番目の容量の第二の電極に第一のパルス信号を印加し、偶数番目の容量の第二の電極に前記第一のパルス信号と逆相の第二のパルス信号を印加し、
前記第一の状態と異なる第二の状態の時に、前記複数の容量のうち奇数番目の少なくとも一対の容量の第二の電極に第三のパルス信号を印加し、偶数番目の少なくとも一対の容量の第二の電極に前記第三のパルス信号と逆相の第四のパルス信を印加するパルス生成手段を有することを特徴とする。
【００１１】
かかる発明によれば、パルス信号の組み合わせを変えることにより、昇圧または降圧レベルを変更することができ、例えば、電源電圧の変動に応じて適宜変更して、回路内の素子の破壊を防止することができる。
【００１２】
更に、上記の目的を達成する為に、別の発明は、直列に接続され、初段から最終段側方向にまたはその逆方向に電荷を転送する複数のダイオード手段と、該ダイオード手段の接続点に第一の電極が接続された複数の容量とを有し、該容量の第二の電極にパルス信号が印加されて前記接続点が昇圧または降圧される昇圧または降圧回路において、
第一の状態の時に、前記容量の第二の電極に互いに逆相のパルス信号を第一の組み合わせで印加し、
前記第一の状態と異なる第二の状態の時に、前記容量の第二の電極に互いに逆相のパルス信号を前記第一と異なる第二の組み合わせで印加するパルス生成回路を有することを特徴とする。
【００１３】
上記のパルス信号の組み合わせは、適宜目的に応じて変更される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１５】
図１は、本発明の実施の形態例の昇圧または降圧回路の全体ブロック図である。昇圧または降圧回路１０内は、図１８または図１９で示したダイオードと容量からなる回路である。この実施の形態例では、４段のダイオードと容量を縦列接続した昇圧または降圧回路１０、４つのクロックパルスφ１、φ２、φ３、φ４が、パルス生成回路１１により生成され与えられる。このパルス生成回路１１は、第一の状態の時と第二の状態の時で、異なるクロックパルスの組み合わせを生成して、昇圧または降圧回路１０に与える。
【００１６】
パルス生成回路１１は、例えば、クロック発振回路１２、第一の状態と第二の状態を検出する判定回路１４及び判定回路１４の出力によりクロック発振回路１２が生成するクロックパルスの組み合わせを切り換えるクロック切り換え回路１３を有する。この例では、判定回路１４が、電源電圧Ｖｃｃが低い場合の第一の状態と、高い場合の第二の状態とを判別する。または、判定回路１４が更に電源電圧が高い第三の状態を検出してもよい。
【００１７】
判定回路１４が判定した結果にしたがって、クロック切り換え回路１３では、クロック発振回路１２からのクロックパルスをもとに正相と逆相のクロックパルスの組み合わせを選択し、４つのクロックパルスφ１〜φ４を生成する。
【００１８】
図２は、図１の昇圧または降圧回路に適用される昇圧回路の例を示す回路図である。この回路は、実質的に図１８の回路例と同等である。即ち、初段のダイオード接続されたＮ型のＭＯＳトランジスタＱ１１のドレイン端子に電源Ｖｃｃが接続され、最終段のダイオード接続されたＮ型のＭＯＳトランジスタＱ１４のソース端子が出力ＰＵＭＰ１に接続される。また、各段のダイオード接続されたＮ型のＭＯＳトランジスタの接続点Ｎ１〜Ｎ３には、それぞれ容量Ｃ１１〜Ｃ１４が接続される。
【００１９】
図３は、図１の昇圧または降圧回路に適用される降圧回路の例を示す回路図である。この回路は、実質的に図１９の回路と同等である。即ち、初段のダイオード接続されたＰ型のＭＯＳトランジスタＱ２１のドレイン端子にグランド電源ＧＮＤが接続される。また、最終段のＰ型ＭＯＳトランジスタＱ２４のソース端子に出力ＰＵＭＰ２が接続される。そして、同様に容量Ｃ２１〜Ｃ２４が図示される通り接続される。
【００２０】
図２または図３の昇圧回路または降圧回路の各容量の電極に、それぞれクロックパルスφ１〜φ４が印加される。これらのクロックパルスφ１〜φ４は、従来の一般的な例では、奇数段目の容量と偶数段目の容量とにそれぞれ正相と逆相のクロックパスルが印加されているが、本発明の実施の形態例では、クロックパルスφ１〜φ４についての正相のクロックパルスと逆相のクロックパルスの組み合わせが、判定回路１４が判別した状態結果に応じて適宜変更される。
【００２１】
図４は、クロックパルスφ１〜φ４の第一の組み合わせを示す図である。この組み合わせ例は、奇数段目の容量Ｃ１１、Ｃ１３に対して印加するクロックパルスφ１とφ３と、偶数段目の容量Ｃ１２、Ｃ１４に対して印加するクロックパルスφ２とφ４とが逆相になっている。この組み合わせは、従来例で説明したのと同様の組み合わせである。
【００２２】
このクロックパルスの組み合わせでは、前述した通り、昇圧回路の場合は、出力ＰＵＭＰ１には電源電圧Ｖｃｃの約５倍の昇圧電圧が、降圧回路の場合は、出力ＰＵＭＰ２にはグランド電圧から電源電圧Ｖｃｃの約４倍低い降圧電圧がそれぞれ生成される。この原理については後で詳述する。
【００２３】
図５は、クロックパルスφ１〜φ４の第二の組み合わせを示す図である。この組み合わせ例は、初段と２段目の容量に印加されるクロックパルスφ１、φ２を同相のクロックパルスとし、３段目と４段目の容量に印加されるクロックパルスφ３、φ４をそれらと逆相のクロックパルスとする。
【００２４】
この組み合わせにする場合は、昇圧回路の場合は、出力ＰＵＭＰ１には電源電圧Ｖｃｃの約３倍の昇圧電圧が、降圧回路の場合は、出力ＰＵＭＰ２にはグランド電圧から電源電圧Ｖｃｃの約２倍低い降圧電圧がそれぞれ生成される。
【００２５】
上記のクロックパルスφ１〜φ４の組み合わせを変更させた場合の昇圧回路の動作について、説明する。図６は、その昇圧動作を説明するクロックパルスφ１とノードＮ１とＮ２の波形図である。また、図７は、その動作を理解するための簡略された昇圧回路例である。
【００２６】
図７に示された通り、ダイオード接続されたトランジスタＱ１１、Ｑ１２と容量Ｃ１１とＣ１２からなる回路であって、容量Ｃ１１にクロックパルスφ１が印加され、容量Ｃ１２はグランド電位に固定されている場合を考える。図６に示される通り、最初のノードＮ１は、電源ＶｃｃからトランジスタＱ１１の閾値電圧Ｖｔｈ分低い電位（Ｖｃｃ−Ｖｔｈ）である。ここでは、初めのノードＮ２の電位もＶｃｃーＶｔｈと仮定する。そこで、クロックパルスφ１がグランド電位であるＬレベルから電源電圧Ｖｃｃ分の振幅でＨレベルに変化すると、容量Ｃ１１による結合で、ノードＮ１はＶｃｃ−Ｖｔｈ＋Ｖｃｃに上昇する。その容量Ｃ１１内の電荷は、ダイオード接続されたトランジスタＱ１２を介して、ノードＮ２側に供給され、同様にノードＮ２も上昇する。
【００２７】
クロックパルスφ１がＨレベルからＬレベルに変化する時は、トランジスタＱ１１を介して電源電圧Ｖｃｃから電荷が充電されて、ノードＮ１の電位の低下はない。その結果、ノードＮ１とＮ２は、トランジスタＱ１２の閾値電圧Ｖｔｈを無視すれば、クロックパルスφ１による電圧Ｖｃｃが容量Ｃ１１とＣ１２の容量比によって配分される電圧分だけ高い電位になる。即ち、図６中の電圧Ｖ１は、
Ｖ１＝Ｖｃｃ−Ｖｔｈ＋｛Ｃ１１／（Ｃ１１＋Ｃ１２）｝Ｖｃｃ （１）
になる。
【００２８】
更に、同様にクロックパルスφ１が印加されると、ノードＮ２の電位は更に上昇する。やがて、ノードＮ１はＶｃｃ−Ｖｔｈと２Ｖｃｃ−Ｖｔｈとの間を上下し、ノードＮ２は２（Ｖｃｃ−Ｖｔｈ）に到達する。
【００２９】
図８は、図４のクロックパルスの組み合わせが印加された時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図である。即ち、ノードＮ１〜Ｎ３及び出力ＰＵＭＰ１の信号は、次のレベルを上下する。
【００３０】
Ｎ１ ： Ｖｃｃ−Ｖｔｈ ２Ｖｃｃ−Ｖｔｈ
Ｎ２ ： ２（Ｖｃｃ−Ｖｔｈ） Ｖｃｃ＋２（Ｖｃｃ−Ｖｔｈ）
Ｎ３ ： ３（Ｖｃｃ−Ｖｔｈ） Ｖｃｃ＋３（Ｖｃｃ−Ｖｔｈ）
ＰＵＭＰ１： ４（Ｖｃｃ−Ｖｔｈ） Ｖｃｃ＋４（Ｖｃｃ−Ｖｔｈ）
したがって、ダイオード接続されたトランジスタの閾値電圧Ｖｔｈが小さいか、或いは、ゲート・ソース間の電圧が同レベルになる様に回路的に変更されれば、ノードＮ１には２Ｖｃｃ、ノードＮ２には３Ｖｃｃ、ノードＮ３には４Ｖｃｃ、更に出力ＰＵＭ１には５Ｖｃｃの昇圧された電圧が生成される。
【００３１】
図９は、図５のクロックパルスの組み合わせが印加された時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図である。更に、図１０は昇圧回路に図５のクロックパルスの組み合わせが印加された時の動作を説明する回路図である。
【００３２】
図１０（ａ）に示される通り、図５のクロックパルスの組み合わせでは、容量Ｃ１１とＣ１２に同相のクロックパルスφ１とφ２が印加され、容量Ｃ１３とＣ１４にそれと逆相のクロックパルスφ３とφ４とが印加される。したがって、例えば、クロックパルスφ１とφ２のパルスが発生した時、容量Ｃ１１とＣ１２により昇圧された結果、容量Ｃ１１とＣ１２の電荷は、図１０（ａ）中の矢印の方向に転送され、ノードＮ３、ＰＵＭＰ１が昇圧される。
【００３３】
したがって、図１０（ａ）に示された回路は、等価的に図１０（ｂ）の如き回路と同じ動作になる。即ち、容量Ｃ１１＋Ｃ１２と容量Ｃ１３＋Ｃ１４とが２つのダイオードのカソード側に接続されて、それぞれ逆相のクロックパルスがそれらの容量に印加される場合と同等の動作を行う。その為、ダイオードの閾値電圧を無視すると、ノードＮ１とＮ２は、Ｖｃｃから２Ｖｃｃの間を振幅し、ノードＮ３と出力ＰＵＭＰ１は、２Ｖｃｃと３Ｖｃｃの間を振幅する。したがって、出力ＰＵＭＰ１には、電源電圧Ｖｃｃの３倍の昇圧電圧が生成される。
【００３４】
但し、ノードＮ１とＮ２とは閾値電圧Ｖｔｈ分の差があり、ノードＮ３と出力ＰＵＭＰ１とにも閾値電圧Ｖｔｈの差がある。したがって、ノードＮ１とＮ２は閾値電圧Ｖｔｈの差を保持しながらＶｃｃから２Ｖｃｃの間で上下し、同様に、ノードＮ３と出力ＰＵＭＰ１は閾値電圧Ｖｔｈの差を保持しながら２Ｖｃｃから３Ｖｃｃの間で上下する。
【００３５】
図９を参照すれば、上記の昇圧回路の動作がより明確になる。即ち、ノードＮ１〜Ｎ３及び出力ＰＵＭＰ１の信号は、次のレベルを上下する。
【００３６】
Ｎ１ ： Ｖｃｃ−Ｖｔｈ Ｖｃｃ＋（Ｖｃｃ−Ｖｔｈ）
Ｎ２ ： Ｖｃｃ−２Ｖｔｈ Ｖｃｃ＋（Ｖｃｃ−２Ｖｔｈ）
Ｎ３ ： ２Ｖｃｃ−３Ｖｔｈ Ｖｃｃ＋（２Ｖｃｃ−３Ｖｔｈ）
ＰＵＭＰ１： ２Ｖｃｃ−４Ｖｔｈ Ｖｃｃ＋（２Ｖｃｃ−４Ｖｔｈ）
したがって、閾値電圧Ｖｔｈの低下分を無視するか、或いは回路的に閾値電圧Ｖｔｈの低下が発生しないようにすると、出力ＰＵＭＰ１には、電源電圧Ｖｃｃの約３倍の昇圧電圧が発生する。
【００３７】
図７において説明したことから、初段側の容量をより大きく設定することにより、昇圧回路の昇圧効率を上げることができる。即ち、図７の例で、容量Ｃ１１が容量Ｃ１２よりも大きい場合は、クロックパルスの印加によりノードＮ１とＮ２の上昇電位｛Ｃ１１／（Ｃ１１＋Ｃ１２）｝×Ｖｃｃが大きくなり、昇圧の効率が大きくなる。したがって、昇圧回路の効率を高める為には、初段側の容量をその後段側の容量よりも大きく設定することが望ましい。
【００３８】
図１１は、更に、昇圧回路に印加されるクロックパルスの別の組み合わせを示す図である。このクロックパルスの組み合わせは、クロックパルスφ１とφ２に同相のクロックパルスを、クロックパルスφ３はその逆相を、そしてクロックパルスφ４は更にその逆相を使用する。その結果、初段側の容量Ｃ１１とＣ１２は同等の動作をし、それより後段の容量Ｃ１３と容量Ｃ１４はそれぞれ異なる動作を行う。
【００３９】
図１２は、図１１のクロックパルスの組み合わせが印加された時の等価回路を示す図である。上記した通り、等価的には容量Ｃ１１＋Ｃ１２、Ｃ１３、Ｃ１４の３つの容量と３つのダイオードとからなる回路となる。その場合、上記した通り、容量Ｃ１１＋Ｃ１２はその後段の容量Ｃ１３、Ｃ１４よりも大きく、昇圧効率が高くなる。
【００４０】
各ダイオード接続されたトランジスタの閾値電圧を無視すると、ノードＮ１とＮ２は２Ｖｃｃまで昇圧され、ノードＮ３は３Ｖｃｃまで昇圧され、更に出力ＰＵＭＰ１には４Ｖｃｃまで昇圧される。
【００４１】
上記した通り、図４に示したクロックパルスの組み合わせを印加する場合よりも、図５に示したクロックパルスの組み合わせを印加する場合のほうが、各ノードの電圧は低くなる。同様に、図１１のクロックパルスの組み合わせを印加する場合も、各ノードの電圧は低くなる。したがって、例えば電源電圧Ｖｃｃの電位が高くなる場合などは、それを検出して、クロックパルスの組み合わせを切り換えることにより昇圧回路の昇圧レベルを調整することができる。
【００４２】
図１３は、図１に示した電源電圧判定回路１４の一例を示す回路図である。この判別回路１４は、電源電圧Ｖｃｃの変化を検出する回路である。例えば、電源電圧Ｖｃｃが３Ｖ程度である第一の状態と、電源電圧Ｖｃｃが５Ｖ程度である第二の状態とが判別される。あるいは、電源電圧Ｖｃｃが所定の範囲の定格電圧である第一の状態と、それより高い第二の状態とが判別される。
【００４３】
図中バンドギャップレファレンス回路１４１は、バイポーラ型のトランジスタＱ３１、Ｑ３２、Ｑ３３と抵抗Ｒ１、Ｒ２、Ｒ３からなる。この回路では、電源電圧Ｖｃｃの電位にかかわらずグランド電位からベース・エミッタ間電圧程度高い一定の基準電圧Ｖｒｅｆを生成する。抵抗分割回路１４２は、電源電圧Ｖｃｃを単に抵抗ｒ１、ｒ２で分割した電位Ｖｄｉｖを生成する。したがって、電位Ｖｄｉｖは、電源電圧Ｖｃｃの変動にしたがって変動する。そして、電圧比較回路１４３は、Ｎ型ＭＯＳトランジスタＱ３４、Ｑ３５とＰ型トランジスタＱ３６、Ｑ３７からなる差動回路である。電源電圧Ｖｃｃが低いレベルにある時は、電圧Ｖｄｉｖが基準電圧Ｖｒｅｆより低く、インバータ１４４の出力１４５はＬレベルとなる。一方、電源電圧Ｖｃｃが高くなると、電圧Ｖｄｉｖが基準電圧Ｖｒｅｆよりも高くなり、出力１４５はＨレベルとなる。
【００４４】
図１４は、図１に示したクロック切り換え回路の一例を示す図である。この切り換え回路は、図４と図５に示したクロックパルスの切り換えを、電源電圧判定回路１４の出力１４５により行う。図１４のクロック切り換え回路は、インバータ３１，３４，４５及びＮＡＮＤゲート３２，３３からなる第一のラッチ回路と、同様にインバータ３６，３９，４０及びＮＡＮＤゲート３７，３８からなる第二のラッチ回路を有する。第一のラッチ回路のインバータ３１には、発振回路１２からのクロックパルスＯＳＣがそのまま印加され、第二のラッチ回路のインバータ３６には、判定回路１４の出力１４５によって発振回路の出力クロックパルスＯＳＣの位相を反転制御するＥＯＲゲート４１の出力が印加される。
【００４５】
したがって、判定回路１４が電源電圧Ｖｃｃが低いレベルにある第一の状態を検出する時は、その出力１４５がＬレベルにあり、発振回路の出力ＯＳＣが同相でインバータ３１と３６に与えられるので、φ１とφ３は同相で、φ２とφ４はそれと逆相のクロックパルスとなる。即ち、図４に示したクロックパルスの組み合わせが生成される。
【００４６】
一方、判定回路１４が電源電圧Ｖｃｃが高いレベルにある第二の状態を検出する時は、その出力１４５がＨレベルにあり、第二のラッチ回路側のインバータ３６には、発振回路の出力ＯＳＣが反転されて印加される。その結果、クロックパルスφ１とφ２は同相で、φ３とφ４はそれらと逆相の信号になる。即ち、図５に示したクロックパルスの組み合わせである。
【００４７】
図１４中、括弧内に示した通りにクロックパルスφ１〜φ４が適用される場合は、図４のクロックパルスの組み合わせと、図１１のクロックパルスの組み合わせとが切り換えられる回路となる。その場合は、駆動能力確保の為にインバータ３９を並列に設けてそれぞれでクロックパルスφ２とφ４を生成することが好ましい。
【００４８】
図１５は、図３の降圧回路に図４で示したクロックパルスの組み合わせを印加した場合の、定常状態での各ノードＰ１〜Ｐ３と出力ＰＵＭＰ２の信号波形を示す図である。降圧回路の場合は、各ダイオード接続されたトランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４は、Ｐ型のＭＯＳトランジスタであるので、容量内の電荷は、最終段側から初段側に向かって転送される。
【００４９】
例えば、図３に示されたインバータ接続されたトランジスタＱ２１とＱ２２及び容量Ｃ２１、クロックパルスφ１に注目すると、クロックパルスφ１がＬレベルからＨレベルに立ち上がると、トランジスタＱ２１を経由して容量Ｃ２１内の電荷がグランド電源ＧＮＤ側に転送され、その後クロックパルスφ１がＨレベルからＬレベルに変化する時、容量Ｃ２２からトランジスタＱ２２を介して電荷を吸収する。したがって、ノードＰ１とノードＰ２との電位は、トランジスタＱ２２の閾値電圧Ｖｔｈを無視すると、クロックパルスのパルス振幅Ｖｃｃを容量Ｃ２１とＣ２２との容量比にで分配した電圧だけグランド電位から降下する。この動作を繰り返すことにより、ノードＰ１はグランド電位より電源電圧Ｖｃｃ分低いレベル、ノードＰ２は約２Ｖｃｃ分低いレベル、ノードＰ３は約３Ｖｃｃ分低いレベル、そして出力ＰＵＭＰ２は４Ｖｃｃ分低いレベルに降圧される。
【００５０】
より正確にいうと、ノードＰ１はグランド電位から閾値電圧Ｖｔｈ分だけ高いく、トランジスタの両側のノードはそれぞれ閾値電圧Ｖｔｈ分だけ異なるので、各ノードと出力の電位は、次の通りとなる。
【００５１】
Ｐ１ ： Ｖｔｈ Ｖｔｈ−Ｖｃｃ
Ｐ２ ： ２Ｖｔｈ−Ｖｃｃ （２Ｖｔｈ−Ｖｃｃ）−Ｖｃｃ
Ｐ３ ： ３Ｖｔｈ−２Ｖｃｃ （３Ｖｔｈ−２Ｖｃｃ）−Ｖｃｃ
ＰＵＭＰ２： ４Ｖｔｈ−３Ｖｃｃ （４Ｖｔｈ−３Ｖｃｃ）−Ｖｃｃ
それぞれの信号は、図１５に示される通りである。
【００５２】
図１６は、図３の降圧回路に図５で示したクロックパルスの組み合わせを印加した場合の、定常状態での各ノードＰ１〜Ｐ３と出力ＰＵＭＰ２の信号波形を示す図である。この場合は、図１０で示したのと同様に、容量Ｃ２１＋Ｃ２２及び容量Ｃ２３＋Ｃ２４からなる２段の降圧回路として動作する。したがって、ノードＰ１とＰ２は閾値電圧Ｖｔｈの差をもって同様の変化をし、ノードＰ３とＰ４は閾値電圧Ｖｔｈの差をもってそれと逆相の変化をする。
【００５３】
即ち、図１６に示される通り、各ノードと出力ＰＵＭＰ２は次の通りの電位となる。
【００５４】
Ｐ１ ： Ｖｔｈ Ｖｔｈ−Ｖｃｃ
Ｐ２ ： ２Ｖｔｈ ２Ｖｔｈ−Ｖｃｃ
Ｐ３ ： ３Ｖｔｈ−Ｖｃｃ （３Ｖｔｈ−Ｖｃｃ）−Ｖｃｃ
ＰＵＭＰ２： ４Ｖｔｈ−Ｖｃｃ （４Ｖｔｈ−Ｖｃｃ）−Ｖｃｃ
したがって、閾値電圧を少なくすると、出力ＰＵＭＰ２は電源電圧Ｖｃｃの２倍のレベルだけグランド電位より低い電圧に降下される。
【００５５】
同様に、図３の降下回路に図１１のクロックパルスの組み合わせを印加する場合は、出力ＰＵＭＰ２にはグランド電位から電源電圧Ｖｃｃの約３倍のレベルだけ低い降圧電圧が生成される。しかも、初段の容量をＣ２１、Ｃ２２と高くしているので、降圧効率を良くすることができる。
【００５６】
図１７は、上記した昇圧回路と降圧回路とが不揮発性の半導体メモリに適用された例を示す回路図である。この例では、フローティングゲートタイプのメモリセルＭＣ００〜ＭＣ１１が、それぞれワード線ＷＬ０、ＷＬ１及びビット線ＢＬ０、ＢＬ１の交差部に設けられる。ワード線は、Ｘデコーダにより選択され所定の電位に駆動される。また、ビット線は、Ｙゲート５１で選択されてプリセンス回路５４，センスアンプ回路５５及び出力回路５６を介して出力ＤＱとして出力される。Ｙデコーダ５２は、Ｙゲートを選択する選択信号を生成して与える。また、各メモリセルＭＣのソース端子は、ソーススイッチ回路５３に接続され、書き込み時（プログラム時）と消去時とでそのソース端子の電位が制御される。
【００５７】
書き込みと消去時のワード線、ビット線及びソース端子の電位の関係が図中に示されている。これに示される通り、書き込み時には、ワード線に９Ｖと電源Ｖｃｃより高い電圧が、ビット線に５Ｖと電源Ｖｃｃより高いか同等の電圧が印加される。また、消去時には、ワード線に−１０Ｖとグランド電位よりも低い電圧が印加される。そこで、書き込み回路５７と消去回路６２とは、それぞれ昇圧回路５８、６０と降圧回路６３とを有する。また、それぞれの昇圧回路と降圧回路の出力側には、所望の電圧値にするためのレギュレータ回路５９、６１、６４がそれぞれ設けられる。即ち、昇圧または降圧回路である程度まで昇圧または降圧された電圧が、レギュレータ回路によって一定の電圧に調整される。したがって、昇圧回路または降圧回路では、ある程度余裕をもって昇圧電圧或いは降圧電圧を生成する。
【００５８】
書き込み回路５７内の昇圧回路６０とそのレギュレータ回路６１により書き込み時のワード線電位９Ｖが生成されて、Ｘデコーダ５０に供給される。また、書き込み回路５７内の昇圧回路５８とそのレギュレータ回路５９により書き込み時のビット線電圧５Ｖが生成される。その高い電圧５Ｖは、入力回路６６を通してデータ０をメモリセルに書き込む場合にのみ、ビット線に印加される。
【００５９】
消去回路６２内の降圧回路６３では、消去時のワード線の電圧−１０Ｖを生成し、Ｘデコーダ５０に与える。通常は、セクター内の全てのワード線に消去用の低い電圧−１０Ｖが印加されてセクター内の全てのメモリセルに対して消去（データ１の書き込み）が行われる。
【００６０】
比較回路６５によりセンスアンプ回路５５と入力回路６６からのデータを比較して一致したとき、確認の信号が出て、書き込みまたは消去動作は終了する。
【００６１】
そして、電源電圧Ｖｃｃとして３Ｖが供給される場合は、上記した様に、例えば図４の如きクロックパルスの組み合わせが昇圧回路及び降圧回路に供給される。また、電源電圧Ｖｃｃとして５Ｖが供給される場合は、回路内のトランジスタや容量のストレスを下げる為に、例えば図５や図１１の様なクロックパルスの組み合わせが、昇圧回路や降圧回路に供給される。したがって、高い電源電圧に伴い発振回路のクロックパルスの振幅も大きくなり、クロックパルスの組み合わせを変更してその昇圧の程度及び降圧の程度を低くしても、生成される昇圧電圧ＰＵＭＰ１と降圧電圧ＰＵＭＰ２は、同等の電圧を生成することができる。
【００６２】
図４、５、１１でクロックパルスの組み合わせの例を示したが、それ以外の組み合わせであっても、所定の昇圧程度、あるいは降圧程度を実現することができる。その場合は、初段側で実質的に容量が大きくなるようなクロックパルスの組み合わせにすることが好ましい。そうすることで、電流供給能力を低下することなく昇圧レベルを下げることができるからである。また、同様に降圧レベルを上げることができるからである。
【００６３】
【発明の効果】
以上説明した通り、本発明によれば、昇圧回路及び降圧回路に供給されるクロックパルスの組み合わせを適宜選択することができ、状態の応じて昇圧の程度及び降圧の程度を変更することができる。しかも、クロックパルスの組み合わせを適切に選択することで、所望の昇圧電圧、降圧電圧を選択することができる。したがって、例えば、電源電圧のレベルに応じて選択することで、昇圧回路及び降圧回路内の素子の破壊を防止することができる。
【００６４】
或いは、電源電圧の変化以外の状態の変化にしたがってクロックパルスの組み合わせを変えることで、昇圧回路、降圧回路の構成を変えることなく昇圧レベル、降圧レベルを変更することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例の昇圧または降圧回路の全体ブロック図である。
【図２】図１の昇圧または降圧回路に適用される昇圧回路の例を示す回路図である。
【図３】図１の昇圧または降圧回路に適用される降圧回路の例を示す回路図である。
【図４】クロックパルスφ１〜φ４の第一の組み合わせを示す図である。
【図５】クロックパルスφ１〜φ４の第二の組み合わせを示す図である。
【図６】昇圧動作を説明するクロックパルスφ１とノードＮ１とＮ２の波形図である。
【図７】図６の動作を理解するための簡略された昇圧回路例である。
【図８】図４のクロックパルスの組み合わせが印加された時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図である。
【図９】図５のクロックパルスの組み合わせが印加された時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図である。
【図１０】昇圧回路に図５のクロックパルスの組み合わせが印加された時の動作を説明する回路図である。
【図１１】昇圧回路に印加されるクロックパルスの別の組み合わせを示す図である。
【図１２】図１１のクロックパルスの組み合わせが印加された時の等価回路を示す図である。
【図１３】電源電圧判定回路の一例を示す回路図である。
【図１４】クロック切り換え回路の一例を示す図である。
【図１５】図３の降圧回路に図４で示したクロックパルスの組み合わせを印加した場合の、定常状態での信号波形を示す図である。
【図１６】図３の降圧回路に図５で示したクロックパルスの組み合わせを印加した場合の、定常状態での信号波形を示す図である。
【図１７】昇圧回路と降圧回路とが不揮発性の半導体メモリに適用された例を示す回路図である。
【図１８】一般的な昇圧回路を示す図である。
【図１９】一般的な降圧回路を示す図である。
【符号の説明】
１０ 昇圧回路、降圧回路
１１ クロックパルス信号生成回路
１２ 発振器
１３ クロックパルス切り換え回路
１４ 電源電圧判定回路
φ１〜φ４ クロックパルス信号
【発明の属する技術分野】
本発明は、逆相のパルス信号を利用して電源電圧以上に昇圧するあるいは降圧する回路に関し、特に、その昇圧レベルまたは降圧レベルを適宜変更することができる昇圧または降圧回路に関する。
【０００２】
【従来の技術】
半導体装置内において、昇圧回路や降圧回路は、電源電圧より高い電位を生成したり電源電圧より低い電圧を生成したりするのに利用される。例えば、フラッシュメモリなどに利用される不揮発性メモリは、書き込み回路に昇圧回路が、消去回路に降圧回路がそれぞれ利用され、メモリセルが接続されるワード線やビット線にそこで昇圧された電圧や降圧された電圧が印加される。
【０００３】
図１８は、一般的な昇圧回路を示す図である。この昇圧回路では、ダイオード接続されたＮ型のＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４が直列に接続され、それらの接続点に容量Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４が接続される。初段のダイオード接続のトランジスタＱ１１のドレイン端子には電源Ｖｃｃが接続され、最終段のダイオード接続のトランジスタＱ１４のソース端子に出力ＯＵＴが接続される。容量Ｃには、図示される通り交互に逆相のクロックパルスＣＬＫ、ＣＬＫＢが印加されて、各容量Ｃによる昇圧動作により、各ノードＮ１，Ｎ２，Ｎ３，Ｎ４から最終段方向の隣のノードに電荷が転送される。その結果、出力ＯＵＴには、クロックパルスの振幅である電源電圧Ｖｃｃの約５倍の昇圧された電圧が生成される。
【０００４】
図１９は、同様の降圧回路を示す図である。この降圧回路では、ダイオード接続されたＰ型のＭＯＳトランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４が直列に接続され、それらの接続点に容量Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４が接続される。初段のダイオード接続のトランジスタＱ２１のドレイン端子にはグランド電源ＧＮＤが接続され、最終段のダイオード接続のトランジスタＱ２４のソース端子に出力ＯＵＴが接続される。容量Ｃに図示される通り交互に逆相のクロックパルスＣＬＫ、ＣＬＫＢが印加されて、各容量Ｃによる降圧動作により、各ノードＰ１，Ｐ２，Ｐ３，Ｐ４から初段方向の隣のノードに電荷が転送される。その結果、出力ＯＵＴには、クロックパルスの振幅である電源電圧Ｖｃｃの約４倍の負の電圧が生成される。
【０００５】
【発明が解決しようとする課題】
上記の通り、逆相のクロックパルスを奇数番目の容量と偶数番目の容量とにそれぞれ与えることで、電源電圧の整数倍の昇圧電圧あるいは降圧電圧を生成することができる。勿論、ダイオード接続されたトランジスタと容量からなる回路を増やすことにより、より高いあるいはより低い電圧を生成することができる。
【０００６】
しかしながら、半導体装置に供給される電源電圧に、例えば３Ｖと５Ｖが併用される場合は、３Ｖ用に設計した昇圧あるいは降圧回路では、５Ｖの電源電圧に対して設計値以上の電圧が各ノードに印加され、トランジスタや容量の破壊を招くことがある。一般的に、供給される電源に依存しない所望の昇圧電圧あるいは降圧電圧を生成することが要求されるので、高い電源電圧が印加されてもそれに伴い高い電圧あるいは低い電圧を生成することは要求されない。
【０００７】
電源電圧の電圧値の問題は、複数の電圧の併用でない場合でも、例えば供給される電源電圧が高く変動すると、上記した昇圧回路または降圧回路内の素子の破壊の問題は同様に発生する。
【０００８】
そこで、本発明の目的は、上記の問題点を解決するために、同一の昇圧回路あるいは降圧回路であっても、適宜その昇圧レベルまたは降圧レベルを切り替えることが可能な昇圧または降圧回路を提供することにある。
【０００９】
更に、本発明の別の目的は、昇圧または降圧回路内の素子の破壊の可能性がある場合に、その昇圧レベルまたは降圧レベルを切り替えることができる昇圧あるいは降圧回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、直列に接続された複数のダイオード手段と、該ダイオード手段の接続点に第一の電極が接続された複数の容量とを有し、該容量の第二の電極にパルス信号が印加されて前記ダイオード手段の最終段に昇圧または降圧電圧が出力される昇圧または降圧回路において、
第一の状態の時に、前記複数の容量のうち奇数番目の容量の第二の電極に第一のパルス信号を印加し、偶数番目の容量の第二の電極に前記第一のパルス信号と逆相の第二のパルス信号を印加し、
前記第一の状態と異なる第二の状態の時に、前記複数の容量のうち奇数番目の少なくとも一対の容量の第二の電極に第三のパルス信号を印加し、偶数番目の少なくとも一対の容量の第二の電極に前記第三のパルス信号と逆相の第四のパルス信を印加するパルス生成手段を有することを特徴とする。
【００１１】
かかる発明によれば、パルス信号の組み合わせを変えることにより、昇圧または降圧レベルを変更することができ、例えば、電源電圧の変動に応じて適宜変更して、回路内の素子の破壊を防止することができる。
【００１２】
更に、上記の目的を達成する為に、別の発明は、直列に接続され、初段から最終段側方向にまたはその逆方向に電荷を転送する複数のダイオード手段と、該ダイオード手段の接続点に第一の電極が接続された複数の容量とを有し、該容量の第二の電極にパルス信号が印加されて前記接続点が昇圧または降圧される昇圧または降圧回路において、
第一の状態の時に、前記容量の第二の電極に互いに逆相のパルス信号を第一の組み合わせで印加し、
前記第一の状態と異なる第二の状態の時に、前記容量の第二の電極に互いに逆相のパルス信号を前記第一と異なる第二の組み合わせで印加するパルス生成回路を有することを特徴とする。
【００１３】
上記のパルス信号の組み合わせは、適宜目的に応じて変更される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１５】
図１は、本発明の実施の形態例の昇圧または降圧回路の全体ブロック図である。昇圧または降圧回路１０内は、図１８または図１９で示したダイオードと容量からなる回路である。この実施の形態例では、４段のダイオードと容量を縦列接続した昇圧または降圧回路１０、４つのクロックパルスφ１、φ２、φ３、φ４が、パルス生成回路１１により生成され与えられる。このパルス生成回路１１は、第一の状態の時と第二の状態の時で、異なるクロックパルスの組み合わせを生成して、昇圧または降圧回路１０に与える。
【００１６】
パルス生成回路１１は、例えば、クロック発振回路１２、第一の状態と第二の状態を検出する判定回路１４及び判定回路１４の出力によりクロック発振回路１２が生成するクロックパルスの組み合わせを切り換えるクロック切り換え回路１３を有する。この例では、判定回路１４が、電源電圧Ｖｃｃが低い場合の第一の状態と、高い場合の第二の状態とを判別する。または、判定回路１４が更に電源電圧が高い第三の状態を検出してもよい。
【００１７】
判定回路１４が判定した結果にしたがって、クロック切り換え回路１３では、クロック発振回路１２からのクロックパルスをもとに正相と逆相のクロックパルスの組み合わせを選択し、４つのクロックパルスφ１〜φ４を生成する。
【００１８】
図２は、図１の昇圧または降圧回路に適用される昇圧回路の例を示す回路図である。この回路は、実質的に図１８の回路例と同等である。即ち、初段のダイオード接続されたＮ型のＭＯＳトランジスタＱ１１のドレイン端子に電源Ｖｃｃが接続され、最終段のダイオード接続されたＮ型のＭＯＳトランジスタＱ１４のソース端子が出力ＰＵＭＰ１に接続される。また、各段のダイオード接続されたＮ型のＭＯＳトランジスタの接続点Ｎ１〜Ｎ３には、それぞれ容量Ｃ１１〜Ｃ１４が接続される。
【００１９】
図３は、図１の昇圧または降圧回路に適用される降圧回路の例を示す回路図である。この回路は、実質的に図１９の回路と同等である。即ち、初段のダイオード接続されたＰ型のＭＯＳトランジスタＱ２１のドレイン端子にグランド電源ＧＮＤが接続される。また、最終段のＰ型ＭＯＳトランジスタＱ２４のソース端子に出力ＰＵＭＰ２が接続される。そして、同様に容量Ｃ２１〜Ｃ２４が図示される通り接続される。
【００２０】
図２または図３の昇圧回路または降圧回路の各容量の電極に、それぞれクロックパルスφ１〜φ４が印加される。これらのクロックパルスφ１〜φ４は、従来の一般的な例では、奇数段目の容量と偶数段目の容量とにそれぞれ正相と逆相のクロックパスルが印加されているが、本発明の実施の形態例では、クロックパルスφ１〜φ４についての正相のクロックパルスと逆相のクロックパルスの組み合わせが、判定回路１４が判別した状態結果に応じて適宜変更される。
【００２１】
図４は、クロックパルスφ１〜φ４の第一の組み合わせを示す図である。この組み合わせ例は、奇数段目の容量Ｃ１１、Ｃ１３に対して印加するクロックパルスφ１とφ３と、偶数段目の容量Ｃ１２、Ｃ１４に対して印加するクロックパルスφ２とφ４とが逆相になっている。この組み合わせは、従来例で説明したのと同様の組み合わせである。
【００２２】
このクロックパルスの組み合わせでは、前述した通り、昇圧回路の場合は、出力ＰＵＭＰ１には電源電圧Ｖｃｃの約５倍の昇圧電圧が、降圧回路の場合は、出力ＰＵＭＰ２にはグランド電圧から電源電圧Ｖｃｃの約４倍低い降圧電圧がそれぞれ生成される。この原理については後で詳述する。
【００２３】
図５は、クロックパルスφ１〜φ４の第二の組み合わせを示す図である。この組み合わせ例は、初段と２段目の容量に印加されるクロックパルスφ１、φ２を同相のクロックパルスとし、３段目と４段目の容量に印加されるクロックパルスφ３、φ４をそれらと逆相のクロックパルスとする。
【００２４】
この組み合わせにする場合は、昇圧回路の場合は、出力ＰＵＭＰ１には電源電圧Ｖｃｃの約３倍の昇圧電圧が、降圧回路の場合は、出力ＰＵＭＰ２にはグランド電圧から電源電圧Ｖｃｃの約２倍低い降圧電圧がそれぞれ生成される。
【００２５】
上記のクロックパルスφ１〜φ４の組み合わせを変更させた場合の昇圧回路の動作について、説明する。図６は、その昇圧動作を説明するクロックパルスφ１とノードＮ１とＮ２の波形図である。また、図７は、その動作を理解するための簡略された昇圧回路例である。
【００２６】
図７に示された通り、ダイオード接続されたトランジスタＱ１１、Ｑ１２と容量Ｃ１１とＣ１２からなる回路であって、容量Ｃ１１にクロックパルスφ１が印加され、容量Ｃ１２はグランド電位に固定されている場合を考える。図６に示される通り、最初のノードＮ１は、電源ＶｃｃからトランジスタＱ１１の閾値電圧Ｖｔｈ分低い電位（Ｖｃｃ−Ｖｔｈ）である。ここでは、初めのノードＮ２の電位もＶｃｃーＶｔｈと仮定する。そこで、クロックパルスφ１がグランド電位であるＬレベルから電源電圧Ｖｃｃ分の振幅でＨレベルに変化すると、容量Ｃ１１による結合で、ノードＮ１はＶｃｃ−Ｖｔｈ＋Ｖｃｃに上昇する。その容量Ｃ１１内の電荷は、ダイオード接続されたトランジスタＱ１２を介して、ノードＮ２側に供給され、同様にノードＮ２も上昇する。
【００２７】
クロックパルスφ１がＨレベルからＬレベルに変化する時は、トランジスタＱ１１を介して電源電圧Ｖｃｃから電荷が充電されて、ノードＮ１の電位の低下はない。その結果、ノードＮ１とＮ２は、トランジスタＱ１２の閾値電圧Ｖｔｈを無視すれば、クロックパルスφ１による電圧Ｖｃｃが容量Ｃ１１とＣ１２の容量比によって配分される電圧分だけ高い電位になる。即ち、図６中の電圧Ｖ１は、
Ｖ１＝Ｖｃｃ−Ｖｔｈ＋｛Ｃ１１／（Ｃ１１＋Ｃ１２）｝Ｖｃｃ （１）
になる。
【００２８】
更に、同様にクロックパルスφ１が印加されると、ノードＮ２の電位は更に上昇する。やがて、ノードＮ１はＶｃｃ−Ｖｔｈと２Ｖｃｃ−Ｖｔｈとの間を上下し、ノードＮ２は２（Ｖｃｃ−Ｖｔｈ）に到達する。
【００２９】
図８は、図４のクロックパルスの組み合わせが印加された時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図である。即ち、ノードＮ１〜Ｎ３及び出力ＰＵＭＰ１の信号は、次のレベルを上下する。
【００３０】
Ｎ１ ： Ｖｃｃ−Ｖｔｈ ２Ｖｃｃ−Ｖｔｈ
Ｎ２ ： ２（Ｖｃｃ−Ｖｔｈ） Ｖｃｃ＋２（Ｖｃｃ−Ｖｔｈ）
Ｎ３ ： ３（Ｖｃｃ−Ｖｔｈ） Ｖｃｃ＋３（Ｖｃｃ−Ｖｔｈ）
ＰＵＭＰ１： ４（Ｖｃｃ−Ｖｔｈ） Ｖｃｃ＋４（Ｖｃｃ−Ｖｔｈ）
したがって、ダイオード接続されたトランジスタの閾値電圧Ｖｔｈが小さいか、或いは、ゲート・ソース間の電圧が同レベルになる様に回路的に変更されれば、ノードＮ１には２Ｖｃｃ、ノードＮ２には３Ｖｃｃ、ノードＮ３には４Ｖｃｃ、更に出力ＰＵＭ１には５Ｖｃｃの昇圧された電圧が生成される。
【００３１】
図９は、図５のクロックパルスの組み合わせが印加された時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図である。更に、図１０は昇圧回路に図５のクロックパルスの組み合わせが印加された時の動作を説明する回路図である。
【００３２】
図１０（ａ）に示される通り、図５のクロックパルスの組み合わせでは、容量Ｃ１１とＣ１２に同相のクロックパルスφ１とφ２が印加され、容量Ｃ１３とＣ１４にそれと逆相のクロックパルスφ３とφ４とが印加される。したがって、例えば、クロックパルスφ１とφ２のパルスが発生した時、容量Ｃ１１とＣ１２により昇圧された結果、容量Ｃ１１とＣ１２の電荷は、図１０（ａ）中の矢印の方向に転送され、ノードＮ３、ＰＵＭＰ１が昇圧される。
【００３３】
したがって、図１０（ａ）に示された回路は、等価的に図１０（ｂ）の如き回路と同じ動作になる。即ち、容量Ｃ１１＋Ｃ１２と容量Ｃ１３＋Ｃ１４とが２つのダイオードのカソード側に接続されて、それぞれ逆相のクロックパルスがそれらの容量に印加される場合と同等の動作を行う。その為、ダイオードの閾値電圧を無視すると、ノードＮ１とＮ２は、Ｖｃｃから２Ｖｃｃの間を振幅し、ノードＮ３と出力ＰＵＭＰ１は、２Ｖｃｃと３Ｖｃｃの間を振幅する。したがって、出力ＰＵＭＰ１には、電源電圧Ｖｃｃの３倍の昇圧電圧が生成される。
【００３４】
但し、ノードＮ１とＮ２とは閾値電圧Ｖｔｈ分の差があり、ノードＮ３と出力ＰＵＭＰ１とにも閾値電圧Ｖｔｈの差がある。したがって、ノードＮ１とＮ２は閾値電圧Ｖｔｈの差を保持しながらＶｃｃから２Ｖｃｃの間で上下し、同様に、ノードＮ３と出力ＰＵＭＰ１は閾値電圧Ｖｔｈの差を保持しながら２Ｖｃｃから３Ｖｃｃの間で上下する。
【００３５】
図９を参照すれば、上記の昇圧回路の動作がより明確になる。即ち、ノードＮ１〜Ｎ３及び出力ＰＵＭＰ１の信号は、次のレベルを上下する。
【００３６】
Ｎ１ ： Ｖｃｃ−Ｖｔｈ Ｖｃｃ＋（Ｖｃｃ−Ｖｔｈ）
Ｎ２ ： Ｖｃｃ−２Ｖｔｈ Ｖｃｃ＋（Ｖｃｃ−２Ｖｔｈ）
Ｎ３ ： ２Ｖｃｃ−３Ｖｔｈ Ｖｃｃ＋（２Ｖｃｃ−３Ｖｔｈ）
ＰＵＭＰ１： ２Ｖｃｃ−４Ｖｔｈ Ｖｃｃ＋（２Ｖｃｃ−４Ｖｔｈ）
したがって、閾値電圧Ｖｔｈの低下分を無視するか、或いは回路的に閾値電圧Ｖｔｈの低下が発生しないようにすると、出力ＰＵＭＰ１には、電源電圧Ｖｃｃの約３倍の昇圧電圧が発生する。
【００３７】
図７において説明したことから、初段側の容量をより大きく設定することにより、昇圧回路の昇圧効率を上げることができる。即ち、図７の例で、容量Ｃ１１が容量Ｃ１２よりも大きい場合は、クロックパルスの印加によりノードＮ１とＮ２の上昇電位｛Ｃ１１／（Ｃ１１＋Ｃ１２）｝×Ｖｃｃが大きくなり、昇圧の効率が大きくなる。したがって、昇圧回路の効率を高める為には、初段側の容量をその後段側の容量よりも大きく設定することが望ましい。
【００３８】
図１１は、更に、昇圧回路に印加されるクロックパルスの別の組み合わせを示す図である。このクロックパルスの組み合わせは、クロックパルスφ１とφ２に同相のクロックパルスを、クロックパルスφ３はその逆相を、そしてクロックパルスφ４は更にその逆相を使用する。その結果、初段側の容量Ｃ１１とＣ１２は同等の動作をし、それより後段の容量Ｃ１３と容量Ｃ１４はそれぞれ異なる動作を行う。
【００３９】
図１２は、図１１のクロックパルスの組み合わせが印加された時の等価回路を示す図である。上記した通り、等価的には容量Ｃ１１＋Ｃ１２、Ｃ１３、Ｃ１４の３つの容量と３つのダイオードとからなる回路となる。その場合、上記した通り、容量Ｃ１１＋Ｃ１２はその後段の容量Ｃ１３、Ｃ１４よりも大きく、昇圧効率が高くなる。
【００４０】
各ダイオード接続されたトランジスタの閾値電圧を無視すると、ノードＮ１とＮ２は２Ｖｃｃまで昇圧され、ノードＮ３は３Ｖｃｃまで昇圧され、更に出力ＰＵＭＰ１には４Ｖｃｃまで昇圧される。
【００４１】
上記した通り、図４に示したクロックパルスの組み合わせを印加する場合よりも、図５に示したクロックパルスの組み合わせを印加する場合のほうが、各ノードの電圧は低くなる。同様に、図１１のクロックパルスの組み合わせを印加する場合も、各ノードの電圧は低くなる。したがって、例えば電源電圧Ｖｃｃの電位が高くなる場合などは、それを検出して、クロックパルスの組み合わせを切り換えることにより昇圧回路の昇圧レベルを調整することができる。
【００４２】
図１３は、図１に示した電源電圧判定回路１４の一例を示す回路図である。この判別回路１４は、電源電圧Ｖｃｃの変化を検出する回路である。例えば、電源電圧Ｖｃｃが３Ｖ程度である第一の状態と、電源電圧Ｖｃｃが５Ｖ程度である第二の状態とが判別される。あるいは、電源電圧Ｖｃｃが所定の範囲の定格電圧である第一の状態と、それより高い第二の状態とが判別される。
【００４３】
図中バンドギャップレファレンス回路１４１は、バイポーラ型のトランジスタＱ３１、Ｑ３２、Ｑ３３と抵抗Ｒ１、Ｒ２、Ｒ３からなる。この回路では、電源電圧Ｖｃｃの電位にかかわらずグランド電位からベース・エミッタ間電圧程度高い一定の基準電圧Ｖｒｅｆを生成する。抵抗分割回路１４２は、電源電圧Ｖｃｃを単に抵抗ｒ１、ｒ２で分割した電位Ｖｄｉｖを生成する。したがって、電位Ｖｄｉｖは、電源電圧Ｖｃｃの変動にしたがって変動する。そして、電圧比較回路１４３は、Ｎ型ＭＯＳトランジスタＱ３４、Ｑ３５とＰ型トランジスタＱ３６、Ｑ３７からなる差動回路である。電源電圧Ｖｃｃが低いレベルにある時は、電圧Ｖｄｉｖが基準電圧Ｖｒｅｆより低く、インバータ１４４の出力１４５はＬレベルとなる。一方、電源電圧Ｖｃｃが高くなると、電圧Ｖｄｉｖが基準電圧Ｖｒｅｆよりも高くなり、出力１４５はＨレベルとなる。
【００４４】
図１４は、図１に示したクロック切り換え回路の一例を示す図である。この切り換え回路は、図４と図５に示したクロックパルスの切り換えを、電源電圧判定回路１４の出力１４５により行う。図１４のクロック切り換え回路は、インバータ３１，３４，４５及びＮＡＮＤゲート３２，３３からなる第一のラッチ回路と、同様にインバータ３６，３９，４０及びＮＡＮＤゲート３７，３８からなる第二のラッチ回路を有する。第一のラッチ回路のインバータ３１には、発振回路１２からのクロックパルスＯＳＣがそのまま印加され、第二のラッチ回路のインバータ３６には、判定回路１４の出力１４５によって発振回路の出力クロックパルスＯＳＣの位相を反転制御するＥＯＲゲート４１の出力が印加される。
【００４５】
したがって、判定回路１４が電源電圧Ｖｃｃが低いレベルにある第一の状態を検出する時は、その出力１４５がＬレベルにあり、発振回路の出力ＯＳＣが同相でインバータ３１と３６に与えられるので、φ１とφ３は同相で、φ２とφ４はそれと逆相のクロックパルスとなる。即ち、図４に示したクロックパルスの組み合わせが生成される。
【００４６】
一方、判定回路１４が電源電圧Ｖｃｃが高いレベルにある第二の状態を検出する時は、その出力１４５がＨレベルにあり、第二のラッチ回路側のインバータ３６には、発振回路の出力ＯＳＣが反転されて印加される。その結果、クロックパルスφ１とφ２は同相で、φ３とφ４はそれらと逆相の信号になる。即ち、図５に示したクロックパルスの組み合わせである。
【００４７】
図１４中、括弧内に示した通りにクロックパルスφ１〜φ４が適用される場合は、図４のクロックパルスの組み合わせと、図１１のクロックパルスの組み合わせとが切り換えられる回路となる。その場合は、駆動能力確保の為にインバータ３９を並列に設けてそれぞれでクロックパルスφ２とφ４を生成することが好ましい。
【００４８】
図１５は、図３の降圧回路に図４で示したクロックパルスの組み合わせを印加した場合の、定常状態での各ノードＰ１〜Ｐ３と出力ＰＵＭＰ２の信号波形を示す図である。降圧回路の場合は、各ダイオード接続されたトランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４は、Ｐ型のＭＯＳトランジスタであるので、容量内の電荷は、最終段側から初段側に向かって転送される。
【００４９】
例えば、図３に示されたインバータ接続されたトランジスタＱ２１とＱ２２及び容量Ｃ２１、クロックパルスφ１に注目すると、クロックパルスφ１がＬレベルからＨレベルに立ち上がると、トランジスタＱ２１を経由して容量Ｃ２１内の電荷がグランド電源ＧＮＤ側に転送され、その後クロックパルスφ１がＨレベルからＬレベルに変化する時、容量Ｃ２２からトランジスタＱ２２を介して電荷を吸収する。したがって、ノードＰ１とノードＰ２との電位は、トランジスタＱ２２の閾値電圧Ｖｔｈを無視すると、クロックパルスのパルス振幅Ｖｃｃを容量Ｃ２１とＣ２２との容量比にで分配した電圧だけグランド電位から降下する。この動作を繰り返すことにより、ノードＰ１はグランド電位より電源電圧Ｖｃｃ分低いレベル、ノードＰ２は約２Ｖｃｃ分低いレベル、ノードＰ３は約３Ｖｃｃ分低いレベル、そして出力ＰＵＭＰ２は４Ｖｃｃ分低いレベルに降圧される。
【００５０】
より正確にいうと、ノードＰ１はグランド電位から閾値電圧Ｖｔｈ分だけ高いく、トランジスタの両側のノードはそれぞれ閾値電圧Ｖｔｈ分だけ異なるので、各ノードと出力の電位は、次の通りとなる。
【００５１】
Ｐ１ ： Ｖｔｈ Ｖｔｈ−Ｖｃｃ
Ｐ２ ： ２Ｖｔｈ−Ｖｃｃ （２Ｖｔｈ−Ｖｃｃ）−Ｖｃｃ
Ｐ３ ： ３Ｖｔｈ−２Ｖｃｃ （３Ｖｔｈ−２Ｖｃｃ）−Ｖｃｃ
ＰＵＭＰ２： ４Ｖｔｈ−３Ｖｃｃ （４Ｖｔｈ−３Ｖｃｃ）−Ｖｃｃ
それぞれの信号は、図１５に示される通りである。
【００５２】
図１６は、図３の降圧回路に図５で示したクロックパルスの組み合わせを印加した場合の、定常状態での各ノードＰ１〜Ｐ３と出力ＰＵＭＰ２の信号波形を示す図である。この場合は、図１０で示したのと同様に、容量Ｃ２１＋Ｃ２２及び容量Ｃ２３＋Ｃ２４からなる２段の降圧回路として動作する。したがって、ノードＰ１とＰ２は閾値電圧Ｖｔｈの差をもって同様の変化をし、ノードＰ３とＰ４は閾値電圧Ｖｔｈの差をもってそれと逆相の変化をする。
【００５３】
即ち、図１６に示される通り、各ノードと出力ＰＵＭＰ２は次の通りの電位となる。
【００５４】
Ｐ１ ： Ｖｔｈ Ｖｔｈ−Ｖｃｃ
Ｐ２ ： ２Ｖｔｈ ２Ｖｔｈ−Ｖｃｃ
Ｐ３ ： ３Ｖｔｈ−Ｖｃｃ （３Ｖｔｈ−Ｖｃｃ）−Ｖｃｃ
ＰＵＭＰ２： ４Ｖｔｈ−Ｖｃｃ （４Ｖｔｈ−Ｖｃｃ）−Ｖｃｃ
したがって、閾値電圧を少なくすると、出力ＰＵＭＰ２は電源電圧Ｖｃｃの２倍のレベルだけグランド電位より低い電圧に降下される。
【００５５】
同様に、図３の降下回路に図１１のクロックパルスの組み合わせを印加する場合は、出力ＰＵＭＰ２にはグランド電位から電源電圧Ｖｃｃの約３倍のレベルだけ低い降圧電圧が生成される。しかも、初段の容量をＣ２１、Ｃ２２と高くしているので、降圧効率を良くすることができる。
【００５６】
図１７は、上記した昇圧回路と降圧回路とが不揮発性の半導体メモリに適用された例を示す回路図である。この例では、フローティングゲートタイプのメモリセルＭＣ００〜ＭＣ１１が、それぞれワード線ＷＬ０、ＷＬ１及びビット線ＢＬ０、ＢＬ１の交差部に設けられる。ワード線は、Ｘデコーダにより選択され所定の電位に駆動される。また、ビット線は、Ｙゲート５１で選択されてプリセンス回路５４，センスアンプ回路５５及び出力回路５６を介して出力ＤＱとして出力される。Ｙデコーダ５２は、Ｙゲートを選択する選択信号を生成して与える。また、各メモリセルＭＣのソース端子は、ソーススイッチ回路５３に接続され、書き込み時（プログラム時）と消去時とでそのソース端子の電位が制御される。
【００５７】
書き込みと消去時のワード線、ビット線及びソース端子の電位の関係が図中に示されている。これに示される通り、書き込み時には、ワード線に９Ｖと電源Ｖｃｃより高い電圧が、ビット線に５Ｖと電源Ｖｃｃより高いか同等の電圧が印加される。また、消去時には、ワード線に−１０Ｖとグランド電位よりも低い電圧が印加される。そこで、書き込み回路５７と消去回路６２とは、それぞれ昇圧回路５８、６０と降圧回路６３とを有する。また、それぞれの昇圧回路と降圧回路の出力側には、所望の電圧値にするためのレギュレータ回路５９、６１、６４がそれぞれ設けられる。即ち、昇圧または降圧回路である程度まで昇圧または降圧された電圧が、レギュレータ回路によって一定の電圧に調整される。したがって、昇圧回路または降圧回路では、ある程度余裕をもって昇圧電圧或いは降圧電圧を生成する。
【００５８】
書き込み回路５７内の昇圧回路６０とそのレギュレータ回路６１により書き込み時のワード線電位９Ｖが生成されて、Ｘデコーダ５０に供給される。また、書き込み回路５７内の昇圧回路５８とそのレギュレータ回路５９により書き込み時のビット線電圧５Ｖが生成される。その高い電圧５Ｖは、入力回路６６を通してデータ０をメモリセルに書き込む場合にのみ、ビット線に印加される。
【００５９】
消去回路６２内の降圧回路６３では、消去時のワード線の電圧−１０Ｖを生成し、Ｘデコーダ５０に与える。通常は、セクター内の全てのワード線に消去用の低い電圧−１０Ｖが印加されてセクター内の全てのメモリセルに対して消去（データ１の書き込み）が行われる。
【００６０】
比較回路６５によりセンスアンプ回路５５と入力回路６６からのデータを比較して一致したとき、確認の信号が出て、書き込みまたは消去動作は終了する。
【００６１】
そして、電源電圧Ｖｃｃとして３Ｖが供給される場合は、上記した様に、例えば図４の如きクロックパルスの組み合わせが昇圧回路及び降圧回路に供給される。また、電源電圧Ｖｃｃとして５Ｖが供給される場合は、回路内のトランジスタや容量のストレスを下げる為に、例えば図５や図１１の様なクロックパルスの組み合わせが、昇圧回路や降圧回路に供給される。したがって、高い電源電圧に伴い発振回路のクロックパルスの振幅も大きくなり、クロックパルスの組み合わせを変更してその昇圧の程度及び降圧の程度を低くしても、生成される昇圧電圧ＰＵＭＰ１と降圧電圧ＰＵＭＰ２は、同等の電圧を生成することができる。
【００６２】
図４、５、１１でクロックパルスの組み合わせの例を示したが、それ以外の組み合わせであっても、所定の昇圧程度、あるいは降圧程度を実現することができる。その場合は、初段側で実質的に容量が大きくなるようなクロックパルスの組み合わせにすることが好ましい。そうすることで、電流供給能力を低下することなく昇圧レベルを下げることができるからである。また、同様に降圧レベルを上げることができるからである。
【００６３】
【発明の効果】
以上説明した通り、本発明によれば、昇圧回路及び降圧回路に供給されるクロックパルスの組み合わせを適宜選択することができ、状態の応じて昇圧の程度及び降圧の程度を変更することができる。しかも、クロックパルスの組み合わせを適切に選択することで、所望の昇圧電圧、降圧電圧を選択することができる。したがって、例えば、電源電圧のレベルに応じて選択することで、昇圧回路及び降圧回路内の素子の破壊を防止することができる。
【００６４】
或いは、電源電圧の変化以外の状態の変化にしたがってクロックパルスの組み合わせを変えることで、昇圧回路、降圧回路の構成を変えることなく昇圧レベル、降圧レベルを変更することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例の昇圧または降圧回路の全体ブロック図である。
【図２】図１の昇圧または降圧回路に適用される昇圧回路の例を示す回路図である。
【図３】図１の昇圧または降圧回路に適用される降圧回路の例を示す回路図である。
【図４】クロックパルスφ１〜φ４の第一の組み合わせを示す図である。
【図５】クロックパルスφ１〜φ４の第二の組み合わせを示す図である。
【図６】昇圧動作を説明するクロックパルスφ１とノードＮ１とＮ２の波形図である。
【図７】図６の動作を理解するための簡略された昇圧回路例である。
【図８】図４のクロックパルスの組み合わせが印加された時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図である。
【図９】図５のクロックパルスの組み合わせが印加された時の定常状態での昇圧回路の各ノードＮ１、Ｎ２、Ｎ３及び出力ＰＵＭＰ１の信号を示す図である。
【図１０】昇圧回路に図５のクロックパルスの組み合わせが印加された時の動作を説明する回路図である。
【図１１】昇圧回路に印加されるクロックパルスの別の組み合わせを示す図である。
【図１２】図１１のクロックパルスの組み合わせが印加された時の等価回路を示す図である。
【図１３】電源電圧判定回路の一例を示す回路図である。
【図１４】クロック切り換え回路の一例を示す図である。
【図１５】図３の降圧回路に図４で示したクロックパルスの組み合わせを印加した場合の、定常状態での信号波形を示す図である。
【図１６】図３の降圧回路に図５で示したクロックパルスの組み合わせを印加した場合の、定常状態での信号波形を示す図である。
【図１７】昇圧回路と降圧回路とが不揮発性の半導体メモリに適用された例を示す回路図である。
【図１８】一般的な昇圧回路を示す図である。
【図１９】一般的な降圧回路を示す図である。
【符号の説明】
１０ 昇圧回路、降圧回路
１１ クロックパルス信号生成回路
１２ 発振器
１３ クロックパルス切り換え回路
１４ 電源電圧判定回路
φ１〜φ４ クロックパルス信号
Claims (10)
- 直列に接続された複数のダイオード手段と、該ダイオード手段の接続点に第一の電極が接続された複数の容量とを有し、該容量の第二の電極にパルス信号が印加されて前記ダイオード手段の最終段に昇圧または降圧電圧が出力される昇圧または降圧回路において、
第一の状態の時に、前記複数の容量のうち奇数番目の容量の第二の電極に第一のパルス信号を印加し、偶数番目の容量の第二の電極に前記第一のパルス信号と逆相の第二のパルス信号を印加し、
前記第一の状態と異なる第二の状態の時に、前記複数の容量のうち奇数番目の少なくとも一対の容量の第二の電極に第三のパルス信号を印加し、偶数番目の少なくとも一対の容量の第二の電極に前記第三のパルス信号と逆相の第四のパルス信を印加するパルス生成手段を有することを特徴とする昇圧または降圧回路。 - 直列に接続され、初段から最終段側方向に電荷を転送する複数のダイオード手段と、該ダイオード手段の接続点に第一の電極が接続された複数の容量とを有し、該容量の第二の電極にパルス信号が印加されて前記接続点が昇圧される昇圧回路において、
第一の状態の時に、前記複数の容量のうち奇数番目の容量の第二の電極に第一のパルス信号を印加し、偶数番目の容量の第二の電極に前記第一のパルス信号と逆相の第二のパルス信号を印加し、
前記第一の状態と異なる第二の状態の時に、前記複数の容量のうち前記初段側の複数の容量の第二の電極に第三のパルス信号を印加し、該初段側の複数の容量の後段側の容量の第二の電極に前記第三のパルス信号と逆相の第四のパルス信号を印加するパルス生成回路を有することを特徴とする昇圧回路。 - 直列に接続され、初段から最終段側方向に電荷を転送する複数のダイオード手段と、該ダイオード手段の接続点に第一の電極が接続された複数の容量とを有し、該容量の第二の電極にパルス信号が印加されて前記接続点が昇圧される昇圧回路において、
第一の状態の時に、互いに逆相の第一及び第二のパルス信号を前記容量の第二の電極にＮ（Ｎは１以上の整数）個毎に交互に印加し、
前記第一の状態と異なる第二の状態の時に、互いに逆相の第三及び第四のパルス信号を前記容量の第二の電極にＭ（ＭはＮと異なる１以上の整数）個毎に交互に印加するパルス生成回路を有することを特徴とする昇圧回路。 - 直列に接続され、初段から最終段側方向に電荷を転送する複数のダイオード手段と、該ダイオード手段の接続点に第一の電極が接続された複数の容量とを有し、該容量の第二の電極にパルス信号が印加されて前記接続点が昇圧される昇圧回路において、
第一の状態の時に、前記容量の第二の電極に互いに逆相のパルス信号を第一の組み合わせで印加し、
前記第一の状態と異なる第二の状態の時に、前記容量の第二の電極に互いに逆相のパルス信号を前記第一と異なる第二の組み合わせで印加するパルス生成回路を有することを特徴とする昇圧回路。 - 請求項４において、
前記パルス生成回路は、前記第一の状態の時に、前記初段側の隣接するＮ（Ｎは１以上の整数）個の容量に対して同相のパルス信号を印加し、
前記第二の状態の時に、前記初段側の隣接するＭ（ＭはＮと異なる１以上の整数）個の容量に対して前記同相のパルス信号を印加することを特徴とする昇圧回路。 - 直列に接続され、最終段から初段側方向に電荷を転送する複数のダイオード手段と、該ダイオード手段の接続点に第一の電極が接続された複数の容量とを有し、該容量の第二の電極にパルス信号が印加されて前記接続点が降圧される降圧回路において、
第一の状態の時に、前記複数の容量のうち奇数番目の容量の第二の電極に第一のパルス信号を印加し、偶数番目の容量の第二の電極に前記第一のパルス信号と逆相の第二のパルス信号を印加し、
前記第一の状態と異なる第二の状態の時に、前記複数の容量のうち前記初段側の複数の容量の第二の電極に第三のパルス信号を印加し、該初段側の複数の容量の後段側の容量の第二の電極に前記第三のパルス信号と逆相の第四のパルス信号を印加するパルス生成回路を有することを特徴とする降圧回路。 - 直列に接続され、最終段から初段側方向に電荷を転送する複数のダイオード手段と、該ダイオード手段の接続点に第一の電極が接続された複数の容量とを有し、該容量の第二の電極にパルス信号が印加されて前記接続点が降圧される降圧回路において、
第一の状態の時に、互いに逆相の第一及び第二のパルス信号を前記容量の第二の電極にＮ（Ｎは１以上の整数）個毎に交互に印加し、
前記第一の状態と異なる第二の状態の時に、互いに逆相の第三及び第四のパルス信号を前記容量の第二の電極にＭ（ＭはＮと異なる１以上の整数）個毎に交互に印加するパルス生成回路を有することを特徴とする降圧回路。 - 直列に接続され、最終段から初段側方向に電荷を転送する複数のダイオード手段と、該ダイオード手段の接続点に第一の電極が接続された複数の容量とを有し、該容量の第二の電極にパルス信号が印加されて前記接続点が降圧される降圧回路において、
第一の状態の時に、前記容量の第二の電極に互いに逆相のパルス信号を第一の組み合わせで印加し、
前記第一の状態と異なる第二の状態の時に、前記容量の第二の電極に互いに逆相のパルス信号を前記第一と異なる第二の組み合わせで印加するパルス生成回路を有することを特徴とする降圧回路。 - 請求項８において、
前記パルス生成回路は、前記第一の状態の時に、前記初段側の隣接するＮ（Ｎは１以上の整数）個の容量に対して同相のパルス信号を印加し、
前記第二の状態の時に、前記初段側の隣接するＭ（ＭはＮと異なる１以上の整数）個の容量に対して前記同相のパルス信号を印加することを特徴とする降圧回路。 - 請求項１乃至９に記載された昇圧または降圧回路おいて、
電源電圧が第一のレベルの時に前記第一の状態となり、前記電源電圧が前記第一のレベルよりも高い第二のレベルの時に前記第二の状態になることを特徴とする。
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