KR100253726B1

KR100253726B1 - 승압 회로 및 강압 회로

Info

Publication number: KR100253726B1
Application number: KR1019970040022A
Authority: KR
Inventors: 아키히로 나카노
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1997-03-14
Filing date: 1997-08-22
Publication date: 2000-04-15
Also published as: JPH10257756A; JP3560438B2; KR19980079316A; US5917366A

Abstract

본 발명에 의하면, 인가하는 클록펄스 신호의 조합에 의해 승압레벨 또는 강압레벨을 전환할 수 있다.

직렬 접속되어, 초단에서부터 최종단측 방향으로 혹은 그 역방향으로 전하를 전송하는 복수의 다이오드 수단과, 다이오드 수단의 접속점에 제1 전극이 접속된 복수의 정전 용량을 갖고, 그 정전 용량의 제2 전극에 펄스 신호가 인가되어 상기 접속점이 승압되는 승압회로 또는 강압되는 강압회로에 있어서, 제1 상태시에, 정전 용량의 제2 전극에 서로 역상의 펄스 신호를 제1 조합으로 인가하고, 제1 상태와 다른 제2 상태시에, 정전 용량의 제2 전극에 서로 역상의 펄스 신호를 제1 과 다른 제2 조합으로 인가하는 펄스 생성회로를 갖는 것을 특징으로 한다.

Description

승압회로 및 강압회로

본 발명은 역상의 펄스 신호를 이용하여 전원전압 이상으로 승압하거나 혹은 강압하는 회로에 관한 것으로, 특히, 그 승압레벨 또는 강압레벨을 알맞게 변경할 수 있는 승압 또는 강압회로에 관한 것이다.

반도체장치내에 있어서, 승압회로나 강압회로는 전원전압보다 높은 전위를 생성하거나 전원전압보다 낮은 전압을 생성하는 데에 이용된다. 예컨대, 플래시 메모리 등에 이용되는 불휘발성 메모리는 기록회로에 승압회로가, 소거회로에 강압회로가 각각 이용되어, 메모리셀이 접속되는 워드선이나 비트선에 회로내에서 승압된 전압이나 강압된 전압이 인가된다.

도 18은 일반적인 승압회로를 도시한 도면이다. 이 승압회로에서는 다이오드접속된 N형의 MOS 트랜지스터(Q11, Q12, Q13, Q14)가 직렬 접속되고, 그들의 접속점에 정전 용량(C11, C12, C13, C14)가 접속된다. 초단의 다이오드 접속의 트랜지스터(Q11)의 드레인단자에는 전원(Vcc)이 접속되고, 최종단의 다이오드 접속의 트랜지스터(Q14)의 소스단자에는 출력(OUT)이 접속된다. 정전 용량(C)에는 도시된 바와 같이 교대로 역상의 클럭 펄스(CLK, CLKB)가 인가되어, 각 정전 용량(C)에 의한 승압동작에 의해, 각 노드(N1, N2, N3, N4)에서부터 최종단 방향의 이웃한 노드에 전하가 전송된다. 그 결과, 출력(OUT)에는 클럭 펄스의 진폭인 전원전압(Vcc)의 약 5배의 승압된 전압이 생성된다.

도 19는 동일 형태의 강압회로를 도시한 도면이다. 이 강압회로에서는 다이오드 접속된 P형의 MOS 트랜지스터(Q21, Q22, Q23, Q24)가 직렬 접속되고, 그들의 접속점에 정전 용량(C21, C22, C23, C24)이 접속된다. 초단의 다이오드 접속의 트랜지스터 (Q21)의 드레인단자에는 접지전원(GND)이 접속되고, 최종단의 다이오드 접속의 트랜지스터(Q24)의 소스단자에는 출력(OUT)이 접속된다. 정전 용량(C)에 도시된 바와 같이 교대로 역상의 클럭 펄스(CLK, CLKB)가 인가되어, 각 정전 용량(C)에 의한 강압동작에 의해, 각 노드(P1, P2, P3, P4)로부터 초단 방향의 이웃한 노드에 전하가 전송된다. 그 결과, 출력(OUT)에는 클럭 펄스의 진폭인 전원전압(Vcc)의 약 4배의 부(-)의 전압이 생성된다.

상기한 바와 같이, 역상의 클럭 펄스를 홀수번째의 정전 용량과 짝수번째의 정전 용량에 각각 부여함으로써, 전원전압의 정수배의 승압전압 혹은 강압전압을 생성할 수 있다. 물론, 다이오드 접속된 트랜지스터와 정전 용량으로 이루어지는 회로를 늘림으로써, 보다 높은 혹은 보다 낮은 전압을 생성할 수가 있다.

그렇지만, 반도체장치에 공급되는 전원전압에, 예컨대 3V와 5V가 병용되는 경우는 3V용으로 설계한 승압 혹은 강압회로에서는 5V의 전원전압에 대하여 설계치 이상의 전압이 각 노드에 인가되어, 트랜지스터나 정전 용량의 파괴를 초래하는 경우가 있다. 일반적으로, 공급되는 전원에 의존하지 않는 원하는 승압전압 혹은 강압전압을 생성하는 것이 요구되기 때문에, 높은 전원전압이 인가되더라도 그에 따른 높은 전압 혹은 낮은 전압을 생성하는 것은 요구되지 않는다.

전원전압의 전압치의 문제는 복수의 전압의 병용이 아닌 경우라도, 예컨대 공급되는 전원전압이 높게 변동하면, 상술된 승압회로 또는 강압회로내의 소자의 파괴문제는 마찬가지로 발생한다.

그래서, 본 발명의 목적은 상술된 문제점을 해결하기 위해서, 동일한 승압회로 혹은 강압회로이라도, 알맞게 그 승압레벨 또는 강압레벨을 전환할 수 있는 승압 또는 강압회로를 제공하는 것에 있다.

더욱이, 본 발명의 별도의 목적은 승압 또는 강압회로내의 소자파괴의 가능성이 있는 경우에, 그 승압레벨 또는 강압레벨을 전환할 수 있는 승압 혹은 강압회로를 제공하는 것에 있다.

도 1은 본 발명의 실시의 형태예의 승압 또는 강압회로의 전체블럭도.

도 2는 도 1의 승압 또는 강압회로에 적용되는 승압회로의 예를 나타내는 회로도.

도 3은 도 1의 승압 또는 강압회로에 적용되는 강압회로의 예를 나타내는 회로도.

도 4는 클록펄스(φ1∼φ4)의 제1 조합을 나타내는 도면.

도 5는 클록펄스(φ1∼φ4)의 제2 조합을 나타내는 도면.

도 6은 승압동작을 설명하는 클록펄스(φ1)와 노드(N1, N2)의 파형도.

도 7은 도 6의 동작을 이해하기 위한 간략화된 승압회로예를 도시한 도면.

도 8은 도 4의 클록펄스의 조합이 인가되었을 때의 정상상태에서의 승압회로의 각 노드(N1, N2, N3) 및 출력(PUMP1)의 신호를 나타내는 도면.

도 9는 도 5의 클록펄스의 조합이 인가되었을 때의 정상상태에서의 승압회로의 각 노드(N1, N2, N3) 및 출력(PUMP1)의 신호를 나타내는 도면.

도 10은 승압회로에 도 5의 클록펄스의 조합이 인가되었을 때의 동작을 설명하는 회로도.

도 11은 승압회로에 인가되는 클록펄스의 또 다른 조합을 도시한 도면.

도 12는 도 11의 클록펄스의 조합이 인가되었을 때의 등가회로를 도시한 도면.

도 13은 전원전압 판정회로의 일례를 나타내는 회로도.

도 14는 클록 전환회로의 일례를 나타내는 도면.

도 15는 도 3의 강압회로에 도 4에서 나타낸 클록펄스의 조합을 인가한 경우의 정상상태에서의 신호파형을 나타내는 도면.

도 16은 도 3의 강압회로에 도 5에서 나타낸 클록펄스의 조합을 인가한 경우의 정상상태에서의 신호파형을 나타내는 도면.

도 17은 승압회로와 강압회로가 비휘발성의 반도체 메모리에 적용된 예를 나타내는 회로도.

도 18은 일반적인 승압회로를 나타내는 도면.

도 19는 일반적인 강압회로를 나타내는 도면.

＜도면의 주요부분에 대한 부호의 설명＞

10 : 승압회로 또는 강압회로

11 : 클록 펄스 신호 생성 회로

12 : 발진기

13 : 클록 펄스 전환 회로

14 : 전원 전압 판정 회로

φ1∼φ4 : 클록 펄스 신호

상술된 목적을 달성하기 위하여, 본 발명은 직렬 접속된 복수의 다이오드 수단과, 상기 다이오드 수단의 접속점에 제1 전극이 접속된 복수의 정전 용량을 갖고, 상기 정전 용량의 제2 전극에 펄스 신호가 인가되어 상기 다이오드 수단의 최종단에 승압 또는 강압전압이 출력되는 승압 또는 강압회로에 있어서,

제1 상태시에, 상기 복수의 정전 용량중 홀수번째 정전 용량의 제2 전극에 제1 펄스 신호를 인가하고, 짝수번째 정전 용량의 제2 전극에 상기 제1 펄스 신호와 역상의 제2 펄스 신호를 인가하며,

상기 제1 상태와 다른 제2 상태시에, 상기 복수의 정전 용량중 홀수번째의 적어도 한쌍의 정전 용량의 제2 전극에 제3 펄스 신호를 인가하고, 짝수번째의 적어도 한쌍의 정전 용량의 제2 전극에 상기 제3 펄스 신호와 역상의 제4 펄스신호를 인가하는 펄스 생성수단을 갖는 것을 특징으로 한다.

이러한 발명에 의하면, 펄스 신호의 조합을 바꿈으로써, 승압 또는 강압레벨을 변경할 수가 있어, 예컨대, 전원전압의 변동에 따라서 알맞게 변경하여, 회로내의 소자의 파괴를 방지할 수가 있다.

더욱이, 상술된 목적을 달성하기 위하여, 또 다른 발명은 직렬 접속되어 초단에서부터 최종단측 방향으로 또는 그 역방향으로 전하를 전송하는 복수의 다이오드 수단과, 상기 다이오드 수단의 접속점에 제1 전극이 접속된 복수의 정전 용량을 갖고, 상기 정전 용량의 제2 전극에 펄스 신호가 인가되어 상기 접속점이 승압 또는 강압되는 승압 또는 강압회로에 있어서,

제1 상태시에, 상기 정전 용량의 제2 전극에 서로 역상의 펄스 신호를 제1 조합으로 인가하고,

상기 제1 상태와 다른 제2 상태시에, 상기 정전 용량의 제2 전극에 서로 역상의 펄스 신호를 상기 제1 과 다른 제2 조합으로 인가하는 펄스 생성회로를 갖는 것을 특징으로 한다.

상술된 펄스 신호의 조합은 목적에 따라서 알맞게 변경된다.

이하, 본 발명의 실시의 형태예에 관해서 도면을 참조하여 설명한다. 그렇지만, 이러한 실시 형태의 예가 본 발명의 기술적 범위를 한정하는 것은 아니다.

도 1은 본 발명의 실시의 형태예의 승압 또는 강압회로의 전체블럭도이다. 승압 또는 강압회로(10)는 도 18 또는 도 19에서 나타낸 다이오드와 정전 용량으로 이루어지는 회로이다. 이 실시의 형태예에서는 4단의 다이오드와 정전 용량을 종렬접속한 승압 또는 강압회로(10), 4개의 클럭 펄스(φ1, φ2, φ3, φ4)가 펄스 생성회로(11)에 의해 생성되어 주어진다. 이 펄스 생성회로(11)는 제1 상태일 때와 제2 상태일 때에, 다른 클럭 펄스의 조합을 생성하여, 승압 또는 강압회로(10)에 부여한다.

펄스 생성회로(11)는 예컨대, 클록 발진회로(12), 제1 상태와 제2 상태를 검출하는 판정회로(14) 및 이 판정회로(14)의 출력에 의해 클록 발진회로(12)가 생성하는 클럭 펄스의 조합을 전환하는 클록 전환회로(13)를 갖는다. 이 예에서는 판정회로(14)가 전원전압(Vcc)이 낮은 경우의 제1 상태와, 높은 경우의 제2 상태를 판별한다. 또는 판정회로(14)가 더욱 전원전압이 높은 제3 상태를 검출하여도 좋다.

판정회로(14)가 판정한 결과에 따라서, 클록 전환회로(13)에서는 클록 발진회로(12)로부터의 클럭 펄스를 기초로 정상과 역상의 클럭 펄스의 조합을 선택하여, 4개의 클럭 펄스(φ1∼φ4)를 생성한다.

도 2는 도 1의 승압 또는 강압회로에 적용되는 승압회로의 예를 나타내는 회로도이다. 이 회로는 실질적으로 도 18의 회로예와 동등하다. 즉, 초단의 다이오드 접속된 N형의 MOS 트랜지스터(Q11)의 드레인단자에 전원(Vcc)이 접속되고, 최종단의 다이오드 접속된 N형의 MOS 트랜지스터(Q14)의 소스단자가 출력(PUMP1)에 접속된다. 또한, 각 단의 다이오드 접속된 N형의 MOS 트랜지스터의 접속점(N1∼N3)에는 각각 정전 용량(C11∼C14)이 접속된다.

도 3은 도 1의 승압 또는 강압회로에 적용되는 강압회로의 예를 나타내는 회로도이다. 이 회로는 실질적으로 도 19의 회로와 동등하다. 즉, 초단의 다이오드 접속된 P형의 MOS 트랜지스터(Q21)의 드레인단자에 접지전원(GND)이 접속된다. 또한, 최종단의 P형 MOS 트랜지스터(Q24)의 소스단자에 출력(PUMP2)이 접속된다. 그리고, 마찬가지로 정전 용량(C21∼C24)이 도시된 바와 같이 접속된다.

도 2 또는 도 3의 승압회로 또는 강압회로의 각각의 정전 용량의 전극에, 각각 클럭 펄스(φ1∼φ4)가 인가된다. 이들 클럭 펄스(φ1∼φ4)는 종래의 일반적인 예에서는 홀수단번째의 정전 용량과 짝수단번째의 정전 용량에 각각 정상과 역상의 클럭 펄스가 인가되고 있지만, 본 발명의 실시의 형태예에서 클럭 펄스(φ1∼φ4)에 대한 정상의 클럭 펄스와 역상의 클럭 펄스의 조합은 판정회로(14)가 판별한 상태결과에 따라서 알맞게 변경된다.

도 4는 클럭 펄스(φ1∼φ4)의 제1 조합을 도시한 도면이다. 이 조합예는 홀수단번째의 정전 용량(C11, C13)에 대하여 인가하는 클럭 펄스(φ1, φ3)와, 짝수단번째의 정전 용량(C12, C14)에 대하여 인가하는 클럭 펄스(φ2, φ4)가 역상으로 되어 있다. 이 조합은 종래예에서 설명한 것과 같은 조합이다.

이 클럭 펄스의 조합에서는 전술한 바와 같이, 승압회로의 경우 출력(PUMP1)에는 전원전압(Vcc)의 약 5배의 승압전압이, 강압회로의 경우 출력(PUMP2)에는 접지전압으로부터 전원전압(Vcc) 보다 약 4배 낮은 강압전압이 각각 생성된다. 이 원리에 대해서는 후에 상술한다.

도 5는 클럭 펄스(φ1∼φ4)의 제2 조합을 도시한 도면이다. 이 조합예는 초단과 2단번째의 정전 용량에 인가되는 클럭 펄스(φ1, φ2)를 동상의 클럭 펄스로 하고, 3단번째와 4단번째의 정전 용량에 인가되는 클럭 펄스(φ3, φ4)를 그들과 역상의 클럭 펄스로 한다.

이 조합으로 하는 경우는 승압회로의 경우 출력(PUMP1)에는 전원전압(Vcc)의 약 3배의 승압전압이 강압회로의 경우 출력(PUMP2)에는 접지전압으로부터 전원전압(Vcc)의 약 2배 낮은 강압전압이 각각 생성된다.

상술된 클럭 펄스(φ1∼φ4)의 조합을 변경시킨 경우의 승압회로의 동작에 관해서 설명한다. 도 6은 그 승압동작을 설명하는 클럭 펄스(φ1)와 노드(N1, N2)의 파형도이다. 또한, 도 7은 그 동작을 이해하기 위한 간략화된 승압회로의 예이다.

도 7에 나타낸 바와 같이, 다이오드 접속된 트랜지스터(Q11, Q12)와 정전 용량(C11, C21)로 이루어지는 회로로서, 정전 용량(C11)에 클럭 펄스(φ1)가 인가되고, 정전 용량(C12)은 접지전위로 고정되어 있는 경우를 생각한다. 도 6에 나타내는 바와 같이, 최초의 노드(N1)는 전원(Vcc)에서부터 트랜지스터(Q11)의 임계치전압(Vth)만큼 낮은 전위(Vcc-Vth)이다. 여기에서는 처음의 노드(N2)의 전위도 Vcc-Vth라 가정한다. 그래서, 클럭 펄스(φ1)가 접지전위인 L레벨에서 전원전압(Vcc)만큼의 진폭으로 H레벨로 변화하면, 정전 용량(C11)에의한 결합으로, 노드(N1)는 Vcc-Vth+Vcc로 상승한다. 그 정전 용량(C11)내의 전하는 다이오드 접속된 트랜지스터(Q12)를 통해, 노드(N2)측에 공급되어, 마찬가지로 노드(N2)도 상승한다.

클럭 펄스(φ1)가 H레벨에서 L레벨로 변화할 때는 트랜지스터(Q11)를 통해 전원전압(Vcc)에서부터 전하가 충전되어, 노드(N1)의 전위의 저하는 없다. 그 결과, 노드(N1, N2)는 트랜지스터(Q12)의 임계치전압(Vth)을 무시하면, 클럭 펄스(φ1)에 의한 전압(Vcc)이 정전 용량(C11, C12)의 정전 용량비로 배분되는 전압만큼만 높은 전위가 된다. 즉, 도 6중의 전압(V1)은:

V1=Vcc-Vth+C11/(C11+C12)Vcc

이 된다.

더욱이, 같은 식에 클럭 펄스(φ1)가 인가되면, 노드(N2)의 전위는 더욱 상승한다. 드디어, 노드(N1)의 전위는 Vcc-Vth와 2Vcc-Vth 사이에서 변화되고, 노드(N2)의 전위는 2(Vcc-Vth)에 도달한다.

도 8은 도 4의 클럭 펄스의 조합이 인가되었을 때의 정상상태에서의 승압회로의 각 노드(N1, N2, N3) 및 출력(PUMP1) 신호를 도시한 도면이다. 즉, 노드(N1∼N3) 및 출력(PUMP1)의 신호는 다음 레벨을 변화시킨다.

N1 : Vcc-Vth 2Vcc-Vth

N2 : 2(Vcc-Vth) Vcc+2(Vcc-Vth)

N3 : 3(Vcc-Vth) Vcc+3(Vcc-Vth)

PUMP1 : 4(Vcc-Vth) Vcc+4(Vcc-Vth)

따라서, 다이오드 접속된 트랜지스터의 임계치전압(Vth)이 작거나 혹은 게이트·소스사이의 전압이 같은 레벨이 되도록 회로적으로 변경되면, 노드(N1)에는 2Vcc, 노드(N2)에는 3Vcc, 노드(N3)에는 4Vcc, 또한 출력(PUM1)에는 5Vcc의 승압된 전압이 생성된다.

도 9는 도 5의 클럭 펄스의 조합이 인가되었을 때의 정상상태에서의 승압회로의 각 노드(N1, N2, N3) 및 출력(PUMP1) 신호를 도시한 도면이다. 더욱이, 도 10은 승압회로에 도 5의 클럭 펄스의 조합이 인가되었을 때의 동작을 설명하는 회로도이다.

도 10(a)에 나타내는 바와 같이, 도 5의 클럭 펄스의 조합에서는 정전 용량(C11, C12)에 동상의 클럭 펄스(φ1, φ2)가 인가되고, 정전 용량(C13, C14)에는 그것과 역상의 클럭 펄스(φ3, φ4)가 인가된다. 따라서, 예컨대, 클럭 펄스(φ1, φ2)의 펄스가 발생하였을 때, 정전 용량(C11, C12)에 의해 승압된 결과, 정전 용량(C11과 C12)의 전하는 도 10(a)에서 화살표 방향으로 전송되어, 노드(N3), PUMP1가 승압된다.

따라서, 도 10(a)에 나타낸 회로는 등가적으로 도 10(b)의 회로와 같이 동작된다. 즉, 정전 용량(C11+C12)과 정전 용량(C13+C14)이 2개의 다이오드의 캐소드측에 접속되어, 각각 역상의 클럭 펄스가 그들의 정전 용량에 인가되는 경우와 동등한 동작을 한다. 그 때문에, 다이오드의 임계치 전압을 무시하면, 노드(N1, N2)는 Vcc에서 2Vcc 사이를 진폭(振幅)하고, 노드(N3)와 출력(PUMP1)은 2Vcc와 3Vcc 사이를 진폭한다. 따라서, 출력(PUMP1)에는 전원전압(Vcc)의 3배의 승압전압이 생성된다.

단, 노드(N1, N2)는 임계치전압(Vth)만큼의 차가 있고, 노드(N3)와 출력 (PUMP1)에도 임계치전압(Vth)만큼의 차가 있다. 따라서, 노드(N1, N2)는 임계치전압(Vth)의 차를 유지하면서 Vcc에서 2Vcc 사이에서 변화되고, 같은 식으로, 노드(N3)와 출력(PUMP1)은 임계치전압(Vth)의 차를 유지하면서 2Vcc에서 3Vcc 사이에서 변화된다.

도 9를 참조하면, 상술된 승압회로의 동작이 보다 명확하게 된다. 즉, 노드(N1∼N3) 및 출력(PUMP1)의 신호는 다음 레벨을 변화시킨다.

N1 : Vcc-Vth Vcc+(Vcc-Vth)

N2 : Vcc-2Vth Vcc+(Vcc-2Vth)

N3 : 2Vcc-3Vth Vcc+(2Vcc-3Vth)

PUMP1 : 2Vcc-4Vth Vcc+(2Vcc-4Vth)

따라서, 임계치전압(Vth)의 저하만큼을 무시하거나, 혹은 회로적으로 임계치전압(Vth)의 저하가 발생하지 않도록 하면, 출력(PUMP1)에는 전원전압(Vcc)의 약 3배의 승압전압이 발생한다.

도 7에 설명된 바와 같이, 초단측의 정전 용량을 보다 크게 설정함으로써, 승압회로의 승압효율을 올릴 수 있다. 즉, 도 7의 예에서, 정전 용량(C11)이 정전 용량(C12)보다도 큰 경우는 클럭 펄스의 인가에 의해 노드(N1, N2)의 상승 전위{C11/(C11+C12)}×Vcc가 커져, 승압의 효율이 커진다. 따라서, 승압회로의 효율을 높이기 위해서는 초단측의 정전 용량을 그 후단측의 정전 용량보다도 크게 설정하는 것이 바람직하다.

또한, 도 11은 승압회로에 인가되는 클럭 펄스의 또 다른 조합을 도시한 도면이다. 이 클럭 펄스의 조합은 클럭 펄스(φ1, φ2)에 동상의 클럭 펄스를, 클럭 펄스(φ3)는 그 역상을, 그리고 클럭 펄스(φ4)에는 또한 그 역상을 사용한다. 그 결과, 초단측의 정전 용량(C11, C12)은 동등한 동작을 행하여, 그보다 후단의 정전 용량(C13)과 정전 용량(C14)은 각각 다른 동작을 행한다.

도 12는 도 11의 클럭 펄스의 조합이 인가되었을 때의 등가회로를 도시한 도면이다. 상술된 바와 같이, 등가적으로는 정전 용량(C11+C12, C13, C14)의 3가지의 정전 용량과 3가지의 다이오드로 이루어지는 회로가 된다. 그 경우, 상술된 바와 같이, 정전 용량(C11+C12)은 그 후단의 정전 용량(C13, C14)보다도 크고, 승압효율이 높아진다.

각각의 다이오드 접속된 트랜지스터의 임계치전압을 무시하면, 노드(N1, N2)는 2Vcc까지 승압되고, 노드(N3)는 3Vcc까지 승압되며, 또한 출력(PUMP1)에는 4Vcc까지 승압된다.

상술된 바와 같이, 도 4에 나타낸 클럭 펄스의 조합을 인가하는 경우보다도 도 5에 나타낸 클럭 펄스의 조합을 인가하는 경우 쪽이 각 노드의 전압은 낮아진다. 마찬가지로, 도 11의 클럭 펄스의 조합을 인가하는 경우도, 각 노드의 전압은 낮아진다. 따라서, 예컨대 전원전압(Vcc)의 전위가 높아지는 경우 등에는 그것을 검출하여, 클럭 펄스의 조합을 전환함으로써 승압회로의 승압레벨을 조정할 수 있다.

도 13은 도 1에 나타낸 전원전압 판정회로(14)의 일례를 나타내는 회로도이다. 이 판정회로(14)는 전원전압(Vcc)의 변화를 검출하는 회로이다. 예컨대, 전원전압(Vcc)이 3V 정도인 제1 상태와, 전원전압(Vcc)이 5V 정도인 제2 상태가 판별된다. 혹은 전원전압(Vcc)이 소정 범위의 정격전압인 제1 상태와, 그보다 높은 제2 상태가 판별된다.

도면중 밴드 갭 레퍼런스회로(141)는 양극형의 트랜지스터(Q31, Q32, Q33)와 저항(R1, R2, R3)으로 이루어진다. 이 회로에서는 전원전압(Vcc)의 전위에 상관없이 접지전위에서부터 베이스·에미터간 전압 정도로 높은 일정한 기준전압(Vref)을 생성한다. 저항 분할회로(142)는 전원전압(Vcc)을 단지 저항(r1, r2)으로 분할한 전위(Vdiv)를 생성한다. 따라서, 전위(Vdiv)는 전원전압(Vcc)의 변동에 따라서 변동한다. 그리고, 전압 비교회로(143)는 N형 MOS 트랜지스터(Q34, Q35)와 P형 트랜지스터(Q36, Q37)로 이루어지는 차동회로이다. 전원전압(Vcc)이 낮은 레벨에 있을 때는 전압(Vdiv)이 기준전압(Vref)보다 낮아, 인버터(144)의 출력(145)은 L레벨이 된다. 한편, 전원전압(Vcc)이 높아지면, 전압(Vdiv)이 기준전압(Vref)보다도 높아져서, 출력(145)은 H레벨이 된다.

도 14는 도 1에 나타낸 클록 전환회로의 일례를 도시한 도면이다. 이 전환회로는 도 4와 도 5에 나타낸 클럭 펄스의 전환을, 전원전압 판정회로(14)의 출력(145)에 의해 행한다. 도 14의 클록 전환회로는 인버터(31, 34, 35) 및 NAND 게이트(32, 33)로 이루어지는 제1 래치회로와, 마찬가지로 인버터(36, 39, 40) 및 NAND 게이트(37, 38)로 이루어지는 제2 래치회로를 갖는다. 제1 래치회로의 인버터(31)에는 발진회로(12)로부터의 클럭 펄스(OSC)가 그대로 인가되고, 제2 래치회로의 인버터(36)에는 판정회로(14)의 출력(145)에 의해서 발진회로의 출력 클럭 펄스(OSC)의 위상을 반전 제어하는 EOR 게이트(41)의 출력이 인가된다.

따라서, 판정회로(14)가 전원전압(Vcc)이 낮은 레벨에 있는 제1 상태를 검출할 때는 그 출력(145)이 L레벨에 있고, 발진회로의 출력(OSC)이 동상으로 인버터(31, 36)에 주어지기 때문에, φ1과 φ3은 동상이고, φ2와 φ4는 그것과 역상의 클럭 펄스가 된다. 즉, 도 4에 나타낸 클럭 펄스의 조합이 생성된다.

한편, 판정회로(14)가 전원전압(Vcc)이 높은 레벨에 있는 제2 상태를 검출할 때는 그 출력(145)은 H레벨에 있고, 제2 래치회로측의 인버터(36)에는 발진회로의 출력(OSC)이 반전되어 인가된다. 그 결과, 클럭 펄스(φ1, φ2)는 동상이고, φ3와 φ4는 그들과 역상의 신호가 된다. 즉, 도 5에 나타낸 클럭 펄스의 조합이다. 도 14에서 괄호내에 나타낸 바와 같이 클럭 펄스(φ1∼φ4)가 적용되는 경우는 도 4의 클럭 펄스의 조합과, 도 11의 클럭 펄스의 조합이 전환되는 회로가 된다. 그 경우는 구동능력의 확보를 위해 인버터(39)를 병렬로 설치하여 각각에 클럭 펄스(φ2, φ4)를 생성하는 것이 바람직하다.

도 15는 도 3의 강압회로에 도 4에서 나타낸 클럭 펄스의 조합을 인가한 경우의, 정상상태에서의 각 노드(P1∼P3)와 출력(PUMP2)의 신호파형을 도시한 도면이다. 강압회로의 경우는 각 다이오드 접속된 트랜지스터(Q21, Q22, Q23, Q24)는 P형의 MOS 트랜지스터이기 때문에, 정전 용량내의 전하는 최종단측에서 초단측을 향해서 전송된다.

예컨대, 도 3에 도시된 인버터 접속된 트랜지스터(Q21, Q22) 및 정전 용량(C21), 클럭 펄스(φ1)에 주목하면, 클럭 펄스(φ1)가 L레벨에서 H레벨로 상승하기 시작하면, 트랜지스터(Q21)를 경유하여 정전 용량(C21)내의 전하가 접지전원(GND)측에 전송되고, 그 후 클럭 펄스(φ1)가 H레벨에서 L레벨로 변화할 때, 정전 용량(C22)으로부터 트랜지스터(Q22)를 통해 전하를 흡수한다. 따라서, 노드(P1)와 노드(P2)의 전위는 트랜지스터(Q22)의 임계치전압(Vth)을 무시하면, 클럭 펄스의 펄스진폭(Vcc)을 정전 용량(C21, C22)의 정전 용량비로 분배한 전압만 접지전위로부터 강하한다. 이 동작을 되풀이함으로써, 노드(P1)는 접지전위보다 전원전압(Vcc)만큼 낮은 레벨, 노드(P2)는 약 2Vcc만큼 낮은 레벨, 노드(P3)는 약 3Vcc만큼 낮은 레벨, 그리고 출력(PUMP2)은 4Vcc만큼 낮은 레벨로 강압된다.

보다 정확하게 말하면, 노드(P1)는 접지전위에서부터 임계치전압(Vth)만큼만 높고, 트랜지스터의 양측의 노드는 각각 임계치전압(Vth)만큼만 다르기 때문에, 각 노드와 출력의 전위는 다음과 같이 된다.

P1 : Vth Vth-Vcc

P2 : 2Vth-Vcc (2Vth-Vcc)-Vcc

P3 : 3Vth-2Vcc (3Vth-2Vcc)-Vcc

PUMP2 : 4Vth-3Vcc (4Vth-3Vcc)-Vcc

각각의 신호는 도 15에 나타내는 바와 같다.

도 16은 도 3의 강압회로에 도 5에서 나타낸 클럭 펄스의 조합을 인가한 경우의, 정상상태에서의 각 노드(P1∼P3)와 출력(PUMP2)의 신호파형을 도시한 도면이다. 이 경우는 도 10에서 나타낸 것과 같이, 정전 용량(C21+C22) 및 정전 용량(C23+C24)으로 이루어지는 2단의 강압회로로서 동작한다. 따라서, 노드(P1, P2)는 임계치전압(Vth)의 차를 가지고 같은 식으로 변화하고, 노드(P3, P4)는 임계치전압(Vth)의 차로써 그것과 역상의 변화를 한다.

즉, 도 16에 나타내는 것과 같이, 각 노드와 출력(PUMP2)은 다음과 같은 전위가 된다.

P1 : Vth Vth-Vcc

P2 : 2Vth 2Vth-Vcc

P3 : 3Vth-Vcc (3Vth-Vcc)-Vcc

PUMP2 : 4Vth-Vcc (4Vth-Vcc)-Vcc

따라서, 임계치전압을 적게 하면, 출력(PUMP2)은 전원전압(Vcc)의 2배의 레벨만 접지전위보다 낮은 전압으로 강하된다.

마찬가지로, 도 3의 강하회로에 도 11의 클럭 펄스의 조합을 인가하는 경우는 출력(PUMP2)에는 접지전위로부터 전원전압(Vcc)의 약 3배의 레벨만큼 낮은 강압전압이 생성된다. 더구나, 초단의 정전 용량을 C21, C22로 높게 하고 있기 때문에, 강압효율을 잘 할 수가 있다.

도 17은 상술된 승압회로와 강압회로가 비휘발성의 반도체 메모리에 적용된 예를 나타내는 회로도이다. 이 예에서는 부동게이트 타입의 메모리셀(MC00∼MC11)이 각각 워드선(WL0, WL1) 및 비트선(BL0, BL1)의 교차부에 설치된다. 워드선은 X디코더에 의해 선택되어 소정의 전위로 구동된다. 또한, 비트선은 Y게이트(51)에서 선택되어 프리센스회로(54), 센스앰프회로(55) 및 출력회로(56)를 통해 출력(DQ)으로서 출력된다. Y디코더(52)는 Y게이트를 선택하는 선택신호를 생성하여 부여한다. 또한, 각 메모리셀(MC)의 소스단자는 소스 스위치회로(53)에 접속되어, 기록시(프로그램시)와 소거시에 그 소스단자의 전위가 제어된다.

기록과 소거시의 워드선, 비트선 및 소스단자의 전위의 관계가 도면에 되시되어 있다. 도면에 도시된 것과 같이, 기록시에는 워드선에 9V로 전원(Vcc)보다 높은 전압이, 비트선에 5V로 전원(Vcc)보다 높거나 동등한 전압이 인가된다. 또한, 소거시에는 워드선에 -10V로 접지전위보다도 낮은 전압이 인가된다. 그래서, 기록회로(57)와 소거회로(62)는 각각 승압회로(58, 60)와 강압회로(63)를 갖는다. 또한, 각각의 승압회로와 강압회로의 출력측에는 원하는 전압값으로 하기 위한 레귤레이터회로(59, 61, 64)가 각각 설치된다. 즉, 승압 또는 강압회로인 정도까지 승압 또는 강압된 전압이 레귤레이터회로에 의해서 일정한 전압으로 조정된다. 따라서, 승압회로 또는 강압회로에서는 어느 정도 여유를 갖고 승압전압 혹은 강압전압을 생성한다.

기록회로(57)내의 승압회로(60)와 그 레귤레이터회로(61)에 의해 기록시의 워드선전위 9V가 생성되어, X디코더(50)에 공급된다. 또한, 기록회로(57)내의 승압회로(58)와 그 레귤레이터회로(59)에 의해 기록시의 비트선전압 5V가 생성된다. 그 높은 전압 5V는 입력회로(66)를 통해서 데이터 0을 메모리셀에 기록하는 경우에만 비트선에 인가된다.

소거회로(62)내의 강압회로(63)에서는 소거시의 워드선의 전압 -10V를 생성하여, X디코더(50)에 부여한다. 통상은 섹터내의 모든 워드선에 소거용의 낮은 전압 -10V가 인가되어 섹터내의 모든 메모리셀에 대하여 소거(데이터 1의 기록)가 행하여진다.

비교회로(65)에 의해 센스앰프회로(55)와 입력회로(66)로부터의 데이터를 비교하여 일치하였을 때, 확인신호가 나가, 기록 또는 소거동작은 종료한다.

그리고, 전원전압(Vcc)으로서 3V가 공급되는 경우는 상술된 바와 같이, 예컨대 도 4와 같은 클럭 펄스의 조합이 승압회로 및 강압회로에 공급된다. 또한, 전원전압(Vcc)으로서 5V가 공급되는 경우는 회로내의 트랜지스터나 정전 용량의 응력을 저하시키기 위하여, 예컨대 도 5나 도 11과 같은 클럭 펄스의 조합이, 승압회로나 강압회로에 공급된다. 따라서, 높은 전원전압에 따라 발진회로의 클럭 펄스의 진폭도 커져, 클럭 펄스의 조합을 변경하여 그 승압의 정도 및 강압의 정도를 낮게 하여도, 생성되는 승압전압(PUMP1)과 강압전압(PUMP2)은 동등한 전압을 생성할 수가 있다.

도 4, 도 5 및 도 11에서 클럭 펄스의 조합이 예를 나타내었지만, 그 이외의 조합이어도, 소정의 승압정도, 혹은 강압정도를 실현할 수가 있다. 그 경우는 초단측에서 실질적으로 정전 용량이 커지는 식의 클럭 펄스의 조합으로 하는 것이 바람직하다. 그렇게 함으로써, 전류 공급능력을 저하시키지 않고 승압레벨을 내릴 수 있기 때문이다. 또, 같은 식으로 강압레벨을 올릴 수 있기 때문이다.

이상 설명한 바와 같이, 본 발명에 의하면, 승압회로 및 강압회로에 공급되는 클럭 펄스의 조합을 알맞게 선택할 수가 있어서, 상태에 따라 승압의 정도 및 강압의 정도를 변경할 수 있다. 더구나, 클럭 펄스의 조합을 적절히 선택함으로써, 원하는 승압전압, 강압전압을 선택할 수가 있다. 따라서, 예컨대, 전원전압의 레벨에 따라 선택함으로써, 승압회로 및 강압회로내의 소자의 파괴를 방지할 수가 있다.

혹은, 전원전압의 변화 이외의 상태의 변화에 따라서 클럭 펄스의 조합을 바꿈으로써, 승압회로, 강압회로의 구성을 바꾸지 않고서 승압레벨, 강압레벨을 변경할 수가 있다.

Claims

직렬 접속된 복수의 다이오드 수단과, 상기 다이오드 수단의 접속점에 제1 전극이 접속된 복수의 정전 용량을 갖고, 상기 정전 용량의 제2 전극에 펄스 신호가 인가되어 상기 다이오드 수단의 최종단에 승압 또는 강압전압이 출력되는 승압 또는 강압회로에 있어서,

제1 상태시에 상기 복수의 정전 용량중 홀수번째 정전 용량의 제2 전극에 제1 펄스 신호를 인가하고, 짝수번째 정전 용량의 제2 전극에 상기 제1 펄스 신호와 역상의 제2 펄스 신호를 인가하며,

상기 제1 상태와 다른 제2 상태시에 상기 복수의 정전 용량중 홀수번째의 적어도 한쌍의 정전 용량의 제2 전극에 제3 펄스 신호를 인가하고, 짝수번째의 적어도 한쌍의 정전 용량의 제2 전극에 상기 제3 펄스 신호와 역상의 제4 펄스 신호를 인가하는 펄스 생성수단을 갖는 것을 특징으로 하는 승압 또는 강압회로.
직렬 접속되어 초단에서부터 최종단측 방향으로 전하를 전송하는 복수의 다이오드 수단과, 상기 다이오드 수단의 접속점에 제1 전극이 접속된 복수의 정전 용량을 갖고, 상기 정전 용량의 제2 전극에 펄스 신호가 인가되어 상기 접속점이 승압되는 승압회로에 있어서,

제1 상태시에 상기 복수의 정전 용량중 홀수번째의 정전 용량의 제2 전극에 제1 펄스 신호를 인가하고, 짝수번째 정전 용량의 제2 전극에 상기 제1 펄스 신호와 역상의 제2 펄스 신호를 인가하며,

상기 제1 상태와 다른 제2 상태시에 상기 복수의 정전 용량중 상기 초단측의 복수의 정전 용량의 제2 전극에 제3 펄스 신호를 인가하고, 상기 초단측의 복수의 정전 용량의 후단측 정전 용량의 제2 전극에 상기 제3 펄스 신호와 역상의 제4 펄스 신호를 인가하는 펄스 생성회로를 갖는 것을 특징으로 하는 승압회로.
직렬 접속되어 초단에서부터 최종단측 방향으로 전하를 전송하는 복수의 다이오드 수단과, 상기 다이오드 수단의 접속점에 제1 전극이 접속된 복수의 정전 용량을 갖고, 상기 정전 용량의 제2 전극에 펄스 신호가 인가되어 상기 접속점이 승압되는 승압회로에 있어서,

제1 상태시에 서로 역상의 제1 및 제2 펄스 신호를 상기 정전 용량의 제2 전극에 N(N은 1 이상의 정수)개마다 교대로 인가하고,

상기 제1 상태와 다른 제2 상태시에 서로 역상의 제3 및 제4 펄스 신호를 상기 정전 용량의 제2 전극에 M(M은 N과 다른 1 이상의 정수)개마다 교대로 인가하는 펄스 생성회로를 갖는 것을 특징으로 하는 승압회로.
직렬 접속되어 초단에서부터 최종단측 방향으로 전하를 전송하는 복수의 다이오드 수단과, 상기 다이오드 수단의 접속점에 제1 전극이 접속된 복수의 정전 용량을 갖고, 상기 정전 용량의 제2 전극에 펄스 신호가 인가되어 상기 접속점이 승압되는 승압회로에 있어서,

제1 상태시에 상기 정전 용량의 제2 전극에 서로 역상의 펄스 신호를 제1 조합에서 인가하고,

상기 제1 상태와 다른 제2 상태시에 상기 정전 용량의 제2 전극에 서로 역상의 펄스 신호를 상기 제1 조합과 다른 제2 조합으로 인가하는 펄스 생성회로를 갖는 것을 특징으로 하는 승압회로.
제4항에 있어서, 상기 펄스 생성회로는 상기 제1 상태시에 상기 초단측의 인접하는 N(N은 1 이상의 정수)개의 정전 용량에 대하여 동상의 펄스 신호를 인가하고,

상기 제2 상태시에 상기 초단측의 인접하는 M(M은 N과 다른 1 이상의 정수)개의 정전 용량에 대하여 상기 동상의 펄스 신호를 인가하는 것을 특징으로 하는 승압회로.
직렬 접속되어 최종단에서부터 초단측 방향으로 전하를 전송하는 복수의 다이오드 수단과, 상기 다이오드 수단의 접속점에 제1 전극이 접속된 복수의 정전 용량을 갖고, 상기 정전 용량의 제2 전극에 펄스 신호가 인가되어 상기 접속점이 강압되는 강압회로에 있어서,

제1 상태시에 상기 복수의 정전 용량중 홀수번째의 정전 용량의 제2 전극에 제1 펄스 신호를 인가하고, 짝수번째 정전 용량의 제2 전극에 상기 제1 펄스 신호와 역상의 제2 펄스 신호를 인가하며,

상기 제1 상태와 다른 제2 상태시에 상기 복수의 정전 용량중 상기 초단측의 복수의 정전 용량의 제2 전극에 제3 펄스 신호를 인가하고, 상기 초단측의 복수의 정전 용량의 후단측의 정전 용량의 제2 전극에 상기 제3 펄스 신호와 역상의 제4 펄스 신호를 인가하는 펄스 생성회로를 갖는 것을 특징으로 하는 강압회로.
직렬 접속되어 최종단에서부터 초단측 방향으로 전하를 전송하는 복수의 다이오드 수단과, 상기 다이오드 수단의 접속점에 제1 전극이 접속된 복수의 정전 용량을 갖고, 상기 정전 용량의 제2 전극에 펄스 신호가 인가되어 상기 접속점이 강압되는 강압회로에 있어서,

제1 상태시에 서로 역상의 제1 및 제2 펄스 신호를 상기 정전 용량의 제2 전극에 N(N은 1 이상의 정수)개마다 교대로 인가하고,

상기 제1 상태와 다른 제2 상태시에 서로 역상의 제3 및 제4 펄스 신호를 상기 정전 용량의 제2 전극에 M(M은 N과 다른 1 이상의 정수)개마다 교대로 인가하는 펄스 생성회로를 갖는 것을 특징으로 하는 강압회로.
직렬 접속되어 최종단에서부터 초단측 방향으로 전하를 전송하는 복수의 다이오드 수단과, 상기 다이오드 수단의 접속점에 제1 전극이 접속된 복수의 정전 용량을 갖고, 상기 정전 용량의 제2 전극에 펄스 신호가 인가되어 상기 접속점이 강압되는 강압회로에 있어서,

제1 상태시에 상기 정전 용량의 제2 전극에 서로 역상의 펄스 신호를 제1 조합으로 인가하고,

상기 제1 상태와 다른 제2 상태시에 상기 정전 용량의 제2 전극에 서로 역상의 펄스 신호를 상기 제1 과 다른 제2 조합으로 인가하는 펄스 생성회로를 갖는 것을 특징으로 하는 강압회로.
제8항에 있어서, 상기 펄스 생성회로는 상기 제1 상태시에 상기 초단측의 인접하는 N(N은 1 이상의 정수)개의 정전 용량에 대하여 동상의 펄스 신호를 인가하고,

상기 제2 상태시에 상기 초단측의 인접하는 M(M은 N과 다른 1 이상의 정수)개의 정전 용량에 대하여 상기 동상의 펄스 신호를 인가하는 것을 특징으로 하는 강압회로.
제1항에 있어서, 전원전압이 제1 레벨일 때에 상기 제1 상태가 되고, 상기 전원전압이 상기 제1 레벨보다도 높은 제2 레벨일 때에 상기 제2 상태가 되는 것을 특징으로 하는 승압 또는 강압회로.
제2항에 있어서, 전원전압이 제1 레벨일 때에 상기 제1 상태가 되고, 상기 전원전압이 상기 제1 레벨보다도 높은 제2 레벨일 때에 상기 제2 상태가 되는 것을 특징으로 하는 승압회로.
제3항에 있어서, 전원전압이 제1 레벨일 때에 상기 제1 상태가 되고, 상기 전원전압이 상기 제1 레벨보다도 높은 제2 레벨일 때에 상기 제2 상태가 되는 것을 특징으로 하는 승압회로.
제4항 또는 제5항에 있어서, 전원전압이 제1 레벨일 때에 상기 제1 상태가 되고, 상기 전원전압이 상기 제1 레벨보다도 높은 제2 레벨일 때에 상기 제2 상태가 되는 것을 특징으로 하는 승압회로.
제6항에 있어서, 전원전압이 제1 레벨일 때에 상기 제1 상태가 되고, 상기 전원전압이 상기 제1 레벨보다도 높은 제2 레벨일 때에 상기 제2 상태가 되는 것을 특징으로 하는 강압회로.
제7항에 있어서, 전원전압이 제1 레벨일 때에 상기 제1 상태가 되고, 상기 전원전압이 상기 제1 레벨보다도 높은 제2 레벨일 때에 상기 제2 상태가 되는 것을 특징으로 하는 강압회로.
제8항 또는 제9항에 있어서, 전원전압이 제1 레벨일 때에 상기 제1 상태가 되고, 상기 전원전압이 상기 제1 레벨보다도 높은 제2 레벨일 때에 상기 제2 상태가 되는 것을 특징으로 하는 강압회로.