KR100312140B1

KR100312140B1 - 반도체집적회로장치및기억장치

Info

Publication number: KR100312140B1
Application number: KR1019980006076A
Authority: KR
Inventors: 히로노리 반바; 히또시 시가; 시게루 아쯔미; 아끼라 우메자와
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-02-27
Filing date: 1998-02-26
Publication date: 2001-12-12
Also published as: US6226224B1; US6041012A; TW404063B; KR19980071733A

Abstract

플래시 메모리 등의 반도체 회로에 대하여, 외부로부터의 전압보다도 고전압의 전원 전압을 저소비 전력으로 공급할 수 있는 반도체 집적 회로 장치 및 기억 장치를 제공한다.

본 발명의 반도체 집적 회로 장치는, 외부 전원 전압 Vccext를 승압하는 승압 회로(1)와, 승압 전압 Vccint2의 전압 변동을 검지하는 레벨 검지 회로(2)와, 승압 전압 Vccint2에 기초하여 내부 전압 Vccint를 생성하는 내부 전압 발생 회로(3)와, 어드레스 버퍼(4)와, 어드레스 디코더(5)와, EEPROM 구성의 메모리 셀 어레이(6)를 구비한다. 레벨 검지 회로(2)는, 메모리 액세스시에 레벨 검지를 행하는 제1 레벨 검지부와, 스탠바이시에 레벨 검지를 행하는 제2 레벨 검지부를 구비한다. 스탠바이시에는, 내부 전압 발생 회로(3)는 승압 전압 Vccint2와 내부 전압Vccint를 단락시킨다. 제2 레벨 검지부는 제1 레벨 검지부보다도 소비 전력이 적기 때문에, 구동 전압을 저하시키지 않고 스탠바이시의 소비전력 절감이 도모된다.

Description

반도체 집적 회로 장치 및 기억 장치{SEMICONDUCTOR INTEGRATED CIRCUIT AND SEMICONDUCTOR MEMORY}

본 발명은 외부로부터 공급된 전원 전압을 승압하여 반도체 회로를 구동하는 반도체 집적 회로 장치 및 기억 장치에 관한 것으로, 특히, 기억한 데이터를 일괄하여 소거할 수 있는 플래시 메모리 등에 관한 것이다.

불휘발성 반도체 메모리의 일종인 플래시 메모리(Flash memory)는, 데이터의기록 및 소거를 전기적으로 행할 수 있는 EEPROM(Electrically Erasable Programmble Read Only Memory)셀을 매트릭스상에 배치한 구성으로 되어 있다.

도 25는 본 종류의 불휘발성 반도체 메모리의 구조를 설명하는 도면이다. 칩내부의 각 메모리 셀은, 플로팅 게이트 FG와 콘트롤 게이트 CG를 갖는 스택 게이트형 트랜지스터로 구성되어 있다. 도 25에 나타낸 플로팅 게이트 FG에 전자를 주입하거나, 플로팅 게이트 FG로부터 전자를 방출시키면 임계치 전압이 변화하고, 이 임계치 전압의 변화를 이용하여 각 메모리 셀로의 데이터의 기록 및 판독이 행해진다.

보다 구체적으로는, 판독을 행하고자 하는 메모리 셀의 콘트롤 게이트 CG에 전원 전압을 인가했을 때에 전류가 흐르는 지의 여부에 따라, 논리「1」과「0」의 판정을 행한다. 메모리 셀의 임계치 전압은, 메모리 셀이 「1」일 때에 약 2V, 「0」일 때에 5V 이상이 된다.

종래의 플래시 메모리에서는, 외부로부터 공급된 전원 전압과 판독시의 콘트롤 게이트 전압을 모두 5V로 설정하고 있었기 때문에, 판독시에 콘트롤 게이트 CG에 직접 이 전원 전압을 부여하여도 동작적으로는 특별히 지장이 없었다. 한편, 최근에는 메모리 셀의 미세화나 메모리 용량의 증대에 따라, 외부로부터 공급된 전원 전압을 저전압화할 필요가 생겨서, 외부 전원 전압을 3V로 설정하는 것이 현재 일반화되고 있다.

종래와 같이, 전원 전압을 5V로 설정하면, 판독시에 콘트롤 게이트 CG에 인가된 전압 VG와, 메모리 셀이「1」일 때의 임계치 전압 Vth와의 차는 VG - Vth = 5-2 = 3V가 된다. 이것에 대하여, 전원 전압이 3V인 경우에는 VG-Vth=3-2=1V가 되고, 전원 전압이 5V인 경우의 1/3의 전압이 되기 때문에, 메모리 셀에 흐르는 전류(이하, 셀 전류라 함)도 그것에 따라서 감소한다. 셀 전류의 감소는 판독 속도의 감소를 초래하는 동시에, 전원 전압의 변동에 대한 여유도도 없어진다.

이 때문에, 외부로부터 공급된 3V의 전원 전압(이하, 외부 전원전압 Vccext라 함)을 칩내부에서 승압하여 내부 전압Vccint를 생성하고, 이 내부 전압 Vccint를 메모리 셀의 콘트롤 게이트로 인가하는 수법이 제안되고 있다. 이 내부 전압 Vccint는, 메모리 셀에 대한 판독이나 기록을 행하지 않는 스탠바이 상태에서도, 5V로 설정할 필요가 있다. 가령, 스탠바이시에 5V보다 낮은 전압을 설정하면, 스탠바이 상태에서 메모리 액세스 상태로 전환한 시점에서 내부 전압 Vccint의 전압 레벨을 상승시키지 않으면 안되고, 내부 전압 Vccint가 5V가 될 때까지 시간이 걸리며, 그 동안 메모리 셀에 대한 판독을 행할 수 없게 된다.

이와 같이, 스탠바이 상태와 메모리 액세스 상태에서는, 내부 전압 Vccint의 전압 레벨을 동일하게 설정할 필요가 있지만, 플래시 메모리등의 불휘발성 메모리는, 전지나 밧데리등으로 구동하는 휴대기기에 사용될 경우가 많고, 스탠바이시의 소비 전력은 가능한한 적은 쪽이 바람직하다.

본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적은, 플래시 메모리등의 반도체 회로에 대하여 외부로부터 공급된 전압보다도 높은 고전압을 저소비전력으로 공급할 수 있으며, 또한, 동작 상태가 바뀌어도 반도체 회로에 공급되는전압이 변동하지 않도록 한 반도체 집적 회로 장치 및 기억 장치를 제공하는데 있다.

상술한 과제를 해결하기 위해서, 청구범위 제1항 발명은, 외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압에 따른 전압에 의해 구동되는 반도체 회로를 구비한 반도체 집적 회로 장치에 있어서, 제1 및 제2 동작 상태를 가지며, 상기 반도체 회로가 상기 제1 동작 상태일 때에 상기 승압 전압의 전압 변동을 검지하는 제1 레벨 검지 회로와, 상기 제1 레벨 검지 회로보다도 소비 전력이 적은 회로로 구성되며, 상기 반도체 회로가 상기 제2 동작 상태일 때에 상기 승압 전압의 전압 변동을 검지하는 제2 레벨 검지 회로를 구비하는 것이다.

청구범위 제1항 발명을, 예를들어 도 1, 도 4에 대응시켜서 설명하면, 「승압 회로」는 도 1의 승압 회로(1)에, 「반도체 회로」는 도 1의 어드레스 디코더(5)와 메모리 셀 어레이(6)에, 「제1 레벨 검지 회로」는 도 4의 제1 레벨 검지 회로(21)에 「제2 레벨 검지 회로」는 도 4의 제2 레벨 검지 회로(22)에, 각각 대응한다.

청구범위 제4항 발명을, 예를들어 도 1에 대응시켜서 설명하면, 「내부 전압 발생 회로」는 내부 전압 발생 회로(3)에 대응한다.

청구범위 제6항 발명을, 예를들어 도 2, 도 3에 대응시켜서 설명하면, 「펄스 발생기」는 도 3의 오실레이터(12)와, 「차지펌프」는 도 2의 차지펌프(11)에 각각 대응한다.

청구범위 제7항 발명을, 예를들어 도 5에 대응시켜서 설명하면, 「차동 증폭기」는 차동 증폭부(28)에, 「정전류원」은 정전류원부(27)에 각각 대응한다.

청구범위 제8항 발명을, 예를들어 도 15에 대응시켜서 설명하면, 「기준 전압 발생 회로」는 기준 전압 발생 회로(30)에 대응한다.

청구범위 제9항 발명은, 외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압에 따른 전압에 의해 구동되는 반도체 회로와, 상기 승압 전압으로부터 내부 전압을 생성하는 내부 전압 발생 회로를 구비한 반도체 집적 회로 장치에 있어서, 제1 및 제2 동작 상태를 가지며, 상기 내부 전압 발생 회로는, 상기 반도체 회로가 상기 제1 동작 상태일 때에는 상기 내부 전압을 상기 승압 전압보다도 낮은 전압으로 설정하고, 상기 반도체 회로가 상기 제2 동작 상태일 때에는 상기 내부 전압을 상기 승압 전압과 거의 같은 전압 레벨로 설정하는 것이다.

청구범위 제9항 발명을, 예를들어 도 1에 대응시켜서 설명하면, 「승압 회로」는 승압 회로(1)에, 「반도체 회로」는 어드레스 디코더(5)와 메모리 셀 어레이(6)에, 「내부 전압 발생 회로」는 내부 전압 발생 회로(3)에 각각 대응한다.

청구범위 제10항 발명을, 예를들어 도 16에 대응시켜서 설명하면, 「스위치 수단」은 스위치 회로(122)에 대응한다.

청구범위 제11항 발명을, 예를들어 도 17에 대응시켜서 설명하면, 「모드 전환 회로」는 스위치 회로(54)에 대응한다.

청구범위 제12항 발명은, 외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압에 따른 전압에 의해 구동되는 반도체 회로와, 상기 승압 전압의 전압 변동을 검지하는 레벨 검지 회로를 구비한 반도체 집적 회로 장치에 있어서, 상기 승압 회로는 펄스 신호를 발생하는 펄스 발생기와, 이 펄스 신호에 따라서 승압을 행하는 차지펌프를 가지며, 상기 레벨 검지 회로의 레벨 검지 동작은 상기 펄스 신호에 의해 제어된다.

청구범위 제12항 발명을, 예를들어 도 1∼도 3에 대응시켜서 설명하면, 「승압 회로」는 도 1의 승압 회로(1)에, 「반도체 회로」는 도 1의 어드레스 디코더(5)와 메모리 셀 어레이(6)에, 「레벨 검지 회로」는 도 1의 레벨 검지 회로(2)에, 「펄스 발생기」는 도 3의 오실레이터(12)에, 「차지펌프」는 도 2의 차지펌프(11)에 각각 대응한다.

청구범위 제13항 발명은, 외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압의 전압 변동을 검지하는 레벨 검지 회로와, 외부로부터 공급된 전압으로부터 소정의 전압 레벨의 기준 전압을 생성하는 기준 전압 발생 회로와, 상기 승압 전압에 따른 전압에 의해 구동되는 반도체 회로를 구비하고, 상기 레벨 검지 회로 및 상기 기준 전압 발생 회로의 각 소비 전류를 동일한 정전류원에 의해 제어한다.

청구범위 제13항 발명을, 예를들어 도 1, 도 15에 대응시켜서 설명하면, 「승압 회로」는 도 1의 승압 회로(1)에, 「레벨 검지 회로」는 도 1의 레벨 검지 회로(2)에, 「기준 전압 발생 회로」는 도 15의 기준 전압 발생 회로(30)에, 「반도체 회로」는 도 1의 어드레스 디코더(5)와 메모리 셀 어레이(6)에 각각 대응한다.

청구범위 제14항 발명은, 외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압에 따른 전압에 의해 구동되는 반도체 회로와, 상기 승압 전압으로부터 내부 전압을 생성하는 내부 전압 발생 회로를 구비한 반도체 집적 회로 장치에 있어서, 제1 및 제2 동작 상태를 가지며, 상기 내부 전압 발생 회로는, 상기 승압 회로 및 상기 내부 발생 회로의 각 출력 단자를 단락시키는 지의 여부를 전환하는 스위치 수단과, 상기 반도체 회로가 상기 제1 동작 상태에서 상기 제2 동작 상태로 천이한 후, 상기 내부 전압이 소정 전압 이하가 되면, 상기 스위치 수단을 전환하여 상기 내부 전압을 상기 승압 전압과 거의 동일하게 하는 스위치 제어 회로를 갖는다.

청구범위 제14항 발명을, 예를들어 도1, 도 17에 대응시켜서 설명하면, 「승압 회로」는 도 1의 승압 회로(1)에, 「반도체 회로」는 도 1의 어드레스 디코더(5)와 메모리 셀 어레이(6)에, 「내부 전압 발생 회로」는 도 1의 내부 전압 발생 회로(3)에, 「스위치 수단」은 도 17의 스위치 회로(54)에, 「스위치 제어 회로」는 도 17의 저소비 전력 내부 전압 검지 회로(52)에 각각 대응한다.

청구범위 제15항 발명을, 예를들어 도 17에 대응시켜서 설명하면, 「제1 내부 전압 검지 회로」는 메모리 액세스시 전압 제어 회로(51)에, 「제2 내부 전압 검지 회로」는 저소비 전력 내부 전압 검지 회로(52)에 각각 대응한다.

청구범위 제16항 발명을, 예를들어 도 17에 대응시켜서 설명하면, 「승압 전압 검지 회로」는 레벨 검지 회로(2)에 대응한다.

청구범위 제17항 발명을, 예를들어 도 23에 대응시켜서 설명하면, 「제1 차지펌프」는 제1 차지펌프(11a)에, 「제2 차지펌프」는 제2 차지펌프(11b)에 각각 대응한다.

청구범위 제18항 발명은, 외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압에 따른 전압에 의해 구동되는 반도체 회로를 구비한 반도체 집적 회로 장치에 있어서, 제1 및 제2 동작 상태를 가지며, 상기 승압 회로는, 제1 차지펌프와, 상기 제1 차지펌프보다도 구동력이 약한 제2 차지펌프를 가지며, 상기 반도체 회로가 상기 제1 동작 상태일 때에는, 상기 승압 전압이 제1 전압이 되도록 상기 제1 차지펌프에 의해 전압 제어를 행하고, 상기 반도체 회로가 상기 제2 동작 상태일 때에는 상기 승압 전압이 제2 전압이 되도록 상기 제2 차지펌프에 의해 전압 제어를 행한다.

청구범위 제18항 발명을, 예를들어 도 1, 도 23에 대응시켜서 설명하면, 「승압 회로」는 승압 회로(1a)에, 「반도체 회로」는 도 1의 어드레스 디코더(5)와 메모리 셀 어레이(6)에, 「제1 차지펌프」는 차지펌프(11a)에, 「제2 차지펌프」는 차지펌프(11b)에 각각 대응한다.

도 1은 반도체 집적 회로 장치의 일실시 형태의 개략 구성도.

도 2는 차지펌프의 상세 구성을 나타내는 회로도.

도 3은 오실레이터의 상세 구성을 나타내는 회로도.

도 4는 레벨 검지 회로의 상세 구성을 나타내는 회로도.

도 5는 제2 레벨 검지부내의 로우 파워 앰프의 상세 구성을 나타내는 회로도.

도 6은 2개의 차지펌프를 병렬접속하여 승압 회로를 구성한 예를 나타내는 도면.

도 7은 내부 전압 발생 회로의 상세 구성을 나타내는 회로도.

도 8은 내부 전압 발생 회로내의 차동 증폭기의 상세 구성을 나타내는 회로도.

도 9은 제어 신호 생성 회로의 상세 구성을 나타내는 회로도.

도 10은 도 9에 도시한 레벨 쉬프터 회로의 상세 구성을 나타내는 도면.

도 11은 도 9에 도시한 지연 회로의 상세 구성을 나타내는 회로도.

도 12는 도 1에 도시한 반도체 집적 회로 장치의 동작 타이밍을 나타내는 파형도.

도 13은 제2 레벨 검지부내의 정전류원부를 기준 전압 발생 회로로 유용하는 예를 나타내는 도면.

도 14는 기준 전압 발생 회로의 상세 구성을 나타내는 회로도.

도 15는 반도체 집적 회로 장치의 제2 실시 형태의 개략 구성도.

도 16은 메모리 액세스시 전압 제어 회로(51)의 상세 구성을 나타내는 회로도.

도 17은 저소비 전력 내부 전압 검지 회로(52)의 상세 구성을 나타내는 회로도.

도 18은 메모리 액세스 상태에서 스탠바이 상태로 천이했을 때에 승압 전압Vccint2와 내부 전압 Vccint가 변화하는 모양을 나타낸 타이밍도.

도 19는 도 18의 시각하2의 부근을 확대한 타이밍도.

도 20은 반도체 집적 회로 장치의 제3 실시 형태의 개략 구성도.

도 21은 반도체 집적 회로 장치의 제4 실시 형태의 개략 구성도.

도 22는 도 20의 회로내의 승압 회로(1)를, 도 21의 승압 회로(1a)로 변경한 도면.

도 23은 종래의 불휘발성 반도체 메모리의 구조를 설명하는 도면.

도 24는 종래의 불휘발성 반도체 메모리의 개략 구성도.

도 25는 종래의 불휘발성 반도체 메모리를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1: 승압 회로

3 : 내부 전압 발생 회로

4 : 어드레스 버퍼(ADB)

5 : 어드레스 디코더(RDC)

6 : 메모리 셀 어레이(MCA)

7 : 안정화 콘덴서

11 : 차지펌프

12 : 오실레이터

21 : 제1 레벨 검지 회로

22 : 제2 레벨 검지 회로

25 : 로우 파워 앰프

27 : 정전류원부

28 : 차동 증폭기

이하, 본 발명을 적용한 반도체 집적 회로 장치 및 기억 장치에 관하여, 도면을 참조하면서 구체적으로 설명한다.

이하에 설명하는 반도체 집적 회로 장치 및 기억 장치는, 메모리 셀 어레이(6)의 판독이나 기록을 행하기 위해서 대기하고 있는 스탠바이 상태의 소비전력의 감소를 도모하는 것으로, 메모리 셀 어레이(6)를 구동하는 전원 전압의 레벨을 그것만큼 저하시키는 일없이 소비 전력을 억제할 수 있는 점에 특징이 있다.

〔제1 실시 형태〕

도 1은 본 발명을 적용한 반도체 집적 회로 장치의 일실시 형태의 개략 구성도이고, EEPROM 구성의 메모리 셀 어레이(6)(이하, 단순히 메모리 셀 어레이(6)라 함)를 구비한 예를 나타내고 있다. 도 1에는, 어드레스 신호가 입력되고나서 메모리 셀 어레이(6)의 워드선이 선택될 때까지의 구성이 표시되어 있다.

본 실시 형태의 반도체 집적 회로 장치는, 승압 회로(1)과, 레벨 검지 회로(2)와, 내부 전압 발생 회로(3)와, 어드레스 버퍼(ADB)(4)와, 어드레스 디코더(RDC)(5)와, 메모리 셀 어레이(MCA)(6)를 구비한다.

이 중에, 승압 회로(1)는 외부로부터 공급되는 외부 전원 전압 Vccext를 승압하여 승압 전압 Vccint2를 생성한다. 승압 전압 Vccint2의 전압치는, 메모리 셀 어레이(6)의 판독·기록을 행하는 메모리 액세스시와, 판독·기록을 행하지 않는 스탠바이시에서 다르며, 예컨대 메모리 액세스시에는 Vccint2=6.5V, 스탠바이시에는 Vccint2=5V로 설정된다.

레벨 검지 회로(2)는 승압 전압 Vccint2의 전압 레벨의 변동을 검지하여, 그 검지 결과를 승압 회로(1)에 입력한다. 내부 전압 발생 회로(3)는 승압 전압 Vccint2를 강압한 전압(이하, 내부 전압이라 함) Vccint를 생성한다.

이하의 승압 회로(1), 레벨 검지 회로(2) 및 내부 전압 발생 회로(3)의 상세 구성에 관해서는 후술한다.

칩의 외부로부터 입력된 어드레스 신호 ADD는, 어드레스 버퍼(4)를 통해 어드레스 디코더(5)에 입력되어 디코드된다. 어드레스 디코더(5)에는 외부 전원 전압 Vccext와, 내부 전압 발생 회로(3)로 강압된 내부 전압 Vccint가 공급되고, 어드레스 디코더(5)는 디코드 외에 전압 레벨의 변환을 행한다. 이것에 의해, 어드레스 디코더(5)에서는 내부 전압 Vccint를 기준으로 하는 디코드 신호가 출력된다.

어드레스 디코더(5)의 출력은, 메모리 셀 어레이(6)의 도시하지 않은 워드선에 공급된다. 도 1에 나타내는 어드레스 디코더(5)는 메모리 셀 어레이(6)의 행어드레스를 디코드하는 것이고, 열어드레스를 디코드하는 디코더는 도 1에서는 생략한다.

또한, 승압 회로(1)로 승압된 승압 전압 Vccint2와 접지 단자간에는, 수백 PF 정도의 안정화 콘덴서(7)가 접속되고, 또한, 어드레스 디코더(5)는 수백∼수nF 정도의 기생 용량을 갖는다.

다음에, 도 1에 나타내는 개개의 구성을 상세히 설명하기 전에, 본 실시 형태의 반도체 집적 회로 장치 전체의 개략 동작을 설명한다. 메모리 셀 어레이(6)에 대한 판독·기록을 행하는 메모리 액세스 상태에서는, 승압 회로(1)는 예컨대 6.5V의 승압 전압 Vccint2를 출력하고, 내부 전압 발생 회로(3)는 승압 전압 Vccint2에 기초하여 예컨대 5V의 내부 전압 Vccint를 생성한다. 내부 전압 Vccint는 어드레스 디코더(5) 등을 구동하는 전원 전압으로서 사용된다. 레벨 검지 회로(2)는 승압 전압 Vccint2의 전압 레벨의 변동을 검지하고, 그 검지 결과에 기초하여 승압 회로(1)는 승압 전압 Vccint2가 일정 레벨이 되도록 피드백 제어를 행한다.

이와 같이, 승압 전압 Vccint2 외에 내부 전압 Vccint를 생성하는 이유는, 가령 반도체 집적 회로내의 모든 회로에 승압 전압 Vccint2를 그대로 공급하면, 부하가 크기 때문에 승압 전압 Vccint2가 전압 변동을 야기하기 쉬워지기 때문이고, 내부 전압 Vccint를 각 회로에 공급하면, 그만큼 승압 전압 Vccint2의 부하가 가벼워져서 그 전압치의 변동을 억제할 수 있다.

한편, 메모리 셀 어레이(6)에 대한 판독·기록을 행하기 위해 대기하고 있는 스탠바이 상태에서는, 승압 회로(1)는 예컨대 5V의 승압 전압 Vccint2를 출력하고, 내부 전압 발생 회로(3)는 승압 전압 Vccint2와 동일 레벨(예컨대 5V)의 내부 전압 Vccint를 출력한다. 레벨 검지 회로(2)는 승압 전압 Vccint2의 전압 레벨의 변동을 검출하는 점에서는 메모리 액세스 상태와 공통되지만, 소비 전력이 적은 회로로 전환하여 레벨 검지시의 소비 전력을 가능한한 적게 하는 점에서 메모리 액세스 상태와 다르다. 또한, 레벨 검지를 행하고 있는 도중에 승압 전압 Vccint2의 전압 레벨이 지나치게 높아지지 않도록, 레벨 검지 회로(2)를 간헐적으로 동작시킨다.

다음에, 도 1에 나타내는 승압 회로(1)의 상세 구성에 관해서 설명한다. 승압 회로(1)는 도 2에 회로도를 나타내는 차지펌프(11)와, 도 3에 회로도를 나타내는 오실레이터(12)를 구비한다.

차지펌프(11)는 도 2에 나타낸 바와 같이, 다이오드 D1∼D2와, 캐패시터 C1∼C4와, 인버터 INV1,INV2를 가지며, 첫단의 다이오드 D1에는 외부 전원 전압 Vccext가, 초단의 인버터 INV1에는 후술하는 오실레이터(12)의 출력 OSC가 각각 입력되며, 마지막단의 다이오드 D4에서는 승압 전압 Vccint2가 출력된다.

차지펌프(11)는, 오실레이터(12)로부터의 출력 OSC에 따른 전하를 캐패시터 C1∼C4의 각각에 순서대로 전송함으로써, 외부 전원 전압 Vccext보다도 높은 전압 Vccint2를 생성하여 출력한다.

오실레이터(12)는 도 3에 나타낸 바와 같이, 복수의 인버터 INV3∼INV7를 직렬로 접속하고, 인버터 INV6의 출력을 첫단의 NAND 게이트 G1에 피드백하는 구성으로 되어 있다. 도 3의 NAND 게이트 G1에 입력되는 신호 CPE가 하이레벨이 되면, 내부에서 발진 동작이 행해지고, 출력 OSC로부터는 발진 신호가 출력된다. 한편, 신호 CPE가 로우레벨이 되면 출력 OSC는 로우레벨로 고정된다. 이 신호 CPE는 후술하는 레벨 검지 회로(2)로부터 출력된다.

상술한 바와 같이, 메모리 액세스시에는 도 2에 나타내는 차지펌프(11)로부터 예컨대 6.5V의 승압 전압 Vccint2가 출력된다. 어드레스 신호간의 타이밍의 격차(어드레스 스큐)에 의한 전류 소비나, 내부 전압 Vccint와의 전위차(전압 마진)등의 관점으로부터 생각하면, 승압 전압 Vccint2는 가능한한 높은 쪽이 바람직하지만, 스탠바이 상태에서 메모리 액세스 상태로 천이할 경우의 소비 전류나 천이 시간, 또는 반도체 회로의 내압등을 고려하면, 승압 전압을 그다지 높게 설정할 수 없다. 실제로는, 상술한 다양한 조건을 고려하여 승압 전압 Vccint2의 전압치가 설정된다.

다음에, 도 1에 나타내는 레벨 검지 회로(2)의 상세 구성에 관해서 설명한다. 도 4는 레벨 검지 회로(2)의 상세 구성을 나타내는 회로도이다. 레벨 검지회로(2)는 메모리 액세스 상태일 때에 레벨 검지를 행하는 제1 레벨 검지부(21)와, 스탠바이 상태일 때에 레벨 검지를 행하는 제2 레벨 검지부(22)로 나눠진다. 각 레벨 검지부(21,22)의 출력은 OR 게이트(23)로 가산되어 출력된다. 이 OR 게이트(23)의 출력 CPE는 도 3에 나타낸 오실레이터(12)의 초단에 입력된다. 즉, 레벨 검지 회로(2)의 출력 CPE가 하이레벨이면, 도 3의 오실레이터(12)가 발진 동작을 행하여 승압 전압 Vccint2의 전압 레벨은 상승한다. 한편, 레벨 검지 회로(2)의 출력 CPE가 로우레벨이면 오실레이터(12)는 발진 동작을 정지하고, 승압 전압 Vccint2의 전압 레벨은 저하한다. 또한, 제2 레벨 검지부(22)의 소비 전력은 제1 레벨 검지부(21)의 반분 이하, 예컨대 1/4이하로 되어 있다.

도 4에 나타내는 제2 레벨 검지부(22)는 PMOS 트랜지스터(24)와, 저항 R21,R22와, 저소비 전력형의 차동 증폭기(로우 파워 앰프)(25)와, OR 게이트 G21을 구비하고 있으며, 로우 파워 앰프(25)의 (+)입력 단자에는 기준 전압 Vref가, (-)입력 단자에는 저항 R21과 저항 R22와의 접속점인 전압 VG2가 입력된다. PMOS 트랜지스터(24)는 스탠바이 상태일 때에 온하고, PMOS 트랜지스터(24)가 온하면, 로우 파워 앰프(25)의 (-)입력 단자에는 승압 전압 Vccint2를 저항 R21과 R22로 분압한 전압 VG2가 입력된다. 전압 VG2가 기준 전압 Vref보다도 낮은 경우에는, 로우 파워 앰프(25)의 출력은 하이레벨이 되고, 레벨 검지 회로(2)의 출력 CPE도 하이레벨이 된다.

또한, 로우 파워 앰프(25)의 disable 단자에는 OR 게이트 G21가 접속되어 있고, 스탠바이 상태이거나 또는 도 3에 나타낸 오실레이터(12)의 출력 OSC가 하이레벨일 때에, 로우 파워 앰프(25)는 디세이블 상태가 되어 출력은 로우레벨 고정이 된다.

한편, 제1 레벨 검지부(21)는, 로우 파워 앰프(25) 대신에 통상의 차동 증폭기(26)가 접속되어 있는 점을 제외하고, 제2 레벨 검지부(22)와 동일하게 구성되며, 승압 전압 Vccint2가 6.5V일 때에 분압 전압 VG1과 기준 전압 Vref가 일치하는 레벨 검지를 행한다.

도 5는 제2 레벨 검지부(22)내의 로우 파워 앰프(Low Power AMP)(25)의 상세 구성을 나타내는 회로도이다. 도 5에 나타내는 로우 파워 앰프(25)는 윌슨의 커런트 미러 회로로 구성된 정전류원부(27)와, 차동 증폭부(28)로 나눠진다. 정전류원부(27)는 안정점이 2개 있으며, 전원 투입시에는 도시한 PMOS 트랜지스터(29)의 게이트 단자가 일단 로우레벨이 되고, 그 후에 하이레벨로 설정된다. 이것에 의해, 다이오드 D21의 양단의 전압 Vf와 저항 R23의 양단의 전압 VR이 일치하고, 다이오드 D21에 흐르는 전류량과 저항 R23에 흐르는 전류량이 동일해진 점에서 안정하다. 다이오드 D21의 양단의 전압 Vf는 약 0.6V이고, 저항 R23에는 예컨대 2400kΩ정도의 고저항이 사용되고, 저항 R23에 흐르는 전류I는 I=Vf/R로 표시되고, I=약 0.25μA가 된다.

이와 같이, 저항 R23에는 거의 전류가 흐리지 않기 때문에, 정전류원부(27)에서 소비되는 전력은 적어지고, 로우 파워 앰프(25) 전체의 소비 전력도 낮게 억제된다.

그러나, 로우 파워 앰프(25)의 소비 전력을 낮게 억제하면, 레벨 검지에 시간이 걸린다는 문제가 있으며, 레벨 검지가 종료할 때까지 동안에, 승압 전압 Vccint2가 미리 정한 전압보다도 수V 이상이나 높아질 우려가 있다.

여기에서, 레벨 검지에 시간이 걸린 경우에, 승압 전압 Vccint2가 상승하는 비율과 저하하는 비율과 어느쪽이 큰지에 관해서 검토한다. 승압 전압 Vccint2가 저하하는 요인으로서는, 도 4에 나타낸 저항 R21,R22에 흐르는 전류나, 내부 전압 Vccint에 접속되는 어드레스 디코더(5) 등의 서브 드레시홀드 전류나 접합 누설 전류 등을 생각할 수 있지만, 이들 전류는 수μA 이하이고 충분히 작다. 또한, 내부 전압 Vccint의 기생 용량은 수백pF∼수nF정도이기 때문에, 승압 전압 Vccint2가 0.1V정도 내려가는데 수μ초∼수백μ초의 시간이 걸린다. 한편, 레벨 검지 회로(2)의 출력 CPE가 하이레벨일 때의 승압 전압 Vccint2의 상승 정도는 전원 전압이나 차지펌프(11)의 크기에도 의하지만, 도 3에 나타낸 오실레이터(12)의 출력 OSC의 1주기당 약 0.1V이다. 또한, 출력 OSC의 1주기는 수십 나노초 정도이다.

이와 같이, 승압 전압 Vccint2는, 상승 쪽이 급준하고, 하강 쪽이 완만하다는 특징이 있으며, 레벨 검지에 시간이 걸리면, 승압 전압 Vccint2가 상당히 고전압이 될 우려가 있다. 이 때문에, 도 4에 나타낸 제2 레벨 검지부(22)에서는 승압 전압 Vccint2가 5V 이하가 되는 것이 검지되면, 승압 회로(1)내의 차지펌프(11)를 1주기 동작시키고, 그 후에 승압 회로(1)내의 오실레이터(12)로부터 펄스 OSC가 출력된 시점에서 로우 파워 앰프(25)를 리셋하여 차지펌프(11)의 동작을 정지한다.

도 4와 같이, 오실레이터(12)로부터의 펄스 OSC에 의해, 로우 파워 앰프(25)를 리셋하여 레벨 검지 회로(2)의 출력 CPE를 강제적으로 로우레벨로 하면, 다음에출력 CPE가 하이레벨이 될 때까지 적어도 수μ초 걸린다. 이 때문에, 결과적으로 차지펌프(11)는 승압 전압 Vccint2의 저하에 따라서 수시, 수μ초∼수백μ초 정도에 1회의 비율로 동작하고, 승압 전압 Vccint2의 지나친 상승을 방지할 수 있다.

그런데, 로우 파워 앰프(25)를 리셋하는 회로는, 도 4에 나타낸 것에 한정되지 않는다. 예컨대, 도 6은 오실레이터(12)로부터 소정수의 펄스 OSC가 출력되면 논리 「1」을 출력하는 카운터(111)를 설치하고, 이 카운터(111)의 출력에 의해 로우 파워 앰프(25)를 리셋하는 예를 나타내고 있다.

또한, 차지펌프(11)를 복수 병렬접속하여, 스탠바이시에는 일부의 차지펌프(11)만을 구동하도록 하고, 스탠바이시와 메모리 액세스시에서 승압 전압 Vccint2의 상승 정도를 바꿔도 좋다.

예컨대 도 7은 2개의 차지펌프(11a,11b)를 병렬접속하여 승압 회로(1)를 구성한 예를 나타내고 있다. 각 차지펌프(11a,11b)는 도 2와 동일한 회로로 구성되고, 각 차지펌프(11a,11b)에는 각각 노이즈 감소를 위해 서로 위상이 어긋난 신호 OSC1,OSC2가 입력된다. 또한, 차지펌프(11b)의 전단에는 AND 게이트 G22가 설치되고, AND 게이트 G22의 입력 단자에는 신호 OSC2와 메모리 액세스시에 하이레벨이 되는 신호가 입력된다.

도 7의 회로에서는, 차지펌프(11a)는 메모리 액세스시에도 스탠바이시에도 동작하는데 비하여, 차지펌프(11b)는 메모리 액세스시에만 동작하고 스탠바이시에는 동작하지 않는다. 이것에 의해, 스탠바이시에는 메모리 액세스시에 비하여 차지펌프 전체의 파워(능력)가 저하하고, 승압 전압 Vccint2는 완만하게 상승하게 된다.

다음에, 도 1에 나타낸 내부 전압 발생 회로(3)의 상세 구성에 관해서 설명한다. 도 8은 내부 전압 발생 회로(3)의 상세 구성을 나타내는 회로도이다. 내부 전압 발생 회로(3)는 차동 증폭기(31,32)와, PMOS 트랜지스터(Q31∼Q35)와, NMOS 트랜지스터(Q36∼Q39)와, 저항(R31,R32)을 구비하고 있고, 승압 전압 Vccint2에 기초하여 내부 전압 Vccint를 생성한다.

차동 증폭기(31,32)는 각각 내부 전압 Vccint를 저항분압한 전압 VG와 기준 전압 Vref를 비교하여, 그 비교 결과를 출력한다. 보다 구체적으로는 차동 증폭기(31)는 내부 전압 Vccint가 5V보다도 낮은 경우에 내부 전압 Vccint를 인상하는 제어를 행하고, 차동 증폭기(32)는 내부 전압 Vccint가 5V보다도 높은 경우에 내부 전압 Vccint를 인하하는 제어를 행한다.

또한, 차동 증폭기(31,32)는 어느것이나 도 9의 회로로 구성된다. 도 9의 PLUS 단자가 도 8에 나타내는 (+)입력 단자에 대응하고, MINUS 단자가 (-)입력 단자에 대응한다. 도 9의 disable 단자가 하이레벨일 때에는 NMOS 트랜지스터(Q301)가 온하여 출력은 로우레벨고정이 된다. 한편, disable 단자가 로우레벨일 때에는 PMOS 트랜지스터(Q302)가 온하고, 이 상태에서 PLUS 단자가 MINUS 단자보다도 고전위가 되면, 외부 전원 전압 Vccext로부터의 전류는 PMOS 트랜지스터(Q303)에 흘러 출력은 하이레벨이 된다. 반대로, disable 단자가 하이레벨일 때에 PLUS 단자보다도 MINUS 단자 쪽이 고전위가 되면, 출력은 로우레벨이 된다.

도 8에 나타내는 내부 전압 발생 회로(3)의 출력단에는 PMOS트랜지스터(Q34)가 접속되고, 스탠바이 상태일 때에는 이 트랜지스터(Q34)가 온하여 내부 전압 Vccint는 강제적으로 승압 전압 Vccint2에 설정된다. 즉, PMOS 트랜지스터(Q34)는 스탠바이시에 내부 전압 Vccint와 승압 전압 Vccint2를 단락시키는 동작을 행한다.

이러한 제어에 의해, 메모리 액세스시에는 내부 전압 Vccint는 약 5V로, 승압 전압 Vccint2는 약 6.5V로 설정되고, 스탠바이시에는 내부 전압 Vccint는 승압 전압 Vccint2와 동전위(5V)로 설정된다.

도 1에 나타낸 내부 전압 발생 회로(3)나 레벨 검지 회로(2)등에서는, 스탠바이 상태인 것을 나타내는 신호 STANDBY를 레벨시프트한 신호 STANDBYH와, 신호 STANDBY에 동기한 신호 ENABLEH를 이용하고 있으며, 이들 신호는 도 10에 나타내는 제어 신호 생성 회로에 의해서 생성된다.

도 10에 있어서, 스탠바이 상태일 때에 하이레벨이 되는 신호 STANDBY는, 레벨 쉬프터 회로(101)에 입력되어 레벨변환되고, 이 레벨 쉬프터 회로(101)로부터 신호 STANDBYH가 출력된다. 또한, 신호 STANDBY와, 신호 STANDBY를 지연 회로(102)로 지연시킨 신호는 AND 게이트 G101로 적산된 후에 레벨 쉬프터 회로(103)에 입력되어 신호 ENABLEH가 생성된다.

도 11은 도 10에 나타낸 레벨 쉬프터 회로(101,103)의 상세 구성을 나타내는 회로도이다. 입력 IN에 하이레벨 신호가 입력되면, NMOS 트랜지스터(Q101)가 온하여 도시한 a점이 로우레벨이 되고, PMOS 트랜지스터(Q102)도 온하여 출력 OUT는 전원 전압 Vhigh와 동일 레벨이 된다. 또한, 입력 IN에 로우 레벨 신호가 입력되면,NMOS 트랜지스터(Q103)가 온하여 출력 OUT는 접지 레벨이 된다. 따라서, 전원 전압 Vhigh에 소망의 전압치를 설정함으로써, 입력 신호를 레벨변환할 수 있다.

도 12는 도 10에 나타낸 지연 회로(102)의 상세 구성을 나타내는 회로도이다. 이 지연 회로(102)는 복수의 인버터 INV11∼INV14를 직렬접속하고, 각 인버터의 출력과 접지 단자간에 캐패시터 C11∼C13를 접속한 구성으로 되어 있다. 캐패시터의 용량이나 인버터의 접속 단수를 바꿈으로써 소망의 지연 시간을 얻을 수 있다.

도 13은 도 1에 나타낸 반도체 집적 회로 장치의 동작 타이밍을 나타내는 파형도이고, 스탠바이 상태일 때에 하이레벨이 되는 신호 STANDBY와, 신호 STANDBY에 동기한 신호 ENABLE와, 승압 전압 Vccint2와 레벨 검지 회로(2)의 출력 신호 CPE와의 신호 파형을 나타내고 있다. 제어 신호 ENABLE는, 메모리 액세스 상태로 천이한 시점에서 하이레벨로 변화하고, 스탠바이 상태로 천이하고나서 잠시 로우레벨로 변화한다. 이와 같이, 메모리 액세스 상태에서 스탠바이 상태로 전환한 시각 T2에서 잠시후(시각 T3)에 신호 ENABLE를 로우레벨로 하는 이유는, 내부 전압 발생 회로(3)내에서 승압 전압 Vccint2를 6.5V에서 5V로 내리는데 필요한 시간을 고려하였기 때문이다.

즉, 스탠바이 상태인 동안에는, 승압 전압 Vccint2와 내부 전압 Vccint는 동일 전압(예컨대 5V)으로 설정되고, 이 전압이 변동하지 않도록 신호 CPE가 간헐적으로 하이레벨이 되며, 차지펌프(11)는 수μ초∼수백μ초에 1회의 비율로 구동된다.

한편, 스탠바이 상태에서 메모리 액세스 상태가 되면, 승압 전압 Vccint2를 5V에서 6.5V로 인상할 필요가 있기 때문에, 도 13에 나타낸 바와 같이, 메모리 액세스 상태로 된 시점(시각 T1)에서 잠시 오실레이터(12)의 출력 CPE는 하이레벨을 유지하여 차지펌프(11)를 연속적으로 구동시킨다. 승압 전압 Vccint2가 6.5V가 되면, 그 후에는 출력 CPE는 승압 전압 Vccint2의 저하에 따라서 펄스를 출력하여 승압 전압 Vccint2가 6.5V에서 변동하지 않도록 제어를 행한다.

그런데, 도 8에 나타낸 내부 전압 발생 회로(3)에서는, 기준 전압 Vref가 사용되고 있고, 이 기준 전압 Vref는 도 14에 상세 구성을 나타내는 기준 전압 발생 회로(30)로 생성된다. 도 14의 기준 전압 발생 회로(30)는, 차동 증폭부(41)와, 저항 R1,R2,R3와, 다이오드 D11,D12와, PMOS 트랜지스터 Q11을 가지며, 차동 증폭부(41)에는 정전류원으로부터 일정 전류가 공급된다. 차동 증폭부(41)는 저항 R1과 다이오드 D11과의 접속점인 전압 VA와, 저항 R2,R3의 접속점인 전압 VB가 동일해지도록 제어한다.

따라서, 저항 R1을 흐르는 전류 I1과, 저항 R2를 흐르는 전류 I2와의 사이에는 수학식 1의 관계가 성립된다.

일반적으로, 다이오드를 흐르는 전류를 I, (역방향) 포화 전류를 Is, 순방향 전압을 VF, 온도를 T로 하면, (2)식의 관계가 성립된다.

또한, VF≫ｑ/kT=26mV이기 때문에, 수학식 2중의 (-1)은 무시할 수 있으며, 수학식 3이 성립된다.

수학식 3을 변형하면, 수학식 4를 얻을 수 있다. 단, VT=kT/q이다.

도 14의 다이오드 D11,D12의 순방향 전압을 각각 VF1,VF2로 하고, 저항 R3의 양단 전압을 △V로 하면, 수학식 5의 관계가 성립된다.

수학식 5로부터 기준 전압 Vref는 수학식 6으로 나타낸다.

여기서, 전압 VT는 0.086mV/℃의 정의 온도 계수를 가지며, 다이오드의 순방향 전압 VF1은 약 -2mV/℃의 부의 온도 계수를 갖기 때문에, 온도 의존성이 없어지도록 저항 R2,R3의 저항치를 설정하면, 기준 전압 Vref는 온도에 의하지 않고 항상 일정한 전압치가 된다.

도 14의 기준 전압 발생 회로(30)의 소비 전력을 억제하기 위해서는, 기준 전압 발생 회로(30)에 전류를 공급하는 정전류원에서 전류의 조절을 행하면 좋다. 이 정전류원은 기준 전압 발생 회로 전용으로 사용하여도 좋지만, 도 5의 로우 파워 앰프(25)내의 정전류원부(27)를 유용할 수도 있다.

예컨대 도 15는 도 5에 나타낸 로우 파워 앰프(25)내의 저소비 전력형의 정전류원부(27)를 기준 전압 발생 회로(30)로 유용하는 예를 나타내는 도면이다. 도 15의 일점 쇄선부가 정전류원부(27)의 구성을 나타내고 있다. 정전류원부(27)로부터 출력된 전류는, 로우 파워 앰프(25)를 구성하는 차동 증폭기(28)에 입력되는 동시에, 기준 전압 발생 회로(30)에도 입력되며, 이 기준 전압 발생 회로(30)로부터 기준 전압 Vref가 출력된다.

이와 같이, 도 4에 나타내는 제2 레벨 검지부(22)내의 정전류원부(27)를 이용하여 기준 전압 Vref를 생성하면, 정전류원부(27)를 별개로 설치할 필요가 없어지고, 회로를 간략화할 수 있다. 또한, 제2 레벨 검지부(22)내의 정전류원부(27)는 소비 전력이 적기 때문에, 기준 전압 발생 회로(30) 전체의 소비 전력도 억제할 수 있다.

〔제2 실시 형태〕

제1 실시 형태에서는, 스탠바이시에 도 8에 나타낸 바와 같이, 내부 전압 발생 회로(3)내의 트랜지스터 Q34를 온시켜서 내부 전압 Vccint와 승압 전압 Vccint2를 강제적으로 단락시키고 있다.

도 16은 승압 회로(1)와 내부 전압 발생 회로(3)의 출력단의 개략 구성을 나타내는 블록도이다. 내부 전압 발생 회로(3)는 승압 전압 Vccint2를 강압하여 내부 전압 Vccint를 생성하는 내부 전압 발생부(121)와, 스위치 회로(122)를 구비한다. 스위치 회로(122)는 PMOS 트랜지스터(123)와 인버터(124)로 구성되며, PMOS 트랜지스터(123)는 스탠바이시에 하이레벨이 되는 신호 STANDBY의 논리에 따라서 온·오프한다. 보다 상세하게는 스탠바이 상태가 되면, PMOS 트랜지스터(123)가 온하여 승압 회로(1)와 내부 전압 발생부(121)의 각 출력 단자가 단락되어 승압 전압 Vccint2와 내부 전압 Vccint가 동일해진다.

내부 전압 Vccint는, 메모리의 동작 상태에 관계없이 거의 일정한 전압(약 5V)인데 비하여, 승압 전압 Vccint2는 메모리 액세스 상태에서는 약 6.5V, 스탠바이 상태에서는 5V이다. 이 때문에, 도 8이나 도 16과 같이, 스탠바이 상태가 된 시점에서, 강제적으로 승압 회로(101)와 내부 전압 발생부(103)의 각 출력 단자를 단락시키면, 스탠바이 상태가 된 직후에, 내부 전압 Vccint가 승압 전압 Vccint2로 이어져서 일시적으로 상승해 버린다. 이 때문에, 스탠바이 상태가 되고나서 잠시동안 즉, 승압 전압 Vccint2가 저하할 때까지는 소비 전류가 많은 도 16의 레벨 검지 회로(2)를 동작시키지 않으면 안되고, 메모리 전체로서 소비 전력이 증대할 우려가 있다.

또한, 플래시 메모리 중에는, 칩 이네이블 신호의 논리에 따라서 메모리 액세스 상태와 스탠바이 상태를 전환하는 CE 쇼트 사이클 모드를 갖는 것이 있다.CE 쇼트 사이클 모드에서는 메모리 액세스 상태와 스탠바이 상태가 주기적으로 전환되기 때문에, 메모리 액세스시에 내부 전압 Vccint가 5V까지 내려가지 않는 동안에, 스탠바이 상태로 전환되어 내부 전압 Vccint가 상승하는 동작이 반복되고, 최종적으로 내부 전압 Vccint가 최대 6.5V까지 상승할 우려가 있다. 내부 전압 Vccint는 메모리 칩 내의 워드선 전위가 되기 때문에, 판독 전위도 최대 6.5V가 되고, 메모리 셀 트랜지스터의 임계치의 격차에 의해, 메모리에 기록된 데이터를 바르게 판독시키지 않게 될 우려가 있다.

도 17에 개략 구성을 나타내는 반도체 집적 회로 장치는, 스탠바이 상태가 된 직후에 내부 전압 Vccint가 변동하지 않도록 한 것이다. 도 17에서는 EEPROM의 내부 구성의 일부, 즉, 외부 전원 전압 Vccext를 승압하여 승압 전압 Vccint2를 생성하는 회로 블록과, 승압 전압 Vccint2로부터 내부 전압 Vccint를 생성하는 회로 블록을 나타내고 있다. 도 17의 EEPROM은 내부 전압 발생 회로(3a)의 구성이 제1 실시 형태와 다른 것 외에는, 제1 실시 형태와 거의 동일하도록 구성되기 때문에, 이하에서는 내부 전압 발생 회로(3a)의 구성을 중심으로 설명한다.

도 17의 내부 전압 발생 회로(3a)는, 메모리 액세스시 전압 제어 회로(51)와, 저소비 전력 내부 전압 검지 회로(52)와, 레벨 쉬프터(53)와, 스위치 회로(54)를 갖는다. 메모리 액세스시 전압 제어 회로(51)는 메모리 액세스시에 내부 전압 Vccint를 생성하는 동시에, 내부 전압 Vccint가 변동하지 않도록 전압 제어를 행한다. 저소비 전력 내부 전압 검지 회로(52)는, 내부 전압 Vccint의 전압 레벨에 따른 신호를 출력한다. 보다 상세하게는, 내부 전압 Vccint가 소정 전압보다 높으면하이레벨 신호를 출력하고, 소정 전압보다 낮으면 로우레벨 신호를 출력하는, 이 신호는 레벨 쉬프터(53)에 입력되어 레벨변환된 후, 스위치 회로(54)에 입력된다. 스위치 회로(54)는, 메모리 액세스시에는 항상 오프 상태이고, 스탠바이시에 내부 전압 Vccint가 소정 전압 이하가 되면 온하여 승압 전압 Vccint2와 내부 전압 Vccint를 단락시킨다.

도 18은 메모리 액세스시 전압 제어 회로(51)의 상세 구성을 나타내는 회로도이다. 도 18에 나타낸 바와 같이, 메모리 액세스시 전압 제어 회로(51)는, 차동 증폭기(61)와, PMOS 트랜지스터 Q51,Q52와, 저항 R51,R52를 갖는다. PMOS 트랜지스터 Q51의 소스 단자에는 승압 전압 Vccint2가 인가되고, 그 드레인 단자와 PMOS 트랜지스터 Q52의 소스 단자와의 접속점에서 내부 전압 Vccint가 출력된다. PMOS 트랜지스터 Q52의 드레인 단자와 접지 단자간에는 저항 R51,R52가 직렬접속되고, PMOS 트랜지스터 Q52의 게이트 단자에는 신호 STANDBY가 인가되며, PMOS 트랜지스터 Q51의 게이트 단자에는 차동 증폭기(61)의 출력 단자가 접속되어 있다. 차동 증폭기(61)는, 메모리 액세스시에만 동작하고, 그 정측 입력 단자에는 저항 R51, R52사이의 전압이 인가되며, 부측 입력 단자에는 기준 전압 Vref가 인가된다.

메모리 액세스시에는, PMOS 트랜지스터 Q52가 온하고, 내부 전압 Vccint를 저항 R51,R52로 저항분압한 전압이 차동 증폭기(61)의 정측 입력 단자에 입력된다. 예컨대, 내부 전압 Vccint가 미리 정한 전압보다도 높아지면, 차동 증폭기(61)의 정측 입력 단자 쪽이 부측 입력 단자보다도 전압이 높아지고, 차동 증폭기(61)의 출력 전압이 높아져서 PMOS 트랜지스터 Q51은 오프하는 방향으로 동작하며, 내부전압 Vccint가 저하한다. 반대로, 내부 전압 Vccint가 미리 정한 전압보다도 낮아지면, 차동 증폭기(61)의 정측 입력 단자 쪽이 부측 입력 단자보다도 전압이 낮아지고, 차동 증폭기(61)의 출력 전압이 낮아져서 PMOS 트랜지스터 Q51은 온하는 방향으로 동작하며, 내부 전압 Vccint가 상승한다. 이러한 제어에 의해, 메모리 액세스시에는, 내부 전압 Vccint는 미리 정한 전압으로 제어된다.

한편, 스탠바이시에는, PMOS 트랜지스터 Q52가 오프하고 차동 증폭기(61)도 동작하지 않게 되기 때문에, 배선 저항 등에 의해 내부 전압 Vccint는 서서히 저하한다. 또한, 스탠바이시의 내부 전압 Vccint의 전압 레벨은, 도 17에 나타내는 저소비 전력 내부 전압 검지 회로(52)에 의해 검지된다.

도 19는 저소비 전력 내부 전압 검지 회로(52)의 상세 구성을 나타내는 회로도이다. 도 19에 나타낸 바와 같이, 저소비 전력 내부 전압 검지 회로(52)는, 도 4와 동일한 구성의 로우 파워 앰프(62)와, 저항 R53,R54를 갖는다. 직렬접속된 저항 R53,R54의 일단에는 내부 전압 Vccint가 인가되고, 타단에는 접지되어 있다. 로우 파워 앰프(62)의 정측 입력 단자에는 저항 R53,R54간의 전압이 인가되고, 부측 입력 단자에는 기준 전압Vref가 인가된다. 로우 파워 앰프(62)의 출력은 도 17에 나타내는 레벨 쉬프터(53)에 공급된다.

예컨대, 스탠바이시에 내부 전압 Vccint가 미리 정한 전압보다도 높아지면, 로우 파워 앰프(62)의 출력은 로우레벨이 된다. 반대로, 스탠바이시에 내부 전압 Vccint가 미리 정한 전압 이하가 되면, 로우 파워 앰프(62)의 출력은 하이레벨이 된다. 로우 파워 앰프(62)는 통상의 차동 증폭기보다도 소비 전류가 적기 때문에,스탠바이시의 소비 전력을 억제할 수 있다.

도 17에 나타내는 레벨 쉬프터(53)는, 도 11과 동일한 회로로 구성되고, 로우 파워 앰프(62)의 출력 전압을 레벨변환한다. 레벨변환 후의 전압은 스위치 회로(54)내의 NAND 게이트 G51에 입력된다. NAND 게이트 G51의 출력은, 메모리 액세스시에는 항상 하이레벨이 되고, PMOS 트랜지스터 Q53은 오프 상태를 유지한다. 또한, 스탠바이시라도 레벨 쉬프터(53)의 출력이 로우레벨일 때, 즉, 내부 전압 Vccint가 미리 정한 전압보다도 높을 때에는, NAND 게이트 G51의 출력은 하이레벨이 된다. 한편, 스탠바이시에, 내부 전압 Vccint가 미리 정한 전압 이하가 되면, NAND 게이트 G51의 출력은 로우레벨이 되고, PMOS 트랜지스터 Q53이 온하여, 승압 전압 Vccint2와 내부 전압 Vccint가 단락된다.

도 20은 메모리 액세스 상태에서 스탠바이 상태로 천이했을 때에 승압 전압 Vccint2와 내부 전압 Vccint가 변화하는 모양을 나타낸 타이밍도이다. 또한, 도 20의 CE바는, EEPROM의 칩 인에이블 신호이다.

이하, 도 20의 타이밍도를 이용하여, 도 17에 나타낸 제2 실시 형태의 동작을 설명한다. 승압 회로(1)의 동작은, 제1 실시 형태와 동일하고, 예컨대 3V의 외부 전원 전압 Vccext에 기초하여, 메모리 액세스시에는 약 6.5V, 스탠바이시에는 약 5V의 승압 전압 Vccint2를 생성한다. 또한, 내부 전압 발생 회로(3a)의 동작도, 메모리 액세스시에는 제1 실시 형태와 동일하고, 약 6.5V의 승압 전압 Vccint2에 기초하여 약 5V의 내부 전압 Vccint를 생성한다.

한편, 메모리 액세스 상태에서 스탠바이 상태로 천이하면(도 20의 시각T1),도 17에 나타낸 메모리 액세스시 전압 제어 회로(51)는 동작을 정지하고, 대신에 저소비 전력 내부 전압 검지 회로(52)가 동작을 개시한다. 저소비 전력 내부 전압 검지 회로(52)는, 내부 전압 Vccint의 전압치가 미리 정한 전압으로 되었는지 아닌지를 검지한다. 내부 전압 Vccint가 미리 정한 전압보다도 높은 동안에는, 스위치 회로(54)내의 PMOS 트랜지스터 Q53은 오프 상태이다. 또한, 스탠바이시에는 승압 회로(1)는 승압 전압 Vccint2를 6.5V에서 5V로 내리는 제어를 행하기 때문에, 승압 전압 Vccint2는 서서히 저하한다. 또한, 내부 전압 Vccint도 배선 저항등에 의해 서서히 저하한다.

곧, 내부 전압 Vccint가 미리 정한 전압 이하가 되면(도 20의 시각 T2), PMOS 트랜지스터 Q53이 온하여 승압 전압 Vccint2와 내부 전압 Vccint는 단락된다. 승압 전압 Vccint2와 내부 전압 Vccint가 단락하면, 내부 전압 Vccint가 승압 전압 Vccint2에 이어져서 상승할 우려가 있지만, 가령 내부 전압 Vccint가 상승하여 미리 정한 전압보다 높아지면, 다시 PMOS 트랜지스터 Q53이 오프하여 내부 전압 Vccint가 저하한다.

도 21은 도 20의 시각 T2의 부근을 확대한 타이밍도이며, 내부 전압 Vccint 및 PMOS 트랜지스터의 출력 파형을 나타내고 있다. 도 21에 도시한 바와 같이, 시각 T2에서 PMOS 트랜지스터 Q53이 온하면, 승압 전압 Vccint2와 내부 전압 Vccint가 단락하여 내부 전압 Vccint가 상승하고, 시각 T3에서 다시 PMOS 트랜지스터 Q53은 오프한다. PMOS 트랜지스터 Q53이 오프하면, 내부 전압 Vccint는 저하하고, 시각 T4에서 다시 PMOS 트랜지스터 Q53이 온하여 승압 전압 Vccint2와 내부 전압Vccint는 단락된다. 이러한 제어를 반복함으로써, 내부 전압 Vccint는 소정의 전압(예컨대 5V)으로 집속한다.

도 20에는 제2 실시 형태에서의 내부 전압 파형과, 종래의 내부 전압 파형이 도시되어 있고, 종래는 스탠바이 상태가 된 직후에 내부 전압 Vccint가 일시적으로 상승하는데 비하여, 제2 실시 형태에서는 내부 전압 Vccint가 거의 변화하지 않는 것을 알 수 있다.

〔제3 실시 형태〕

제3 실시 형태는, 승압 전압 Vccint2의 전압 레벨을 검지하는 회로와 내부 전압 Vccint의 전압 레벨을 검지하는 회로를 공통화한 것을 특징으로 한다.

도 22는 반도체 집적 회로 장치의 제3 실시 형태의 개략 구성도이다. 도 22는 승압 전압 Vccint2의 전압 레벨을 검지하는 레벨 검지 회로(2a)의 구성이 도 17과 다른 것 외에는, 도 17과 거의 동일하도록 구성되기 때문에, 이하에서는 레벨 검지 회로(2a)의 구성을 중심으로 설명한다.

도 22의 레벨 검지 회로(2a)는, 도 4에 나타낸 제1 레벨 검지부(21)와, AND 게이트 G52,G53와, 인버터 INV51을 갖는다. 승압 회로(1)는 메모리 액세스시에는 AND 게이트 G52의 출력에 따라서 승압 전압 Vccint2의 전압 제어를 행하고, 스탠바이시에는 AND 게이트 G53의 출력에 따라서 승압 전압 Vccint2의 전압 제어를 행한다. AND 게이트 G52는, 메모리 액세스시에는 제1 레벨 검지부(21)의 출력을 그대로 출력한다. 또한, AND 게이트 G53은, 스탠바이시에는 저소비 전력 내부 전압 검지 회로(52)의 출력을 그대로 출력한다.

이어서, 제3 실시 형태의 동작을 설명한다. 승압 회로(1)는, 메모리 액세스시에는 제1 레벨 검지부(21)에서의 검지 결과에 기초하여 승압 전압 Vccint2의 레벨 제어를 행한다. 또한, 스탠바이시에는 승압 전압 Vccint2와 내부 전압 Vccint가 단락되기 때문에, 내부 전압 Vccint의 전압 레벨을 검지하는 저소비 전력 내부 전압 검지 회로(52)의 검지 결과에 기초하여, 승압 전압 Vccint2의 레벨 제어를 행한다. 이것에 의해, 레벨 검지 회로(2a)내에, 도 4와 같은 스탠바이시 전용의 저소비 전력형의 레벨 검지 회로(22)를 설치할 필요가 없어지고, 회로 구성을 간략화할 수 있으며, 또한, 소비 전력도 절감할 수 있다.

〔제4 실시 형태〕

제4 실시 형태는 메모리 액세스시와 스탠바이시로, 승압 회로의 구동력을 전환하도록 한 것을 특징으로 한다.

도 23은 반도체 집적 회로 장치의 제4 실시 형태의 개략 구성도이다. 제4 실시 형태는 승압 회로(1a)의 구성이 도 17에 나타내는 제2 실시 형태와 다른 것 외에는, 제2 실시 형태와 거의 동일하도록 구성되기 때문에, 이하에서는, 승압 회로(1a)의 구성을 중심으로 설명한다.

도 23의 승압 회로(1a)는 메모리 액세스시에 승압 전압 Vccint2를 생성하는 제1 차지펌프(11a)와, 스탠바이시에 승압 전압 Vccint2를 생성하는 제2 차지펌프(11b)를 갖는다. 이들 차지펌프는 어느것이나 도 2와 동일한 회로로 구성되지만, 제1 차지펌프(11a)의 전하 공급 능력은 제2 차지펌프(11b)보다도 높다. 이와 같이, 전하 공급 능력에 차이를 갖게 하기 위해서는, 예컨대, 차지펌프내의콘덴서의 용량을 바꿔도 좋다.

메모리 액세스시에는, AND 게이트 G54의 출력은 로우레벨 고정이 되기 때문에, 제2 차지펌프(11b)는 동작하지 않는다. 한편, AND 게이트 G55로부터는 레벨 검지 회로(2)의 출력이 그대로 출력되고, 제1 차지펌프(11a)는 레벨 검지 회로(2)의 출력에 따라서 승압 전압 Vccint2의 레벨 제어를 행한다.

반대로, 스탠바이시에는, AND 게이트 G55의 출력은 로우레벨 고정이 되기 때문에, 제1 차지펌프(11a)는 동작하지 않는다. 한편, AND 게이트 G54로부터는 레벨 검지 회로(2)의 출력이 그대로 출력되고, 제2 차지펌프(11b)는 레벨 검지 회로(2)의 출력에 따라서 승압 전압 Vccint2의 레벨 제어를 행한다.

이와 같이, 제4 실시 형태는, 스탠바이 상태가 되면, 전하 공급 능력(구동력)이 약한 차지펌프(11b)에 의해 승압 전압 Vccint2를 생성하기 때문에, 스탠바이시의 피크 전류를 억제할 수 있으며, 소비 전력을 감소시킬 수 있다.

또한, 도 22의 회로내의 승압 회로(1)를, 도 23의 승압 회로(1a)로 변경하여도 좋다. 이 경우의 개략 구성도는 도 24와 같이 된다. 도 24의 경우도 도 23과 동일한 효과를 얻을 수 있다. 동일하게, 도 1에 나타내는 제1 실시 형태의 승압 회로(1)를, 도 23의 승압 회로(1a)로 변경하여도 좋다.

상술한 실시 형태에서는, 외부로부터 공급된 전압 Vccext를 일단 승압한 후에 내부 전압 발생 회로(3)에서 강압하고 있지만, 내부 전압 발생 회로(3)를 설치하지 않고, 승압한 전압을 직접 메모리 셀 어레이(6)나 어드레스 디코더(5)등에 공급하여도 좋다. 단, 내부 전압 발생 회로(3)를 설치하지 않으면 회로 구성을 간략화할 수 있다는 이점도 있지만, 전압 제어 정밀도는 나빠진다.

또한, 상술한 실시 형태에서는, EEPROM 구성의 메모리 셀 어레이(6)를 갖는 반도체 집적 회로 장치에 관해서 설명하였지만, EEPROM 구성 이외의 DRAM이나 SRAM 구성의 메모리 셀 어레이(6)를 갖는 경우에도 본 발명은 적용할 수 있다. 또한, 메모리 셀 어레이(6) 이외의 다른 반도체 회로의 전압 제어에도 본 발명은 적용할 수 있다. 이 경우, 반도체 회로가 통상의 동작을 하고 있는 상태가 메모리 액세스 상태에 대응하고, 반도체 회로가 대기하고 있는 상태가 스탠바이 상태에 대응한다.

이상 상세히 설명한 바와 같이, 본 발명에 의하면, 플래시 메모리등의 반도체 회로가 제2 동작 상태(예컨대 스탠바이 상태)가 되면, 승압 전압의 레벨 검지를 행하는 회로를 저소비 전력형의 회로로 전환하도록 하였기 때문에, 스탠바이시에 비교적 높은 전압을 반도체 회로에 공급하여도, 스탠바이시의 소비 전력을 절감할 수 있다. 또한, 본 발명은 동작 상태가 바뀌어도, 반도체 회로에 공급하는 전압 레벨을 그다지 바뀌지 않도록 하였기 때문에, 동작 상태를 바꿀 때의 천이 시간을 단축할 수 있으며, 반도체 회로에 대한 액세스 속도가 향상한다. 또한, 동작 상태가 바뀐 직후에, 반도체 회로에 공급되는 전압이 일시적으로 변동하지 않도록 하였기 때문에, 소비 전력을 감소할 수 있는 동시에, 동작 상태에 관계없이 항상 일정한 전압을 반도체 회로에 공급할 수 있다.

Claims

외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압에 따른 전압에 의해 구동되는 반도체 회로를 구비한 반도체 집적 회로 장치에 있어서,

제1 및 제2 동작 상태를 가지며,

상기 반도체 회로가 상기 제1 동작 상태일 때에, 상기 승압 전압의 전압 변동을 검지하는 제1 레벨 검지 회로와,

상기 제1 레벨 검지 회로보다도 소비 전력이 적은 회로로 구성되고, 상기 반도체 회로가 상기 제2 동작 상태일 때에, 상기 승압 전압의 전압 변동을 검지하는 제2 레벨 검지 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 승압 회로는, 상기 제1 동작 상태일 때에는 상기 제1 레벨 검지 회로에 의한 검지 결과에 기초하여 상기 승압 전압이 제1 전압이 되도록 전압 제어를 행하고, 상기 제2 동작 상태일 때에는 상기 제2 레벨 검지 회로에 의한 검지 결과에 기초하여 상기 승압 전압이 제2 전압이 되도록 전압 제어를 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항 또는 제2항에 있어서, 상기 제2 레벨 검지 회로의 소비 전력은, 상기 제1 레벨 검지 회로의 1/4 이하의 소비 전력인 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 승압 전압에서 내부 전압을 생성하는 내부 전압 발생 회로를 구비하고,

상기 내부 전압이 상기 반도체 회로에 공급되는 것을 특징으로 하는 반도체 집적 회로 장치.
제3항에 있어서, 상기 승압 전압에서 내부 전압을 생성하는 내부 전압 발생 회로를 구비하고,

상기 내부 전압이 상기 반도체 회로에 공급되는 것을 특징으로 하는 반도체 집적 회로 장치.
제5항에 있어서, 상기 내부 전압 발생 회로는, 상기 반도체 회로가 상기 제1 동작 상태일 때에는 상기 내부 전압을 상기 승압 전압보다도 낮은 전압으로 설정하고, 상기 반도체 회로가 상기 제2 동작 상태일 때에는 상기 내부 전압을 상기 승압 전압과 거의 동일한 전압 레벨로 설정하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 승압 회로는, 펄스 신호를 발생하는 펄스 발생기와, 이 펄스 신호에 따라서 승압을 행하는 차지펌프를 가지며,

상기 제2 레벨 검지 회로의 레벨 검지 동작은, 상기 펄스 신호에 의해 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 제2 레벨 검지 회로는, 상기 승압 전압의 전압 변동을 검지하기 위해서, 상기 승압 전압에 상관하는 전압을 소정의 전압 레벨인 기준 전압과 비교하는 차동 증폭기를 구비하고,

상기 차동 증폭기의 소비 전류는, 정전류원에 의해 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
제6항에 있어서, 상기 승압 회로는, 펄스 신호를 발생하는 펄스 발생기와, 이 펄스 신호에 따라서 승압을 행하는 차지펌프를 가지며,

상기 제2 레벨 검지 회로의 레벨 검지 동작은, 상기 펄스 신호에 의해 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
제9항에 있어서, 상기 제2 레벨 검지 회로는, 상기 승압 전압의 전압 변동을 검지하기 위해서, 상기 승압 전압에 상관하는 전압을 소정의 전압 레벨인 기준 전압과 비교하는 차동 증폭기를 구비하고,

상기 차동 증폭기의 소비 전류는, 정전류원에 의해 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
제10항에 있어서, 정전류원에 의해 소비 전류가 제어되는 상기 기준 전압을 생성하는 기준 전압 발생 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압에 따른 전압에 의해 구동되는 반도체 회로와, 상기 승압 전압으로부터 내부 전압을 생성하는 내부 전압 발생 회로를 구비한 반도체 집적 회로 장치에 있어서,

제1 및 제2 동작 상태를 가지며,

상기 내부 전압 발생 회로는, 상기 반도체 회로가 상기 제1 동작 상태일 때에는 상기 내부 전압을 상기 승압 전압보다도 낮은 전압으로 설정하고, 상기 반도체 회로가 상기 제2 동작 상태일 때에는 상기 내부 전압을 상기 승압 전압과 거의 동일한 전압 레벨로 설정하는 것을 특징으로 하는 반도체 집적 회로 장치.
제12항에 있어서, 상기 승압 전압과 상기 내부 전압과의 각 노드 사이에, 상기 제2 동작 상태일 때에 선택적으로 도통하는 스위치 수단을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제12항 또는 제13항에 있어서, 상기 내부 전압 발생 회로는, 상기 내부 전압을 상기 승압 전압보다도 낮은 전압 레벨로 설정하는 제1 전압 설정 모드와, 상기내부 전압을 상기 승압 전압과 거의 동일한 전압 레벨로 설정하는 제2 전압 설정 모드를 가지며,

상기 반도체 회로가 상기 제1 동작 상태에서 상기 제2 동작 상태로 천이하는 타이밍으로부터 소정 시간 경과 후에 상기 내부 전압 발생 회로를 상기 제1 전압 설정 모드로부터 상기 제2 전압 설정 모드로 전환하고, 상기 반도체 회로가 상기 제2 동작 상태에서 상기 제1 동작 상태로 천이하는 타이밍과 거의 동시에 상기 내부 전압 발생 회로를 상기 제2 전압 설정 모드로부터 상기 제1 전압 설정 모드로 전환하는 모드 전환 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압에 따른 전압에 의해 구동되는 반도체 회로와, 상기 승압 전압의 전압 변동을 검지하는 레벨 검지 회로를 구비한 반도체 집적 회로 장치에 있어서,

상기 반도체 회로는 제1 동작 상태와 제2 동작 상태를 갖고,

상기 승압 회로는 펄스 신호를 발생하는 펄스 발생기와, 이 펄스 신호에 따라서 승압을 행하는 차지펌프를 가지며,

상기 레벨 검지 회로는, 상기 반도체 회로가 제1 동작 상태일 때에 상기 승압 전압의 전압 변동을 검지하는 제1 레벨 검지 회로와, 상기 제1 레벨 검지 회로보다도 소비 전력이 적은 회로로 구성되며 상기 반도체 회로가 상기 제2 동작 상태일 때에 상기 승압 전압의 전압 변동을 검지하는 제2 레벨 검지 회로를 구비하고, 상기 제1 레벨 검지 회로와 상기 제2 레벨 검지 회로는 동일한 전압원에 의해 구동되고,

상기 레벨 검지 동작은 상기 펄스 신호에 의해 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
외부로부터 공급된 전압을 승압하는 승압 회로와,

이 승압 회로에서 승압된 승압 전압의 전압 변동을 검지하는 레벨 검지 회로와,

외부로부터 공급된 전압으로부터 소정의 전압 레벨인 기준 전압을 생성하는 기준 전압 발생 회로와,

상기 승압 전압에 따른 전압에 의해 구동되는 반도체 회로를 구비하고,

상기 반도체 회로는 제1 동작 상태와 제2 동작 상태를 갖고,

상기 레벨 검지 회로는 상기 반도체 회로가 제1 동작 상태일 때에 상기 승압 전압의 전압 변동을 검지하는 제1 레벨 검지 회로와, 상기 제1 레벨 검지 회로보다도 소비 전력이 적은 회로로 구성되며 상기 반도체 회로가 상기 제2 동작 상태일 때에 상기 승압 전압의 전압 변동을 검지하는 제2 레벨 검지 회로를 구비하고,

상기 레벨 검지 회로 및 상기 기준 전압 발생 회로의 각 소비 전류를 동일 정전류원에 의해 제어하는 것을 특징으로 하는 반도체 집적 회로 장치.
외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압에 따른 전압에 의해 구동되는 반도체 회로와, 상기 승압 전압으로부터내부 전압을 생성하는 내부 전압 발생 회로를 구비한 반도체 집적 회로 장치에 있어서,

제1 및 제2 동작 상태를 가지며,

상기 내부 전압 발생 회로는,

상기 승압 회로 및 상기 내부 전압 발생 회로의 각 출력 단자를 단락시킬지의 여부를 전환하는 스위치 수단과,

상기 반도체 회로가 상기 제1 동작 상태에서 상기 제2 동작 상태로 천이한 후, 상기 내부 전압이 소정 전압 이하가 되면, 상기 스위치 수단을 전환하여 상기 내부 전압을 상기 승압 전압과 거의 동일하게 하는 스위치 제어 회로를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제17항에 있어서, 상기 내부 전압 발생 회로는,

상기 반도체 회로가 상기 제1 동작 상태일 때에, 상기 내부 전압의 전압 변동을 검지하는 제1 내부 전압 검지 회로와,

상기 제1 내부 전압 검지 회로보다도 소비 전력이 적은 회로로 구성되고, 상기 반도체 회로가 상기 제2 동작 상태일 때에, 상기 내부 전압의 전압 변동을 검지하는 제2 내부 전압 검지 회로를 구비하며,

상기 제1 내부 전압 검지 회로에 의한 검지 결과에 기초하여 상기 내부 전압의 전압 제어를 행하고,

상기 스위치 제어 회로는, 상기 제2 내부 전압 검지 회로에 의한 검지 결과에 기초하여 상기 스위치 수단의 전환 제어를 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압에 따른 전압에 의해 구동되는 반도체 회로와, 상기 승압 전압으로부터 내부 전압을 생성하는 내부 전압 발생 회로를 구비한 반도체 집적 회로 장치에 있어서,

제1 및 제2 동작 상태를 가지며,

상기 내부 전압 발생 회로는,

상기 반도체 회로가 상기 제1 동작 상태일 때에, 상기 내부 전압의 전압 변동을 검지하는 제1 내부 전압 검지 회로와,

상기 제1 내부 전압 검지 회로보다도 소비 전력이 적은 회로로 구성되고, 상기 반도체 회로가 상기 제2 동작 상태일 때에, 상기 내부 전압의 전압 변동을 검지하는 제2 내부 전압 검지 회로를 구비한 것을 특징으로 하는 반도체 집적 회로 장치.
제17항 또는 제18항에 있어서, 상기 반도체 회로가 상기 제1 동작 상태일 때에, 상기 승압 전압의 전압 변동을 검지하는 승압 전압 검지 회로를 구비하며,

상기 승압 회로는, 상기 반도체 회로가 상기 제1 동작 상태일 때에는, 상기 승압 전압 검지 회로에 의한 검지 결과에 기초하여 상기 승압 전압이 제1 전압이되도록 전압 제어를 행하고, 상기 반도체 회로가 상기 제2 동작 상태일 때에는 상기 제2 내부 전압 검지 회로에 의한 검지 결과에 기초하여 상기 승압 전압이 제2 전압이 되도록 전압 제어를 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
제17항에 있어서, 상기 승압 회로는,

제1 차지펌프와,

상기 제1 차지펌프보다도 구동력이 약한 제2 차지펌프를 가지며,

상기 반도체 회로가 상기 제1 동작 상태일 때에는, 상기 승압 전압 검지 회로에 의한 검지 결과에 기초하여 상기 승압 전압이 제1 전압이 되도록 상기 제1 차지펌프에 의해 전압 제어를 행하고, 상기 반도체 회로가 상기 제2 동작 상태일 때에는, 상기 제2 내부 전압 검지 회로에 의한 검지 결과에 기초하여 상기 승압 전압이 제2 전압이 되도록 상기 제2 차지펌프에 의해 전압 제어를 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
외부로부터 공급된 전압을 승압하는 승압 회로와, 이 승압 회로에서 승압된 승압 전압에 따른 전압에 의해 구동되는 반도체 회로를 구비한 반도체 집적 회로 장치에 있어서,

제1 및 제2 동작 상태를 가지며,

상기 승압 회로는,

제1 차지펌프와,

상기 제1 차지펌프보다도 구동력이 약한 제2 차지펌프를 가지며,

상기 반도체 회로가 상기 제1 동작 상태일 때에는, 상기 승압 전압이 제1 전압이 되도록 상기 제1 차지펌프에 의해 전압 제어를 행하고, 상기 반도체 회로가 상기 제2 동작 상태일 때에는, 상기 승압 전압이 제2 전압이 되도록 상기 제2 차지펌프에 의해 전압 제어를 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

제1 동작 상태는 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하는 메모리 액세스 상태이며,

제2 동작 상태는 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하기 위해 대기하고 있는 스탠바이 상태인 것을 특징으로 하는 제1항의 반도체 집적 회로 장치를 구비한 기억 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

이 메모리 셀 어레이는 승압 전압에 기초하여 구동되는 것을 특징으로 하는 제1항의 반도체 집적 회로 장치를 구비한 기억 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

제1 동작 상태는, 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하는 메모리 액세스 상태이며,

제2 동작 상태는, 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하기 위해서 대기하고 있는 스탠바이 상태인 것을 특징으로 제12항의 반도체 집적 회로 장치를 구비한 기억 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

이 메모리 셀 어레이는, 승압 전압에 기초하여 구동되는 것을 특징으로 하는 제12항의 반도체 집적 회로 장치를 구비한 기억 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

제1 동작 상태는, 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하는 메모리 액세스 상태이며,

제2 동작 상태는, 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하기 위해 대기하고 있는 스탠바이 상태인 것을 특징으로 하는 제15항의 반도체 집적 회로 장치를 구비한 기억 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

이 메모리 셀 어레이는, 승압 전압에 기초하여 구동되는 것을 특징으로 하는 제15항의 반도체 집적 회로 장치를 구비한 기억 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

제1 동작 상태는, 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하는 메모리 액세스 상태이며,

제2 동작 상태는, 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하기 위해 대기하고 있는 스탠바이 상태인 것을 특징으로 하는 제16항의 반도체 집적 회로 장치를 구비한 기억 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

이 메모리 셀 어레이는, 승압 전압에 기초하여 구동되는 것을 특징으로 하는 제16항의 반도체 집적 회로 장치를 구비한 기억 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

제1 동작 상태는, 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하는 메모리 액세스 상태이며,

제2 동작 상태는, 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하기 위해 대기하고 있는 스탠바이 상태인 것을 특징으로 하는 제17항의 반도체 집적 회로 장치를 구비한 기억 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

이 메모리 셀 어레이는, 승압 전압에 기초하여 구동되는 것을 특징으로 하는 제17항의 반도체 집적 회로 장치를 구비한 기억 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

제1 동작 상태는, 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하는 메모리 액세스 상태이며,

제2 동작 상태는, 상기 메모리 셀 어레이에 대한 판독이나 기록을 행하기 위해 대기하고 있는 스탠바이 상태인 것을 특징으로 하는 제19항의 반도체 집적 회로 장치를 구비한 기억 장치.
반도체 회로의 적어도 일부는, EEPROM 구성의 메모리 셀 어레이이고,

이 메모리 셀 어레이는, 승압 전압에 기초하여 구동되는 것을 특징으로 하는 제19항의 반도체 집적 회로 장치를 구비한 기억 장치.