JP2002373495A - 半導体チップ、半導体集積回路装置及び半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 特有の付加価値を持つようにした半導体チッ
プ、量産性の向上及び製品歩留りの改善を図りつつ製品
管理が容易な半導体集積回路装置、量産性の向上、製品
歩留りの改善、市場の需要に対応した合理的な管理を可
能とした半導体集積回路装置の製造方法を提供する。 【解決手段】 第１電圧及びそれより大きな第２電圧で
動作可能とされる共通回路ブロックに対して、上記第１
電圧に対応した回路設計がなされて上記共通回路ブロッ
クと共同で動作する第１回路ブロック及び上記第２電圧
に対応した回路設計がなされて上記共通回路ブロックと
共同で動作する第２回路ブロック及び上記第１回路ブロ
ック又は第２回路ブロックのいずれかを動作状態にする
電圧品種設定回路を設け、上記第１電圧で動作可能であ
ることの第１識別記録又は上記第２電圧のみで動作可能
であることの第２識別記録を半導体チップに持たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体チップ、
半導体集積回路装置及び半導体集積回路装置の製造方法
に関し、例えば一括消去型不揮発性メモリの生産技術に
利用して有効な技術に関するものである。

【０００２】

【従来の技術】電気的一括消去型ＥＥＰＲＯＭは、チッ
プに形成されたメモリセルの全てを一括して、又はチッ
プに形成されたメモリセルのうち、あるひとまとまりの
メモリセル群を一括して電気的に消去する機能を持つ不
揮発性記憶装置である。１９８７年の国際電子デバイス
会議(International Electron Device Meeting) におい
発表された電気的一括消去型ＥＥＰＲＯＭのメモリセル
は、通常のＥＰＲＯＭのメモリセルとよく似た構造を有
している。すなわち、メモリセルは、２層ゲート構造の
絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥ
Ｔ又は単にトランジスタと称する）により構成され、情
報は実質的にしきい値電圧の変化としてトランジスタに
保持される。上記メモリセルへの情報の書き込み動作
は、ＥＰＲＯＭのそれと同様である。

【０００３】

【発明が解決しようとする課題】上記のような不揮発性
のメモリセルを含む半導体集積回路装置においては、内
部回路が同じでも、それが用いられるシステムに対応し
て動作電圧が異なるものが形成される。例えば、パーソ
ナルコンピュータシステムに搭載されるものは、３．０
Ｖのような比較的高い電圧で動作させられ、携帯端末装
置では２．５Ｖのような中間電圧で動作させられ、ＩＣ
カードに搭載されるものでは１．８Ｖのような低い電圧
で動作させられる。このため、内部のメモリ部は同じで
も上記のような動作電圧に対応した別品種の半導体集積
回路装置を形成するため製造効率が悪くなる。

【０００４】そこで、本願発明者においては、メモリア
レイ及びその選択回路を複数の動作電圧に対応させて共
通回路で構成し、動作電圧により回路の動作や出力特性
が異なるような回路については、個々の電圧に対応した
複数通りの回路を作り込んで、ボンディングオプション
等により何れか１つの動作電圧で動作可能にすることに
より半導体集積回路装置の量産性の向上を図ることを考
えた。

【０００５】更に、同じＭＯＳＦＥＴ等のような半導体
素子で構成された回路においては、複数通りの電圧のそ
れぞれにおいて同等の特性、例えば所望の動作速度を実
現することを考えた場合、最も低い電圧での動作が最も
厳しくなることに着目し、上記のような単なる半導体集
積回路装置の量産性の向上に止まらず、動作電圧を考慮
して実質的な製品歩留りの改善、市場の需要に対応した
製品管理を含む合理的な製造方法及びシステムへの柔軟
な適用を思い付いた。

【０００６】この発明の目的は、特有の付加価値を持つ
ようにした半導体チップを提供することにある。この発
明の他の目的は、量産性の向上及び製品歩留りの改善を
図りつつ製品管理が容易な半導体集積回路装置を提供す
ることある。この発明の他の目的は、量産性の向上、製
品歩留りの改善、市場の需要に対応した合理的な管理を
可能とした半導体集積回路装置の製造方法を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１電圧及びそれより大き
な第２電圧で動作可能とされる共通回路ブロックに対し
て、上記第１電圧に対応した回路設計がなされて上記共
通回路ブロックと共同で動作する第１回路ブロック及び
上記第２電圧に対応した回路設計がなされて上記共通回
路ブロックと共同で動作する第２回路ブロック及び上記
第１回路ブロック又は第２回路ブロックのいずれかを動
作状態にする電圧品種設定回路を設け、上記第１電圧で
動作可能であることの第１識別記録又は上記第２電圧の
みで動作可能であることの第２識別記録を半導体チップ
に持たせる。

【０００８】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、第１電圧及びそれより大きな第２電圧で
動作可能とされる共通回路ブロックに対して、上記第１
電圧に対応した回路設計がなされて上記共通回路ブロッ
クと共同で動作する第１回路ブロック及び上記第２電圧
に対応した回路設計がなされて上記共通回路ブロックと
共同で動作する第２回路ブロック及び上記第１回路ブロ
ック又は第２回路ブロックのいずれかを動作状態にする
電圧品種設定回路を半導体チップに設け、上記半導体チ
ップが上記第１電圧で動作可能であるときは、上記電圧
品種設定回路により上記第１回路ブロック又は第２回路
ブロックのいずれかを選択し、上記第２電圧のみで動作
可能であるときは、上記電圧品種設定回路により上記第
２回路ブロックを選択する。

【０００９】本願において開示される発明のうち更に他
の代表的なものの概要を簡単に説明すれば、下記の通り
である。すなわち、第１電圧及びそれより大きな第２電
圧で動作可能とされる共通回路ブロックに対して、上記
第１電圧に対応した回路設計がなされて上記共通回路ブ
ロックと共同で動作する第１回路ブロック及び上記第２
電圧に対応した回路設計がなされて上記共通回路ブロッ
クと共同で動作する第２回路ブロック及び上記第１回路
ブロック又は第２回路ブロックのいずれかを動作状態に
する電圧品種設定回路を備えた半導体チップをウェハ上
に形成し、プロービングテスト工程で上記各半導体チッ
プが上記第１電圧又は第２電圧で動作可能であるか否か
の試験を行い、上記試験結果と製品需要に対応させて上
記第１電圧で動作可能とされるチップに対して上記電圧
品種設定回路に対して第１電圧の設定を組み立て工程で
行ない、上記第１電圧で動作可能とされるチップ及び第
２電圧のみでの動作が可能とされるチップに対して上記
電圧品種設定回路に対して第２電圧の設定を組み立て工
程を行う。

【００１０】

【発明の実施の形態】図１には、この発明に係る不揮発
性メモリの一実施例の全体ブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術により、、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。

【００１１】メモリアレーは、コントロールゲートとフ
ローティングゲートとを備えたスタックドゲート構造の
不揮発性メモリセルが、ワード線とデータ線との交点に
マトリックス配置されてなるものである。上記メモリセ
ルのコントロールゲートは対応するワード線に接続さ
れ、ドレインは対応するデータ線に接続され、ソースは
対応するソース線に接続される。特に制限されないが、
メモリセルの書き込み動作は薄い酸化膜を通したトンネ
ル電流を利用して行われ、又はソース−ドレイン間を電
流が流れることにより発生するホットエレクトロンを利
用して行われる。メモリセルの消去動作はトンネル電流
を利用して行われる。冗長アレーは、上記メモリアレー
に含まれる不良ビット線、あるいは不良ワード線に置き
換えられる予備ワード線（予備ブロック）、予備ビット
線及びそれらに接続される予備メモリセルから構成され
る。

【００１２】上記冗長アレーに対応してカラム系の選択
回路、つまり冗長用Ｙ−Ｇａｔｅ／書き込み回路、セン
スアンプＳＡがそれぞれ設けられる。ルーターは、救済
データにより書き込みのときには、不良アドレスに対応
した書き込み回路に代えて冗長用の書き込み回路に切り
替え、読み出しのときにはセンスアンプ出力に代えて冗
長用センスアンプの出力に切り替える。これにより、メ
モリアレーの不良セルが冗長アレーの予備セルに切り替
えられる。

【００１３】入力バッファは、制御信号ＣＥ、ＯＥ、Ｗ
Ｅ、ＷＰ及びＲＰに対応した制御バッファと、アドレス
信号Ａ０〜Ａｎに対応したアドレスバッファからなり、
アドレスバッファはラッチ機能を持つようにされる。ア
ドレスバッファに取り込まれたアドレス信号は、プリデ
コーダに伝えられてＸ系デコード信号とＹ系デコード信
号が形成される。Ｘ系デコード信号は、ワード系選択回
路であるワード、ＳＧ（セレクトゲート）及びウエルの
各ドライバに供給されて、書き込み、読み出し及び消去
のそれぞれの動作モードに対応したワード線の選択／非
選択動作を行うようにされる。Ｙ系デコード信号はＹド
ライバに伝えられ、書き込み／読み出しのそれぞれの動
作モードに対応したビット線の選択動作に用いられる。
かかるビット線の選択動作は、Ｙ−Ｇａｔｅ／書き込み
回路により行われる。

【００１４】上記ライトバッファは、ラッチ機能を備
え、外部端子Ｉ／Ｏ１〜Ｉ／Ｏ１５から入力された書き
込み信号の複数分を一括して記憶する。例えば、１ワー
ド線分に対応した記憶データの保持が可能とされる。上
記１６ビット単位でのデータの入出力を行う場合、例え
ば１２８組の書き込みデータの記憶が可能とされる。こ
れにより、２０４８ビット分の書き込みデータの保持が
可能となり、１つのワード線に接続された２０４８個の
メモリセルへの同時書き込みが可能となる。上記メモリ
アレーから読み出された読み出し信号は、センスアンプ
（ＳＡ）によりセンスされ、その出力信号は、一方にお
いて、入出力バッファ１０を通して外部端子Ｉ／Ｏ０〜
Ｉ／Ｏ１５に出力される。また、入出力バッファの出力
信号はベリファイ動作のために自動制御回路ＷＳＭにも
伝えられる。

【００１５】上記入力バッファに含まれる制御バッファ
の信号ＷＥとＣＥで書き込み／読み出し／消去の制御が
行われる。例えば、信号ＣＥ及びＷＥをロウレベルにす
ると、外部端子Ｉ／Ｏ０〜Ｉ／Ｏ１５から入力されたデ
ータを入出力バッファを介してコマンドとして自動制御
回路ＷＳＭに取り込まれる。自動制御回路ＷＳＭは、入
力されたコマンドを解読して書き込み／消去／読み出し
動作の判定を行う。通常、電源投入後やリセット信号Ｒ
Ｐによるリセット後は、読み出しモードにセットされ
る。信号ＷＰは書き込み動作を禁止するライトプロテク
トのために用いられる。信号ＲＰはリセット信号であ
り、外部よりリセットをかけるときに用いられる。特に
制限されないが、上記ＯＥ、ＷＥ、ＣＥ、ＷＰ及びＲＰ
の各信号は、ロウレベルがアクティブレベルとされるバ
ー信号とされる。

【００１６】自動制御回路ＷＳＭ（Write State Machin
e)は、入力されたコマンドを解読して書き込み、消去及
び読み出しの各動作モードに対応した制御信号を形成す
る。自動制御回路ＷＳＭは、簡素化されたマイクロコン
ピュータ機能を持つ回路により構成され、格納されたプ
ログラムに従って上記書き込み，消去及び読み出しの各
動作モードに対応した動作シーケンス制御信号を形成す
る。

【００１７】自動制御回路ＷＳＭは、動作モード及び動
作シーケンス等の内部状態を記憶しており、必要に応じ
て入出力バッファから読み出しが行われるようにされ
る。つまり、マイクロコンピュータ等のホストシステム
は、データポーリング等によりフラッシュメモリの内部
状態を把握して、その制御を行うようにする。つまり、
例えば約０．５ｓ〜１ｓもの長い時間を必要とするよう
な消去動作のときには、外部のマイクロコンピュータ等
はフラッシュメモリに対して消去コマンドとアドレスを
発行すると、直ちにかかるフラッシュメモリとのアクセ
スを終了して、バスに接続される他の周辺装置との間
で、上記の消去時間の間に他のデータ処理に入るように
する。そして、ポーリングによって消去終了を検出する
と、書き込み等の動作に入ることができるようにする。

【００１８】リセット回路は、リセット信号ＲＰと電源
電圧Ｖccの検出結果でリセット信号を生成する。この電
源電圧の検出は、電源投入の検出の他に、電源電圧が所
望の電圧以下に低下したことも検出し、書き込み動作や
消去動作を停止させる。これにより、電源電圧不足によ
って不十分な書き込み／消去が行われるのを未然に防止
する。電源回路は、書き込み用ワード線電圧ＶＷＤ、セ
レクトゲート電圧ＶＳＧ、ウエル電圧ＶＷＥＬ、書き込
みビット線電圧ＶＰＤ及び書き込み／消去消去のベリフ
ァイ用のワード線の選択電圧や消去阻止用電圧を発生さ
せる。電源回路は、チャージポンプ回路を備えており、
発振回路で形成された発振パルスにより電源以上に昇圧
された電圧、負電圧等の各種電圧を発生させる。上記発
振回路の発振パルスは、前記自動制御回路ＷＳＭの動作
に必要なクロック信号としても用いられる。

【００１９】特に制限されないが、消去単位はワード線
単位（セクタ）あるいは複数のワード線からなるブロッ
ク単位での消去、更にはメモリマットを一括して消去す
る構成も加えてもよい。このような複数のワード線にわ
たる消去単位に合わせて、消去時に選択されるワード線
の数が変えられる。そして、消去ベリファイにおいて
は、ワード線のアドレスの切り換えが行われて消去単位
に対応した複数のワード線が順次に切り換えられるよう
にされる。

【００２０】電圧品種制御回路は、ボンディングパッド
ＢＯＰの信号とフラッシュヒューズに設定された品種デ
ータにより複数通り、例えば１．８Ｖに対応した信号Ｈ
１８、２．５Ｖに対応したＨ２５及び３．０Ｖに対応し
た信号Ｈ３０を形成し、それぞれの電源電圧Ｖccでの動
作を設定する。つまり、前記メモリアレー等のメモリ回
路及びその選択回路は、複数通りの電源電圧Ｖccに対し
て共通に動作するように設計されており、電源電圧Ｖcc
に対応してその出力や動作速度が異なるような回路、例
えばリセット回路、電源回路、発振回路、センスアン
プ、及び入出力バッファに対して上記それぞれの電源電
圧に適合した回路動作を行うよう電圧品種切り替え信号
Ｈ１８、Ｈ２０、Ｈ３０を供給する。

【００２１】この実施例のフラッシュメモリでは、電圧
品種制御回路によりボンディング、ヒューズオプション
で電圧品種切り替え信号Ｈ１８，Ｈ２５，Ｈ３０を生成
し、電源電圧Ｖccにより変更が必要な回路（リセット回
路、発振回路、電源回路、センスアンプ、入出力バッフ
ァ等）の定数あるいは回路そのものを切り替えてそれぞ
れの電源電圧（１．８Ｖ、２．５Ｖ及び３．０Ｖ）のも
とで所望の回路動作を安定的に行うようにするものであ
る。この実施例では、ボンディングパッド（ＢＯＰ）と
フラッシュヒューズの出力で電圧品種切り替え信号Ｈ１
８，Ｈ２５，Ｈ３０を生成しているが、これに限定され
ず２つのボンディングパッドで生成しても良い。

【００２２】この実施例では、特に制限されないが、フ
ラッシュメモリの一部を不良アドレスを記憶させるヒュ
ーズとして用いられる。メモリアレーの端部にフラッシ
ュヒューズエリアが設けられる。このフラッシュヒュー
ズに対する書き込み／消去及び読み出しのためにドライ
バとフラッシュヒューズラッチとが設けられる。この実
施例では、単に不揮発性メモリに救済アドレスを記憶さ
せたのでは、フラッシュヒューズに不良があった場合に
救済回路が不能となる。そこで、後述するような工夫に
よってフラッシュヒューズを構成するメモリセルに欠陥
があっても、それに影響されないで正しく不良アドレス
及びこの発明に係る品種データを記憶できるようにされ
る。

【００２３】図２には、この発明に係る半導体集積回路
装置に用いられる電圧品種制御回路の一実施例の構成図
が示されている。電圧品種制御回路は、ボンディングパ
ッドＢＯＰに与えられる電圧と、ヒューズＦｕｓｅの信
号によって、３通りの電圧品種切り替え信号Ｈ１８，Ｈ
２５，Ｈ３０を形成する。

【００２４】つまり、ボンディングパッドＢＯＰを０
（ロウレベル）にし、ヒューズＦｕｓｅを０（ロウレベ
ル）にすると、電圧品種切り替え信号Ｈ３０のみがハイ
レベル（論理１）にされ、他はロウレベルとなる。ボン
ディングパッドＢＯＰを０（ロウレベル）にし、ヒュー
ズＦｕｓｅを１（ハイレベル）にすると、電圧品種切り
替え信号Ｈ２５のみがハイレベル（論理１）にされ、他
はロウレベルとなる。そして、ボンディングパッドＢＯ
Ｐを１（ハイレベル）にし、ヒューズＦｕｓｅを１（ハ
イレベル）にすると、電圧品種切り替え信号Ｈ１８のみ
がハイレベル（論理１）にされ、他はロウレベルとな
る。また、ボンディングパッドＢＯＰを１（ハイレベ
ル）にし、ヒューズＦｕｓｅを０（ロウレベル）にして
も、電圧品種切り替え信号Ｈ１８のみがハイレベル（論
理１）にされる。

【００２５】上記のような電圧品種制御回路からの電圧
品種切り替え信号Ｈ１８のハイレベル（”１”）は、電
源電圧Ｖcc＝１．８Ｖに対応した回路動作ないし回路選
択を行ない、電圧品種切り替え信号Ｈ２５のハイレベル
（”１”）は、電源電圧Ｖcc＝２．５Ｖに対応した回路
動作ないし回路選択を行ない、電圧品種切り替え信号Ｈ
３０のハイレベル（”１”）は、電源電圧Ｖcc＝３．０
Ｖに対応した回路動作ないし回路選択を行なうようにさ
れる。

【００２６】図３には、上記図２の電圧品種制御回路の
一実施例の回路図が示されている。ボンディングパッド
ＢＯＰは、抵抗を介して入力と出力とが交差接続されて
ラッチ形態にされた２つのインバータ回路の一方の入出
力ノードに接続される。この一方の入出力ノードと回路
の接地電位との間には、Ｎチャンネル型のＭＯＳＦＥＴ
のゲート容量が負荷として接続されている。上記ラッチ
回路の他方の入出力ノードと電源電圧との間には、同様
なＰチャンネル型のＭＯＳＦＥＴのゲート容量が負荷と
して設けられる。これにより、上記ラッチ回路は、ボン
ディングパッドＢＯＰがフローティング状態のとき、つ
まりボンディングパッドＢＯＰにボンディングが行われ
ないときでも、電源投入直後には上記一方の入出力ノー
ドがロウレベルに、上記他方の入力がハイレベルに安定
するようにされる。

【００２７】上記ボンディングパッドＢＯＰに対してボ
ンディングによって電源電圧Ｖccが与えられたなら、抵
抗を介して上記一方の入出力ノードにハイレベルが伝え
られる。これにより、上記ラッチ回路は上記状態とは逆
にセットされる。つまり、一方の入出力ノードがハイレ
ベルにされ、これに応じて他方の入出力ノードがロウレ
ベルにされる。上記ボンディングパッドＢＯＰに対して
ボンディングによって回路の接地電位Ｖssが与えられた
なら、抵抗を介して上記一方の入出力ノードにロウレベ
ルが伝えられるから、ボンディングパッドＢＯＰがフロ
ーティング状態のときと同じくされる。したがって、こ
の実施例回路では、１．８Ｖでの動作の設定を行うとき
にのみ、上記ボンディングパッドＢＯＰに対して電源電
圧Ｖccを供給するというワイヤボンディングを行ない、
それ以外は上記Ｖssを与えるようなワイヤボンディング
を省略してもよい。

【００２８】この実施例では、ボンディングパッドＢＯ
Ｐに対してボンディングによって電源電圧が与えられた
なら、電圧品種切り替え信号Ｈ１８をハイレベルにし、
それ以外のときは電圧品種切り替え信号Ｈ１８をロウレ
ベルにする。そして、電圧品種切り替え信号Ｈ１８のロ
ウレベルを用いて、ゲート回路により上記フラッシュヒ
ューズ信号ＦＵＳＥのロウレベル／ハイレベルに対応し
て電圧品種切り替え信号Ｈ２５／Ｈ３０がハイレベルに
される。ボンディングパッドＢＯＰで１．８Ｖ品と２．
５Ｖ／３．０Ｖ品を切り替える理由は後で詳述するが電
源電圧Ｖccの立ち上がりによりバワーオンリセット回路
の反応レベルを変える必要があり、パワーオンリセット
回路の出力ＲＥＳＥＴ信号で読み出すフラッシュヒュー
ズの信号を使えないためである。

【００２９】図４には、この発明に係る半導体集積回路
装置に用いられる電源回路の一実施例のブロック図が示
されている。この実施例では、３種類のチャージポンプ
回路が設けられる。電圧ＶＰＤＰは、メモリセルへの書
き込み動作のときにビット線に与えられる電圧である、
電圧ＶＳＧＰは、後述するような書き込み時のメインビ
ット線とメモリセルが接続されたサブビット線とを接続
するセレクトゲート用の選択動作と消去時のウェル供給
に用いられる電圧である。電圧ＶＮは、消去動作のため
の負電圧である。

【００３０】これらの３つのチャージポンプ回路には、
それぞれ動作の有効／無効を制御する制御信号ＰＵＭＰ
Ｅ（ＶＤＰ）、ＰＵＭＰＥ（ＶＳＧ）、ＰＵＭＰＥ（Ｖ
Ｎ）が供給される。そして、クロック信号ＣＬＫ及び電
圧品種切り替え信号Ｈ１８、Ｈ２５及びＨ３０が各チャ
ージポンプ回路に対して共通に供給される。上記３つの
チャージポンプ回路で形成された電圧ＶＰＤＰ、ＶＳＧ
Ｐ及びＶＮは、電圧分配回路に伝えられ、かかる電圧分
配回路を介して各電圧ＶＷＤ、ＶＰＤ、ＶＷＥＬＬ及び
ＶＳＧが出力される。

【００３１】上記３つの各チャージポンプ回路は、電圧
品種切り替え信号Ｈ１８、Ｈ２５及びＨ３０により、そ
れぞれの電源電圧Ｖccに適合して、電源電圧Ｖccが１．
８Ｖ、２．５Ｖあるいは３．０のいずれの場合でも、ほ
ぼ同じ電圧ＶＰＤ、ＶＳＧ及びＶＮを形成する。これに
より、上記３種類の電源電圧のもとでも、同様にデータ
の書き込み、読み出し及び消去が可能にされる。

【００３２】図５には、図４のチャージポンプ回路の一
実施例の回路図が示されている。この実施例では、４段
のポンプ回路が２個と、１０段のポンプ回路が１個が縦
列形態に接続される。つまり、各ポンプ回路に入力ＩＮ
にはダイオード形態のＭＯＳＦＥＴを介して電源電圧Ｖ
ccが供給される。そして、初段側のポンプ出力は中段側
のポンプ回路の入力ＩＮに伝えられ、かかる中段側のポ
ンプ出力ＯＵＴは終段のポンプ回路の入力ＩＮに伝えら
れることによって、上記の縦列形態にされる。

【００３３】上記３つのポンプ回路の動作を電源電圧Ｖ
ccに対応させて選択的に動作させる。つまり、Ｖcc＝
１．８Ｖのときには、上記３つのチャージポンプ回路を
全部動作させる。Ｖcc＝２．５Ｖのときには、上記３つ
のチャージポンプ回路のうち中段側と終段側の２つを動
作させる。そして、Ｖcc＝３．０Ｖのときには、上記３
つのチャージポンプ回路のうち終段側の１つのみを動作
させる。

【００３４】このような３つのチャージポンプ回路の動
作制御のために、クロック端子ＣＬＫには、クロック信
号ＣＬＫがゲート回路を介して伝えられる。上記終段側
のチャージポンプ回路は、いずれの電源電圧のもとでも
動作させるのでポンプイネーブル信号ＰＵＭＰＥと後に
説明する検出回路の出力信号を受けるゲート回路の出力
信号がインバータ回路を介して伝えられる。

【００３５】中段側のチャージポンプ回路は、電圧品種
切り替え信号Ｈ３０がロウレベルであって、上記ポンプ
イネーブル信号ＰＵＭＰＥと後に説明する検出回路の出
力信号を受けるゲート回路の出力信号がロウレベルとき
に動作させられる。つまり、電源電圧Ｖccが１．８Ｖ及
び２．５Ｖのときのいずれでも動作させられる。そし
て、初段側のチャージポンプ回路は、電圧品種切り替え
信号Ｈ２５及びＨ３０がロウレベルであって、上記ポン
プイネーブル信号ＰＵＭＰＥと後に説明する検出回路の
出力信号を受けるゲート回路の出力信号がロウレベルと
きに動作させられる。つまり、電源電圧Ｖccが１．８Ｖ
ときのみ動作させられる。

【００３６】この実施例の３つのチャージポンプ回路で
は、上記のような電圧品種切り替え信号Ｈ２５、Ｈ３０
の組み合わせよって、Ｖcc＝１．８Ｖの時にはポンプ段
数が１８段にされ、Ｖcc＝２．５Ｖの時にはポンプ段数
が１４段にされ、Ｖcc＝３．０Ｖの時にはポンプ段数が
１０段で動作するよう制御される。これにより、各電源
電圧１．８Ｖ、２．５Ｖ、３．０Ｖのそれぞれに合わせ
最適なポンプ駆動能力（例えば１２Ｖ、１５０μＡ）に
している。

【００３７】検出回路は、基準電圧Ｖref と、出力電圧
を分圧電圧した電圧を比較して所望の電圧以上になる
と、ポンプ動作を停止させることにより出力電圧が一定
になるように出力電圧制御を行うものである。フラッシ
ュヒューズはトリミングデータを形成し、上記チャージ
ポンプ回路及び検出回路を構成する素子のプロセスバラ
ツキを補償し、所望の出力電圧が得られるような設定を
行う。

【００３８】図６には、図５のポンプ回路の一実施例の
回路図が示されている。この実施例のポンプ回路は、キ
ャパシタとダイオード及びキャパシタに与えられる互い
に逆相のクロックパルスを組み合わせてキャパシタの保
持電圧とクロック信号のハイレベルとを順次に加算させ
て昇圧動作を行うものである。ダイオードは、ポリシリ
コン上にＰ，Ｎ不純物をインプラして形成されたポリダ
イオード又はダイオード接続のＭＯＳＦＥＴを用いても
よく、キャパシタはＭＯＳＦＥＴのゲート容量を用いて
構成することができる。

【００３９】図７には、この発明に係る半導体集積回路
装置に用いられる発振回路の一実施例のブロック図が示
されている。この実施例の発振回路は、前記自動制御回
路ＷＳＭ（Write State Machine)やポンプを駆動するた
めのクロック信号を形成する。チャージポンプ回路で
は、その周波数が多少変化しても全体としての出力電圧
はそれほど変わらない。しかし、自動制御回路ＷＳＭ
は、マイクロコンピュータ機能を持ち、書き込み時間、
消去時間等のような時間制御も行うものであるので、そ
の基準となるクロック信号ＣＬＫの周波数が電源電圧Ｖ
ccにより変化したのでは上記のような時間制御ができな
くなってしまう。

【００４０】そこで、この実施例においては、上記電源
電圧Ｖcc＝１．８Ｖ用，Ｖcc＝２．５Ｖ用，Ｖcc＝３．
０Ｖ用のそれぞれに対応して、３つの発振回路１８、２
５及び３０が設けられる。上記３つの発振回路１８、２
５及び３０のそれぞれは、前記電圧品種切り替え信号Ｈ
１８、Ｈ２５及びＨ３０のそれぞれにより発振回路の動
作が有効／無効が制御される。上記３つの発振回路１
８、２５及び３０の出力信号ＯＵＴは、ノアゲート回路
及びインバータ回路を通して出力される。上記３つの発
振回路１８、２５及び３０のうちいずれか１つが有効と
されるので、クロック信号ＣＬＫは上記電源電圧Ｖcc＝
１．８Ｖ，Ｖcc＝２．５Ｖ，Ｖcc＝３．０Ｖのいずれで
もほぼ同じ周波数になるように形成される。

【００４１】図８には、図７の発振回路の一実施例の回
路図が示されている。この発振回路は、前記３つの発振
回路１８、２５及び３０において共通の回路とされる。
ただし、発振周波数を決定する抵抗素子Ｒ１の抵抗値
が、例えばＨ１８に対応した発振回路１８では１２．５
ＫΩ、Ｈ２５に対応した発振回路２５では１８ＫΩ、Ｈ
３０に対応した発振回路３０では２２ＫΩのようにされ
る。

【００４２】発振回路は、基本的にはリングオシレータ
で構成される。つまり、クロックイネーブル信号ＣＬＫ
Ｅ、電圧品種切り替え信号Ｈ１８で制御されるナンド
（ＮＡＮＤ）ゲート回路、その出力に設けられた抵抗Ｒ
１とキャパシタからなる時定数回路及び増幅回路とイン
バータ回路とが縦列形態に接続されてリングオシレータ
が構成される。残り２つの発振回路２５及び３０におい
ては、上記電圧品種切り替え信号Ｈ２５及びＨ３０が用
いられる。

【００４３】上記増幅回路は、２つのＰチャンネル型Ｍ
ＯＳＦＥＴと２つのＮチャンネル型ＭＯＳＦＥＴを直列
接続した入力回路と、かかる入力回路の出力をインバー
タ回路を介して反転した信号を受けるＰチャンネル型Ｍ
ＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴに帰還させ
る。これらのＰチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴは、上記入力回路の出力側に接続され
たＰチャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯ
ＳＦＥＴのそれぞれに並列形態に設けられる。上記帰還
回路により、正帰還がかかり増幅回路の出力がロウレベ
ルからハイレベルに、あるいはハイレベルからロウレベ
ルへの変化を急峻にする。

【００４４】この発振回路は、クロックイネーブル信号
ＣＬＫＥがロウレベル、あるいは電圧品種切り替え信号
Ｈ１８がロウレベルのときには、上記ナンドゲート回路
の出力信号がハイレベルに固定されるので、発振動作が
停止するとともにリングオシレータを構成する各段回路
においては、理論的に直流電流が流れないので低消費電
力となる。つまり、前記のように３つの発振回路が設け
られるものであるが、フラッシュメモリがデータ保持状
態のときには３つ発振回路での消費電流が零となり、書
き込みや読み出し、あるいは消去動作のときには電源電
圧に応じていずれか１つの発振回路のみが動作するの
で、格別に消費電流が増加するものとはならない。

【００４５】図９には、図７の発振回路の他の一実施例
の回路図が示されている。この発振回路は、１つの発振
回路により電源電圧Ｖcc＝１．８Ｖ、Ｖcc＝２．５Ｖ、
Ｖcc＝３．０Ｖのそれぞれに対応してほぼ一定の発振周
波数のクロック信号ＣＬＫを形成するものとされる。

【００４６】図１０には、図９の発振回路の一実施例の
回路図が示されている。この実施例では、３種類の電圧
品種切り替え信号Ｈ１８、Ｈ２５及びＨ３０に対応して
３種類の入力ゲート制御信号形成回路と、それに対応し
た３つの入力ゲート回路が設けられる。電圧品種切り替
え信号Ｈ３０に対応した入力ゲート回路の出力信号は、
抵抗Ｒ３、Ｒ２及びＲ１の直列回路を通して前記同様な
キャパシタ及び増幅回路の入力に伝えられる。電圧品種
切り替え信号Ｈ２５に対応した入力ゲート回路の出力信
号は、上記抵抗Ｒ３とＲ２の接続点に伝えられる。電圧
品種切り替え信号Ｈ１８に対応した入力ゲート回路の出
力信号は、上記抵抗Ｒ２とＲ１の接続点に伝えられる。

【００４７】これにより、最も高い電圧Ｖcc＝３．０Ｖ
でリングオシレータが動作するとき、各段での信号遅延
が短くなり、そのままでは周波数が高くなってしまうの
で、上記のように３つの抵抗Ｒ３、Ｒ２及びＲ１の直列
回路により時定数を大きくして信号遅延を長くして補償
する。中間の電圧Ｖcc＝２．５Ｖでリングオシレータが
動作するとき、各段での信号遅延が中程度に短くなり、
そのままでは周波数が中程度高くなってしまうので、上
記のように２つの抵抗Ｒ２及びＲ１の直列回路により時
定数を中程度大きくして信号遅延を中程度長くして補償
する。最も低い電圧Ｖcc＝１．８Ｖでリングオシレータ
が動作するとき、各段での信号遅延が長くなり、そのま
までは周波数が低くなってしまうので、上記１つの抵抗
Ｒ１により時定数を小さくして信号遅延を短くして補償
する。

【００４８】上記直列接続される抵抗Ｒ１、Ｒ２及びＲ
３に対応させて、上記増幅回路に設けられるＰチャンネ
ル型ＭＯＳＦＥＴのソース抵抗Ｒ１、及びＮチャンネル
型ＭＯＳＦＥＴのソース抵抗Ｒ３の抵抗値が決められ
る。例えば、Ｒ１＝１２．ＫΩに、Ｒ２＝５．５ＫΩ、
Ｒ３＝４．０ＫΩにされる。このように発振周波数を決
めている抵抗回路の抵抗値を電圧品種切り替え信号Ｈ１
８、Ｈ２５及びＨ３０で切り替え最適な発振周波数にす
る。

【００４９】上記のような切り替えにおいて、選択され
ない入力ゲート回路の出力は、出力ハイインピーダンス
状態にされる。つまり、上記のような直列抵抗回路の途
中に帰還信号が入力されるので、非選択の入力ゲート回
路の出力をクロックドインバータ回路を用いて出力ハイ
インピーダンス状態して、選択状態のリングオシレータ
の動作に影響を与えないようにするものである。

【００５０】図１１には、この発明に係る半導体集積回
路装置に用いられるリセット回路の一実施例のブロック
図が示されている。リセット回路は、電源電圧印加時と
消去／書き込み時に電源電圧が低下した時に動作を停止
させるリセット信号を発生させる。リセット信号ＲＥＳ
ＥＴは外部入力ピンＲＰがロウレベルで、パワーオンリ
セット信号ＰＯＲと低電圧検出信号ＬｏｗＶccの何れか
がハイレベルになった時ハイレベルになり各回路をリセ
ットさせる。

【００５１】この実施例では、パワーオンリセット回路
ＰＯＲは電源電圧Ｖcc＝１．８Ｖに対応したパワーオン
リセット回路ＰＯＲ１８と、電源電圧Ｖcc＝２．５Ｖ及
びＶcc＝３．０Ｖに共通なパワーオンリセット回路ＰＯ
Ｒ２５３０の２つが設けられる。同様に、低電圧検出回
路も電源電圧Ｖcc＝１．８Ｖに対応した低電圧検出回路
ＬｏｗＶｃｃ１８と、電源電圧Ｖcc＝２．５Ｖ及びＶcc
＝３．０Ｖに共通な低電圧検出回路ＬｏｗＶｃｃ２５３
０の２つが設けられる。

【００５２】上記２つの回路ＰＯＲ１８とＰＯＲ２５３
０及びＬｏｗＶｃｃ１８とＬｏｗＶｃｃ２５３０のそれ
ぞれ出力部にはセレクタが設けられる。これら２つのセ
レクタは、電圧品種切り替え信号Ｈ１８により制御され
て、電源電圧Ｖccに対応して２つの回路のうち、いずれ
か１方の出力がパワーオンリセット信号ＰＯＲ、低電圧
検出信号ＬｏｗＶｃｃを形成して制御回路に伝える。制
御回路はリセット信号ＲＥＳＥＴを発生して、各回路を
リセットさせる。

【００５３】図１２には、図１１のパワーオンリセット
回路及び低電圧検出回路の動作を説明するための電圧特
性図が示されている。図１２（Ａ）は、パワーオンリセ
ット回路の電圧特性図が示されている。パワーオンリセ
ット回路ＰＯＲ１８は、回路素子のプロセスバラツキに
対応して斜線を付した電圧範囲、つまり、電源電圧Ｖ０
が０．８Ｖから１．２Ｖの範囲でパワーオンリセット信
号ＰＯＲを発生させる。パワーオンリセット回路ＰＯＲ
２５３０は、回路素子のプロセスバラツキに対応して斜
線を付した電圧範囲、つまり、電源電圧Ｖ０が１．３Ｖ
から１．８Ｖの範囲でパワーオンリセット信号ＰＯＲを
発生させる。これにより、電電電圧Ｖccが２．５Ｖと
３．０Ｖのいずれの時でも必要なパワーオンリセット信
号ＰＯＲを発生させることができる。

【００５４】図１２（Ｂ）は、低電圧検出回路の電圧特
性図が示されている。低電圧検出回路ＬｏｗＶｃｃ１８
は、回路素子のプロセスバラツキに対応して斜線を付し
た電圧範囲、つまり、電源電圧Ｖ０が１．２Ｖから０．
８Ｖの範囲で低電圧検出信号ＬｏｗＶｃｃを発生させ
る。低電圧発生回路ＬｏｗＶｃｃ２５３０は、回路素子
のプロセスバラツキに対応して斜線を付した電圧範囲、
つまり、電源電圧Ｖ０が１．８Ｖから１．３Ｖの範囲で
低電圧検出信号ＬｏｗＶｃｃを発生させる。電電電圧Ｖ
ccが２．５Ｖと３．０Ｖのいずれの時でも上記信号Ｌｏ
ｗＶｃｃにより誤った書き込みや消去を未然に防止す
る。

【００５５】図１３には、図１１のセレクタの一実施例
の回路図が示されている。セレクタは、Ｐチャンネル型
ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとが並列形
態に接続されてなるＣＭＯＳスイッチ回路が用いられ
る。このＣＭＯＳスイッチ回路を２種類のパワーオンリ
セット信号ＰＯＲ１８、ＰＯＲ２５３０及び低電圧検出
信号ＬｏｗＶｃｃ１８、ＬｏｗＶｃｃ２５３０のそれぞ
れに対応して２つ設け、電圧品種切り替え信号Ｈ１８に
より相補的にスイッチ制御する。これにより、電源電圧
Ｖccが１．８Ｖのときと、２．５Ｖ又は３．０Ｖのとき
に対応して各信号ＰＯＲ，ＬｏｗＶccを選択的に出力さ
せる。

【００５６】図１４には、図１１の制御回路の一実施例
の回路図が示されている。この実施例では、ノアゲート
回路とインバータ回路により構成された論理和ゲート回
路が用いられる。つまり、外部端子から供給されたリセ
ット信号ＲＰと、パワーオンリセット信号ＰＯＲ、低電
圧検出信号ＬｏｗＶｃｃのうち、いずれか１つでもハイ
レベル（論理１）になると、リセット信号ＲＥＳＥＴを
発生させる。

【００５７】図１５には、図１１のパワーオンリセット
回路の一実施例の回路図が示されている。この実施例の
パワーオンリセット回路は、Ｖcc＝１．８Ｖ用に向けら
れている。Ｐチャンネル型ＭＯＳＦＥＴＭＰ２、ＭＰ４
と、Ｎチャンネル型ＭＯＳＦＥＴＭＮ３、ＭＮ４、ＭＮ
５で構成されるラッチ回路は、電源投入時、容量として
用いているＭＯＳＦＥＴＭＰ３、Ｎチャンネル型ＭＯＳ
ＦＥＴＭＮ５によりノードＮ１はハイレベル、ノードＮ
２はロウレベルになるように設定される。

【００５８】上記電源投入時にロウレベルになるノード
Ｎ２の信号がインバータ回路ＩＮＶ１、２、３、４、５
からなる５個（奇数）の遅延回路により遅延され、イン
バータ回路ＩＮＶ５の電源電圧に対応した出力電圧が抵
抗Ｒ１とＲ２で分圧されてＮチャンネル型ＭＯＳＦＥＴ
ＭＮ１のゲートに伝えられる。また、動作の安定化のた
めに電源投入時にハイレベルにされるべきインバータ回
路ＩＮＶ１とＩＮＶ３のそれぞれの出力には電源電圧側
に設けられたＭＯＳＦＥＴＭＰ７、ＭＰ８からなる容量
が、電源投入時にロウレベルにされるべきインバータ回
路ＩＮＶ２の出力には回路の接地電位側に設けられたＭ
ＯＳＦＥＴＭＮ９からなる容量が設けられて、上記電源
投入時の初期状態が設定される。

【００５９】上記ＭＯＳＦＥＴＭＮ１のゲートに抵抗Ｒ
１とＲ２により分圧された電圧がＭＯＳＦＥＴＭＮ１の
しきい値電圧以上になると、かかるＭＯＳＦＥＴＭＮ１
がオン状態となり、上記電源投入時にハイレベルにされ
たノードＮ１をロウレベルに引き抜く。これにより、上
記ラッチ回路が反転させられて前記図第１２に示した特
性が得られる。つまり、電源投入から上記ＭＯＳＦＥＴ
ＭＮ１がオン状態にするまでの間、パワーオンリセット
信号ＰＯＲが発生させられる。

【００６０】図１６には、図１１のパワーオンリセット
回路の一実施例の回路図が示されている。この実施例の
パワーオンリセット回路は、Ｖcc＝２．５Ｖ／３．０Ｖ
用に向けられている。回路構成は、前記図１５の実施例
回路と同様であるが、分圧電圧を形成する抵抗Ｒ１とＲ
２の抵抗値、言い換えるならば、インバータ回路ＩＮＶ
５の出力電圧を分圧する分圧比がＶcc＝２．５Ｖ／３．
０Ｖ用に対応して前記図１５の回路とは異なるようにさ
れる。ちなみに、図１５の回路では、Ｒ１：Ｒ２は、
１：１９に設定されるが、図１６の回路ではＲ１：Ｒ２
は、１：４に設定される。図１６の回路では、直流電流
を削減するために抵抗値でみると４ＫΩと１６ＫΩに設
定される。

【００６１】図１７には、図１１の低電圧検出回路の一
実施例の回路図が示されている。この実施例の低電圧検
出回路は、Ｖcc＝１．８Ｖ用に向けられている。活性化
信号ＯＰがハイレベルになると、Ｎチャンネル型ＭＯＳ
ＦＥＴＭＮ１がオン状態となり、抵抗Ｒ４とバイポーラ
トランジスタＱ１に電流を流してノードＮ１の電位をト
ランジスタＱ１のベース−エミッタ間電圧ＶＢＥ（約
０．７Ｖ）にする。このとき、ＭＯＳＦＥＴＭＮ１のオ
ン抵抗を上記抵抗Ｒ４に比べて小さくして無視できるよ
うにする。

【００６２】このノードＮ１の電圧を基準電圧として、
抵抗Ｒ１とＲ６で電源電圧を抵抗分割して形成されたノ
ードＮ３の電圧とを差動アンプで比較増幅する事によ
り、電源電圧の低下を検出する。つまり、ノードＮ１の
電圧がノードＮ３の電圧よりも低い状態では、ＭＯＳＦ
ＥＴＭＮ２で形成された電流が差動ＭＯＳＦＥＴＭＮ３
よりもＭＯＳＦＥＴＭＮ４に多く流れるように電流分配
するので、その差分に対応した出力電流によってノード
Ｎ２にハイレベルの出力信号を形成する。上記ノードＮ
１の電圧に対してノードＮ３の電位が低くなるように逆
転すると、差動ＭＯＳＦＥＴＭＮ３に流れる電流がＭＯ
ＳＦＥＴＭＮ４に流れる電流よりも多くなって、ノード
Ｎ２にロウレベルの出力信号を形成する。これにより、
図１２（Ｂ）のような電圧特性が選られる。

【００６３】図１８には、図１１の低電圧検出回路の一
実施例の回路図が示されている。この実施例の低電圧検
出回路は、Ｖcc＝２．５Ｖ／３．０Ｖ用に向けられてい
る。回路構成は、前記図１７の実施例回路と同様である
が、分圧電圧を形成する抵抗Ｒ５とＲ３の抵抗値、言い
換えるならば、電源電圧を分圧する分圧比がＶcc＝２．
５Ｖ／３．０Ｖ用に対応して前記図１７の回路とは異な
るようにされる。ちなみに、図１７の回路では、Ｒ１は
１２ＫΩ、Ｒ６は３６ＫΩにされて抵抗比が１：３にさ
れる。図１６の回路ではＲ５とＲ３が同じく２４ＫΩと
されて、抵抗比が１：１にされる。

【００６４】図１９には、図１１の低電圧検出回路の他
の一実施例の回路図が示されている。この実施例では、
１つの低電圧検出回路によりＶcc＝１．８Ｖ用と２．５
Ｖ／３．０Ｖ用に切り替えるようにするものである。つ
まり、バイポーラ型トランジスタＱ１で形成された基準
電圧を共通にし、電源電圧の分圧回路をＶcc＝１．８Ｖ
用と２．５Ｖ／３．０Ｖ用にセレクタによって切り替え
て用いるようにする。このセレクタには、前記電圧品種
切り替え信号Ｈ１８が用いられる。抵抗分圧回路により
ノードＮ４からＶcc＝１．８Ｖ用に対応した分圧電圧を
形成し、ノードＮ５により２．５Ｖ／３．０Ｖ用に対応
した分圧電圧を形成する。前記のように１：３と１：１
を実現するには、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗比は、
１：１：２に設定すればよい。この実施例では、上記の
ような回路の共通化によって、回路の簡素化と低消費電
力を図ることができる。

【００６５】図２０には、図１のフラッシュヒューズ回
路の一実施例の回路図が示されている。このフラッシュ
ヒューズ回路は、本願出願人の先願に係る特願２０００
−３４２４５号に詳しく述べられているものが利用され
る。救済データや前記のような電圧品種切り替え信号に
不揮発性の記憶セルを用いた場合、当該セルに不良が発
生すると、それぞれの機能が不能に陥ってしまう。

【００６６】この実施例では、１６個のメモリセルを２
組（３２個のメモリセル）用いて、１ビットの記憶情報
を記憶させる。つまり、２組に相補の記憶情報を記憶さ
せて、差動アンプで読み出すようにするものである。こ
の構成では、上記オン状態又はオフ状態にされる１６個
の記憶セルのうち、１つ程度の書き込み及び読み出し不
良があっても、並列形態の１６個全体として負荷から流
れるメモリ電流を前記差動アンプにより比較すると、上
記不良セルに影響されないで正しく記憶とその読み出し
が可能になるものである。

【００６７】図２１は、図２０のフラッシュヒューズ回
路の動作を説明するための動作波形図が示されている。
パワーオンリセットＲＥＳＥＴ信号を受けてラッチイネ
ーブルＬＡＴＣＨ、負荷スイッチＬＳＷ，ワード線Ｗ
Ｌ，トンスファスイッチＴＳＷの各信号を生成し、フラ
ッシュヒューズの情報（救済情報、電圧・時間トリミン
グ情報等）を読み出しラッチする。このフラッシュヒュ
ーズ情報は電圧品種切り替え信号にも使われる。このフ
ラッシュヒューズ回路は、上記のような電源投入時の他
に、リセット信号ＲＰが外部端子から供給されたときに
も、上記ラッチイネーブルＬＡＴＣＨを生成して、前記
同様な読み出しが行われる。

【００６８】上記フラッシュヒューズの情報は電源投入
時に読み出しラッチにセットしておく必要がある為ボン
ディングオプションＢＯＰのみで決まる電圧品種切り替
え信号Ｈ１８信号で１．８Ｖ品と２．５Ｖ品／３．０Ｖ
品を切り替えるようにしている。そして、上記フラッシ
ュヒューズ回路の読み出し動作によって、前記図２、図
３等のヒューズ信号Ｆｕｓｅが発生されて、上記信号Ｈ
１８がロウレベルのときにおいてＨ２５又はＨ３０が生
成される。

【００６９】図２２には、図１のセンスアンプの一実施
例の回路図が示されている。この実施例のセンスアンプ
はシングルエンド構成のものとされる。メモリセルのメ
モリ電流は、セレクトゲートＳＧ及びＹ選択回路Ｙ−Ｇ
ａｔｅを通して増幅ＭＯＳＦＥＴＭＮ３のソースに伝え
られる。増幅ＭＯＳＦＥＴＭＮ３は、ゲート接地、ソー
ス入力の増幅動作を行う。Ｎチャンネル型ＭＯＳＦＥＴ
ＭＮ１と、Ｐチャンネル型ＭＯＳＦＥＴＭＰ１〜ＭＰ３
は、電源電圧を分圧してノードＮ１にバイアス電圧を供
給する。このノードＮ１の電圧を受けて、ＭＯＳＦＥＴ
ＭＮ３は、データ線Ｄａｔａのプリチャージ電圧を形成
する。プリチャージ電圧は、上記ＭＯＳＦＥＴＭＮ１の
ゲートに伝えられて分圧電圧に帰還がかかり、ほぼ一定
の電圧にされる。

【００７０】メモリセルが選択され、そのメモリ電流が
上記ＭＯＳＦＥＴＭＮ３を通して供給される。もしも、
メモリセルがオン状態ならデータ線Ｄａｔａの電位は低
下するが、それによりＭＯＳＦＥＴＭＮ１のオン抵抗値
が大きくなってノードＮ１の電位を高くして、データ線
Ｄａｔａの低下を制限する。逆に、メモリセルがオフ状
態ならデータ線Ｄａｔａの電位を上昇させようとする
が、ＭＯＳＦＥＴＭＮ１のオン抵抗値が小さくなってノ
ードＮ１の電位が高くなるのを防ぐ。これにより、ワー
ド線の切り替えにより、オン状態のセル、オフ状態のセ
ルが次々に読み出される場合のデータ線Ｄａｔａの変化
幅を小さくして高速読み出しを行うにするものである。

【００７１】上記メモリ電流を流す増幅ＭＯＳＦＥＴＭ
Ｎ３のドレインには、負荷ＭＯＳＦＥＴＭＰ４〜ＭＰ７
が設けられおり、電流／電圧変換動によってノードＮ２
にはメモリ電流に対応した電圧信号が得られる。この電
圧信号をノアゲート回路ＮＯＲのロジックスレッショル
ド電圧を参照電圧として判定し、ハイレベル／ロウレベ
ルのセンス出力ＳＡｏｕｔが形成される。

【００７２】上記のようなセンスアンプでは、電源電圧
が異なると、それに対応してノードＮ１の電圧が変化す
るし、増幅ＭＯＳＦＥＴＭＮ３と負荷ＭＯＳＦＥＴによ
る増幅率も異なる。そこで、電源電圧Ｖcc＝１．８Ｖ、
２．５Ｖ及び３．０Ｖのそれぞれに対応してノードＮ１
の電位を決めるＭＯＳＦＥＴＭＰ１、ＭＰ２及びＭＰ３
を電圧品種切り替え信号Ｈ１８、Ｈ２５及びＨ３０によ
りそれぞれ選択すること、及び負荷ＭＯＳＦＥＴＭＰ４
ないしＭＰ６も上記電圧品種切り替え信号Ｈ３０、Ｈ２
５及びＨ１８によりそれぞれ選択することにより、いず
れの電源電圧Ｖcc＝１．８Ｖ、２．５Ｖ及び３．０Ｖに
おいても、メモリ電流の有無に対応した電流−電圧変換
信号をノードＮ２に得るようにするものである。つま
り、電源電圧が変わってもデータ線Ｄａｔａのプリチャ
ージ電圧が一定になるようＭＯＳＦＥＴＭＰ１、ＭＰ
２、ＭＰ３を切り替えると伴に負荷ＭＯＳＦＥＴＭＰ
４、ＭＰ５、ＭＰ６も電源電圧に合わせ駆動能力が一定
になるよう切り替える。

【００７３】信号ＬＣＥは、センスアンプ活性化信号で
あり、それをハイレベルにすることにより、上記比ＭＯ
ＳＦＥＴＭＰ１〜ＭＰ３をオフ状態に、ＭＯＳＦＥＴＭ
Ｎ２をオン状態にして増幅ＭＯＳＦＥＴＭＮ３をオフ状
態にするものである。これにより、センスアンプの直流
電流が経路が遮断されて低消費電力となる。

【００７４】図２３には、図２２のセンスアンプの動作
の一例を説明するための波形図が示されている。活性化
信号ＬＣＥのロウレベルによりセンスアンプが動作状態
にされる。プリチャージ信号がロウレベルにされて、ノ
ードＮ２のプリチャージが終了される。Ｙ−Ｇａｔｅを
ハイレベルにし、セレクトゲートＳＧ及びワード線ＷＬ
をハイレベルの選択状態にする。Ｙ−Ｇａｔｅのハイレ
ベルにより、データ線Ｄａｔａはハイレベルにプリチャ
ージされる。上記ワード線ＷＬ、セレクトゲートＳＧの
選択よりメモリ電流が流れるとノードＮ２は実線で示す
ようにロウレベルにされ、メモリ電流が流れないと点線
で示すようにノードＮ２はハイレベルを維持する。この
ノードＮ２の電圧の変化の有無をノアゲート回路ＮＯＲ
のロジックスレッショルドで判定して、ハイレベル／ロ
ウレベルの読み出し信号ＳＡｏｕｔが形成される。

【００７５】図２４には、図１のセンスアンプの他の一
実施例の回路図が示されている。この実施例のセンスア
ンプは差動タイプのものが用いられる。センスアンプ
は、２つのメモリマットの間に設けられて、一方のメモ
リマットのメモリセルを読み出すときには、他方のメモ
リマットのデータ線Ｄａｔａのプリチャージ電圧を参照
電圧として用いる。この実施例で、プリチャージ回路に
より、データ線Ｄａｔａ（読み出しとリレファレンス側
の両方）のプリチャージを電源電圧、温度依存性のほと
んど無い定電圧Ｖｒｅｆで制御する。このため、電圧品
種切り替え信号によるプリチャージ回路の制御は不必要
となる。

【００７６】例えば、同図の左側のデータ線Ｄａｔａを
読み出し側とする場合には、メモリ電流を形成する負荷
ＭＯＳＦＥＴＭＰ８、ＭＰ９、ＭＰ１０を切り替える。
そして、右側のデータ線Ｄａｔａがレファレンス側とさ
れて、負荷ＭＯＳＦＥＴＭＰ１１、ＭＰ１２、ＭＰ１３
はアドレス信号／Ａｉによりオフのままである。これら
の負荷ＭＯＳＦＥＴＭＰ１１、ＭＰ１２、ＭＰ１３は、
上記右側のデータ線Ｄａｔａが読み出し側になった時動
作する。

【００７７】図２５には、図２４のセンスアンプの動作
の一例を説明するための波形図が示されている。以下、
図２５を参照しつつセンスアンプの動作を説明する。チ
ップセレクト信号／ＣＥのロウレベルによりメモリアク
セスが開始される。アドレス信号が入力され、かかるア
ドレス信号の入力によりアドレス信号変化検出信号ＡＴ
Ｄが形成される。この信号ＡＴＤは、上記信号／ＣＥの
ロウレベルへの変化により生成するものであってもよ
い。信号ＡＴＤにより、プリチャージ信号ＰＣとイコラ
イズ信号ＥＱとが一定期間ロウレベルとなり、プリチャ
ージ信号ＰＣのロウレベルに対応してプリチャージ回路
によりプリチャージ電圧が出力され、コイライズ信号Ｅ
Ｑのハイレベル（／ＥＱのロウレベル）に対応してビッ
ト線（読み出し側及びリファレンス側）が上記同じプリ
チャージ電圧Ｖｒｅｆになるようにされる。

【００７８】上記信号ＡＴＤによりセンスアンプイネー
ブル信号ＳＥ、ラッチイネーブル信号ＬＥ及びディスチ
ャージ信号が非活性レベルにされる。プリチャージ動作
の終了に対応して負荷制御回路がロウレベルに活性化さ
れる。イコライズ信号ＥＱがロウレベルにされると、ビ
ット線のうちリファレンス側はプリチャージ電圧を維持
するのに対して、読み出し側のビット線の寄生容量は、
負荷ＭＯＳＦＥＴからの電流とメモリセルに流れる電流
との差分に対応した電流によってチャージアップ又はデ
ィスチャージされる。つまり、メモリセルがオン状態の
ときに流れる電流の半分の電流が負荷ＭＯＳＦＥＴから
供給される。

【００７９】もしも、選択メモリセルがオフ状態なら上
記負荷ＭＯＳＦＥＴからの電流によってビット線はハイ
レベル側にチャージアップされ、選択メモリセルがオン
状態なら上記負荷ＭＯＳＦＥＴからの電流の２倍の電流
を流すので、ビット線のプリチャージ電圧をディスチャ
ージさせるものとなる。このようなメモリセルのオン状
態／オフ状態に対応したビット線電圧の変化が、リファ
レンス側のプリチャージ電圧によりセンスされる。つま
り、上記ビット線間の電圧差は、センスアンプイネーブ
ル信号のハイレベルにより差動増幅ＭＯＳＦＥＴが増幅
し、ラッチイネーブル信号のハイレベルによりラッチ回
路が増幅信号をラッチし、出力回路を通して上記ラッチ
回路の動作に対応して、ディスチャージ信号がハイレベ
ルにされて、上記両ビット線をロウレベルにディスチャ
ージさせ次の動作にそなえる。

【００８０】図２６には、図１の出力バッファの一実施
例の回路図が示されている。出力バッファは、電源電圧
が高くなるとＭＯＳＦＥＴの駆動能力が大きくなり、必
要以上に大きな電流を流すこととなって雑音の発生源と
なるという弊害が生じる。このため、電源電圧による駆
動能力の制御が必要である。この実施例では、前記のよ
うな電圧品種切り替え信号Ｈ１８、Ｈ２５及びＨ３０に
対応したそれぞれの電源電圧で、最適な出力ＭＯＳＦＥ
Ｔがオンするよう設計される。

【００８１】つまり、電源電圧Ｖccが１．８Ｖのときに
は、３個全部のＰチャンネル型ＭＯＳＦＥＴ及びＮチャ
ンネル型ＭＯＳＦＥＴを動作させて必要な駆動電流を得
る。電源電圧Ｖccが２．５Ｖのときには、３個のＰチャ
ンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴ
のうち２個を選択的に動作させて必要な駆動電流を得
る。電源電圧Ｖccが３．０Ｖのときには、３個のＰチャ
ンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴ
のうち１個のみを動作させて必要な駆動電流を得る。

【００８２】図２７には、この発明に係る半導体集積回
路装置の製造方法に関連した半導体チップのテスト（前
工程）の一実施例のフローチャート図が示されている。
ウェハ上にフラッシュメモリを構成する前記実施例のよ
うな半導体チップが形成された時点で、以下のようなプ
ローブ検査が実施される。

【００８３】ステップ（１）においては、ボンディング
ＢＯＰにより電源電圧Ｖcc＝１．８Ｖに対応した電圧設
定が実施される。ステップ（２）では、上記Ｖcc＝１．
８Ｖにより、メモリテストが実施される。ステップ
（３）では、正しくメモリ動作が行われるか否かの判定
が行われ、良品とされた半導体チップはステップ（１
１）にて、チップ位置情報とかかる電圧情報が格納され
る。前記フラッシュヒューズに余裕が有れば、上記１．
８Ｖで動作することの識別記録を行うようにするもので
あってもよい。Ｈ１８、Ｈ２５及びＨ３０に対応した３
つの識別が可能であればよいから、前記のような３２個
のメモリセルを用いたフラシュヒューズを２個用いれば
よい。

【００８４】ステップ（３）においては不良とされたメ
モリチップは、ステップ（４）にてボンディングＢＯＰ
により電源電圧Ｖcc＝２．５Ｖ／３．０Ｖに対応した電
圧設定が実施される。ステップ（５）では、フラッシュ
ヒューズに書き込みを行ない、上記Ｖcc＝２．５Ｖでの
電圧設定が行われる。これにより、ステップ（６）で
は、２．５Ｖでのメモリテストが実施される。ステップ
（７）では、正しくメモリ動作が行われるか否かの判定
が行われ、良品とされた半導体チップはステップ（１
１）にて、チップ位置情報とかかる電圧情報が格納され
る。前記同様にフラッシュヒューズを用いて上記２．５
Ｖで動作することの識別記録が必要に応じて行われる。

【００８５】ステップ（７）においては不良とされたメ
モリチップは、ステップ（８）により、フラッシュヒュ
ーズに書き込みを行ない、上記Ｖcc＝３．０Ｖでの電圧
設定が行われる。これにより、ステップ（９）では、
３．０Ｖでのメモリテストが実施される。ステップ（１
０）では、正しくメモリ動作が行われるか否かの判定が
行われ、良品とされた半導体チップはステップ（１１）
にて、チップ位置情報とかかる電圧情報が格納される。
それ以外は不良品とされる。前記同様にフラッシュヒュ
ーズを用いて上記３．０Ｖで動作することの識別記録が
必要に応じて行われる。

【００８６】上記ステップ（１１）のチップ位置情報と
電圧情報を用いて、ウェハから各チップが分割されると
きそれぞれの性能に対応して分類される。この分類にお
いて、前記のようなフラッシュヒューズに電圧情報が格
納されてないものは、チップ自体に識別可能なマーキン
グを行うようにするもの、あるいはそれの収納が分類さ
れる。

【００８７】前記実施例においては、例えば上記１．８
Ｖで動作するものとされた半導体チップについて、２．
５Ｖや３．０Ｖでの動作試験を行うことなく、２．５Ｖ
や３．０Ｖでの動作が可能なものとして扱われる。同様
に、上記２．５Ｖで動作するものとされた半導体チップ
について、３．０Ｖでの動作試験を行うことなく３．０
Ｖでの動作が可能なものとして扱われる。このため、
１．８Ｖで動作するものとされた半導体チップを２．５
Ｖや３．０Ｖでの動作させたときに不良となる可能性を
持つが、その確率は小さいと考えられるので逐一各電圧
での動作を行うことよりもそれを省略してテスト時間の
短縮化を図った方が全体としての製造のコストの低減が
可能になる。

【００８８】ＭＯＳＦＥＴ等で形成された半導体集積回
路装置は、例えば１．８Ｖのように低い電圧で回路動作
を実現するように設計したものについては、それよも高
い電圧２．５Ｖや３．０Ｖでは大半のものは正常に動作
するものとしてもよい。このことは、素子のプロセスバ
ラツキにより、１．８Ｖで動作不良となった回路が、そ
れよりも高い電圧のもとで動作可能となる可能性を持っ
ていることを意味する。このようなＭＯＳＦＥＴ等で構
成された半導体集積回路の特徴を活用して、前記のよう
な動作試験を行うことにより、半導体チップの製品歩留
りを高くすることができる。

【００８９】つまり、複数通りの電圧で動作を可能とす
ることを前提として半導体チップを形成しておいて、ボ
ンディングオプション等によって複数のうちの特定の電
圧に向けて使用するようにしただけでは、その電圧に対
応した試験が行われて、良品／不良品の判定が成される
だけなので、半導体チップの製造歩留りについては格別
の改善は生じない。これに対して、複数通りの電圧で動
作を可能とすることを前提として半導体チップを形成す
るとともに、それに対応したテストを実施して、前記の
ような分類や半導体チップの取り扱いを行うようにする
ことによって、全体としての半導体チップの製品歩留り
を高くすることができる。

【００９０】図２８には、この発明に係る半導体集積回
路装置の製造方法に関連した組み立て工程（後工程）の
一実施例のフローチャート図が示されている。前記前工
程でのチップ位置情報及び電圧情報を用いて、ステップ
（１）の１．８Ｖ品の組み立て工程では、上記１．８Ｖ
での動作が確認された半導体チップを用いてボンディン
グ工程、封止工程等の組み立てが実施される。そして、
ステップ（２）では、上記組み立てられた半導体集積回
路装置がＩＣハンドラ等のテスト装置によって選別テス
トが実施される。ステップ（３）では、上記選別テスト
により動作が確認されたものが良品として出荷（１１）
され、不良とされたものは不良品（９）とされる。

【００９１】ステップ（４）において、２．５Ｖ品の組
み立てでは、前記２．５Ｖでの良品とされたチップの他
に、１．８Ｖで良品とされたものも用いられる。３．０
品の組み立てでは、前記３．０での良品とされたチップ
の他に、前記１．８Ｖ又は２．５Ｖで良品とされたもの
も用いられる。つまり、ボンディングによって２．５Ｖ
／３．０Ｖ品に設定し、ステップ（５）でのフラッシュ
ヒューズへの書き込みにより２．５Ｖ品又は３．０Ｖ品
に設定して組み立て、ステップ（６）では、上記組み立
てれた半導体集積回路装置をＩＣハンドラ等のテスト装
置によって選別テストが実施される。ステップ（７）で
は、上記選別テストにより動作が確認されたものが良品
として出荷（１１）され、不良とされたものは不良品
（１０）とされる。

【００９２】この実施例では、前記図２７に示したプロ
ーブ検査で１．８Ｖ動作品、２．５Ｖ動作品、３．０Ｖ
動作品のように分類しておいて、前記１．８Ｖ動作品と
２．５Ｖ動作品のチップを用い、ボンディングにより
２．５Ｖ／３．０Ｖに設定しておいて、市場状況を見て
２．５Ｖ品とするか３．０Ｖ品とするかフラッシュヒュ
ーズに書き込み選別して出荷する。これにより２．５Ｖ
品、３．０Ｖ品の需要の変動にスムースに対応できる。
なお、３．０Ｖ動作品は３．０Ｖ品専用に用いられるこ
とはいうまでもない。

【００９３】図２９には、この発明に係る半導体集積回
路装置の製造方法に関連したウェハ工程及び組み立て工
程の他の一実施例のフローチャート図が示されている。
ウェハ上にフラッシュメモリを構成する前記実施例のよ
うな半導体チップが形成された時点で、以下の（１）〜
（１２）ようなプローブ検査が実施される。

【００９４】ステップ（１）においては、ウェハ製造工
程であり、ウェハ上に前記のようなフラッシュメモリが
形成される。ステップ（２）では、ボンディングＢＯＰ
により電源電圧Ｖcc＝１．８Ｖに対応した電圧設定が実
施される。ステップ（３）では、上記Ｖcc＝１．８Ｖに
より、メモリテストが実施される。ステップ（４）で
は、正しくメモリ動作が行われるか否かの判定が行われ
る。

【００９５】上記良品とされた半導体チップは、ステッ
プ（５）にてボンディングＢＯＰにより電源電圧Ｖcc＝
２．５Ｖ／３．０Ｖに対応した電圧設定が実施される。
ステップ（６）では、フラッシュヒューズに書き込みを
行ない、上記Ｖcc＝２．５Ｖでの電圧設定が行われる。
これにより、ステップ（７）では、２．５Ｖでのメモリ
テストが実施される。ステップ（８）では、正しくメモ
リ動作が行われるか否かの判定が行われる。

【００９６】上記良品とされたメモリチップは、ステッ
プ（９）により、フラッシュヒューズに書き込みを行な
い、上記Ｖcc＝３．０Ｖでの電圧設定が行われる。これ
により、ステップ（１０）では、３．０Ｖでのメモリテ
ストが実施される。ステップ（１１）では、正しくメモ
リ動作が行われるか否かの判定が行われ、良品とされた
半導体チップはステップ（１２）にて、チップ位置情報
とかかる電圧情報が格納される。以上は、上記３種類の
電圧で完全に動作が確認されたメモリチップが選別され
る。

【００９７】なお、同図では省略するが、製品歩留りを
高くするために、前記ステップ（４）で不良とされたチ
ップ、あるいはステップ（８）で不良とされたチップを
図２７の場合と同様に更に高い電圧に設定して同様なテ
ストと選別とが行われて、チップ位置情報とかかる電圧
情報が格納される。

【００９８】前記のように複数電圧での完全良品とされ
たチップについては、組み立て工程においては次のよう
に扱われる。ステップ（１４）の組み立て工程において
電圧設定を行うボンディングパッドＢＯＰに固定電圧を
与えるのではなく、外部端子に接続させる。これによ
り、ステップ（１５）では、上記外部端子への電圧供給
と、フラッシュヒューズへの書き込みとを合わせて１．
８Ｖ、２．５Ｖ及び３．０Ｖの３通りの動作電圧に設定
し、ステップ（１６）にてそれぞれの電圧での動作を確
認して、いずれの電圧での動作が確認されたものを良品
として出荷する。この構成は、上記３通りの電源電圧で
の動作が可能なオールマイティやフラシュメモリとして
ユーザーにおいて上記３つのうちの任意の電圧設定が可
能になるものである。

【００９９】つまり、前記のようにプローブ検査で１．
８Ｖ品、２．５Ｖ品、３．０Ｖ品全てで良品となるチッ
プを選別する。組み立て工程でもボンディングオプショ
ンにしていたＢＯＰパツドをパッケージのＮＣピンに接
続しておき、それぞれの電圧での選別を行なうようにす
る。そして、フラッシュヒューズの書き換え方法をユー
ザに公開する事によりユ−ザで１．８Ｖ、２．５Ｖ品、
３．０Ｖ品の切り替えを行う事が出きるようになる。

【０１００】上記ステップ（１６）において不良品とさ
れたものうち、２．５Ｖあるいは３．０Ｖでの動作が可
能なものは、上記ＢＯＰ端子に与えられる電圧、フラッ
シュヒューズに書き込まれるデータを２．５Ｖ用又は
３．０Ｖ用に指定することが必要であることを表示して
出荷するものとしてもよい。また、３．０Ｖのみでの動
作が可能なものは、上記ＢＯＰ端子に与えられる電圧、
フラッシュヒューズに書き込まれるデータを３．０Ｖ用
に指定することが必要であることを表示して出荷するも
のとしてもよい。

【０１０１】図３０には、この発明に用いられるフラッ
シュヒューズの書き換え方法を説明するための一実施例
のフローチャート図が示されている。フラッシュヒュー
ズは、本来的にはトリミング情報や救済情報を書き込む
ために設けられるものであるので、これらの情報を破壊
する事無く、前記のような電圧品種設定用の情報ビット
あるいは検査結果の情報ビットを書き込みや書き換えを
行う必要がある。

【０１０２】ステップ（１）の書き込み又は書き換えス
タートでは、フラッシュメモリを適当な制御装置に接続
し、ステップ（２）にてフラッシュヒューズの情報を読
み出し、ステップ（３）にて外部記憶装置に格納する。
ステップ（４）では上記外部記憶装置において格納され
たデータのうち、電圧品種設定ビットの部分を書き換え
る。検査結果の情報ビットは、かかる情報ビットのみに
検査結果を書き込む。ステップ（５）において、フラッ
シュヒューズを一括消去する。そして、ステップ（６）
において、上記外部記憶装置の内容をフラッシュヒュー
ズに書き込む。これによりフラッシュヒューズの電圧品
種設定ビット（あるいは検査結果の情報ビット）のみ書
き換えることが出来る。

【０１０３】図３１には、この発明に用いられるフラッ
シュヒューズの書き換え方法を説明するための他の一実
施例のフローチャート図が示されている。この実施例で
は、外部記憶装置ではなく、フラッシュメモリに搭載さ
れた前記ライトバッファを利用してフラッシュヒュ一ズ
の書き換えが行われる。

【０１０４】ステップ（１）では、ＩＣテスター等の制
御装置によって、フラッシュヒューズの書き換え動作が
開始され、ステップ（２）ではフラッシュヒューズの情
報がライトバッファに読み出される（Flash Fuse to Wr
ite Buffer) 。ステップ（３）では、上記制御装置によ
り上記ライトバッファに対し、電圧品種設定ビットの書
き込みを行う（Single Bit Data Load to Write Buffe
r）。ステップ（４）では、書き換えフラッシュヒュー
ズを一括消去し、ステップ（５）では、ライトバッファ
の情報をフラッシュヒューズに書き込む（Write Buffer
to Flash)。これにより、外部記憶装置を使用する事無
く電圧品種設定ができる。

【０１０５】図３２には、この発明が適用されるＳＲＡ
Ｍとフラツシュメモリを積層したパッケージの構成図が
示されている。図３２（Ａ）は、平面図が示され、図３
２（Ｂ）は断面図が示されている。このような積層構造
の半導体集積回路装置においても、ＳＲＡＭの動作電源
電圧に合わせてフラッシュメモリの動作電圧を選択する
ことができ、フラッシュメモリを積層するＳＲＡＭの選
択範囲を広げる事ができる。つまり、前記のような全電
圧での完全良品のチップは、それが組み合わされるＳＲ
ＡＭの動作電源電圧に合わせてフラッシュメモリの動作
電圧が設定できるから、組み立て時の半導体チップの組
み合わせに格別な配慮を行うことがなく、組み立て工程
での半導体チップの管理が容易になる。

【０１０６】前記２．５Ｖや３．０Ｖでのしか動作しな
い半導体チップにおいても、そのフラッシュヒューズに
記録された検査結果の情報を読み出すことにより、それ
ぞれに適合してＳＲＡＭチップやＣＰＵチップ等のよう
な他の半導体チップと組み合わせることができる。複数
の半導体チップを１つの半導体集積回路装置として組み
立ては、前記のような積層構造の他に１つの平面上に並
べて配置する構成としてもよい。

【０１０７】以上のように本願発明においては、異なる
２つ以上の電源電圧動作を同一チップで実現する。ボン
ディングパッドやヒュ一ズの組み合わせによりチップ内
部で電源電圧による品種切り替え信号を生成し、電源電
圧により変更が必要な回路の定数や回路そのものを切り
替え安定に動作させる。フラッシュメモリ等の半導体集
積回路装置では、その用途により電源電圧が異なる。本
発明によれば同一チップでボンディングパッドやヒュー
ズにより異なる電源電圧で動作するチップに切り替える
ことが出来るので後工程で変更が可能であり、電源電圧
による需要の変化にスムースに対応できる。

【０１０８】本願発明においては、前記のような構成に
よって、半導体チップ自体に従来の半導体チップにはな
い一定の付加価値を持たせることができる。つまり、低
い電圧では動作しないものをそれよりも高い電圧での動
作を条件にして良品として扱うことや、低い電圧で動作
する半導体チップをそれよりも高い電圧での動作に用い
ることの特徴によって、用途を特定しないで半導体チッ
プを製造することができる。それ故、半導体集積回路装
置の組み立て工程にて、需要に対応した電圧品種展開が
可能であり、効率的な半導体集積回路装置の製造が可能
となる。

【０１０９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 第１電圧及びそれより大きな第２電圧で動作可
能とされる共通回路ブロックに対して、上記第１電圧に
対応した回路設計がなされて上記共通回路ブロックと共
同で動作する第１回路ブロック及び上記第２電圧に対応
した回路設計がなされて上記共通回路ブロックと共同で
動作する第２回路ブロック及び上記第１回路ブロック又
は第２回路ブロックのいずれかを動作状態にする電圧品
種設定回路を設け、上記第１電圧で動作可能であること
の第１識別記録又は上記第２電圧のみで動作可能である
ことの第２識別記録を半導体チップに持たせることによ
り、半導体チップとしての製造歩留りが高くなるとも
に、需要に応じて柔軟で効率的な半導体集積回路装置の
製造が可能とする特有の付加価値を持たせることがきる
という効果が得られる。

【０１１０】（２） 上記に加えて、上記共通回路ブロ
ックは、上記第２電圧よりも更に大きな第３電圧で動作
可能とし、上記第３電圧に対応した回路設計がなされて
上記共通回路ブロックと共同で動作する第３回路ブロッ
クを更に設け、上記電圧品種設定回路は、上記第１回路
ブロック、第２回路ブロック又は第３回路ブロックのい
ずれか１つを動作状態とし、第１識別記録は、上記第１
電圧で動作可能であることに対応し、上記第２識別記録
は上記第２電圧で動作可能であることに対応し、上記第
３電圧のみで動作可能であることの第３識別記録を更に
設けることにより、半導体チップとしての製造歩留りを
いっそう高くでき、多様な需要に応じた柔軟で効率的な
対応ができるという効果が得られる。

【０１１１】（３） 上記に加えて、上記第１ないし第
３識別記録のそれぞれを、電気的に書き込みが可能な不
揮発性記憶手段に記憶させることにより、半導体チップ
の管理を容易にできるという効果が得られる。

【０１１２】（４） 上記に加えて、上記第１識別記録
は、上記第２電圧及び第３電圧での動作も可能であるこ
とを包含し、上記第２識別記録は、上記第３電圧での動
作も可能であることを包含するようにすることにより、
多様な需要に応じた柔軟で効率的な対応ができるという
効果が得られる。

【０１１３】（５） 上記に加えて、上記電圧品種設定
回路は、ボンディング工程で接地電位又は電源電圧が与
えられるボンディングパッドと、電気的に書き込みが可
能な記憶手段との組み合わせにより上記第１回路ブロッ
ク、第２回路ブロック又は第３回路ブロックのいずれか
を選択することにより、集積度の向上と電圧設定の柔軟
性を持たせることができるという効果が得られる。

【０１１４】（６） 第１電圧及びそれより大きな第２
電圧で動作可能とされる共通回路ブロックに対して、上
記第１電圧に対応した回路設計がなされて上記共通回路
ブロックと共同で動作する第１回路ブロック及び上記第
２電圧に対応した回路設計がなされて上記共通回路ブロ
ックと共同で動作する第２回路ブロック及び上記第１回
路ブロック又は第２回路ブロックのいずれかを動作状態
にする電圧品種設定回路を半導体チップに設け、上記半
導体チップが上記第１電圧で動作可能であるときは、上
記電圧品種設定回路により上記第１回路ブロック又は第
２回路ブロックのいずれかを選択し、上記第２電圧のみ
で動作可能であるときは、上記電圧品種設定回路により
上記第２回路ブロックを選択するようにすることによ
り、量産性の向上及び製品歩留りの改善を図りつつ製品
管理が容易な半導体集積回路装置を得ることができると
いう効果が得られる。

【０１１５】（７） 上記に加えて、上記共通回路ブロ
ックは、上記第２電圧よりも更に大きな第３電圧で動作
可能とし、上記第３電圧に対応した回路設計がなされて
上記共通回路ブロックと共同で動作する第３回路ブロッ
クを更に設け、上記電圧品種設定回路は、上記第１回路
ブロック、第２回路ブロック又は第３回路ブロックのい
ずれか１つを動作状態とし、上記半導体チップが上記第
１電圧で動作可能であるときは、上記電圧品種設定回路
により上記第１回路ブロック、第２回路ブロック又は第
３回路ブロックのいずれか１つ選択し、上記半導体チッ
プが上記第２電圧で動作可能であるときは、上記電圧品
種設定回路により上記第２回路ブロック又は第３回路ブ
ロックのいずれかを選択し、上記半導体チップが上記第
３電圧でのみ動作可能であるときは、上記電圧品種設定
回路により上記第３回路ブロックを選択することによ
り、いっそうの量産性の向上及び歩留りの改善や製品管
理が容易な半導体集積回路装置を得ることができるとい
う効果が得られる。

【０１１６】（８） 上記に加えて、上記電圧品種設定
回路は、ボンディング工程で接地電位又は電源電圧が与
えられるボンディングパッドと、電気的に書き込みが可
能な記憶手段との組み合わせにより上記第１回路ブロッ
ク、第２回路ブロック又は第３回路ブロックのいずれか
を選択することにより、集積度の向上と電圧設定の柔軟
性を持たせることができるという効果が得られる。

【０１１７】（９） 上記に加えて、上記第１ないし第
３回路ブロックのそれぞれは、フラッシュメモリを構成
する回路ブロックのうち、不揮発性メモリ素子の記憶情
報を読み出すセンスアンプ、書き込み及び消去動作のた
めの電圧を形成するチャージポンプ回路、発振回路、電
源投入検出回路、電圧低下検出回路及び読み出しデータ
を出力する出力バッファを含むようにすることにより、
量産性の向上及び歩留りの改善や製品管理が容易なフラ
ッシュメモリを得るこができるという効果が得られる。

【０１１８】（１０） 上記に加えて、上記チャージポ
ンプ回路は、上記第１電圧に対応された複数段のチャー
ジポンプ回路を用い、上記第２電圧と第３電圧とのそれ
ぞれに対応した電圧品種設定回路からの選択信号により
出力段を基準にしたチャージポンプ回路の段数を切り替
えることにより、回路の簡素化を図ることができるとい
う効果が得られる。

【０１１９】（１１） 上記に加えて、ボンディングパ
ッドを第１電圧と第２電圧及び第３電圧の識別に用い、
上記電気的に書き込みが可能な記憶手段を上記第２電圧
と第３電圧の識別に用いるようにすることにより、電源
投入時の動作の安定化を図りつつ柔軟な電圧設定が可能
になるという効果が得られる。

【０１２０】（１２） 上記に加えて、上記ボンディン
グパッドを外部端子に接続させることにより、ユーザー
において電圧品種設定が可能になり、使い勝手のよい半
導体集積回路装置を得ることができるという効果が得ら
れる。

【０１２１】（１３） 上記に加えて、上記第１電圧は
１．８Ｖであり、上記第２電圧は２．５Ｖであり、上記
第３電圧は３．０Ｖとすることにより、ＣＭＯＳ集積回
路で構成された種々のシステムへの適合が可能になると
いう効果か得られる。

【０１２２】（１４） 第１電圧及びそれより大きな第
２電圧で動作可能とされる共通回路ブロックに対して、
上記第１電圧に対応した回路設計がなされて上記共通回
路ブロックと共同で動作する第１回路ブロック及び上記
第２電圧に対応した回路設計がなされて上記共通回路ブ
ロックと共同で動作する第２回路ブロック及び上記第１
回路ブロック又は第２回路ブロックのいずれかを動作状
態にする電圧品種設定回路を備えた半導体チップをウェ
ハ上に形成し、プロービングテスト工程で上記各半導体
チップが上記第１電圧又は第２電圧で動作可能であるか
否かの試験を行い、上記試験結果と製品需要に対応させ
て上記第１電圧で動作可能とされるチップに対して上記
電圧品種設定回路に対して第１電圧の設定を組み立て工
程で行ない、上記第１電圧で動作可能とされるチップ及
び第２電圧のみでの動作が可能とされるチップに対して
上記電圧品種設定回路に対して第２電圧の設定を組み立
て工程を行うことにより量産性の向上、製品歩留りの改
善、市場の需要に対応した合理的な管理が可能になると
いう効果が得られる。

【０１２３】（１５） 上記に加えて、上記共通回路ブ
ロックを上記第２電圧よりも更に大きな第３電圧で動作
可能とし、上記第３電圧に対応した回路設計がなされて
上記共通回路ブロックと共同で動作する第３回路ブロッ
クを更に設け、上記電圧品種設定回路により上記第１回
路ブロック、第２回路ブロック又は第３回路ブロックの
いずれか１つを動作状態にし、上記プロービングテスト
工程では、各半導体チップが上記第３電圧で動作可能で
あるか否かの試験も行うようにし、上記第１組み立て工
程では、上記第１電圧で動作可能とされる半導体チップ
を上記電圧品種設定回路により上記第１電圧に設定し、
上記第２組み立て工程では、上記第１電圧、第２電圧で
の動作が可能とされる半導体チップを上記電圧品種設定
回路により上記第２電圧に設定し、上記第１電圧、第２
電圧での動作が可能とされる半導体チップ及び第３電圧
でのみ動作可能である半導体チップを上記電圧品種設定
回路に対して第３電圧の設定を含む第３組み立て工程を
更に設けることにより、いっそうの量産性の向上、製品
歩留りの改善、市場の需要に対応した合理的な管理が可
能になるという効果が得られる。

【０１２４】（１６） 上記に加えて、上記プロービン
グテスト工程において、各半導体チップが上記第１電圧
ないし第３電圧のそれぞれでの動作が可能であるか否か
の試験を行い、いずれの電圧での試験でも不良となった
半導体チップが不良チップとすることにより、歩留りの
向上を図ることができるという効果が得られる。

【０１２５】（１７） 上記に加えて、上記第１ないし
第３組み立て工程において、電圧品種設定がボンディン
グ工程での電圧品種設定用ボンディングパッドに対する
接地電位又は電源電圧の供給により行うようにすること
により、組み立て時での最終製品が設定できるので需要
に対応した柔軟な半導体集積回路装置の製造が可能にな
るという効果が得られる。

【０１２６】（１８） 上記に加えて、上記第１ないし
第３組み立て工程において、半導体集積回路装置のパッ
ケージに電圧品種設定に対応したマーキングを行うこと
により、量産性の向上、製品歩留りの改善、市場の需要
に対応した合理的な半導体集積回路装置の製造が可能に
なるという効果が得られる。

【０１２７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、前記
のように電圧品種設定は、全てボンディングにより設定
するもの、あるいは他のヒューズ手段を用いるもの等種
々の実施形態を採ることができる。動作可能な電圧は前
記の他複数であればよい。メモリセルは前記のような一
括消去型不揮発性メモリの他、ＭＮＯＳトランジスタ等
のように他の方法により電気的に消去されるもの、ある
いは紫外線照射により消去させる種々の不揮発性メモ
リ、マスクＲＯＭ、あるいはスタティック型ＲＡＭ、ダ
イナミック型ＲＡＭにも同様に適用できる。また、メモ
リの他に、マイクロプロセッサ等のような信号処理回路
にも同様に適用できる。

【０１２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１電圧及びそれより大き
な第２電圧で動作可能とされる共通回路ブロックに対し
て、上記第１電圧に対応した回路設計がなされて上記共
通回路ブロックと共同で動作する第１回路ブロック及び
上記第２電圧に対応した回路設計がなされて上記共通回
路ブロックと共同で動作する第２回路ブロック及び上記
第１回路ブロック又は第２回路ブロックのいずれかを動
作状態にする電圧品種設定回路を設け、上記第１電圧で
動作可能であることの第１識別記録又は上記第２電圧の
みで動作可能であることの第２識別記録を半導体チップ
に持たせることにより、半導体チップとしての製造歩留
りが高くなるともに、需要に応じて柔軟で効率的な半導
体集積回路装置の製造が可能とする特有の付加価値を持
たせることがきる。

【０１２９】第１電圧及びそれより大きな第２電圧で動
作可能とされる共通回路ブロックに対して、上記第１電
圧に対応した回路設計がなされて上記共通回路ブロック
と共同で動作する第１回路ブロック及び上記第２電圧に
対応した回路設計がなされて上記共通回路ブロックと共
同で動作する第２回路ブロック及び上記第１回路ブロッ
ク又は第２回路ブロックのいずれかを動作状態にする電
圧品種設定回路を半導体チップに設け、上記半導体チッ
プが上記第１電圧で動作可能であるときは、上記電圧品
種設定回路により上記第１回路ブロック又は第２回路ブ
ロックのいずれかを選択し、上記第２電圧のみで動作可
能であるときは、上記電圧品種設定回路により上記第２
回路ブロックを選択するようにすることにより、量産性
の向上及び製品歩留りの改善を図りつつ製品管理が容易
な半導体集積回路装置を得ることができる。

【０１３０】第１電圧及びそれより大きな第２電圧で動
作可能とされる共通回路ブロックに対して、上記第１電
圧に対応した回路設計がなされて上記共通回路ブロック
と共同で動作する第１回路ブロック及び上記第２電圧に
対応した回路設計がなされて上記共通回路ブロックと共
同で動作する第２回路ブロック及び上記第１回路ブロッ
ク又は第２回路ブロックのいずれかを動作状態にする電
圧品種設定回路を備えた半導体チップをウェハ上に形成
し、プロービングテスト工程で上記各半導体チップが上
記第１電圧又は第２電圧で動作可能であるか否かの試験
を行い、上記試験結果と製品需要に対応させて上記第１
電圧で動作可能とされるチップに対して上記電圧品種設
定回路に対して第１電圧の設定を組み立て工程で行な
い、上記第１電圧で動作可能とされるチップ及び第２電
圧のみでの動作が可能とされるチップに対して上記電圧
品種設定回路に対して第２電圧の設定を組み立て工程を
行うことにより量産性の向上、製品歩留りの改善、市場
の需要に対応した合理的な管理が可能になる。

【図面の簡単な説明】

【図１】この発明に係る不揮発性メモリの一実施例を示
す全体ブロック図である。

【図２】この発明に係る半導体集積回路装置に用いられ
る電圧品種制御回路の一実施例を示す構成図である。

【図３】上記図２の電圧品種制御回路の一実施例を示す
回路図である。

【図４】この発明に係る半導体集積回路装置に用いられ
る電源回路の一実施例を示すブロック図である。

【図５】図４のチャージポンプ回路の一実施例を示す回
路図である。

【図６】図５のポンプ回路の一実施例を示す回路図であ
る。

【図７】この発明に係る半導体集積回路装置に用いられ
る発振回路の一実施例を示すブロック図である。

【図８】図７の発振回路の一実施例を示す回路図であ
る。

【図９】図７の発振回路の他の一実施例を示す回路図で
ある。

【図１０】図９の発振回路の一実施例を示す回路図であ
る。

【図１１】この発明に係る半導体集積回路装置に用いら
れるリセット回路の一実施例を示すブロック図である。

【図１２】図１１のパワーオンリセット回路及び低電圧
検出回路の動作を説明するための電圧特性図である。

【図１３】図１１のセレクタの一実施例を示す回路図で
ある。

【図１４】図１１の制御回路の一実施例を示す回路図で
ある。

【図１５】図１１のパワーオンリセット回路の一実施例
を示す回路図である。

【図１６】図１１のパワーオンリセット回路の一実施例
を示す回路図である。

【図１７】図１１の低電圧検出回路の一実施例を示す回
路図である。

【図１８】図１１の低電圧検出回路の一実施例を示す回
路図である。

【図１９】図１１の低電圧検出回路の他の一実施例を示
す回路図である。

【図２０】図１のフラッシュヒューズ回路の一実施例を
示す回路図である。

【図２１】図２０のフラッシュヒューズ回路の動作を説
明するための動作波形図である。

【図２２】図１のセンスアンプの一実施例を示す回路図
である。

【図２３】図２２のセンスアンプの動作の一例を説明す
るための波形図である。

【図２４】図１のセンスアンプの他の一実施例を示す回
路図である。

【図２５】図２４のセンスアンプの動作の一例を説明す
るための波形図である。

【図２６】図１の出力バッファの一実施例を示す回路図
である。

【図２７】この発明に係る半導体集積回路装置の製造方
法に関連した半導体チップのテスト（前工程）の一実施
例を示すフローチャート図である。

【図２８】この発明に係る半導体集積回路装置の製造方
法に関連した組み立て工程（後工程）の一実施例を示す
フローチャート図である。

【図２９】この発明に係る半導体集積回路装置の製造方
法に関連したウェハ工程及び組み立て工程の他の一実施
例を示すフローチャート図である。

【図３０】この発明に用いられるフラッシュヒューズの
書き換え方法を説明するための一実施例を示すフローチ
ャート図である。

【図３１】この発明に用いられるフラッシュヒューズの
書き換え方法を説明するための他の一実施例を示すフロ
ーチャート図である。

【図３２】この発明が適用されるＳＲＡＭとフラツシュ
メモリを積層したパッケージの構成図である。

【符号の説明】

Ｒ１〜Ｒ６…抵抗、ＰＯＲ１８，ＰＯＲ２５３０…パワ
ーオンリセット回路、ＬｏｗＶｃｃ１８，ＬｏｗＶｃｃ
２５３０…低電圧検出回路、ＭＮ１〜ＭＮ１０…Ｎチャ
ンネル型ＭＯＳＦＥＴ、ＭＰ１〜ＭＰ８…Ｐチャンネル
型ＭＯＳＦＥＴ、ＩＮＶ１〜ＩＮＶ６…インバータ回
路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６７３ Ｇ０１Ｒ 31/28 Ｖ Ｂ (72)発明者 川尻 良樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 和田 正志 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 菅原 美紀夫 秋田県南秋田郡天王町天王字長沼64 アキ タ電子株式会社内 (72)発明者 園山 浩史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G132 AA08 AD01 AK07 5B003 AA05 AB05 AC00 AC01 AD02 AD05 AD09 AE04 5B025 AA03 AB01 AC01 AD00 AD06 AD09 AD10 AD16 AE03 AE09 5L106 AA10 DD00 DD25 EE03 EE08 GG01 GG07

Claims (18)

【特許請求の範囲】
1. 【請求項１】 第１電圧及びそれより大きな第２電圧で
   動作可能とされる共通回路ブロックと、 上記第１電圧に対応した回路設計がなされて上記共通回
   路ブロックと共同で動作する第１回路ブロックと、 上記第２電圧に対応した回路設計がなされて上記共通回
   路ブロックと共同で動作する第２回路ブロックと、 上記第１回路ブロック又は第２回路ブロックのいずれか
   を動作状態にする電圧品種設定回路とを備えてなり、 上記第１電圧で動作可能であることの第１識別記録又は
   上記第２電圧のみで動作可能であることの第２識別記録
   とを備えて成ることを特徴とする半導体チップ。
2. 【請求項２】 請求項１において、 上記共通回路ブロックは、上記第２電圧よりも更に大き
   な第３電圧で動作可能とされ、 上記第３電圧に対応した回路設計がなされて上記共通回
   路ブロックと共同で動作する第３回路ブロックを更に備
   え、 上記電圧品種設定回路は、上記第１回路ブロック、第２
   回路ブロック又は第３回路ブロックのいずれか１つを動
   作状態にするものであり、 上記第１識別記録は、上記第１電圧で動作可能であるこ
   とに対応し、上記第２識別記録は上記第２電圧で動作可
   能であることに対応し、上記第３電圧のみで動作可能で
   あることの第３識別記録を更に備えて成ることを特徴と
   する半導体チップ。
3. 【請求項３】 請求項２において、 上記第１ないし第３識別記録のそれぞれは、電気的に書
   き込みが可能な不揮発性記憶手段に記憶されるものであ
   ることを特徴とする半導体チップ。
4. 【請求項４】 請求項２において、 上記第１識別記録は、上記第２電圧及び第３電圧での動
   作も可能であることを包含し、 上記第２識別記録は、上記第３電圧での動作も可能であ
   ることを包含するものであることを特徴とする半導体チ
   ップ。
5. 【請求項５】 請求項２ないし４のいずれかにおいて、 上記電圧品種設定回路は、ボンディング工程で接地電位
   又は電源電圧が与えられるボンディングパッドと、電気
   的に書き込みが可能な記憶手段との組み合わせにより上
   記第１回路ブロック、第２回路ブロック又は第３回路ブ
   ロックのいずれかを選択するものであることを特徴とす
   る半導体チップ。
6. 【請求項６】 第１電圧及びそれより大きな第２電圧で
   動作可能とされる共通回路ブロックと、 上記第１電圧に対応した回路設計がなされて上記共通回
   路ブロックと共同で動作する第１回路ブロックと、 上記第２電圧に対応した回路設計がなされて上記共通回
   路ブロックと共同で動作する第２回路ブロックと、 上記第１回路ブロック又は第２回路ブロックのいずれか
   を動作状態にする電圧品種設定回路とを備えてなる半導
   体チップを用い、 上記半導体チップが上記第１電圧で動作可能であるとき
   は、上記電圧品種設定回路により上記第１回路ブロック
   又は第２回路ブロックのいずれかを選択し、 上記半導体チップが上記第２電圧のみで動作可能である
   ときは、上記電圧品種設定回路により上記第２回路ブロ
   ックを選択してなることを特徴とする半導体集積回路装
   置。
7. 【請求項７】 請求項６において、 上記共通回路ブロックは、上記第２電圧よりも更に大き
   な第３電圧で動作可能とされ、 上記第３電圧に対応した回路設計がなされて上記共通回
   路ブロックと共同で動作する第３回路ブロックを更に備
   え、 上記電圧品種設定回路は、上記第１回路ブロック、第２
   回路ブロック又は第３回路ブロックのいずれか１つを動
   作状態にするものであり、 上記半導体チップが上記第１電圧で動作可能であるとき
   は、上記電圧品種設定回路により上記第１回路ブロッ
   ク、第２回路ブロック又は第３回路ブロックのいずれか
   １つ選択し、 上記半導体チップが上記第２電圧で動作可能であるとき
   は、上記電圧品種設定回路により上記第２回路ブロック
   又は第３回路ブロックのいずれかを選択し、 上記半導体チップが上記第３電圧でのみ動作可能である
   ときは、上記電圧品種設定回路により上記第３回路ブロ
   ックを選択してなることを特徴とする半導体集積回路装
   置。
8. 【請求項８】 請求項７において、 上記電圧品種設定回路は、ボンディング工程で接地電位
   又は電源電圧が与えられるボンディングパッドと、電気
   的に書き込みが可能な記憶手段との組み合わせにより上
   記第１回路ブロック、第２回路ブロック又は第３回路ブ
   ロックのいずれかを選択するものであることを特徴とす
   る半導体集積回路装置。
9. 【請求項９】 請求項７又は８において、 上記第１ないし第３回路ブロックのそれぞれは、フラッ
   シュメモリを構成する回路ブロックのうち、不揮発性メ
   モリ素子の記憶情報を読み出すセンスアンプ、書き込み
   及び消去動作のための電圧を形成するチャージポンプ回
   路、発振回路、電源投入検出回路、電圧低下検出回路及
   び読み出しデータを出力する出力バッファを含むことを
   特徴とする半導体集積回路装置。
10. 【請求項１０】 請求項９において、 上記チャージポンプ回路は、上記第１電圧に対応された
    複数段のチャージポンプ回路を用い、上記第２電圧と第
    ３電圧とのそれぞれに対応した電圧品種設定回路からの
    選択信号により出力段を基準にしたチャージポンプ回路
    の段数が切り替えられてなることを特徴とする半導体集
    積回路装置。
11. 【請求項１１】 請求項９において、 ボンディングパッドは、第１電圧と第２電圧及び第３電
    圧との識別するものであり、上記電気的に書き込みが可
    能な記憶手段は、上記第２電圧と第３電圧の識別に用い
    られるものであることを特徴とする半導体集積回路装
    置。
12. 【請求項１２】 請求項１１において、 上記ボンディングパッドは、外部端子に接続されてなる
    ことを特徴とする半導体集積回路装置。
13. 【請求項１３】 請求項９ないし１２のいずれかにおい
    て、 上記第１電圧は１．８Ｖであり、上記第２電圧は２．５
    Ｖであり、上記第３電圧は３．０Ｖであることを特徴と
    する半導体集積回路装置。
14. 【請求項１４】 第１電圧及びそれより大きな第２電圧
    で動作可能とされる共通回路ブロックと、 上記第１電圧に対応した回路設計がなされて上記共通回
    路ブロックと共同で動作する第１回路ブロックと、 上記第２電圧に対応した回路設計がなされて上記共通回
    路ブロックと共同で動作する第２回路ブロックと、 上記第１回路ブロック又は第２回路ブロックのいずれか
    を動作状態にする電圧品種設定回路とを備えてなる半導
    体チップをウェハ上に形成する前工程から、 上記ウェハ上に形成された各半導体チップを上記第１電
    圧又は第２電圧で動作可能であるか否かの試験を行うプ
    ロービング工程までを共通化し、 上記試験結果と製品需要に対応させて上記第１電圧で動
    作可能とされるチップに対して上記電圧品種設定回路に
    対して第１電圧の設定を含む第１組み立て工程を行な
    い、 上記試験結果と製品需要に対応させて上記第１電圧で動
    作可能とされるチップ及び第２電圧のみでの動作が可能
    とされるチップに対して上記電圧品種設定回路に対して
    第２電圧の設定を含む第２組み立て工程を行うことを特
    徴とする半導体集積回路装置の製造方法。
15. 【請求項１５】 請求項１４において、 上記共通回路ブロックは、上記第２電圧よりも更に大き
    な第３電圧で動作可能とされ、 上記第３電圧に対応した回路設計がなされて上記共通回
    路ブロックと共同で動作する第３回路ブロックが更に設
    けられ、 上記電圧品種設定回路は、上記第１回路ブロック、第２
    回路ブロック又は第３回路ブロックのいずれか１つを動
    作状態にするものであり、 上記プロービング工程では、各半導体チップが上記第３
    電圧で動作可能であるか否かの試験も行い、 上記第１組み立て工程では、上記第１電圧で動作可能と
    される半導体チップを上記電圧品種設定回路により上記
    第１電圧に設定し、 上記第２組み立て工程では、上記第１電圧、第２電圧で
    の動作が可能とされる半導体チップを上記電圧品種設定
    回路により上記第２電圧に設定し、 上記第１電圧、第２電圧での動作が可能とされる半導体
    チップ及び第３電圧でのみ動作可能である半導体チップ
    を上記電圧品種設定回路に対して第３電圧の設定を含む
    第３組み立て工程を更に設けてなることを特徴とする半
    導体集積回路装置の製造方法。
16. 【請求項１６】 請求項１５において、 上記プロービング工程では、各半導体チップが上記第１
    電圧ないし第３電圧のそれぞれでの動作が可能であるか
    否かの試験が行われるものであり、いずれの電圧での試
    験でも不良となった半導体チップが不良チップとされる
    ものであることを特徴とする半導体集積回路装置の製造
    方法。
17. 【請求項１７】 請求項１５又は１６において、 上記第１ないし第３組み立て工程において、電圧品種設
    定がボンディング工程での電圧品種設定用ボンディング
    パッドに対する接地電位又は電源電圧の供給により行わ
    れることを特徴とする半導体集積回路装置の製造方法。
18. 【請求項１８】 請求項１５ないし１７のいずれかにお
    いて、 上記第１ないし第３組み立て工程において、半導体集積
    回路装置のパッケージに電圧品種設定に対応したマーキ
    ングが行われることを特徴とする半導体集積回路装置の
    製造方法。