JPH06111591A

JPH06111591A - 半導体集積回路

Info

Publication number: JPH06111591A
Application number: JP26378592A
Authority: JP
Inventors: Hiroyuki Suwabe; 裕之諏訪部; Tadashi Maruyama; 正丸山; Toshiaki Kobayashi; 利明小林
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1992-10-01
Filing date: 1992-10-01
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】本発明は、集積回路の仕様や電気的特性及び信
頼性を何等損なうことなく、最小動作電圧の低下やリー
ドアクセスタイムが長くなることを防止することができ
る半導体集積回路を提供することが目的である。【構成】コントロールゲート及びフローティングゲート
を有する不揮発性メモリセルトランジスタＥ１１〜Ｅ１
４，Ｅ２１〜Ｅ２４，…，Ｅ４１〜Ｅ４４と、メモリセ
ルトランジスタのコントロールゲートに接続されたワー
ド線ＲＡ０〜ＲＡ３と、ワード線を選択するためのロー
デコーダ１８と、電源電圧ＶＣＣを昇圧する昇圧回路２
３と、昇圧回路の出力電圧が供給され、ローデコーダ１
８の出力をレベル変換してワード線に出力するレベルシ
フト回路１９とから構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、コントロールゲート
及びフローティングゲートを有する不揮発性トランジス
タが他の回路と共に同一半導体基板上に設けられた半導
体集積回路に関する。

【０００２】

【従来の技術】ＥＰＲＯＭ（イレーサブル・プログラマ
ブルＲＯＭ）においてメモリセルとして使用される不揮
発性トランジスタは、通常、図３の断面図に示すように
構成されている。すなわち、半導体基板５１の表面領域
にはソース領域５２及びドレイン領域５３が形成され、
その間にチャネル領域５４が形成されている。また、基
板５１上には絶縁膜５５が形成されており、この絶縁膜
５５内の上記チャネル領域５４上には、電気的に浮遊状
態にされたフローティンクゲート５６と、データの読み
出し、書き込み時に所定電圧が印加されるコントロール
ゲート５７とが形成されている。

【０００３】上記構成でなるメモリセルにおいて、デー
タの書き込みはフローティンクゲート５６に電子を注入
することにより行われ、データの消去はフローティンク
ゲート５６中の電子を放出させることにより行われる。

【０００４】ところで、図３に示すメモリセルでは、フ
ローティンクゲート５６とコントロールゲート５７との
間及びフローティンクゲート５６と基板５１との間に図
４の等価回路図に示すようなキャパシタンスＣ_GF、Ｃ_FS
が形成されている。いま、フローティンクゲート５６中
の電荷をＱ_F、コントロールゲート電圧をＶ_Gとすると、
フローティンクゲート電圧Ｖ_FGは次の数１で与えられ
る。

【０００５】

【数１】このとき、フローティンクゲート５６における閾値電圧
をＶth_Fとすると、コントロールゲート５７における閾
値電圧をＶthcellは次の数２で与えられる。

【０００６】

【数２】

【０００７】同一基板上に同一工程で形成されたメモリ
セル相互間では、Ｃ_GF、Ｃ_FS及びＶth_Fがそれぞれ一定
な値となるため、上記Ｖthcellの値はＱ_Fによって決定
される。消去状態にあるメモリセルではＱ_Fはほとんど
０になり、また、書き込み状態のメモリセルではフロー
ティンクゲートに電子が注入されることによって、Ｑ_F
は電子の注入量に応じた負の値となる。従って、書き込
み状態にあるメモリセルは、消去状態のメモリセルより
もＶthcellが上昇する。

【０００８】図５は、書き込み状態と消去状態における
上記メモリセルのコントロールゲート電圧Ｖ_Gとドレイ
ン電流Ｉ_Dとの関係を示す特性図である。メモリセルか
らのデータ読み出し時では、書き込み状態と消去状態の
メモリセルの閾値電圧Ｖｔｈｃｅｌｌの差（ΔＶｔｈ）
に基づくドレイン電流Ｉ_Dの差をセンスアンプで検出す
ることにより、データの“１”、“０”を読み出してい
る。

【０００９】図６は上記のようなメモリセルが多数設け
られた従来のＥＰＲＯＭ回路の一例を示している。図
中、Ｅ１１〜Ｅ１４、Ｅ２１〜Ｅ２４、…、Ｅ４１〜Ｅ
４４は、それぞれ前記図３に示すような断面構造を有す
る不揮発性メモリセルであり、各メモリセルのコントロ
ールゲートはワード線ＲＡ０〜ＲＡ３のいずれか１つ
に、各メモリセルのドレイン領域はビット線Ｂ０〜Ｂ３
のいずれか１つにそれぞれ接続され、各メモリセルのソ
ース領域はＧＮＤ電源に接続されている。上記ビット線
Ｂ０〜Ｂ３は、カラム選択用のトランジスタＣ０〜Ｃ３
のそれぞれを介してノードＮ１に共通に接続されてい
る。また、上記トランジスタＣ０〜Ｃ３のゲートはカラ
ム選択線ＣＡ０〜ＣＡ３のそれぞれに接続されている。

【００１０】上記ノードＮ１とデータ書き込み用の高電
圧電源ＶＰＰとの間にはトランジスタ１１が挿入されて
いる。また、制御信号ＰＧＭは前記各メモリセルに対し
てデータの書き込みを行う際にＶＣＣ（“１”）レベル
にされるものであり、この制御信号ＰＧＭはデータバス
Ｄ０に与えられる書き込み込みデータと共にＡＮＤゲー
ト１２に供給される。このＡＮＤゲート１２の出力はレ
ベルシフト回路１３を介して上記トランジスタ１１のゲ
ートに供給される。

【００１１】上記ノードＮ１とノードＮ２との間には、
データの読み出し時にＶＣＣ（“１”）にされる制御信
号ＲＤがゲートに供給されるトランジスタ１４が挿入さ
れている。また、上記ノードＮ２とデータ読み出し用の
電源ＶＣＣとの間には負荷抵抗１５が挿入されている。
さらに上記ノードＮ２にはセンスアンプ（ＳＡ）１６が
接続されており、このセンスアンプ１６で検出されたデ
ータは、上記制御信号ＲＤで制御される出力バッファ回
路１７を介してデータバスＤ０に出力される。

【００１２】１８は２ビットのアドレス信号Ａ０、Ａ１
とこれらの相補信号のいずれか１種類の組み合わせ信号
が入力される４個のＡＮＤゲートからなるローデコーダ
であり、このローデコーダ１８の出力は各レベルシフト
回路１９を介して上記ワード線ＲＡ０〜ＲＡ３に供給さ
れる。また、２０は２ビットのアドレス信号Ａ２、Ａ３
とこれらの相補信号のいずれか１種類の組み合わせ信号
が入力される４個のＡＮＤゲートからなるカラムデコー
ダであり、このカラムデコーダ２０の出力は各レベルシ
フト回路２１を介して上記カラム選択線ＣＡ０〜ＣＡ３
に供給される。

【００１３】上記レベルシフト回路１３、１９、２１は
それぞれ、データ書き込み用の高電圧電源ＶＰＰに接続
されており、データのプログラム時にはＶＣＣ系の入力
信号をそれぞれＶＰＰ系の信号にレベルシフトして出力
する。なお、メモリセル以外のトランジスタは全てエン
ハンスメント型でＮチャネルのものであるとする。

【００１４】このような構成のＥＰＲＯＭ回路におい
て、いま１個のメモリセルＥ３４からデータを読み出す
場合の動作を説明する。なお、このデータの読み出し時
に、高電圧電源ＶＰＰはＶＣＣと同じ値に設定される。

【００１５】まず、アドレス信号Ａ０として“１”が、
Ａ１として“１”がそれぞれ入力されると、ローデコー
ダ１８によりワード線ＲＡ３に“１”が出力され、他の
ワード線ＲＡ０〜ＲＡ２には“０”が出力され、ワード
線ＲＡ３が選択される。なお、このとき、各レベルシフ
ト回路１９には通常の読み出し用の電圧ＶＣＣが供給さ
れているので、これらの各レベルシフト回路１９は単な
るバッファとして動作する。

【００１６】同様に、アドレス信号Ａ２として“０”
が、Ａ３として“１”がそれぞれ入力されると、カラム
デコーダ２０によりカラム選択線ＣＡ２に“１”が出力
され、他のカラム選択線ＣＡ０、ＣＡ１、ＣＡ３には
“０”が出力され、カラム選択線ＣＡ２が選択される。
この場合も各レベルシフト回路２１は単なるバッファと
して動作する。これにより、カラム選択用のトランジス
タＣ２のみがオン状態、他のトランジスタＣ０、Ｃ１、
Ｃ３はオフ状態になり、ビット線Ｂ２が選択され、メモ
リセルＥ３４が選択された状態になる。また、制御信号
ＰＧＭ及びＲＤは、ＰＧＭ＝“０”、ＲＤ＝“１”にな
っているため、トランジスタ１１はオフし、トランジス
タ１４がオン状態になる。このとき、メモリセルＥ３４
が書き込み状態であれば、その閾値電圧が上昇している
ためにオフし、ノードＮ２は負荷抵抗１５によってＶＣ
Ｃレベルに近い電位となり、センスアンプＳＡによって
“１”レベルのデータが検出され、データバスＤ０に出
力される。

【００１７】一方、上記メモリセルＥ３４が消去状態で
あれば、その閾値電圧は低い値になっているためにオン
し、ノードＮ２はＧＮＤレベルに近い電位となり、セン
スアンプＳＡによって“０”レベルのデータが検出され
データバスＤ０に出力される。

【００１８】このようにＥＰＲＯＭ回路では、メモリセ
ルの書き込み状態に応じてドレイン電流に差を生じさせ
ることによりメモリセルの記憶データを読み出す。その
際、ドレイン電流の差が大きければ大きい程、センスア
ンプでデータが検出し易くなることはいうまでもない。
しかし、消去時のメモリセルの閾値電圧Ｖthcellよりも
電源ＶＣＣの値が低下すると、読み出し時に選択された
メモリセルが消去状態または書き込み状態のどちらの状
態であってもメモリセルはオンしない。このとき、ドレ
イン電流はいずれの場合も０となり、センスアンプによ
るデータの検出が行えず、誤動作を生じる。

【００１９】ところで、消去状態におけるメモリセルの
閾値電圧Ｖthcellは、通常、同一半導体基板上に形成さ
れるエンハンスメント型でＮチャネルのトランジスタの
閾値電圧よりも高く作り込まれている。これは製造工程
上の合理化やプロセスの微細化に伴う制約によるところ
が大きい。例えば、製造工程の共通化によって、ＥＰＲ
ＯＭメモリセルのフローティングゲート下のゲート酸化
膜厚とエンハンスメント型トランジスタのゲート酸化膜
厚、両ゲート酸化膜の材質及びチャネル領域の不純物濃
度を同じにしたとき、Ｎチャネルエンハンスメント型ト
ランジスタの閾値電圧をＶth_Nとすると、消去時のメモ
リセルの閾値電圧Ｖthoff は次の数３で与えられる。

【００２０】

【数３】

【００２１】このとき、Ｃ_GF：Ｃ_FS＝１：１、Ｖth_N＝
1.0Ｖと仮定すると、Ｖthoff は 2.0Ｖ程度になる。前
記のようにＥＰＲＯＭメモリセルはこのＶthoff 以上の
電源電圧でなければ動作しないため、このＥＰＲＯＭメ
モリセルを混載した集積回路の最小動作電圧は、たとえ
ＥＰＲＯＭメモリセル以外の領域の回路の実力がそれ以
下であったとしても、 2.0Ｖ以上に制限されてしまう。

【００２２】このように、消去時のメモリセルの閾値電
圧がエンハンスメント型トランジスタよりも高いと、集
積回路の最小動作電圧（ＶＣＣ min）はその集積回路の
一部を占めるＥＰＲＯＭメモリセルの閾値電圧によって
制限されてしまい、本来、大多数を占めるエンハンスメ
ント型トランジスタが持つ最小動作電圧の実力を大きく
低下させてしまうという欠点がある。

【００２３】さらに、動作電圧が同じでも、メモリセル
の閾値電圧が高い方がオン状態時のチャネルコンダクタ
ンスが低下し、オン抵抗が他のエンハンスメント型トラ
ンジスタと比較して高くなる。これはアドレスが決定し
てから読み出しデータが確定するまでのリードアクセス
タイムが長くかかることになり、集積回路の最大動作周
波数を低下させてしまう。

【００２４】図７はトランジスタで構成されたロジック
回路部６１と、前記図６と同様に構成されたＥＰＲＯＭ
回路部６２とが混載された従来の集積回路のブロック図
である。この集積回路では、ロジック回路部６１とＥＰ
ＲＯＭ回路部６２とに同じ電源電圧ＶＣＣが供給される
ために、上記したような不具合を起こす。なお、図７に
おいて、６３は電源ユニットであり、６４及び６５は外
部端子、いわゆるピンである。

【００２５】このような不具合を回路的に回避するため
に、さらに従来では図８に示すような集積回路が考えら
れている。この集積回路では、集積回路内部に電源電圧
ＶＣＣを昇圧する昇圧回路６６を設け、この昇圧回路６
６によって昇圧された電圧ＶＨをＶＣＣの代わりにＥＰ
ＲＯＭ回路部６２に供給して、ＥＰＲＯＭ回路部６２を
高い電圧で動作させるようにしている。これに伴って、
ＥＰＲＯＭ回路部６２とロジック回路部６１との間にレ
ベル変換回路（ＬＳ）６７を設け、両回路ブロック間の
インターフェースを取るようにしている。

【００２６】このような構成によれば前記のような不具
合は発生しない、しかし、ＥＰＲＯＭ回路部６２が高い
電圧で動作するために、ここで消費される電流が数 100
μＡ〜数ｍＡ（ＶＣＣ＝３Ｖ，昇圧回路が４ＭＨｚ発振
時）と多くなり、これに安定した昇圧電圧を供給しよう
とすると、数10ｎＦ〜数 100ｎＦ程度の昇圧用及び平滑
用のコンデンサ６８、６９が必要になる。しかし、両コ
ンデンサ６８、６９を集積回路に内蔵させる場合、最小
のパターン面積で書かれたインバータ回路の約２５万個
分にも相当する大きさが必要になるため、チップサイズ
の増大を考えると現実的とは言えない。従って、多くの
場合は図８に示すように、外付コンデンサ用の外部端子
７０を設け、上記両コンデンサ６８、６９を集積回路外
部で接続するようにしている。

【００２７】しかし、この場合は外部端子の増加、外付
部品の使用に伴う電気的特性の悪化、コストの増大、信
頼性の低下等を招く。また、ＯＴＰ（One Time PROM ）
等、マスクＲＯＭ化した製品との間でピンコンパチブル
を維持しなければならないといったピン数に制約のある
ものについては端子の増設による対策ができない。

【００２８】また、図８の従来の集積回路の不具合を回
避するもう１つの手段として、メモリセルトランジスタ
のチャネル不純物濃度や、フローティングゲートと基板
との間またはフローティングゲートとコントロールゲー
トとの間の酸化膜厚等、メモリセルトランジスタの閾値
電圧を決定する製造パラメータを自由に設定し、メモリ
セルトランジスタの消去時の閾値電圧を下げる方法があ
る。しかし、この場合には、同一基板上に混載されたエ
ンハンスメント型トランジスタと製造工程を共有化する
ことがに困難になる。なぜならば、エンハンスメント型
トランジスタの製造パラメータはそのプロセスまたは作
り込まれる回路の特性上の実力において実績があり、簡
単に変更できるものではないからである。従って、この
対策では、ＥＰＲＯＭ専用の工程の追加を余儀なくさ
れ、これによってＰＥＰ（Photo Engraving Process ）
数の増大、製造工程の複雑化を生じ、結果として歩留ま
りの低下や製造コストの上昇を招くという問題が発生す
る。

【００２９】

【発明が解決しようとする課題】このようにＥＰＲＯＭ
回路を混載した従来の集積回路では、集積回路自体の最
小動作電圧の低下やリードアクセスタイムが長くなるこ
とを防止するために集積回路の仕様や電気的特性及び信
頼性が損なわれるという問題がある。

【００３０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、集積回路の仕様や電気
的特性及び信頼性を何等損なうことなく、最小動作電圧
の低下やリードアクセスタイムが長くなることを防止す
ることができる半導体集積回路を提供することにある。

【００３１】

【課題を解決するための手段】この発明は、コントロー
ルゲート及びフローティングゲートを有する不揮発性メ
モリセルトランジスタと、上記メモリセルトランジスタ
のコントロールゲートに接続されたワード線と、上記ワ
ード線を選択するためのワード線選択信号を発生するワ
ード線選択回路と、電源電圧を昇圧する昇圧回路と、上
記昇圧回路の出力電圧が供給され、上記ワード線選択信
号をレベル変換して上記ワード線に出力するレベルシフ
ト回路とを具備している。

【００３２】

【作用】この発明の半導体集積回路では、ＥＰＲＯＭの
動作電圧すなわち読み出し用の電源電圧自体を高くする
のではなく、昇圧回路で電源電圧を昇圧し、レベルシフ
ト回路に供給する。レベルシフト回路ではワード線を選
択するためのワード線選択信号が上記昇圧電圧までレベ
ルシフトされ、これにより選択されたメモリセルのコン
トロールゲートに供給される電圧が上昇し、メモリセル
のコンダクタンスが増加する。昇圧回路の負荷電流は、
ワード線の切り替え時のスイッチング電流とワード線に
付随している寄生容量の充放電電流のみとなるので、昇
圧用及び平滑用のコンデンサは高々数ｐＦ程度の容量で
も安定した電流を供給することができ、これにより上記
両コンデンサは集積回路に内蔵できる程度に小さくでき
る。

【００３３】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。

【００３４】図１はこの発明に係る半導体集積回路に内
蔵されるＥＲＰＯＭ回路部の構成を示す回路図である。
なお、このＥＲＰＯＭ回路部が形成される基板と同一の
半導体基板上には、前記図７、図８と同様にロジック回
路部が形成されているとする。図１において前記図６の
従来回路と対応する箇所には同じ符号を付して説明を行
う。

【００３５】Ｅ１１〜Ｅ１４、Ｅ２１〜Ｅ２４、…、Ｅ
４１〜Ｅ４４はそれぞれ不揮発性メモリセルである。こ
れら各メモリセルのコントロールゲートはワード線ＲＡ
０〜ＲＡ３のいずれか１つに接続されている。各メモリ
セルのドレイン領域はビット線Ｂ０〜Ｂ３のいずれか１
つに接続されている。さらに、各メモリセルのソース領
域はＧＮＤ電源に接続されている。上記ビット線Ｂ０〜
Ｂ３は、カラム選択用のトランジスタＣ０〜Ｃ３のそれ
ぞれを介してノードＮ１に共通に接続されている。ま
た、上記トランジスタＣ０〜Ｃ３のゲートはカラム選択
線ＣＡ０〜ＣＡ３のそれぞれに接続されている。

【００３６】上記ノードＮ１とデータ書き込み用の高電
圧電源ＶＰＰとの間にはトランジスタ１１が挿入されて
いる。また、制御信号ＰＧＭはデータバスＤ０に与えら
れる書き込みデータと共にＡＮＤゲート１２に供給され
る。このＡＮＤゲート１２の出力はレベルシフト回路１
３を介して上記トランジスタ１１のゲートに供給され
る。

【００３７】上記ノードＮ１とノードＮ２との間には、
制御信号ＲＤがゲートに供給されるトランジスタ１４が
挿入されている。また、上記ノードＮ２とデータ読み出
し用の電源ＶＣＣとの間には負荷抵抗１５が挿入されて
いる。さらに上記ノードＮ２にはセンスアンプ（ＳＡ）
１６の入力端が接続されており、このセンスアンプ１６
で検出されたデータは、上記制御信号ＲＤで制御される
出力バッファ回路１７を介して上記データバスＤ０に出
力される。

【００３８】１８は２ビットのアドレス信号Ａ０、Ａ１
とこれらの相補信号のいずれか１種類の組み合わせ信号
が入力される４個のＡＮＤゲートからなるローデコーダ
である。このローデコーダ１８の出力は４個の各レベル
シフト回路１９を介して上記ワード線ＲＡ０〜ＲＡ３に
供給される。また、２０は２ビットのアドレス信号Ａ
２、Ａ３とこれらの相補信号のいずれか１種類の組み合
わせ信号が入力される４個のＡＮＤゲートからなるカラ
ムデコーダである。このカラムデコーダ２０の出力は４
個の各レベルシフト回路２１を介して上記カラム選択線
ＣＡ０〜ＣＡ３に供給される。

【００３９】上記レベルシフト回路１３及び各レベルシ
フト回路２１はそれぞれデータ書き込み用の高電圧電源
ＶＰＰに接続されており、データのプログラム時にはＶ
ＣＣ系の入力信号もしくはデータをそれぞれＶＰＰ系に
レベルシフトして出力する。また、各レベルシフト回路
１９には信号線２２が接続されており、データのプログ
ラム時及び読み出し時にはＶＣＣ系の入力信号を、この
信号線２２に与えられる電圧にレベルシフトして出力す
る。

【００４０】２３は電源ＶＣＣの値を例えば２倍に昇圧
する昇圧回路であり、以下のように構成されている。昇
圧用のクロック信号φＤがインバータ２４に供給されて
いる。このインバータ２４の出力端にはコンデンサ２５
の一端が接続されている。上記コンデンサ２５の他端と
電源ＶＣＣとの間にはＩ型（イントリンシック型）トラ
ンジスタ２６のソース・ドレイン間が挿入されている。
このトランジスタ２６のゲートは電源ＶＣＣに接続され
ている。さらに上記コンデンサ２５の他端と前記信号線
２２との間にはＩ型トランジスタ２７のソース・ドレイ
ン間が挿入されている。このトランジスタ２７のゲート
は上記コンデンサ２５の他端に接続されている。

【００４１】また、上記信号線２２とＧＮＤ電源との間
には、上記昇圧回路２３の出力電圧を平滑するためのコ
ンデンサ２８が接続されている。さらに、上記信号線２
２と電源ＶＰＰとの間にはＩ型トランジスタ２９のソー
ス・ドレイン間が挿入されている。このトランジスタ２
９のゲートは電源ＶＰＰに接続されている。なお、この
実施例の場合も、特に型を指定していないトランジスタ
はエンハンスメント型でＮチャネルのものであるとす
る。

【００４２】このような構成のＥＰＲＯＭ回路部におい
て、メモリセルからデータを読み出す場合に、ＶＰＰは
従来例と同様にＶＣＣと同じ値にされる。この実施例の
ＥＰＲＯＭ回路部では、昇圧回路２３からＶＣＣの２倍
の値のＶＢＢが信号線２２に出力される。

【００４３】ところで、トランジスタ２９はドレイン
（信号線２２側）がソース（電源ＶＰＰ側）よりも低い
電位になったときにのみオン状態になるが、トランジス
タ２９のソースは２ＶＣＣであるＶＢＢであるから、デ
ータの読み出し期間ではこのトランジスタ２９がオンし
て信号線２２から電源ＶＰＰに電流が流れることはな
い。従って、データの読み出し期間に信号線２２はＶＢ
Ｂの値に設定される。

【００４４】一方、アドレス信号Ａ０、Ａ１によってロ
ーデコーダ１８の選択された出力がＶＣＣレベルになる
と、選択されたワード線はレベルシフト回路１９によっ
て信号線２２の電位つまりＶＢＢにレベルシフトされ
る。このため、消去状態のメモリセルが選択され、その
閾値電圧が電源ＶＣＣの電位よりも高い場合であって
も、そのメモリセルはオンする。また、書き込み状態の
メモリセルが選択された場合、その閾値電圧は消去状態
のメモリセルと比較して非常に高いため、このメモリセ
ルはオフしたままである。この結果、この実施例のＥＰ
ＲＯＭ回路部ではメモリセルからのデータ読み出しを正
常に行うことができる。

【００４５】ところで、選択されたワード線に接続され
たレベルシフト回路１９では、ワード線の電位を切り換
える際に発生するスイッチング電流及びワード線に接続
されている寄生容量を充放電する際の充放電電流しか流
れず、ワード線がスイッチングした後の安定状態にあっ
ては、数ｐＡ程度のリーク電流しか流れない。このた
め、昇圧回路２３の電流供給能力は小さくてよく、昇圧
用のコンデンサ２５及び平滑用のコンデンサ２８は数１
０ｐＦ程度で十分である。このような値のコンデンサ
は、インバータ回路でこれらを実現する場合にそれぞれ
数１０段程度の大きさとなる。従って、両コンデンサ２
５、２８を同一半導体基板上に形成した場合でも、全体
のチップサイズは図６の従来例の場合とほぼ同じ大きさ
になる。また、外付コンデンサが不要になり、部品点数
が減少する。

【００４６】上記実施例のＥＰＲＯＭ回路部でデータの
書き込みを行う場合には、電源ＶＰＰの値はＶＣＣより
も十分に高い値にされる。このとき、昇圧回路２３に対
して昇圧用のクロック信号φＤを供給して昇圧回路２３
を動作させるようにしてもよいし、あるいは信号φＤを
供給しなくてもよい。このとき、トランジスタ２９を介
して信号線２２がＶＰＰに設定される。そして、アドレ
ス信号Ａ０、Ａ１によってローデコーダ１８の選択され
た出力がＶＣＣレベルになると、選択されたワード線は
レベルシフト回路１９によって信号線２２の電位つまり
ＶＰＰにレベルシフトされる。同様にアドレス信号Ａ
２、Ａ３によってカラムデコーダ２０の選択された出力
がＶＣＣレベルになると、選択されたカラム選択線がレ
ベルシフト回路２１によってＶＰＰにレベルシフトさ
れ、選択されたカラム選択線にゲートが接続されている
カラム選択用のトランジスタＣ０〜Ｃ３の１つがオン状
態になる。

【００４７】一方、データの書き込みのときは、制御信
号ＲＤがＧＮＤ（“０”）となり、出力バッファ回路１
７の出力はハイインピーダンス状態になる。また、制御
信号ＰＧＭがＶＣＣ（“１”）となり、データバスＤ０
に供給される書き込み用データがＶＣＣ（“１”）のと
きにのみＡＮＤゲート１２の出力はＶＣＣとなる。この
ＡＮＤゲート１２の出力はレベルシフト回路１３によっ
てＶＰＰにレベルシフトされ、トランジスタ１１のゲー
トに供給される。このとき、トランジスタ１４はオフ状
態となり、従ってノードＮ１にはＶＰＰよりもＮチャネ
ルエンハンスメント型トランジスタの閾値電圧（ＶthN
）分低い（ＶＰＰ−ＶthN ）の電圧が出力される。こ
れにより選択されたメモリセルのコントロールゲートに
ＶＰＰが、ドレインに（ＶＰＰ−ＶthN ）がそれぞれ印
加されることにより、そのメモリセルに対するデータの
書き込みが行われる。データの書き込みが行われたメモ
リセルでは、前記図５に示すようにその閾値電圧が高い
領域にシフトし、書き込み動作が終了した後でもその閾
値電圧はそのまま維持される。

【００４８】図２は上記実施例のＥＰＲＯＭ回路部で使
用されるレベルシフト回路１３、１９、２１の具体的な
構成を示す回路図である。このレベルシフト回路は、電
源ＶＣＣで動作し、前記ＡＮＤゲート１２の出力、ロー
デコーダ１８の出力またはカラムデコーダ２０の出力が
入力信号ＩＮとして供給されるＣＭＯＳインバータから
なる入力部３１と、ＶＰＰもしくはＶＢＢで動作し上記
入力部３１の出力をレベルシフトするレベルシフト部３
２と、ＶＰＰもしくはＶＢＢで動作し上記レベルシフト
部３２の出力が供給され、レベルシフトされた信号ＯＵ
Ｔを出力するＣＭＯＳインバータからなる出力部３３と
から構成されている。

【００４９】上記入力部３１は、ソースが電源ＶＣＣ
に、ドレインが出力ノードＮ３にそれぞれ接続され、ゲ
ートに上記入力信号ＩＮが供給されるＰチャネルのトラ
ンジスタ３４と、ソースがＧＮＤ電源に、ドレインが出
力ノードＮ３にそれぞれ接続され、ゲートに上記入力信
号ＩＮが供給されるＮチャネルのトランジスタ３５とか
ら構成されている。

【００５０】上記レベルシフト部３２は、ＶＰＰもしく
はＶＢＢが供給されるノードとノードＮ４との間にソー
ス・ドレイン間が直列に接続されたＰチャネルのトラン
ジスタ３６、３７と、上記ノードＮ４とＧＮＤ電源との
間にソース・ドレイン間が接続されたＮチャネルのトラ
ンジスタ３８と、ＶＰＰもしくはＶＢＢが供給されるノ
ードと出力ノードＮ５との間にソース・ドレイン間が直
列に接続されたＰチャネルのトランジスタ３９、４０
と、上記出力ノードＮ５とＧＮＤ電源との間にソース・
ドレイン間が接続されたＮチャネルのトランジスタ４１
とから構成されている。そして、上記トランジスタ３
９、４１の各ゲートは上記入力信号ＩＮがそれぞれ供給
され、トランジスタ３６、３８の各ゲートは上記入力部
３１の出力ノードＮ３にそれぞれ接続され、トランジス
タ３７のゲートは出力ノードＮ５に、トランジスタ４０
のゲートはノードＮ４にそれぞれ接続されている。

【００５１】上記出力部３３は、ソースがＶＰＰもしく
はＶＢＢが供給されるノードに、ドレインが出力ノード
Ｎ６にそれぞれ接続され、ゲートに上記レベルシフト部
３２の出力ノードＮ５に接続されたＰチャネルのトラン
ジスタ４２と、ソースがＧＮＤ電源に、ドレインが上記
出力ノードＮ６にそれぞれ接続され、ゲートが上記レベ
ルシフト部３２の出力ノードＮ５に接続されたＮチャネ
ルのトランジスタ４３とから構成されている。

【００５２】このような構成のレベルシフト回路におい
て、入力信号ＩＮがＶＣＣレベルの時は入力部３１の出
力ノードＮ３がＧＮＤレベルになる。このとき、レベル
シフト部３２では、Ｐチャネルのトランジスタ３６が十
分にオンし、Ｎチャネルのトランジスタ３８が十分にオ
フし、かつＮチャネルのトランジスタ４１が十分にオン
する。しかし、Ｐチャネルのトランジスタ３９はオン状
態のままか、または十分なオフ状態とはならない。この
とき、トランジスタ４１がオンし、出力ノードＮ５がＧ
ＮＤに放電されていくことに伴い、Ｐチャネルのトラン
ジスタ３７のオン状態が深くなり、ノードＮ４はＶＰＰ
もしくはＶＢＢに上昇していく。これにより、Ｐチャネ
ルのトランジスタ４０のオフ状態が深くなり、最終的に
出力ノードＮ５がＧＮＤレベルになる。レベルシフト部
３２の出力ノードＮ５がＧＮＤレベルのとき、出力部３
３ではＰチャネルのトランジスタ４２がオン、Ｎチャネ
ルのトランジスタ４３がオフし、出力ノードＮ６からは
出力信号ＯＵＴとしてＶＰＰもしくはＶＢＢレベルが出
力される。

【００５３】一方、入力信号ＩＮがＧＮＤレベルの時
は、入力部３１の出力ノードＮ３がＶＣＣレベルとな
る。このとき、上記とは逆にレベルシフト部３２ではＰ
チャネルのトランジスタ３６がオン状態のままか、また
は十分なオフ状態とはならないが、上記と同様の理由に
より、トランジスタ３７は最終的にはオフ状態となり、
ノードＮ４はＧＮＤレベルに設定される。この結果、ト
ランジスタ３９、４０を介して出力ノードＮ５はＶＰＰ
もしくはＶＢＢに設定される。このレベルシフト部３２
の出力ノードＮ５の信号を受ける出力部３３では、Ｐチ
ャネルのトランジスタ４２がオフ、Ｎチャネルのトラン
ジスタ４３がオンし、出力ノードＮ６からは出力信号Ｏ
ＵＴとしてＧＮＤレベルが出力される。このようにして
ＶＣＣ系のデータもしくは信号がＶＰＰ系またはＶＢＢ
系のデータもしくは信号にレベルシフトされる。このよ
うに上記実施例の集積回路では次のような効果を得るこ
とができる。（１）電源電圧がＥＰＲＯＭメモリセルの消去時の閾
値電圧以下であっても正常な読み出し動作ができるよう
になり、最小動作電圧特性が向上する

【００５４】（２）昇圧回路の負荷電流が非常に少な
くなり、昇圧用及び平滑用のコンデンサの容量が小さく
てすみ、集積回路に内蔵できるようになる。従って、集
積回路が使用されるセットの部品点数が少なくなり、コ
ストの低減化、歩留りの向上及び信頼性の向上を図るこ
とができる。

【００５５】（３）読み出し動作において、メモリセ
ルのコントロールゲートバイアスが高くなり、リードア
クセスタイムが短くなる。従って、ＥＰＲＯＭの最大動
作周波数特性が向上する。

【００５６】

【発明の効果】以上、説明したようにこの発明によれ
ば、集積回路の仕様や電気的特性及び信頼性を何等損な
うことなく、最小動作電圧の低下やリードアクセスタイ
ムが長くなることを防止することができる半導体集積回
路を提供することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るＥＰＲＯＭ回路部の
回路図。

【図２】上記実施例回路中で使用されるレベルシフト回
路の回路図。

【図３】ＥＰＲＯＭメモリセルの断面図。

【図４】図３のメモリセルの等価回路図。

【図５】図３のメモリセルの特性図。

【図６】従来のＥＰＲＯＭ回路の一例を示す回路図。

【図７】従来の集積回路のブロック図。

【図８】従来の集積回路のブロック図。

【符号の説明】

Ｅ１１〜Ｅ１４，Ｅ２１〜Ｅ２４，…，Ｅ４１〜Ｅ４４
…不揮発性メモリセル、ＲＡ０〜ＲＡ３…ワード線、Ｂ
０〜Ｂ３…ビット線、Ｃ０〜Ｃ３…カラム選択用のトラ
ンジスタ、ＣＡ０〜ＣＡ３…カラム選択線、Ｄ０…デー
タバス、１１，１４…トランジスタ、１２…ＡＮＤゲー
ト、１３，１９，２１…レベルシフト回路、１５…負荷
抵抗、１６…センスアンプ（ＳＡ）、１７…出力バッフ
ァ回路、１８…ローデコーダ、２０…カラムデコーダ、
２２…信号線、２３…昇圧回路、２４…インバータ、２
５…コンデンサ、２６，２７，２９…Ｉ型（イントリン
シック型）トランジスタ、２８…コンデンサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小林利明神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】コントロールゲート及びフローティング
ゲートを有する不揮発性メモリセルトランジスタと、上記メモリセルトランジスタのコントロールゲートに接
続されたワード線と、上記ワード線を選択するためのワード線選択信号を発生
するワード線選択回路と、電源電圧を昇圧する昇圧回路と、上記昇圧回路の出力電圧が供給され、上記ワード線選択
信号をレベル変換して上記ワード線に出力するレベルシ
フト回路とを具備したことを特徴とする半導体集積回
路。
【請求項２】コントロールゲート及びフローティング
ゲートを有する不揮発性メモリセルトランジスタと、上記メモリセルトランジスタのコントロールゲートに接
続されたワード線と、上記ワード線を選択するためのワード線選択信号を発生
するワード線選択回路と、電源電圧を昇圧する昇圧回路と、上記昇圧回路の出力電圧が供給され、上記ワード線選択
信号をレベル変換して上記ワード線に出力するレベルシ
フト回路と、上記メモリセルトランジスタに対するデータの書き込み
時に高電圧が供給される電圧端子と、上記電圧端子と上記昇圧回路の出力端子との間に挿入さ
れ、上記メモリセルトランジスタに対するデータの書き
込み時に導通するスイッチ回路とを具備したことを特徴
とする半導体集積回路。