JP2010044824A - 半導体不揮発性記憶装置 - Google Patents

Abstract

【課題】 データ保持特性の改善と面積縮小の両立した半導体不揮発性記憶装置を提供する。
【解決手段】 定電流回路１と不揮発性メモリセル２を直列接続し、前記両者の接続点を出力とし、読出、もしくは保持モードにおいて、ＷＲＩＴＥ状態の不揮発性メモリセルには書き込みがおきる。データ読出及び保持用の電源とデータ書換用の電源を独立に有し、前記出力とデータ書換用電源との間にトランジスタ３を有し、データ書換時には前記トランジスタが導通状態となる。
【選択図】 図１

Description

本発明は、不揮発性メモリ回路のデータ保持特性に関する。

フローティングゲートに電荷を注入してトランジスタの閾値を変動させることによってデータを記憶する不揮発性メモリセルにおいては、読出モード、保持モードにおけるデータの保持特性が以前から問題視されている。これは読出モード、保持モードにおいても不揮発性メモリセルにはある電圧が印加されており、この電圧は書き込み時の印加電圧に較べると小さいが、電圧が印加されるために微小な書き込みや消去が生じるからである。

或いは、電圧に生じる電界によってではなく、電子の持つ熱エネルギーのためにフローティングゲートに蓄えられた電子がフローティングゲートから逃げていくという現象が生じる。これらの現象の発生確率はごく小さいものであるが、民生品の一般的な寿命と言われている１０年間もの期間継続して起きるとデータの書き換わりが生じることが起こりうる。このようなデータの書き換わりを防止するためにいろいろな手法がとられている。

例えば、不揮発性メモリセルから読み出したデータをラッチに保管した後、不揮発性メモリセルに電流が流れないようにする、もしくは電圧差が生じないようなバイアスをかけることでデータの書き変わりを防止する手法がある。この場合、電圧による書き込みや消去は防止できるが、電子の持つ熱エネルギーによって、蓄えられた電子が逃げるという問題は解決できない。そのために、絶縁膜を厚くするなどして、フローティングゲートから電子が逃げるために必要なエネルギーを大きくするという手法がとられる。

他には保持状態において、フローティングゲートに電荷が蓄えられている状態の不揮発性メモリセルと蓄えられていない素子とでバイアス状態を変えるという手法がある。この場合、フローティングゲートに電子が蓄えられている状態の不揮発性メモリセルには、電子が注入されることで保持特性を積極的に改善している。（例えば、特許文献１参照）
また、書き込みには比較的高い電圧が要求されるため、専用の高い耐圧を持つ素子が必要となり、工程数の増加、つまりコスト増大をもたらす要因になる。特にアナログ量のトリミングに不揮発性メモリを用いる場合、せいぜい１００ビットほどのメモリ容量があれば十分な場合が多く、このためだけに専用の高い耐圧を持つ素子を追加することは半導体集積回路装置のコスト競争力を著しく低下させる要因となっている。（例えば、特許文献２参照）
特開２００６−３３１５８７号公報（図１） 特開２００３−２２９４９８号公報（図１）

しかしながら、特許文献１の方式ではメモリからの出力をラッチ回路に保管し、ラッチ回路からの出力をメモリ回路への入力に帰還させることで、保持特性を改善しているが、素子数が多く、実際の半導体集積回路装置への適用においてはチップサイズの増大をまねき、コスト競争力が低下するという課題がある。

次に特許文献２の方式では、書き込み用セレクトトランジスタと読み出し用セレクトトランジスタを並列に設けることで、書き込み時の閾値変動の向上、読み出し時の消費電力低減がはかられているが、書き込み用と読み出し用の電源ラインが同一であるため、書き込み時の高電圧印加に耐えられるトランジスタで構成する必要がある。トランジスタは一般的に言って、耐圧の低いものに較べて耐圧の高いものは、駆動力が小さくなり、サイズが大きくなるといった具合に特性が低下する。よって書き込み用トランジスタの耐圧にあわせた工程で作ることになると、読み出し時の特性のよいトランジスタを得るのが難しいという課題がある。

本発明の半導体不揮発性記憶装置においては、上記課題を解決するために次の手段を採用する。

データを記憶する不揮発性メモリセルと定電流回路を直列接続し、前記両者の接続点を出力とする半導体不揮発性記憶装置であって、ＥＲＡＳＥ状態とＷＲＩＴＥ状態における前記不揮発性メモリセルの閾値の違いを利用して、読出モード、もしくは保持モードにおいて、前記不揮発性メモリセルがＥＲＡＳＥ状態の場合には前記不揮発性メモリセルのソース／ドレイン間にかかる電圧を小さくならしめ、前記不揮発性メモリセルがＷＲＩＴＥ状態の場合には前記不揮発性メモリセルのソース／ドレイン間にかかる電圧を大きくならしめることによって、ＷＲＩＴＥ状態の不揮発性メモリセルには読出モード、もしくは保持モードにおいて書き込みがおきることを特徴とする。

読出モード及び保持モードに用いる電源ラインと、不揮発性メモリセルのデータ書き換えに用いる電源ラインとを独立に有し、前記出力と不揮発性メモリセルのデータ書き換えに用いる電源ラインとの間にトランジスタを有し、不揮発性メモリセルのデータ書き換え時に前記トランジスタが導通状態となることを特徴とする。

電源オン時に前記定電流回路と不揮発性メモリセルを直列接続した回路に常時電流が流れることを特徴とする。

読出モード、もしくは保持モードにおいて、ＥＲＡＳＥ状態の不揮発性メモリセルのソース／ドレイン間にかかる電圧は、ほぼゼロであることから、チャネルを流れる電子の持つエネルギーは非常に小さく、電子はチャネルから直接シリコン／ゲート絶縁膜の障壁を越えることが出来ない。また、チャネルを流れる電子の持つエネルギーが小さいために、ドレイン近傍でのインパクトイオン化に伴う電子−正孔対の生成現象が起きない。これらのためにデータの書き変わりが生じない。

一方、ＷＲＩＴＥ状態の不揮発性メモリセルのソース／ドレイン間には、読出モード、あるいは保持モードにおいて、ＶＤＤ分の高い電圧がかかる。そのため、チャネルを流れる電子はホットになり、その一部がシリコン／ゲート絶縁膜の障壁を越えてフローティングゲートに注入される。また、ドレイン近傍においてインパクトイオン化に伴う電子−正孔対生成が起きる。この対生成した電子の一部はシリコン／ゲート絶縁膜の障壁を越えて、あるいはトンネリングして、フローティングゲートに注入される。

一般に、フローティングゲートに電子が大量に蓄えられている場合、電子は電界の影響で、あるいは電子の中には高い熱エネルギーを持ったものが存在するために電位障壁を越えて、あるいはトンネリングして逃げるために、フローティングゲートに蓄えられた電子の数は時間の経過とともに減少する傾向にある。そのためにＷＲＩＴＥ状態の不揮発性メモリセルがフローティングゲートに蓄えている電子の数は時間の経過と共に減少する。

しかし、前述のようにＷＲＩＴＥ状態の不揮発性メモリセルには読出モード、あるいは保持モードにおいて、フローティングゲートへの電子の注入が起き、フローティングゲートから逃げる電子を補充するため、データの書き変わりが生じにくくなる。

さらに、少ない素子数で保持特性の改善された半導体不揮発性記憶装置が得られる。

上述のような特性から、本発明の不揮発性メモリ回路は常時、読み出し続けても記憶情報の書き換わりが起きない。この場合、ＥＲＡＳＥ状態の不揮発性メモリセルには定電流回路の電流が常時流れることになる。このように常時電流を流して、記憶情報を出力し続けることで、ラッチ等に記憶情報を保管するといった機構が不要になり、面積を縮小することが可能になる。また、電源投入時において、ラッチにデータを保管するまでの不安定動作状態を回避することが出来る。

本発明を、図１を基に説明する。定電流回路１をＶＤＤライン側に配置し、不揮発性メモリセル２をＶＳＳライン側に配置し、両者を直列接続し、その接続点を出力とし、この出力電圧をＶＯＵＴとする。この接続点から書き込み用の電源に書き込み用のセレクトトランジスタ３を介して接続している。不揮発性メモリセルのコントロールゲート電圧をＶＣＧ、書き込み用のセレクトトランジスタのゲート入力電圧をＶＳＥとする。

不揮発性メモリセル２はフローティングゲートを用いたＮ型ＭＯＳトランジスタ構造の不揮発性メモリセルである。この不揮発性メモリセルは、ＷＲＩＴＥ状態でフローティングゲートに電子を大量に蓄え、ＥＲＡＳＥ状態でフローティングゲートに電子をあまり蓄えない。このために、不揮発性メモリセルは、ＷＲＩＴＥ状態で閾値が高く、ＥＲＡＳＥ状態で閾値が低くなる。

よって、不揮発性メモリセルのコントロールゲート電圧ＶＣＧと定電流回路１の電流を次の条件：
「ＷＲＩＴＥ状態の不揮発性メモリセルの飽和電流」＜「定電流回路の定電流」＜「ＥＲＡＳＥ状態の不揮発性メモリセルの飽和電流」
を満たすように設定することができる。

読出モードにおいて、前記条件を満たす定電流とＶＣＧを印加すると、不揮発性メモリセルがＥＲＡＳＥ状態の場合ＶＯＵＴ＝Ｌｏ、不揮発性メモリセルがＷＲＩＴＥ状態の場合、ＶＯＵＴ＝Ｈｉ、が出力される。図２を基にこの場合のバイアス状態を詳しく説明する。

図２はＥＲＡＳＥ状態とＷＲＩＴＥ状態の不揮発性メモリセルおよび定電流回路１の電流特性を出力電圧ＶＯＵＴの関数として描いたものである。不揮発性メモリセルがＥＲＡＳＥ状態の場合、不揮発性メモリセルが流せる飽和電流は上記の条件より定電流回路の定電流より大きい。この時、直列接続している定電流回路と不揮発性メモリセルを流れる電流が等しくならなければいけないので、出力電圧ＶＯＵＴは低い方の電源電圧ＶＳＳとほぼ等しくなる。

よって、ＥＲＡＳＥ状態では不揮発性メモリセルにかかる電圧はほぼゼロボルトとなる。この時、不揮発性メモリセルのチャネルを流れる電子のエネルギーは非常に小さい。そのためにチャネルホットエレクトロンによるフローティングゲートへの注入が起きない。また、ドレイン近傍での電子−正孔対生成も起きないので、これによるフローティングゲートへの注入も起きない。

次に不揮発性メモリセルがＷＲＩＴＥ状態の場合について説明する。この場合、不揮発性メモリセルが流せる飽和電流は定電流より小さい。定電流はＶＯＵＴが高い方の電源電圧ＶＤＤと等しくなった場合、電圧差がゼロとなるので電流もゼロとなる。よってＷＲＩＴＥ状態では直列接続している定電流回路と不揮発性メモリセルを流れる電流が等しくなるために、ＶＯＵＴはＶＤＤとほぼ等しくなる。この時、不揮発性メモリセルにはＶＤＤとほぼ等しい電圧が印加されているので、不揮発性メモリセルのチャネルを流れている電子はホットエレクトロンとなって、フローティングゲートへの電子の注入、つまり書き込みが起きる。この注入の主体となるものは、チャネルを流れるホットエレクトロンが直接シリコン／絶縁膜障壁を越えることによるものと、ドレイン近傍での電子−正孔対生成によって大量に発生した電子の一部によるものである。

一般に、フローティングゲートに蓄えられている電子は、電界、あるいは熱的な励起等のためにフローティングゲートから逃げていくため、フローティングゲートに蓄えられている電子の数は時間と共に減少する。ここで、不揮発性メモリセルはＷＲＩＴＥ状態、つまりフローティングゲートに電子を蓄えている状態であったので、この読出モードにおける書き込みはデータの保持特性を改善する方向に働く。

以上のように、不揮発性メモリセルの記憶情報によって、不揮発性メモリセルにかかる電圧が大きく変化し、不揮発性メモリセルにかかる電圧によって、ＷＲＩＴＥ状態の不揮発性メモリセルには書き込みが起きることでデータ保持特性を改善した不揮発性メモリ回路が小さい面積で実現できる。

書き込みは、書き込み用のセレクトトランジスタをＯＮすることで、不揮発性メモリセルの基板とソースにＶＳＳ、ドレインにＶＰＰを印加することで行われる。このＶＰＰラインはＶＤＤよりも大きい書き込み電圧を印加するためのもので、ＶＤＤラインとは別に設ける。このようにＶＰＰを独立させることで、半導体集積回路装置全体の耐圧をＶＰＰに対応させる必要がなくなる。耐圧が低いとトランジスタ、素子分離領域等を小さくすることが出来るので、半導体集積回路装置全体の小型化が出来、結果としてコスト競争力の高い半導体集積回路装置を得ることにつながる。

ＶＰＰを高くすると、ソース／ドレイン間の電位差が大きくなるので、チャネルを流れる電子のエネルギーが大きくなり、結果として、フローティングゲートにより多くの電子を蓄えることができるようになる。そのために、書き込み不足による記憶情報の誤り率の減少、保持特性の向上といった特性の向上が得られる。

図３を基にサイズ等も例示しながら詳しく説明する。

定電流回路をＰ型トランジスタ４で構成してＶＤＤライン側に配置し、不揮発性メモリセル２をＶＳＳライン側に配置し、両者を直列接続する。この接続点を出力とし、その電圧をＶＯＵＴとする。前記接続点から書き込み用のＶＰＰラインに、書き込み用のセレクトトランジスタ３を介して接続している。不揮発性メモリセルのコントロールゲート電圧をＶＣＧ、書き込み用のセレクトトランジスタのゲート入力電圧をＶＳＥ、Ｐ型トランジスタ４の入力電圧をＶＰＢＩＡＳとする。以上の構成で、メモリ回路を構成している。

図３ではこのメモリ回路をアナログ量である電圧ＶＡのトリミングに用いた場合について図示している。分割抵抗６を用いてＶＡを抵抗分割し、分割抵抗の一部に対してトリミング用トランジスタ５を並列配置し、このトリミング用トランジスタのゲートにＶＯＵＴを接続している。不揮発性メモリセルの記憶情報によって、トリミング用トランジスタはＯＮ／ＯＦＦするので、不揮発性メモリセルの記憶情報によってＶＡの抵抗分割比が変化する。

不揮発性メモリセル２はフローティングゲートを用いたＮ型ＭＯＳトランジスタ構造の不揮発性メモリセルである。この不揮発性メモリセルは、ＷＲＩＴＥ状態でフローティングゲートに電子を大量に蓄え、ＥＲＡＳＥ状態でフローティングゲートに電子をあまり蓄えない。このために、不揮発性メモリセルは、ＷＲＩＴＥ状態で閾値が高く、ＥＲＡＳＥ状態で閾値が低くなる。

次に定電流回路について説明する。トランジスタは一般に、
ＶＧ（ゲート電圧）−ＶＴＨ（閾値）＜ＶＤＳ（ソース／ドレイン間電圧） ・・・・・・・・・・・ 式（１）
の場合に飽和動作状態となり、流せる電流がＶＤＳに依存しない、ほぼ一定の値となる。この現象を利用して定電流回路をＰ型トランジスタと、その入力電圧ＶＰＢＩＡＳで構成している。

電流が一定となるＶＯＵＴの電圧領域は、ＶＴＨ（閾値）がエンハンスメントの場合、ＶＳＳからＶＤＤ−｜ＰＢＩＡＳ−ＶＤＤ−ＶＴＨ｜の領域である。例えば、ＶＳＳ＝０Ｖ、ＶＤＤ＝５Ｖ、ＶＴＨ＝−０．１Ｖ（エンハンスメント）、ＰＢＩＡＳ＝４．７Ｖの場合、図３のＶＯＵＴが０Ｖから４．８Ｖの範囲の時、定電流が得られる。

これ以外の電圧領域では式（１）が満たせず、電流はＶＤＳに大きく依存したものとなる。ここでは定電流回路としてＰ型トランジスタを用いているが、同様にしてＮ型トランジスタでも定電流回路を構成することができる。ただし、Ｎ型トランジスタを用いる場合、基板をＶＳＳにつなぐとバックゲートがかかるので、Ｎ型トランジスタの基板はＶＯＵＴにつなぐ。また、複数のトランジスタや素子を用いて定電流回路を構成することも可能であるが、定電流回路の構成は本発明の本質ではないので、これ以上立ち入らない。

次に、分かり易いように、具体的なトランジスタのサイズや印加電圧を示して説明する。不揮発性メモリセルのサイズはチャネル幅＝２．０ｕｍ、チャネル長＝２．０ｕｍ、カップリングレシオ０．５、ＷＲＩＴＥ状態の閾値を２．０Ｖ、ＥＲＡＳＥ状態の閾値を０Ｖとする。

定電流回路を構成するＰ型トランジスタのサイズはチャネル幅＝２．０ｕｍ、チャネル長＝２．０ｕｍ、閾値を−０．１Ｖ（エンハンスメント）とする。また、ゲート絶縁膜の厚さはＮ型不揮発性メモリセル、Ｐ型トランジスタともに１００Åとする。

読出モードにおける電圧をＶＳＳ＝０Ｖ、ＶＤＤ＝５Ｖ、ＰＢＩＡＳ＝４．７Ｖ、ＶＣＧ＝２Ｖとする。これらのサイズ、閾値、ゲート絶縁膜厚、電圧は適用する製品の動作電圧、製造工場の能力によって変わるもので、本発明の本質とは無関係である。

Ｐ型トランジスタではＶＧ（ゲート電圧）−ＶＴＨ（閾値）＝（ＰＢＩＡＳ−ＶＤＤ）−ＶＴＨ＝−０．２Ｖとなる。このＶＧはソース基準のゲート電圧で、Ｐ型トランジスタの場合、ソース電位＝ＶＤＤであるので上記のようになる。

ＥＲＡＳＥ状態のＮ型不揮発性メモリセルではＶＧ（ゲート電圧）−ＶＴＨ（閾値）＝２−０＝２Ｖとなる。定電流回路であるＰ型トランジスタと較べてＶＧ−ＶＴＨが１０倍大きいこと、Ｎ型ではＰ型よりも一般にキャリアの移動度が約２倍大きいこと、カップリングレシオが０．５であること、トランジスタのサイズが同じであることから、Ｎ型不揮発性メモリセルの飽和電流はＰ型トランジスタの飽和電流の約１００倍大きくなる。

図４にこの時の電圧−電流の関係を示す。飽和電流は理想的にはドレイン電圧に依存しないが、実際のトランジスタではドレイン電圧の増加に伴って飽和電流の僅かな増加が見られるため、図２とは違って、飽和電流に僅かな傾きが生じている。またＶＤＳ＞ＶＧ−ＶＴＨでは飽和電流が流れるが、ＶＤＳ＜ＶＧ−ＶＴＨでは線形電流が流れている。

直列接続のために、両者を流れる電流は等しくなることから、ＶＯＵＴの電圧は図４におけるＥＲＡＳＥ状態の不揮発性メモリセルの電流と定電流回路を構成するＰ型トランジスタの電流の交点になる。飽和電流が約１００倍で、ＶＧ−ＶＴＨ＝２Ｖであることから、ＶＯＵＴの電圧は簡略化して考えて約２／１００＝０．０２Ｖとなる。よって、Ｎ型不揮発性メモリセルのチャネルを流れる電子のエネルギーは最大でも０．０２ｅＶとなり、電子はシリコン基板／ゲート絶縁膜の障壁を越えるエネルギーをもたない。そのため、フローティングゲートへの電子の注入は起きない。よってＥＲＡＳＥ状態の不揮発性メモリセルを常時読み出し続けてもデータの書き換えは生じない。

一方、ＷＲＩＴＥ状態のＮ型不揮発性メモリセルでは、閾値２Ｖに対してＶＧ（ゲート電圧）−ＶＴＨ（閾値）＝０ＶなのでＮ型不揮発性メモリセルの流せる電流は、Ｐ型トランジスタの飽和電流に較べてずっと小さいもとのとなる。この場合も直列接続のために、両者を流れる電流は等しくなることから、ＶＯＵＴの電圧は図４におけるＷＲＩＴＥ状態のＮ型不揮発性メモリセルの電流とＰ型トランジスタの電流の交点になる。よってＶＯＵＴの電圧はほぼ５Ｖとなる。Ｎ型不揮発性メモリセルに約５Ｖの電圧がかかるとＮ型不揮発性メモリセルのチャネルを流れる電子は大きなエネルギーをもち、フローティングゲートへの微小な書き込み現象が起きる。

一般に、ＷＲＩＴＥ状態にあるＮ型不揮発性メモリセルにおいては、フローティングゲートに蓄えられた電子が時間と共にわずかずつ消失して、いずれはデータが消える。言い換えると、データが書き換わる。しかし、前記のように読出モード、もしくは保持モードにおいて、フローティングゲートへの電子の注入現象が起きるので、データの保持特性が向上する。

このようにＥＲＡＳＥ状態の不揮発性メモリセルにはほとんど電圧がかからず、ＷＲＩＴＥ状態の不揮発性メモリセルには電源電圧とほぼ同じ電圧がかかるという状態が実現できる。言い換えると、面積の増大を最小限に抑えて、保持特性の向上が実現できる。

また、出力電圧ＶＯＵＴはＥＲＡＳＥ状態ではＶＳＳとほぼ同じ電圧、ＷＲＩＴＥ状態ではＶＤＤとほぼ同じになる。そのため、一般のメモリ回路で用いられているリファレンスメモリセルとの比較を行う必要がなくなり、センスアンプ、リファレンスメモリセルが不要になり、その分、面積を縮小することも出来る。

次に周辺回路について説明する。本発明のメモリ回路は、常時読出モードにし続けてもデータの書き換わりが生じないという特性から、特にアナログ量のトリミングに適している。ここでは図３を用いて、アナログ量の電圧ＶＡを分割抵抗で分割する回路に本発明を適用した場合について説明する。

ＶＡを分割する分割抵抗に対してトリミング用トランジスタを並列に接続する。このトリミング用トランジスタがＰ型トランジスタの場合、ＶＯＵＴがＬｏの時、トリミング用Ｐ型トランジスタがＯＮするので分割抵抗が短絡し、ＶＯＵＴがＨｉの時、トリミング用Ｐ型トランジスタがＯＦＦするので分割抵抗が機能するというものである。

ここで、トリミング用トランジスタは、ＯＮしている場合のＯＮ抵抗が、分割抵抗に較べて無視できるくらい小さくなければならない。また、トリミング用トランジスタがＯＦＦしている場合でも、ソース／ドレイン間リーク電流や接合リーク電流が発生するが、これらのリークによるＯＦＦ抵抗が分割抵抗に較べて非常に大きくなければならない。この２つの条件を満たすトリミング用トランジスタはチャネル幅、チャネル長、閾値を調整すれば簡単に設定することができる。

ここではＶＯＵＴを直接、トリミング用トランジスタに入力しているが、データを反転させるためや、整形する等の目的で間にインバータ等の回路を挿入してもよい。

次に書き込み動作について説明する。書き込み用セレクトトランジスタの入力ＶＳＥは書き込み動作を選択するための入力である。書き込みは書き込み用セレクトトランジスタがＯＮ、且つ、ＶＰＰが書き込みに必要な電圧以上の場合に行われる。

通常、不揮発性メモリセルへの書き込みには高電圧が要求される。書き込みにＶＤＤの最大動作電圧ＶＤＤｍａｘよりも高い電圧が必要とされ、この書き込み用の高電圧が印加されても大丈夫なように素子がつくられると、ＶＤＤｍａｘに合わせてつくられた場合に較べて、耐圧を高くする必要があることから素子の特性は低下し、素子サイズは増大する。そこで図３に示すようにＶＤＤ用のラインとは別に、ＶＰＰラインを設ける。書き込みに必要な電圧はＶＰＰラインにのみ印加し、ＶＤＤラインにはＶＤＤｍａｘ以下の電圧を印加する。このようにすることで、ＶＤＤに合わせた耐圧の素子で作られた半導体集積回路装置にＶＰＰで書き込むことが可能になる。

図３ではトリミング用トランジスタのゲート絶縁膜にＶＰＰがかかってしまうが、図５のようにダイオード７と抵抗８を用いてＶＤＤにクランプすることが出来る。また、トリミング用トランジスタがＰ型で基板電位がＶＤＤに等しい場合は絶縁膜にかかる電圧はＶＰＰ−ＶＤＤとなるので、このようなクランプ回路は必要なくなる。

定電流用のＰ型トランジスタのドレインにもＶＰＰがかかるが、このドレインと基板はＰＮ接合が順方向になるので、Ｐ型トランジスタの基板をＶＤＤに直結している場合、ＶＰＰラインからＶＤＤラインに順方向電流が流れる。これは間に抵抗を挟んだり、Ｐ型トランジスタの基板をＶＤＤから分離して、間にスイッチを設けたりすることで回避できる。

書き込み用セレクトトランジスタのドレインにはＶＰＰの電圧がかかるのでＶＰＰの耐圧が必要である。一般にＰ型トランジスタのドレイン耐圧はＮ型トランジスタより大きい。よってＶＰＰでパンチスルーしないようにトランジスタのチャネル長を長くすればよい。チャネル長はＭａｓｋ行程においてチャネルを長くすればよいので、製造工程をＶＰＰに合わせて変更する必要は生じない。

以上のように読出モード、及び保持モードにおいて用いる電源ラインの電圧にあわせた製造工程のみで、書き込み用の電源ラインにＶＤＤより大きいＶＰＰを印加することが可能になる。つまり、トランジスタの特性を犠牲にすることなしに、書き込みを十分に行うために必要な電圧を印加することが可能な半導体不揮発性記憶装置が得られる。ここでは書き込み用と記載しているが、消去動作に用いることも出来る。

図６を基に説明する。これは２ビットの不揮発性メモリ回路とＶＡの抵抗分割をあらわす回路図である。複数ビットの場合は、書き込みセレクトトランジスタがＯＮした不揮発性メモリセルのみに書き込みが行われる。読み出しには、選択するためのトランジスタは存在せず、不揮発性メモリ回路からの出力ＶＯＵＴがそれぞれのトリミング用Ｐ型トランジスタの入力となっており、記憶データを常時出力している。このトリミング用のトランジスタはＮ型でも同様の役割を果たすことができる。

ここでは２ビットについて述べたが、これは最も簡単に複数ビットの場合を説明するためである。本実施例と同様にして何ビットにも増やすことが可能である。

図７を基に説明する。これはＶＣＧのセレクトトランジスタ９を介してＶＣＧをＶＰＰラインに接続したものである。このようにすることで、書き込みにおいてＶＣＧをＶＰＰまで上げることができる。フローティングゲートには電子を注入するが、電子はマイナスの電荷をもっているのでフローティングゲートの電位を上げることでチャネルホットエレクトロンの注入効率を上げることができる。しかし、ドレイン近傍での電界が弱くなり、電子−正孔の対生成量が減少するため、トータルとしての注入効率はＶＣＧをＶＰＰにした方がよいとは一概に言えない。しかしながら、ＶＣＧをＶＰＰにした方がトータルの注入効率が上がる場合にはＶＣＧをＶＰＰラインにスイッチを介して接続することで閾値をよりシフトさせることが出来る。

図８を基に説明する。これはＶＤＤ側に不揮発性メモリセルを配置し、ＶＳＳ側に定電流回路を配置して両者を直列接続したものである。不揮発性メモリセルにＮ型のトランジスタを用いる場合、バックゲートがかからないように不揮発性メモリセルの基板はＶＯＵＴにつなぐ。このようにすることで前記実施例と同様の機能が得られる。

図９を基に説明する。ＶＯＵＴをラッチ回路に入力し、その出力をトリミング用トランジスタの入力としている。この構成の場合、メモリ情報をラッチに保管できるので、電源投入時に定電流回路に定電流を流して不揮発性メモリに記憶している情報をラッチに読み出した後に、不揮発性メモリと定電流回路に流れる電流をカットすることができる。電流をカットすることで、消費電流を低減することが出来るので、低消費電流が優先される半導体集積回路装置には本構成が適している。

前記実施例では、不揮発性メモリセルにフローティングゲートを用いたＮ型ＭＯＳトランジスタ構造の不揮発性メモリセルを考えてきたが、これに限定するものではない。フローティングゲートを用いたＰ型ＭＯＳトランジスタ構造において、ＷＲＩＴＥ状態でフローティングゲートに正孔を蓄える形式のものでも前記実施例と同様の機能が得られる。

また、フローティングゲートを有さず、電荷を絶縁膜のトラップサイトに捕獲させるチャージトラップ型トランジスタの不揮発性メモリセルを用いた場合でも同様の機能が得られる。絶縁膜へのチャージトラップ型トランジスタの不揮発性メモリセルとしては、絶縁膜にＯＮＯを用いたものが一般的に知られている。チャージトラップ型トランジスタは絶縁膜へのチャージのトラップ量によって、閾値が変化することをデータの記憶に用いている。よって、チャージトラップ型トランジスタの不揮発性メモリセルを用いた場合でも前記実施例と同様の機能が得られる。

定電流回路と不揮発性メモリセルを直列接続し、前記両者の接続点を出力とする半導体不揮発性記憶装置であれば、ＶＤＤ／ＶＳＳ間に、その他の素子が挿入されても、本発明の機能が得られる。

本発明を実施するための最良の形態を表す１ビットのメモリ回路。 定電流回路と不揮発性メモリセルの電圧と電流の関係を表すグラフ。 Ｐ型トランジスタから成る定電流回路を有する１ビットのメモリ回路とトリミング回路から成る実施例１を表す回路図。 Ｐ型トランジスタから成る定電流回路と不揮発性メモリセルの電圧と電流の関係を表すグラフ。 トリミング用トランジスタの入力電圧をＶＤＤにクランプする回路。 ２ビットのメモリ回路とトリミング回路。 ＶＣＧをＶＰＰラインに接続できる１ビットのメモリ回路。 定電流回路と不揮発性メモリセルの配置が図１とは逆の回路。 ラッチ回路を有する１ビットのメモリ回路とトリミング回路。

符号の説明

１ 定電流回路
２ 不揮発性メモリセル
３ 書き込み用セレクトトランジスタ
４ 定電流回路を構成するＰ型トランジスタ
５ トリミング用トランジスタ
６ 分割抵抗
７ ダイオード
８ 抵抗
９ ＶＣＧのセレクトトランジスタ

Claims (5)

1. 閾値の低いＥＲＡＳＥ状態と閾値の高いＷＲＩＴＥ状態のどちらかひとつの状態を取ることによりデータを記憶する不揮発性メモリセルと前記メモリセルに直列接続された定電流回路とからなり、前記不揮発性メモリセルと前記定電流回路の接続点を出力とする半導体不揮発性記憶装置であって、
   前記メモリセルに電圧が印加される読出モードおよび保持モードにおいては、前記ＥＲＡＳＥ状態における前記不揮発性メモリセルに流れる飽和電流をＩ_ERASE、前記ＷＲＩＴＥ状態における前記不揮発性メモリセルに流れる飽和電流をＩ_WRITE、および前記定電流回路が出力する定電流をＩ_CONSTとしたときに、これらの電流の大きさは、Ｉ_WRITE＜Ｉ_CONST＜Ｉ_ERASEなる関係を満たしている半導体不揮発性記憶装置。
2. 前記読出モードおよび前記保持モードのひとつにおいて、前記不揮発性メモリセルが前記ＥＲＡＳＥ状態の場合には前記不揮発性メモリセルのソース／ドレイン間にかかる電圧を０ボルトに近づけることで前記ＥＲＡＳＥ状態の不揮発性メモリセルには書き込みがおこらず、前記不揮発性メモリセルが前記ＷＲＩＴＥ状態の場合には前記不揮発性メモリセルのソース／ドレイン間にかかる電圧を高い方の電源電圧に近づけるによって、前記ＷＲＩＴＥ状態の不揮発性メモリセルにはホットエレクトロンによる書き込みがおこることを特徴とする請求項１に記載の半導体不揮発性記憶装置。
3. 前記読出モードおよび保持モードに用いる電源ラインと、前記不揮発性メモリセルのデータ書き換えに用いる電源ラインとを独立に有し、前記出力と前記不揮発性メモリセルのデータ書き換えに用いる電源ラインとの間にさらにトランジスタを有し、前記不揮発性メモリセルのデータ書き換え時に前記トランジスタが導通状態となることを特徴とする請求項１に記載の半導体不揮発性記憶装置。
4. 前記定電流回路と前記不揮発性メモリセルを直列接続した回路には電源が印加されている間は常時電流が流れることを特徴とする請求項１に記載の半導体不揮発性記憶装置。
5. 前記定電流回路は飽和動作状態にあるＭＯＳトランジスタである請求項１に記載の半導体不揮発性記憶装置。

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