JP2005032368A - 不揮発性半導体記憶装置及びその消去方法 - Google Patents
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Abstract
【解決手段】 メモリアレイ11の同一行のメモリセルトランジスタの制御ゲートを相互に接続して共通のワード線とし、ワード線にワード線電圧を供給可能に構成されたワード線電圧供給回路12が、消去動作時の一定期間において、消去対象となるメモリセルトランジスタに接続するワード線に供給する消去ワード線電圧の絶対値を順次上昇可能に構成され、メモリセルトランジスタのチャネル領域にチャネル電圧を供給可能に構成されたチャネル電圧供給回路15が、消去動作時の一定期間において、消去対象となるメモリセルトランジスタのチャネル領域に供給する消去チャネル電圧の絶対値を順次上昇可能に構成されている。
【選択図】 図1
Description
Vfg=Rcg×Vg+Rcw×Vw+Qfg/Cfg
Vfg=0.75×(−9V)+0.25×6V−2.825V
=−8.075V
(数3)
Eox=(Vw−Vfg)/Tox
=(6V−(−8.075V))/100×10−8cm
=14.075MV/cm
Vfg1=0.75×(−7V)+0.25×6V−2.825V
=−6.575V
(数5)
Eox=(Vw−Vfg1)/Tox
=(6V−(−6.575V))/100×10−8cm
=12.575MV/cm
Vfg2=0.75×(−8V)+0.25×6V−2.075V
=−6.575V
(数7)
Eox=(Vw−Vfg2)/Tox
=(6V−(−6.575V))/100×10−8cm
=12.575MV/cm
Vfg3=0.75×(−9V)+0.25×6V−1.325V
=−6.575V
(数9)
Eox=(Vw−Vfg3)/Tox
=(6V−(−6.575V))/100×10−8cm
=12.575MV/cm
Vfg1=0.75×(−5V)+0.25×6V−3.2V
=−5.45V
(数11)
Eox=(Vw−Vfg1)/Tox
=(6V−(−5.45V))/100×10−8cm
=11.45MV/cm
Vfg1=0.75×(−6V)+0.25×5V−3.2V
=−6.45V
(数13)
Eox=(Vw−Vfg1)/Tox
=(5V−(−6.45V))/100×10−8cm
=11.45MV/cm
〈1〉上記実施形態では、図3に示すように、ワード線に印加される消去ワード線電圧が3段階毎に、段階的に電圧値が変化(絶対値が順次上昇)し、チャネル領域に印加される消去チャネル電圧が3段階を1区切りとして1段階毎に段階的に電圧値が変化(絶対値が順次上昇)する場合を説明した。これに対して、チャネル領域に印加される消去チャネル電圧が3段階毎に、段階的に電圧値が変化(絶対値が順次上昇)し、ワード線に印加される消去ワード線電圧が3段階を1区切りとして1段階毎に段階的に電圧値が変化(絶対値が順次上昇)するように、電圧値の変化するタイミング(周期)を、消去ワード線電圧と消去チャネル電圧間で交替させても構わない。
11 :メモリアレイ
12 :ワード線電圧供給回路
13 :共通ソース線電圧供給回路
14 :ビット線電圧供給回路
15 :ウェル電圧供給回路(チャネル電圧供給回路)
16 :負電圧調整回路
17 :高電圧調整回路
18 :制御回路
20 :ウェル
21 :抵抗分割回路
22 :コンパレータ
23 :負電圧ポンプ回路
31 :抵抗分割回路
32 :高電圧ポンプ回路
33 :コンパレータ
34 :PMOSトランジスタ
40 :浮遊ゲート
41 :チャネル領域
42 :制御ゲート
43 :酸化膜(絶縁膜)
44 :層間絶縁膜
45 :半導体基板(ウェル)
46 :ソース領域
47 :ドレイン領域
100:メモリセル
SL :共通ソース線
WL0〜WLn−1:ワード線
BL0〜BLm−1:ビット線
Claims (14)
- チャネル領域と制御ゲート間に絶縁膜を介して形成された電荷蓄積領域を有するメモリセルトランジスタを行方向及び列方向に夫々複数配列して構成されたメモリアレイを備えてなる不揮発性半導体記憶装置であって、
前記メモリアレイの同一行の前記メモリセルトランジスタの前記制御ゲートを相互に接続して共通のワード線とし、
前記ワード線にワード線電圧を供給可能に構成されたワード線電圧供給回路が、消去動作時の一定期間において、消去対象となる前記メモリセルトランジスタに接続する前記ワード線に供給する消去ワード線電圧の絶対値を順次上昇可能に構成され、
前記チャネル領域にチャネル電圧を供給可能に構成されたチャネル電圧供給回路が、消去動作時の一定期間において、消去対象となる前記メモリセルトランジスタの前記チャネル領域に供給する消去チャネル電圧の絶対値を順次上昇可能に構成されていることを特徴とする不揮発性半導体記憶装置。 - 前記消去ワード線電圧が負の電圧で、前記消去チャネル電圧が正の電圧であり、前記消去ワード線電圧と前記消去チャネル電圧が印加されている期間中、消去対象の前記メモリセルトランジスタのソース及びドレインが開放状態にあることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記チャネル電圧供給回路が消去対象となる前記メモリセルトランジスタの前記チャネル領域に前記消去チャネル電圧を段階的に順次上昇させながら供給する場合において、前記消去チャネル電圧が一定値を維持している複数の期間内において、前記ワード線電圧供給回路が、消去対象となる前記メモリセルトランジスタに接続する前記ワード線に供給する前記消去ワード線電圧の絶対値を段階的または連続的に順次上昇させることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記ワード線電圧供給回路が消去対象となる前記メモリセルトランジスタに接続する前記ワード線に前記消去ワード線電圧を段階的に順次上昇させながら供給する場合において、前記消去ワード線電圧が一定値を維持している複数の期間内において、前記チャネル電圧供給回路は、消去対象となる前記メモリセルトランジスタの前記チャネル領域に供給する前記消去チャネル電圧の絶対値を段階的または連続的に順次上昇させることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 消去対象となる前記メモリセルトランジスタに接続する前記ワード線とそのメモリセルトランジスタの前記チャネル領域との間の印加電圧の絶対値が、前記複数の期間内を通して、段階的または連続的に順次上昇することを特徴とする請求項3または4に記載の不揮発性半導体記憶装置。
- 消去対象となる前記メモリセルトランジスタに接続する前記ワード線とそのメモリセルトランジスタの前記チャネル領域との間の印加電圧の絶対値が、前記複数の期間内を通して、段階的に順次上昇し、その各段階における前記印加電圧の上昇分が等しく、前記各段階における前記印加電圧の印加期間が同じであることを特徴とする請求項3または4に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積領域が、前記チャネル領域の上部で前記制御ゲートの下部に当る位置に夫々絶縁膜を介して導電性材料で周囲と絶縁分離され形成された浮遊ゲートであることを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。
- チャネル領域と制御ゲート間に絶縁膜を介して形成された電荷蓄積領域を有するメモリセルトランジスタを行方向及び列方向に夫々複数配列して構成され、同一行の前記メモリセルトランジスタの前記制御ゲートを相互に接続して共通のワード線を形成してなるメモリアレイを備えた不揮発性半導体記憶装置の消去方法であって、
消去動作時の一定期間において、消去対象となる前記メモリセルトランジスタに接続する前記ワード線に供給する消去ワード線電圧の絶対値を順次上昇させるワード線電圧上昇工程と、
消去動作時の一定期間において、消去対象となる前記メモリセルトランジスタの前記チャネル領域に供給する消去チャネル電圧の絶対値を順次上昇させるチャネル電圧上昇工程とを有することを特徴とする不揮発性半導体記憶装置の消去方法。 - 前記消去ワード線電圧が負の電圧で、前記消去チャネル電圧が正の電圧であり、前記消去ワード線電圧と前記消去チャネル電圧が印加されている期間中、消去対象の前記メモリセルトランジスタのソース及びドレインが開放状態にあることを特徴とする請求項8に記載の不揮発性半導体記憶装置の消去方法。
- 前記チャネル電圧上昇工程において、消去対象となる前記メモリセルトランジスタの前記チャネル領域に前記消去チャネル電圧を段階的に順次上昇させながら供給する場合、前記消去チャネル電圧が一定値を維持している複数の期間内において、前記ワード線電圧上昇工程を実行することを特徴とする請求項8または9に記載の不揮発性半導体記憶装置の消去方法。
- 前記ワード線電圧上昇工程において、消去対象となる前記メモリセルトランジスタに接続する前記ワード線に前記消去ワード線電圧を段階的に順次上昇させながら供給する場合、前記消去ワード線電圧が一定値を維持している複数の期間内において、前記チャネル電圧上昇工程を実行することを特徴とする請求項8または9に記載の不揮発性半導体記憶装置の消去方法。
- 消去対象となる前記メモリセルトランジスタに接続する前記ワード線とそのメモリセルトランジスタの前記チャネル領域との間の印加電圧の絶対値が、前記複数の期間内を通して、段階的または連続的に順次上昇することを特徴とする請求項10または11に記載の不揮発性半導体記憶装置の消去方法。
- 消去対象となる前記メモリセルトランジスタに接続する前記ワード線とそのメモリセルトランジスタの前記チャネル領域との間の印加電圧の絶対値が、前記複数の期間内を通して、段階的に順次上昇し、その各段階における前記印加電圧の上昇分が等しく、前記各段階における前記印加電圧の印加期間が同じであることを特徴とする請求項10または11に記載の不揮発性半導体記憶装置の消去方法。
- 前記電荷蓄積領域が、前記チャネル領域の上部で前記制御ゲートの下部に当る位置に導電性材料で周囲と絶縁分離され形成された浮遊ゲートであることを特徴とする請求項8〜13の何れか1項に記載の不揮発性半導体記憶装置の消去方法。
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JP2011048871A (ja) * | 2009-08-26 | 2011-03-10 | Power Flash株式会社 | Nand型フラッシュメモリとその消去方法 |
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JP2008243347A (ja) * | 2007-03-27 | 2008-10-09 | Hynix Semiconductor Inc | フラッシュメモリ装置およびその消去方法 |
JP2011048871A (ja) * | 2009-08-26 | 2011-03-10 | Power Flash株式会社 | Nand型フラッシュメモリとその消去方法 |
JP2013134800A (ja) * | 2011-12-27 | 2013-07-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
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