KR20080077216A - 플래시 또는 ｅｅ 어레이를 프로그래밍하기 위한 어레이소스 라인(ａｖｓｓ) 제어된 고전압 조정 - Google Patents

플래시 또는 ｅｅ 어레이를 프로그래밍하기 위한 어레이소스 라인(ａｖｓｓ) 제어된 고전압 조정 Download PDF

Info

Publication number
KR20080077216A
KR20080077216A KR1020087015075A KR20087015075A KR20080077216A KR 20080077216 A KR20080077216 A KR 20080077216A KR 1020087015075 A KR1020087015075 A KR 1020087015075A KR 20087015075 A KR20087015075 A KR 20087015075A KR 20080077216 A KR20080077216 A KR 20080077216A
Authority
KR
South Korea
Prior art keywords
potential
flash memory
array
volts
line
Prior art date
Application number
KR1020087015075A
Other languages
English (en)
Inventor
에밀 램브래체
Original Assignee
아트멜 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아트멜 코포레이션 filed Critical 아트멜 코포레이션
Publication of KR20080077216A publication Critical patent/KR20080077216A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3477—Circuits or methods to prevent overerasing of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 플래시 메모리 어레이를 프로그래밍하기 위한 방법은 전류 소스(410) 및 전위 소스 중 적어도 하나를 플래시 메모리 어레이의 적어도 한의 선택된 비트라인(BL)에 결합하는 단계, 비교기(430)를 이용하여 어레이 VSS 라인(AVSS)의 전위(VAVSS)를 모니터링하는 단계, 어레이 VSS 라인(AVSS)를 전위(VAVSS)가 기준 전위(Vref)에 거의 같아질 때까지 전기적으로 플로팅하게 하는 단계, 및 전류 소스(430)과 전위 소스 중 적어도 하나를 디커플링시킴으로써 프로그래밍을 종료하는 단계를 포함한다.
플래시 메모리 어레이, 메모리 셀, 플로팅 게이트 트랜지스터

Description

플래시 또는 ＥＥ 어레이를 프로그래밍하기 위한 어레이 소스 라인(ＡＶＳＳ) 제어된 고전압 조정{ARRAY SOURCE LINE (AVSS) CONTROLLED HIGH VOLTAGE REGULATION FOR PROGRAMMING FLASH OR EE ARRAY}
본 발명은 집적 회로에 관한 것이다. 특히, 본 발명은 플로팅(floating) 게이트 트랜지스터의 플로팅 게이티에 결합된 전위를 제어하기 위한 개선된 방법과 장치를 제공한다.
비휘발성 메모리는 오늘날 사용되는 다양한 전자 소자의 중요 부품을 포함한다. 특히 유용한 타입의 비휘발성 메모리는 EEPROM(electrically erasable programmable read-only memory)이다. 플래시 메모리(플래시 EEPROM으로도 불름)는 EEPROM의 한 타입이며; 플래시 EEPROM의 뚜렷한 특징은 메모리 셀의 큰 그룹들을 동시에 삭제할 수 있다는 것이다. 예컨대, 삭제 프로세스는 어레이 전체에(풀완전(full) 칩 삭제) 또는 어레이의 특정 부분만큼만(섹터 삭제) 부분적으로 적용될 수 있다. 동시에 삭제되는 메모리 셀들의 그룹은 공통 소스 라인에 접속된 자체 소스 전극을 갖는다.
통상적으로 플래시 메모리의 셀은 이중 게이트 MOSFET 트랜지스터를 포함한다. 이중 게이트 MOSFET 트랜지스터는 채널 영역 위에 배치된 전기적으로 절연된 폴리실리콘 게이트(플로팅 게이트)를 포함하며, 게이트 유전체(통상적으로 터널 옥사이드로 불리는 실리콘의 옥사이드)가 그 사이에 위치한다. 통상적으로 제 2 폴리실리콘 층을 이용하여 제조된 제어 게이트는 플로팅 게이트 상에 절연되게 배치된다. 이중 게이트 MOSFET은 포울러-노르트하임(Fowler-Nordheim) 터널링 또는 드레인 영역에서의 채널 핫(hot) 전자 주입에 의해 프로그래밍되고, 포울러-노르트하임 터널링에 의해 삭제된다. 본 발명은 프로그래밍 및 삭제가 모두 포울러-노르트하임 터널링에 의해 이루어지는 EEPROM에 관한 것이다.
플로팅 게이트가 음 전하를 저장할 때, 이중 게이트 MOSFET은 비교적 높은 임계 전압을 가지며 연관된 플래시 메모리 셀은 삭제된 상태에 있게된다. 플래시 메모리 셀이 삭제된 상태에 있을 때, 플로팅 게이트 상에 저장된 음 전하는 이중 게이트 MOSFET이 판독 동작 동안 인가된 전압에서 도전되는 것을 방지한다.
플로팅 게이트가 중성 또는 양 전하를 저장할 때, 이중 게이트 MOSFET은 비교적 낮은 임계 전압을 가지며 연관된 플래시 메모리 셀은 프로그래밍된 상태에 있게 된다. 플래시 셀이 프로그래밍된 상태에 있을 때, 플로팅 게이트 상에 저장된 중성 또는 양 전하는 이중 게이트 MOSFET이 판독 동작 동안 인가된 전압에서 도전되게 한다.
제조 동안 이중 게이트 MOSFET의 크기와 구성은 바뀐다. 그 결과, 일부 플래시 셀은 다소 두껍거나 얇은 터널 옥사이드를 가질 수 있다. 터널 옥사이드 두께 변화는 임계 전압의 변화를 야기한다. 일반적으로, 삭제된 셀의 임계 전압은 통상적으로 양의 값(Vte)이다. 프로그래밍된 셀의 임계 전압은 통상적으로 음의 값(Vtp)이다. Vte와 Vtp 사이의 차이는 프로그램 마진(margin), Vpm으로 부른다:
Vpm = Vte - Vtp (1)
비교적 큰 프로그램 마진(Vpm)은 큰 프로그램 마진(Vpm)이 프로그래밍된 셀을 삭제된 셀과 구별하기 쉽게 하기 때문에 바람직하다. 즉, (Vpm)에 대한 큰 값은 셀의 내용을 판독하기 쉽게 한다.
플래시 셀의 마모(wear-out) 메커니즘으로 인해, 프로그램 마진(Vpm)은 안정적이지 않고; 오히려 (Vpm)은 각각의 프로그램/삭제 사이클에 따라 감소한다. 많은 프로그램/삭제 사이클의 과정 동안, 마진은 셀이 고장나는(fail)는 - 내용이 더 이상 신뢰성있게 판독되지 않는 - 지점까지 감소한다. 플래시 셀의 과도한(over)-프로그래밍 및 과도한-삭제는 (Vpm)의 감소가 보다 빠르게 일어나게 한다. 따라서, 플래시 메모리 셀(및 플래시 메모리 어레이) 동작 수명을 최대화하기 위하여, 프로그램 및 삭제 동작은 잘 조절되어야 한다. 특히, 프로그램 동작은 (Vpm)에 대한 적절한 값을 충분히 달성하도록 플로팅 게이트 전위를 상승시켜야 하며, 동시에 셀의 과도한-프로그래밍을 방지하기 위해 플로팅 전위를 제한하도록 제공되어야 한다.
종래에는, 셀 프로그래밍 동작의 제어를 위한 방법이 비트라인의 전위를 제한하는 방향으로 이루어졌으며, 이는 박 재관의 미국특허 6,865,110에 개시되어 있 다. 프레틴(Fratin) 등의 미국특허 6,507,067은 단일-트랜지스터 플래시 메모리 셀을 포함하는 플래시 EEPROM을 개시한다. 플래시 EEPROM은 삭제 동작 동안 공통 소스 라인 상의 전압 제한을 제공하기 위한 다이오드-기반 클램프와 연관된 전류 제한 저항기를 포함한다. 다이오드-기반 클램프는 소스 라인 전위를 제한하기 위해 다이오드 턴-온 특성에 의존하여, 소스 라인 전위를 편리하게 조절할 수 없다. 상기 미국특허 '067에 개시된 구성은 본 발명에 대한 하기 설명처럼 프로그래밍 동작 동안 소스 라인 전위가 플로팅 게이트 전위를 직접 측정하게 할 수 없다. 따라서 프로그래밍 동안 플래시 메모리 소자의 플로팅 게이트에 결합된 전위의 제어를 향상시키기 위한 수단이 필요하다. 특히, 2-트랜지스터 구성이 대다수의 플래시 메모리 구성에 공통적으로 사용되기 때문에, 2-트랜지스터 플래시 셀 구성에 적절한 방법을 개시한다.
상기 목적은 플래시 메모리 어레이 내의 플래시 메모리 셀을 프로그래밍하기 위한 방법과 장치를 제시하는 본 발명에 의해 달성된다. 플래시 메모리 셀은 플로팅 게이트 트랜지스터와 선택 트랜지스터를 포함한다. 플래시 메모리 어레이 내의 모든 플래시 메모리 셀에 공통인 어레이 VSS 라인에 연결된 전압 비교기는 플로팅 게이트 트랜지스터 내의 플로팅 게이트의 전위에 직접 응답하는 수단을 제공한다. 삭제 동작을 수행하는 플래시 메모리 셀의 플로팅 게이트 전위의 변화는 제 1 용량성 결합 비율을 이용하여 조절된다. 기록 (프로그래밍) 동작을 수행하는 플래시 메모리 셀의 플로팅 게이트 전위의 변화는 비트라인을 이용하는 플래시 메모리 셀에 결합된 전압/전류 소스를 차단(shutting off)하기 위한 수단과 함께 제 2 용량성 결합 비율을 이용하여 조절된다. 플래시 메모리 셀 내의 포울러-노르트하임 다이오드에 부가된 전기적 스트레스는 삭제 동작 동안 선택 라인 전위의 상승 시간을 제한하고 기록 동작 동안 비트라인 전위의 상승 시간을 제한함으로써 제어될 수 있다.
도 1A는 본 발명의 일 실시예에 따른 플래시 메모리 셀의 회로 개략도이다.
도 1B는 이중 게이트 NMOS 트랜지스터가 등가 회로 모델로 표현된 플래시 메모리 셀의 회로 개략도이다.
도 2는 플래시 메모리 셀의 일부분에서의 용량성 전압 결합에 대한 모델이다.
도 3은 플래시 메모리 어레이 삭제 동작에 대한 타이밍 도이다.
도 4는 본 발명의 일 실시예에 따른 프로그래밍 동작에 적용가능한 제어 부재들을 갖는 플래시 메모리 셀의 회로 개략도이다.
도 5는 플래시 메모리 셀 프로그래밍 동작에 대한 타이밍 도이다.
도 6은 판독 동작에 적용가능한 부재들을 갖는 플래시 메모리 셀의 회로 개략도이다.
하기 설명에서, MOSFET 트랜지스터들이 통상적으로 대칭 소자들로서 구성되고, 이로 인해 소스 및 드레인으로 불리는 단자들의 교체가 소자의 동작에 영향을 주지 않는다는 것은 당업자들에게 잘 알려져 있다. 통상적인 용어에서, 통상적인 전류는 NMOS 트랜지스터의 소스 단자로부터 나와서, PMOS 트랜지스터의 소스 단자 안으로 흐르는 것으로 가정한다. 그러나, 어떤 분야에서는 이러한 용어가 모호하다. 일 예로 패스게이트(passgate)를 포함한 소자를 통과하는 양 방향으로 제어 전류 흐름을 경험할 수 있는 패스게이트가 있다. 이러한 이유로 인해, 비록 소스와 드레인이란 용어가 하기에 사용되지만, 이들은 소자를 통과하는 전류의 방향을 제한하는 의도로 사용되지 않는다. 오히려, 전류의 방향은 소자 단자들에 인가된 바이어스 전위에 기초하여 이해된다.
도 1을 참조하면, 플래시 메모리 셀(100A)에 대한 회로 개략도는 이중 게이트 NMOS 트랜지스터(110) 및 NMOS 선택 트랜지스터(150)를 포함한다. 이중 게이트 NMOS 트랜지스터(110)는 플로팅 게이트(112) 및 제어 게이트(114)를 더 포함한다. NMOS 선택 트랜지스터(150)는 폴리실리콘 게이트(155)를 더 포함한다. 본 발명의 일 실시예에서, 플로팅 게이트(112)는 플래시 메모리 셀(100A)의 제조 동안 인가된 제 1 폴리실리콘층으로부터 제조된다. 제어 게이트(114)와 폴리실리콘 게이트(155)는 플래시 메모리 셀(100A)의 제조 동안 인가된 제 2 폴리실리콘 층으로부터 제조된다. 당업자는 플로팅 게이트(112)가 통상적으로 터널 옥사이드로 불리는 유전체 재료의 절연층에 의해 이중 게이트 NMOS 트랜지스터(110)의 도전 영역으로부터 분리될 수 있다는 것을 알 것이다. 당업자는 다수의 유전체 재료가 터널 옥사이드, 예컨대 실리콘 다이옥사이드, 나이트라이디드 실리콘 다이옥사이드, 및 고-K 유전체를 포함할 수 있다는 것을 안다. 터널 옥사이드는 충분히 높은 전위로 영향을 받을 때 포울러-노르트하임 터널링으로 알려진 메커니즘에 의해 도전할 수 있다. 본 발명의 일 실시예에서, 터널 옥사이드는 약 7 볼트의 전위에 영향받을 때 실질적으로 도전을 시작한다. 도전은 인가된 전위의 극성에 따라 한 방향으로 가능하다.
NMOS 선택 트랜지스터(150)의 드레인 단자는 회로 노드(5) 및 비트라인(BL)에 결합된다. 비트라인(BL)은 연관된 비트라인 전위(VBL)를 갖는다. NMOS 트랜지스터의 게이트 단자는 폴리실리콘 게이트(155), 회로 노드(6), 및 워드 라인(WL)에 결합된다. 워드 라인(WL)은 연관된 워드 라인 전위(VWL)를 갖는다. NMOS 선택 트랜지스터(150)의 소스 단자는 회로 노드(3) 및 이중 게이트 NMOS 트랜지스터(110)의 드레인 단자에 결합된다. 이중 게이트 NMOS 트랜지스터(110)의 제어 게이트(114)는 이중 게이트 NMOS 트랜지스터(110)의 게이트 단자, 회로 노드(1), 선택 라인(SL)에 결합된다. 선택 라인(SL)은 연관된 선택 라인 전위(VSL)를 갖는다. 플로팅 게이트 트랜지스터(110)의 소스 단자는 회로 노드(2) 및 어레이 VSS 라인 (AVSS)에 결합된다. 어레이 VSS 라인(AVSS)는 연관된 어레이 VSS 라인 전위(VAVSS)를 갖는다.
당업자는 회로 개략도의 구성 편의에 따라 도 1A 및 하기 도면들에서 라인 요소의 교차점들이 점이 없는 한 전기적 접속을 나타내지 않는다는 것을 알 것이다. 당업자는 NMOS 선택 트랜지스터(150) 및 이중 게이트 NMOS 트랜지스터(110)에 대한 벌크 단자 접속들이 명확하게 도시되지 않았지만 대략 0 볼트의 회로 접지 전 위에 접속된다는 것을 알 것이다.
비록 다일 플래시 메모리 셀(100A)이 도 1A에 도시되었지만, 다수의 플래시 메모리 셀(100A)이 플래시 메모리 어레이를 포함하도록 행 및 열 구성으로 결합된다. 다수의 워드 라인(WL), 선택 라인(SL), 비트라인(BL)은 워드 라인(WL), 선택 라인(SL), 비트라인(BL)의 고유 조합이 종래 공지된 구성에서 특정 플래시 메모리 셀(100A)에 결합되도록 상기 어레이 전체에 배치된다. 어레이 VSS 라인(AVSS)는 플래시 메모리 어레이 내의 플래시 메모리 셀(100A)의 모든 실증(instantiation)에 공통적이다. 다수의 플래시 메모리 셀(100A)의 실증과 관련한 본 발명의 추가 설명이 하기에 개시된다.
플래시 메모리 셀(100A)의 대안적인 회로 개략도(100B)에 대한 도 1B를 참조하면, 이중 게이트 NMOS 트랜지스터(110)는 원래의(native) NMOS 트랜지스터(120), 포울러-노르트하임 다이오드(122), 및 옥사이드-나이트라이드-옥사이드(ONO) 커패시터(124)를 포함한 등가 회로 모델로 표현된다. 원래의 NMOS 트랜지스터(120)의 드레인 단자는 회로 노드(3) 및 포울러-노르트하임 다이오드(122)의 제 1 단자에 결합된다. 원래의 NMOS 트랜지스터(12)의 소스 단자는 회로 노드(2) 및 어레이 VSS 라인(AVSS)에 결합된다. 포울러-노르트하임 다이오드의 제 2 단자는 회로 노드(4), 원래의 NMOS 트랜지스터(120), 및 옥사이드-나이트라이드-옥사이드(ONO) 커패시터(124)의 제 1 단자에 결합된다. 옥사이드-나이트라이드-옥사이드(ONO) 커패티서(124)의 제 2 단자는 회로 노드(1) 및 선택 라인(SL)에 결합된다. 플로팅 게이트(112)는 회로 노드(4)에 결합되고 원래의 NMOS 트랜지스터(120)의 게 이트를 포함한다. 플로팅 게이트(112)는 옥사이드-나이트라이드-옥사이드(ONO) 커패시터(124)의 제 1 단자를 더 포함한다.
당업자는 회로 노드(4)에 있는 전위가 플로팅 게이트(112)의 전위에 대응하고, 노드(4)에 있는 전위가 이중 게이트 NMOS 트랜지스터(110)의 임계 전압, 및 이로써 이중 게이트 NMOS 트랜지스터(110)의 프로그래밍 상태를 결정한다는 것을 알 것이다. 옥사이드-나이트라이드-옥사이드(ONO) 커패시터(124)는 플로팅 게이트(112) 및 제어 게이트(114) 사이의 용량성 결합을 나타낸다. 본 발명의 일 실시예에서, 플로팅 게이트(112)와 제어 게이트(114)를 분리시키는 유전체 재료는 실리콘 다이옥사이드/실리콘 나이트라이드/실리콘 다이옥사이드를 포함하는 스택일 수 있다.
일 실시예에서 NMOS 선택 트랜지스터(150)는 인핸스먼트 모드(enhancement mode)에서 동작하는 NMOS 트랜지스터에 통상적인 값인, 약 0.7 볼트의 임계 전압을 갖도록 제조될 수 있다. 원래의 NMOS 트랜지스터(120)는 약 0 볼트의 임계 전압을 갖도록 제조될 수 있다. 따라서 원래의 NMOS 트랜지스터(120)는 플로팅 게이트(112)의 전위에 민감하다. (플로팅 게이트 전위는 이하에서 VFG로 부른다.) 만약 플로팅 게이트 전위(VFG)가 약 + 3 볼트라면, 원래의 NMOS 트랜지스터(120)는 이중 게이트 NMOS 트랜지스터(110) 제어 게이트 단자(114) 상의 임의의 인가된 바이어스 부재시에 실질적으로 도전한다. 만약 플로팅 게이트 전위(VFG)가 약 - 3 볼트에 있다면, 원래의 NMOS 트랜지스터(120)는 이중 게이트 NMOS 트랜지스터(110) 제 어 게이트 단자(114) 상의 임의의 인가된 바이어스의 부재시에 실질적으로 도전되지 않는다. NMOS 선택 트랜지스터(150) 및 원래의 NMOS 트랜지스터(120)를 제조하는데 사용된 기술은 공지되어 있다.
회로 노드들(1-4)에 존재하는 전압들간의 관계는 플래시 메모리 셀(100A)(도 1A)의 적절한 동작과 관련이 있다. 이러한 관계는 플래시 메모리 셀(100A)의 일 부분 내의 용량성 전압 결합에 대한 전압 결합 모델(200)인, 도 2를 참조하면 보다 잘 이해될 수 있다. 전압 결합 모델(200)은 먼저 도시된 구성의 관점에서 설명된다. 다음에 전압 결합 모델(200)의 부재들 및 플래시 메모리 셀(100A)의 부재들 간의 관계가 설명된다. 도 2의 회로 노드들(1-4)은 도 1A 및 1B에 개시된 회로 노드들(1-4)에 대응한다.
전압 결합 모델은 전위(V1)를 갖는 제 1 전압 발생기, 회로 노드(1)에 결합된 양의 단자, 및 접지 전위에 결합된 음의 단자를 포함한다. 커패시터(C1)는 회로 노드(1)에 결합된 제 1 단자 및 회로 노드(4)에 결합된 제 2 단자를 포함한다. 제 2 전압 발생기는 전위(V2)를 가지며, 회로 노드(2)에 결합된 양의 단자, 및 접지 전위에 결합된 음의 단자를 포함한다. 커패시터(C2)는 회로 노드(2)에 결합된 제 1 단자 및 회로 노드(4)에 결합된 제 2 단자를 포함한다. 제 3 전압 발생기는 전위(V3)를 가지며, 회로 노드(3)에 결합된 양의 단자 및 접지 전위에 결합된 음의 단자를 포함한다. 커패시터(C3)는 회로 노드(3)에 결합된 제 1 단자 및 회로 노드(4) 에 결합된 제 2 단자를 포함한다.
당업자는 전위(V1-V3)에서 발생하는 임의의 변화가 없을 때, 전위(V4)가 (노드(4)에 저장된 전하에 따라) 다양한 값들을 가지며 안정적인 구성으로 남아있는 것으로 가정할 수 있다는 것을 알 것이다. 그러나, 노드(4)에 저장된 전하와 무관하게, 임의의 전위(V1-V3)가 변화를 수행할 때마다 전위(V4)가 변한다. 전위(V4)의 변화는 하기 공지된 공식으로 주어진다:
Figure 112008044365105-PCT00001
(1)
따라서, 만약 커패시터들(C1-C3)의 값이 알려진다면, 전위(V4)에 대한 임의의 전위(V1-V3)의 변화의 효과가 결정될 수 있다.
도 2의 커패시터(C1)는 도 1B의 옥사이드-나이트라이드-옥사이드(ONO) 커패시터(124)에 대응한다. 도 2의 커패시터(C2)는 원래의 NMOS 트랜지스터(120)가 바이어스되어 도전될 때 원래의 NMOS 트랜지스터(120)의 게이트 단자와 소스 단자 사이의 커패시턴스에 대응한다. 원래의 NMOS 트랜지스터(120)가 바이어스 오프될 때, 도 2의 커패시터(C2)는 원래의 NMOS 트랜지스터(120)의 게이트 단자와 (기판 접속으로 알려진) 벌크 단자 사이의 커패티턴스에 대응한다. 커패시턴스(C2)는 하기에서 Cg로도 부른다.
도 2의 커패시터(C3)는 회로 노드(3)과 (4) 사이의 포울러-노르트하임 다이오드(122)에 의해 유도된 커패시턴스에 대응한다. 커패시턴스(C2)는 하기에서 CFN으로도 부른다. 상기 본 발명의 실시예의 관점에서, C2는 C1 및 C3의 커패시턴스에 비해 무시할 정도로 작으며, 후속하는 분석에서 무시될 수 있다.
도 2의 전위(V1)는 선택 라인 전위(VSL)에 대응한다. 도 2의 전위(V2)는 어레이 VSS 라인 전위(VAVSS)에 대응한다. NMOS 선택 트랜지스터(150)가 바이어싱되어 도전될 때 도 2의 전위(V3)는 비트라인 전위(VBL)에 대응한다.
상기 설명에 기초하여, 하기 표는 도 1A, 1B, 및 2 사이의 커패시턴스/전압 관계를 요약한 것이다:
도 1A, 1B 도 2 모델
CONO C1
Cg C2
CFN C3
VSL V1
VBL V3
VAVSS V2
VFG V4
상기 표를 참조하면, 공식 (1)은 하기와 같이 다시 적을 수 있다:
Figure 112008044365105-PCT00002
(2)
공식(2)가 적용되는 2개의 특정 분야는; 플래시 메모리 셀의 삭제 및 플래시 메모리 셀의 프로그래밍이다.
통상적으로 세 개의 동작: 삭제, 기록 및 판독이 플래시 메모리 셀 및 플래시 메모리 어레이에 대해 수행된다. 이들 각각의 동작은 본 실시예에 따라 설명된다.
삭제
삭제 동작은 플래시 메모리 어레이의 모든 셀에서 동시에 수행될 수 있으며, 플래시 메모리 어레이의 각각의 플래시 메모리 셀(100A)은 하기처럼 유사한 바이어싱 조건에 영향을 받는다: 비트라인(BL)은 대략 0 볼트의 전위에 결합된다. 워드 라인(WL)은 대략 13 내지 14 볼트의 전위에 결합되며, NMOS 선택 트랜지스터(150)를 바이어싱시켜 도전되게 하고, 이로써 0 볼트의 전위를 회로 노드(3)에 결합시킨다. 본 실시예에서, 삭제 동작은 판독 동작 이후에 수행되며; 판독 동작은 어레이 VSS 라인(AVSS)와 선택 라인(SL)을 0 볼트의 전위로 결합시킨다. 삭제 동안, 어레이 VSS 라인(AVSS)(및 이에 따른 회로 노드(2))는 0 볼트의 전위에 결합된 채 남아 있다. 삭제 프로세스는 선택 라인 전위(VSL),를 0 볼트로부터 대략 13-14 볼트로 상승시켜 초기화된다. 본 실시예에 따른 플래시 메모리 삭제 동작에 대한 타이밍 도인, 도 3을 참조하면, 선택 라인 전위(VSL)는 약 0.5 밀리초(즉, 약 5만 초)에서 t0로부터 t1의 간격 범위 동안 약 0 볼트에서 13-14 볼트로 전이된다. 선택 라인 전위(VSL)는 플래시 메모리 셀(100A) 전위가 평형되는 동안, t1으로부터 t2까지의 간격 동안 약 4 밀리초 동안 13-14 볼트에 남아 있다. 다음에 선택 라인 전위(VSL)는 t2로부터 t3까지의 간격 동안 약 0.5 밀리초에서 약 0 볼트로 복귀한다.
삭제 동작 동안 플래시 메모리 셀(100) 내에서 발생하는 이벤트(event)는 셀의 초기 조건에 따른다.
삭제: 초기 프로그래밍된 셀
만약 플래시 메모리 셀(100A)이 초기 프로그래밍된다면, 이중 게이트 NMOS 트랜지스터(110)(도 1A)는 대략 + 3 볼트의 플로팅 게이트 전위(VFG)를 갖는다: 즉 V4 = VFG = + 3V. 선택 라인 전위(VSL)가 t0으로부터 t1까지의 간격동안 전이될 때, 선택 라인 전위(VSL)는 하기 공식(2)에 따라 플로팅 게이트 전위(VFG)에 결합된다:
Figure 112008044365105-PCT00003
(3)
공식(3)에서 슬래시 값
Figure 112008044365105-PCT00004
은 포울러-노르트하임 다이오드의 커패시턴스가 결과에 분명하게 영향을 미치지 않고 무시할 수 있는 것을 나타낸다.
용어
Figure 112008044365105-PCT00005
는 제 1 결합 비율로 부른다. 본 실시예에서, 이중 게이트 NMOS 트랜지스터(110)는 제 1 결합 비율이 대략 0.7 내지 0.75와 같아지게 소정의 값을 주도록 구성된다. 값 0.75를 사용할 경우, 플로팅 게이트 전위(VFG)의 변화는 다음과 같이 계산된다:
Figure 112008044365105-PCT00006
(4)
상기 공식(4)에서, 13.5 볼트의 전위는 △VSL와 연관된 값들의 공칭 범위에 대한 대표적인 양으로서 사용될 수 있다.
공식(4)의 결과와 초기 프로그래밍된 플래시 메모리 셀(100A)에 대한 플로팅 게이트 전위(VFG)가 대약 + 3 볼트라는 정보를 이용하면, VFG에 대한 값은 하기 관계에 의해 시간(t1)에서 계산된다.
Figure 112008044365105-PCT00007
(5)
그러나, 도 1B를 참조하면, 포울러-노르트하임 다이오드(122)는 단자들 양단의 전위가 약 7 볼트를 초과할 때마다 실질적으로 도전된다. 따라서, 회로 노드(3)가 약 0 볼트의 전위에 결합되기 때문에 회로 노드(4)(및 이에 따른 플로팅 게이트 전위(VFG)가 달성할 수 있는 최대 전위는 약 7 볼트이다. 따라서, 포울러-노르트하임 다이오드(122)는 도전을 시작하고 커패시터(Cg)를 유효하게 바이패스하기 때문에, 공식(5)는 적용되지 않고 플로팅 게이트 전위(VFG)는 대신에 하기와 같이 된다:
Figure 112008044365105-PCT00008
(6)
도 3을 참조하면, 선택 라인 전위(VSL)는 t1 으로부터 t2 까지의 간격 동안 거의 일정하게 남아 있고, 플래시 메모리 셀(100A) 내의 전위는 평형에 이르고 거의 일정하게 남아 있다. 포울러-노르트하임 다이오드(122)는 바이어싱되어 도전되기 때문에, 노드(4)에 저장된 전하는 삭제 동작의 목적에 따라 t0로부터 t2까지의 간격 동안 바뀐다.
선택 라인 전위(VSL)가 t2로부터 t3까지의 간격 동안 전이될 때, 선택 라인 전위(VSL)의 변화는 공식(2)에 따른 플로팅 게이트 전위에 다시 결합된다. 결합 관계는 다음과 같다:
Figure 112008044365105-PCT00009
(7)
VFG가 시간 t1에서부터 t2까지 약 7 볼트에 있고 공식(7)을 사용하면 다음과 같다:
Figure 112008044365105-PCT00010
(8)
시간(t3)에서, 포울러-노르트하임 다이오드(122)의 단자 양단의 전위는 약 7 볼트보다 작고, 다이오드는 바이어싱 오프된다. 이는 노드(4)와 플로팅 게이트(112)가 전기적으로 절연되게 한다.
공식(8)의 검증은 시간(t3)에서의 플로팅 게이트 전위(VFG)에 대한 최종 값이 삭제된 플래시 메모리 셀, 즉 - 3 볼트에 대한 목표값에 대응한다는 것을 보여준다. 따라서, 공식(6)은 삭제 동작이 상기 설명한 과정에 의해 성공적으로 완료될 수 있다는 것을 보여준다.
삭제: 초기 삭제된 셀
만약 플래시 메모리 셀이 초기에 삭제된다면, 플로팅 게이트 트랜지스터는 약 - 3 볼트의 플로팅 게이트 전위(VFG)를 갖는다: 즉, V4 = VFG = - 3V 이다. 선택 라인 전위(VSL)가 t0로부터 t1까지의 간격 동안 전이할 때, 선택 라인 전위(VSL)의 변화는 상기 설명한 것처럼 공식(4)에 따른 플로팅 게이트 전위에 결합된다.
VFG가 시간(t0)에서 약 - 3 볼트라는 정보를 이용하고, 공식(4)를 사용하면, 플로팅 게이트 전위(VFG)는 다음과 같다:
Figure 112008044365105-PCT00011
(9)
시간(t1)에서 플로팅 게이트 전위(VFG)는 약 7 볼트를 초과하는 포울러-노르트하임 다이오드(122) 양단의 전위를 만들지 않기 때문에, 포울러-노르트하임 다이오드(122)는 도전하지 않는다. 따라서, 공식(9)에 의해 예측된 결과는 올바르다.
선택 라인 전위(VSL)가 t2로부터 t3까지의 간격 동안 전이할 때, 선택 라인 전위(VSL)의 변화는 공식(2)에 따라 플로팅 게이트 전위에 다시 결합된다. 결합 관계는 다음과 같다:
Figure 112008044365105-PCT00012
(10)
VFG가 시간(t2)에서 약 7 볼트이고, 공식(7)을 사용하면 다음과 같다:
Figure 112008044365105-PCT00013
(11)
공식(11)의 검증은 시간(t3)에서 플로팅 게이트 전위(VFG)에 대한 최종 값이 삭제된 플래시 메모리 셀, 즉 - 3 볼트에 대한 목표값에 대응한다는 것을 보여준다. 따라서 공식(11)은 초기 삭제된 플래시 메모리 셀이 삭제 동작에 의해 바뀌지 않은채 남아 있다는 것을 보여준다.
기록
기록 동작은 소정의 시간에서 단일 워드 라인을 선택한다. 완전한 플래시 메모리 어레이 내의 2n 메모리 페이지의 프로그래밍을 완성하기 위하여, 기록 동작은 2n 번 수행될 수 있고, 따라서 전체 플래시 메모리 어레이를 어드레싱한다.
기록 동작은 비트-와이즈(bit-wise) 동작이다: 즉, 기록 동작은 플래시 메모리 어레이 내의 단일 플래시 메모리 셀(100A)(도 1A)에 특정될 수 있다. 기록 동작은 비트라인(BL)과 워드라인(WL) 설정의 적절한 조합을 이용하여 프로그래밍될 특정 플래시 메모리 셀(100A)의 선택과 함께 시작한다: 접지된 워드 라인(WL)(즉, 워드라인 전위(VWL)는 0 볼트이다)은 선택되지 않았다고 말한다. 본 실시예에서, 워드라인(WL)의 선택은 워드 라인 전위(VWL)를 거의 13 내지 14 볼트까지 상승시키고, 메모리의 256-바이트 워드(페이지라고도 부름)를 어드레싱하는 것을 포함한다. 선택되지 않은 워드 라인(WL)에 결합된 플래시 메모리 셀(100A)은 어떠한 경우에도 프로그래밍되지 않는다.
선택된 메모리 페이지 내의 개별 비트들은 프로그래밍될 특정 플래시 메모리 셀(100A)의 경우와 교차하는 비트라인(BL)을 선택함으로써 프로그래밍하도록 선택된다. 비트라인(BL)의 선택은 비트라인(BL)을 약 12 볼트의 전위를 공급할 수 있는 전류 소스에 결합시키는 것을 포함하며, 전류 소스은 하기에서 설명한다. 접지되거나, 플로팅하거나, 어레이 VSS 라인 전위(VAVSS)에 묶인 비트라인 전위(VBL)를 갖는 비트라인은 선택되지 않는다. 선택되지 않은 비트라인(BL)에 결합된 플래시 메모리 셀(100A)은 어떠한 경우에도 프로그래밍되지 않는다.
도 4를 참조하면, 본 실시예에 따라 프로그래밍 동작에 적용가능한 제어 부재들을 갖는 플래시 메모리 셀은 플래시 메모리 셀(100B), 프로그램 전류 소스(410), 기생 커패시턴스(420), 및 전압 비교기(430)를 포함한다. 기록 동작 동안, 선택 라인 전위(VSL)는 플래시 메모리 어레이를 포함하는 선택 라인(SL)의 모든 경우에 대해 약 0 볼트에서 유지된다. 프로그래밍될 플래시 메모리 셀에 결합된 워드 라인(WL)이 선택된다: 즉, 워드 라인 전위(VWL)는 약 13 내지 14 볼트에서 유지되고 NMOS 선택 트랜지스터(150)는 바이어싱되어 도전된다. NMOS 선택 트랜지스터(150)는 비트라인(BL)과 비트라인(BL) 전위(VBL)를 회로 노드(3)에 결합시킨다.
비트라인(BL), 플로팅 게이트(112), 및 어레이 VSS 라인(AVSS) 상에 발생하는 전위 편차는 플래시 메모리 셀(100A) 기록(프로그래밍) 동작에 대한 타이밍 도인 도 5를 참조하여 설명된다. 비트라인 전위(VBL)와 어레이 VSS 라인 전위(VAVSS)는 시간(t4) 이전에 도시된 것처럼, 초기에 0 볼트에 있다. 본 실시예에서, 기록 동작은 판독 동작에 후행할 수 있다. 판독 동작이 어레이 VSS 라인(AVSS)를 회로 접지에 결합하는 트랜지스터를 이용하여 어레이 VSS 라인 전위(VAVSS)를 실제로 낮게 유지한다. (당업자는 어레이 VSS 라인(AVSS)을 접지 전위로 유지하는데 다양한 방법이 사용될 수 있다는 것을 알 것이다.) 시간(t4)에서의 기록 동작의 초기에, 어레이 VSS 라인(AVSS)은 전기적으로 플로팅될 수 있다. 비트라인(BL)에 결합된 프로그램 전류 소스(410)은 비트라인 전위(VBL)를 증가시키기 시작하고, 이로써 비트라인(BL)을 선택한다. 프로그램 전류 소스(410)은 약 40 마이크로-암페어의 전류를 약 12 볼트까지 공급할 수 있다. 프로그램 전류 소스(410)은 비트라인 킬(kill) 신호(Kill_BL)에 등답하여 전류를 종료하고 프로그램 전류 소스(410)을 전기적으로 절연시키는 외부 어드레싱가능 차단(shut-down) 능력을 포함한다. 프로그램 전류 소스(410)과 같은 회로를 구성하는 방법은 공지되어 있으며 본 발명을 명확하게 하 기 위해 본 명세서에 포함하지 않는다.
비트라인 전위(VBL)는 t4로부터 t5까지의 간격 동안 증가한다. 시간(t5)에서, 비트라인 전위는 약 4 볼트이다. 회로 노드(4)(및 플로팅 게이트 전위(VFG)는 약 - 3 볼트의 전위에 있기 때문에, 포울러-노르트하임 다이오드(122)의 단자들 양단의 전위는 약 7 볼트에 이르고 포울러-노르트하임 다이오드(122)는 실질적으로 도전되기 시작한다. 포울러-노르트하임 다이오드(122)는 비트라인 전위(VBL)를 회로 노드(4)에 결합시키고 플로팅 게이트 전위(VFG)는 VFG
Figure 112008044365105-PCT00014
VBL - 7 V 가 되도록 비트라인 전위(VBL)를 트렉킹하기 시작한다. 시간(t6)에서, 플로팅 게이트 전위(VFG)는 원래의 NMOS 트랜지스터(120)의 임계 전압인 약 0 볼트에 있다 따라서, 원래의 NMOS 트랜지스터(120)는 도전되기 시작한다. 원래의 NMOS 트랜지스터(120)는 소스 반복기로서 구성되고; 소스 반복기 구성에서 원래의 NMOS 트랜지스터(120)의 도전 특성은 플로팅 게이트(112) 상의 전위를 원래의 NMOS 트랜지스터(120)의 소스 단자에 거의 미러링한다. 어레이 VSS 라인(AVSS)가 전기적으로 플로팅하기 때문에, 원래의 NMOS 트랜지스터(120)의 작동은 어레이 VSS 라인 전위(VAVSS)를 플로팅 게이트 전위(VFG)에 매칭하는 것이다.
비트라인 전위(VBL), 플로팅 게이트 전위(VFG), 및 어레이 VSS 라인 전위(VAVSS)는 t6로부터 t7까지의 간격에서 계속 증가한다. 플래시 메모리 셀(100A)의 n+ 기판으로의 확산(diffusion-to-substrate) 커패시턴스로부터 야기되는 커패시턴스로 대부분 이루어질 수 있는 기생 커패시턴스(420)는 어레이 VSS 라인 전위(VAVSS)가 증가함에 따라 충전된다. 시간(t7)에서, 어레이 VSS 라인 전위(VAVSS)는 4 볼트에 이른다. 전압 비교기(430)는 어레이 VSS 라인 전위(VAVSS)를 기준 전위(VREF)와 비교한다. 기준 전위(VREF)는 약 4 볼트이다. 시간(t7)에서, 전압 비교기(430)는 어레이 VSS 라인 전위(VAVSS)를 기준 전위(VREF)와 매칭하는지를 감지한다. 전압 비교기(430)는 프로그램 전류 소스(410)을 차단하도록 비트라인 킬 신호(Kill_BL)를 설정한다.
본 실시예에서, t4로부터 t7까지의 시간 구간은 약 0.5 밀리초이다. 이러한 시간 간격은 본 발명의 유용한 특징을 나타낸다. 비트라인 전위(VBL)가 증가하는 속도를 제한함으로써(즉, VBL의 상승 시간을 제한함으로써), 포울러-노르트하임 다이오드(122) 양단의 전위 증가 속도 역시 제한된다. 포울러-노르트하임 다이오드(122) 양단의 빠른 전압 변화는 다이오드의 전기적 파손과 손상을 포함하고,이로써 플래시 메모리 셀(100A)의 유용한 수명을 단축시킬 수 있다. (전위의 상승 시간을 제어하는 방법은 공지되어 있다. 이러한 방법들은 저항성/용량성 부품의 포함, 구동 트랜지스터의 크기 제어에 의한 전류 소스의 세기 제한, 구동 트랜지스터의 제어된 바이어싱, 등을 포함한다.)
t7으로부터 t8까지의 간격은 길이가 약 4 밀리초이고 플래시 메모리 셀(100A) 내의 전위는 안정화된다. 전위는 상기 설명한 셀을 포함하고 상기 셀에 결합된 여러 커패시턴스에 의해 제공된 전하 저장으로 인해 비교적 일정하다. 또한, 비트라인(BL)과 어레이 VSS 라인(AVSS)는 상기 시간 간격 동안 전기적으로 플로팅하고, 누설 경로들이 플래시 메모리 셀(100A) 내의 전위들을 교호시키는 것을 방지한다.
시간(t8)에서, 비트라인(BL)과 어레이 VSS 라인은 (본 발명을 명확히 하기 위해 도시하지 않은 방전 소자를 통해) 0 볼트의 전위에 결합되고, 비트라인 전위(VBL)와 어레이 VSS 라인 전위(VAVSS)는 감소하기 시작한다. 포울러-노르트하임 다이오드(122)는 도전하지 않으며; 어레이 VSS 라인 전위(VAVSS)가 t8로부터 t9까지의 간격 동안 전이할 때, 선택 라인 전위(VSL)의 변화는 공식(2)에 따라 하기에서처럼 플로팅 게이트 전위에 결합된다:
Figure 112008044365105-PCT00015
(12)
공식(12)의 슬래시 값
Figure 112008044365105-PCT00016
은 포울러-노르트하임 다이오드의 커패시턴스가 결과에 거의 영향을 미치지 않게 무시될 수 있는 것을 나타낸다.
용어
Figure 112008044365105-PCT00017
는 제 2 결합 비율로 부른다. 이중 게이트 NMOS 트랜지 스터(110)는 제 2 결합 비율에 대한 값이 거의 0.25와 같아지도록 구성된다. 상기 값을 이용하여, 플로팅 게이트 전위(VFG)의 변화는 다음과 같이 주어진다:
Figure 112008044365105-PCT00018
(13)
공식(13)의 결과와 시간(t8)에서의 플래시 메모리 셀(100A)에 대한 플로팅 게이트 전위(VFG)가 약 + 8 볼트라는 정보를 이용하여, VFG의 값은 하기 관계에 의해 시간(t9)에서 계산된다.
Figure 112008044365105-PCT00019
(14)
공식(14)은 원하는 플로팅 게이트 전위(VFG)가 기록 동작의 결과에 이를 수 있다는 것을 보여준다.
본 발명의 여러 유용한 특징들이 하기에 개시된다: 원래의 NMOS 트랜지스터(120)와 전압 비교기(430)의 구성은 프로그래밍 동안 플로팅 게이트 전위(VFG)를 직접 측정하기 위한 방법을 제공한다. 플로팅 게이트 전위(VFG)에 대한 최종 값은 제 2 결합 비율의 값과 기준 전위(VREF)의 값에 우선적으로 의존한다. 당업자는 제 1 및 제 2 결합 비율이 이중 게이트 NMOS 트랜지스터(110)의 물리적 치수 및 기타 설계 특성에 의해 결정되며, 또한 본 발명의 기술이 이들 특성에서 높은 정도의 예 측성과 일치성을 제공한다는 것을 알 것이다. 또한, 본 발명의 기술은 전압 기준 소스와 전압 비교기를 높은 정도로 제어 및 정밀하게 구성할 수 있다. 그 결과, 상기 설명한 본 발명의 방법들은 플래시 메모리 셀(110A) 삭제 및 기록 동작의 제어를 용이하게 하고 기록 동작의 결과에서 플로팅 게이트 전위(VFG)에 대한 일정한 값을 얻을 수 있다. 반대로, 종래 기술은 대체로 포울러-노르트하임 다이오드 양단의 전위 강하의 제어와 함께 비트라인 전위의 조정에 의한 플로팅 게이트 전위를 조정하려고 시도하였다. 이러한 종래 방법은 포울러-노르트하임 다이오드 전류-전압 특성이 현저하게 변화하여 바람직하지 않다. 본 발명은 제어된 프로그래밍을 달성하기 위해 포울러-노르트하임 다이오드전류-전압 특성을 정밀하게 측정하고 제어할 필요성을 제거한다.
판독
상기 제시된 방법들에 의해 삭제 및 프로그래밍된 플래시 메모리 셀(100A)은 당업자에 공지된 방법에 의해 판독될 수 있다. 도 6을 참조하면, 플래시 메모리 셀(100B)의 회로 개략도는 감지 증폭기 회로(600)를 포함한 판독 동작에 적용가능한 부재들에 결합되며, 감지 증폭기 회로(600)는 동작 증폭기(610), 판독 기준 전류 소스(620), 피드백 저항기(630), 및 인버터(640)을 포함한다.
판독 동작은 비트와이즈 동작이다, 즉 판독 동작은 플래시 메모리 플래시 메모리 어레이 내의 단일 플래시 메모리 셀(100B)에 특정될 수 있다. 판독 동작 동안, 어레이 VSS 라인 전위(VAVSS)는 약 0 볼트에서 유지된다. 즉, 어레이 VSS 라인 은 접지된다. 판독 동작은 비트라인(BL) 및 워드라인(WL) 설정의 적절한 조합에 의해 판독될 특정 플래시 메모리 셀(100B)의 선택으로 시작한다: 접지된 워드 라인(WL)(워드 라인 전위(VWL)는 0 볼트이다)은 선택되지 않는다. 본 실시예에서, 워드 라인(WL)의 선택은 VCC 전위가 약 3 볼트인 VCC(범용 전원공급기)와 거의 같은 전위로 워드 라인 전위를 상승시키는 것을 포함한다.
판독될 플래시 메모리 셀에 결합된 워드 라인(WL)이 선택된다: 즉 워드라인 전위(VWL)는 약 3 볼트이다; 이는 NMOS 선택 트랜지스터(150)를 바이어싱시켜 도전되게 한다. 판독될 플래시 메모리 셀(100B)에 결합된 비트라인(BL)은 동작 증폭기(610)의 반전 (-) 단자에 결합된다. 당업자는 이러한 결합이 (본 발명을 명확히 하기 위해 도시하지 않은) 디코더 회로를 이용하여 달성될 수 있으며, 이는 단일 감지 증폭기 회로(600)가 다수의 비트 라인(BL)을 판독하기 위해 사용될 수 있게 한다.
본 실시예에서, 판독 기준 전류 소스(620)는 약 1 볼트 전위에서 약 5 마이크로암페어의 전류를 공급할 수 있다. 판독 기준 전류 소스(620)은 동작 증폭기의 반전 (-) 입력, 회로 노드(7), 및 피드백 저항기(630)의 제 1 단자에 결합된다. 동작 증폭기(610)의 출력은 피드백 저항기(630)의 제 2 단자 및 인버터(640)의 입력 단자에 결합된다. 약 + 1 볼트의 전위가 동작 증폭기의 비반전 (+) 단자에 인가된다.
인버터(640)는 플로팅 게이트 트랜지스터(110)의 프로그램 상태에 따라 논리 "하이" 또는 논리 "로우"를 만든다:
삭제된 플로팅 게이트 트랜지스터(110)
먼저 플로팅 게이트 트랜지스터(110)가 삭제 조건에 있는 것으로 가정한다. 삭제 조건에서, 플로팅 게이트 전위(VFG)는 약 - 3 볼트에 있는 것으로 위에서 설명되었다. 그 결과, 이중 게이트 NMOS 트랜지스터(110)는 바이어싱 오프되고 전류는 통과하지 않는다. 이는 플래시 메모리 셀(100A)을 통과하는 판독 기준 전류 소스(620) 내에서 기원하는 전류에 대한 경로가 존재하지 않는다는 것을 의미한다. 그러나, 동작 증폭기(610)의 구성은 동작 증폭기(610)가 동일한 전위에서 반전 (-) 단자 및 비반전 (+) 단자 모두를 유지하도록 시도하게 한다. 즉, 동작 증폭기(610)는 반전(-) 및 비반전(+) 단자의 전위들이 같아지게 한다. 또한, 동작 증폭기(610)는 반전 (-) 단자 또는 비반전 (+) 단자 중 하나에 의해 동작 증폭기(610)에 진입하는 전류가 가상으로 없도록 구성된다.
[비반전 (+) 단자 전위에 매칭하는] 약 1 볼트에서 회로 노드(7)를 유지시키기 위하여, 동작 증폭기(610)는 1 볼트 아래로(약 0 볼트로)출력 단자의 전위를 감소시키며, 판독 기준 전류 소스(620) 전류(약 5 마이크로암페어)가 피드백 저항기(630)를 통과하여 흐를 수 있게 한다. 피드백 저항기(630)를 통과하는 판독 기준 전류를 전환시킴으로써, 동작 증폭기(610)는 전류가 반전 (-) 단자를 통과하여 진입하는 전류가 없는 조건을 유지한다.
동작 증폭기(610)의 출력 단자의 전위가 약 0 볼트이기 때문에 인버터(640) 를 향한 입력은 논리 "로우"로 구동되고 인버터(640)의 출력은 논리 "하이"이다. 따라서, 삭제된 플래시 메모리 셀(100A)은 판독 동작 동안 인버터(640)의 출력에서 논리 "하이"를 만든다.
프로그래밍된 플로팅 게이트 트랜지스터(110)
다음에 플로팅 게이트 트랜지스터(110)가 기록 동작의 결과로서 프로그래밍된 조건에 있는 것으로 가정한다. 프로그래밍된 조건에서, 플로팅 게이트 전위(VFG)는 약 + 3 볼트에 있는 것으로 위에서 설명되었다. 그 결과, 이중 게이트 NMOS 트랜지스터(110)는 바이어싱되어 도전된다. 따라서, 전류 경로는 비트라인(BL)으로부터 NMOS 선택 트랜지스터(150)와 플로팅 게이트 트랜지스터(110)를 통과하여 어레이 VSS 라인(AVSS)까지 존재하며, 이는 약 0 볼트로 유지된다.
플래시 메모리 셀(100B)을 통과하는 판독 기준 전류 소스(620) 내에서 기원하는 전류를 위한 경로가 존재하기 때문에, 판독 기준 전류 소스(620)에서 기원하는 전류는 플래시 메모리 셀(100B)을 통해 전환될 수 있다. 또한, 약 5 마이크로암페어의 전류로 제한되는 판독 기준 전류 소스(620)은 자체로 1 볼트에서 회로 노드(7)의 전위를 유지할 수 없지만, 선택된 플래시 메모리 셀(100B)에 의해 접지로 분기된다.
[비반전 (+) 단자 전위와 매칭하는] 약 1 볼트에서 회로 노드(7)를 유지하기 위해, 동작 증폭기(610)는 출력 단자의 전위를 증가시키고, 추가의 전류를 회로 노드(7)에 공급한다. 본 실시예에서, 판독 동작 동안 프로그래밍된 플래시 메모리 셀(100A)을 통과하는 전체 전류는 약 30 마이크로암페어이다; 따라서 동작 증폭 기(610)는 출력 단자를 경유하여 약 25 마이크로암페어를 공급한다.
동작 증폭기(610)의 출력 단자의 전위는 약 25 마이크로암페어의 전류가 피드백 저항기(630)를 통과하도록 증가시키기 때문에, 인버터(640)를 향한 입력은 논리 "하이"로 구동되고 인버터(640)의 출력은 논리 "로우"로 구동된다. 따라서, 프로그래밍된(기록된) 플래시 메모리 셀은 판독 동작 동안 인버터(640)의 출력에서 논리 "로우"를 만든다.
하기 표는 삭제, 기록, 및 판독 동작 동안 플래시 메모리 셀(100A)에 대해 상기 설명한 적절한 바이어스 조건을 요약한 것이다:
삭제 판독 기록
VBL 0 V 0 V (선택되지 않음) ~ 1 V (선택됨) 0 V (선택되지 않음) 11 V ~ 12 V (선택됨
VSL 13 V - 14 V 0 V 0 V
VWL 13 V - 14 V 0 V (선택되지 않음) VCC
Figure 112008044365105-PCT00020
3 V (선택됨)		 0 V (선택되지 않음) 13 V ~ 14 V (선택됨
VAVSS 0 V 0 V 0 V
Figure 112008044365105-PCT00021
4 V
Figure 112008044365105-PCT00022
0 V
상기 설명에서, 본 발명은 특정 실시예를 참조하여 설명되었다. 그러나, 하기 청구항들의 기재처럼 본 발명의 사상과 범위를 벗어나지 않고 다양한 수정과 변화가 가능하다는 것을 당업자는 알 것이다. 예컨대, 당업자는 소자/프로세스 기술들이 발전함에 따라, 설명된 동작 전압 및 시간이 보다 낮은 전압 트랜지스터 동작 또는 상이한 프로그래밍 시간과 같은 성능 특성을 바꾸도록 바뀔 수 있다는 것을 알 것이다. 또한, 상기 설명한 방법들은 특정 플래시 메모리 셀 또는 플래시 메모리 어레이와 함께 사용될 수 있으며, 선택적으로 보다 일반적인 마이크로프로세서, 마이크로제어기 또는 비휘발성 메모리를 포함하는 칩 상의 시스템의 일부로서 포함될 수 있다. 마지막으로 당업자는 특정 동작에 필수적인 전위 변화가 유지된다고 가정하며 상기 방법들이 판독, 기록, 및 삭제 동작의 특정 순서로 제한될 필요가 없다는 것을 알 것이다. 따라서 본 명세서와 도면은 제한적인 관점에서 보다는 예시적인 관점으로 간주되어야 한다.

Claims (15)

  1. 플래시 메모리 어레이를 프로그래밍하기 위한 방법으로서,
    전류 소스 및 전위 소스 중 적어도 하나를 플래시 메모리 어레이 - 상기 플래시 메모리 어레이는 다수의 플래시 메모리 셀들을 포함하고, 각각의 상기 플래시 메모리 셀은 두 개의 트랜지스터들을 포함함 - 의 적어도 하나의 선택된 비트라인에 결합시키는 단계;
    비교기를 이용하여 어레이 VSS 라인 - 상기 어레이 VSS 라인은 상기 플래시 메모리 어레이를 포함하는 다수의 플래시 메모리 셀들의 각가에 결합됨 - 의 전위(VAVSS)를 모니터링하는 단계;
    상기 전위(VAVSS)가 기준 전위(Vref)와 거의 같아질 때까지, 상기 어레이 VSS 라인을 전기적으로 플로팅시키는 단계; 및
    상기 전류 소스 및 상기 전위 소스 중 적어도 하나를 디커플링시킴으로써 상기 프로그래밍을 종료하는 단계
    를 포함하는 플래시 메모리 어레이를 프로그래밍하기 위한 방법.
  2. 제1항에 있어서,
    상기 기준 전위(Vref)는 약 4 볼트인 것을 특징으로 하는 플래시 메모리 어레이를 프로그래밍하기 위한 방법.
  3. 제1항에 있어서,
    상기 전류 소스 및 상기 전위 소스 중 적어도 하나를 결합시키는 단계의 방법은 약 0.5 밀리초에서 약 0 볼트로부터 약 12 볼트까지 상기 선택된 비트라인의 비트라인 전위(VBL)을 상승시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 어레이를 프로그래밍하기 위한 방법.
  4. 플래시 메모리 셀을 프로그래밍하기 위한 방법으로서,
    선택 트랜지스터 및 이중 게이트 트랜지스터를 포함하는 플래시 메모리 셀에서, 상기 선택 트랜지스터는 비트라인에 결합된 드레인 단자, 워드 라인에 결합된 게이트 단자, 및 상기 이중 게이트 트랜지스터의 드레인 단자에 결합된 소스 단자를 포함하며, 상기 이중 게이트 트랜지스터는 선택 라인에 결합된 제어 게이트 단자 및 어레이 VSS 라인에 결합된 소스 단자를 더 포함하며, 약 0 볼트의 전위를 상기 선택 라인에 인가하는 단계;
    상기 선택 트랜지스터를 바이어싱하여 도전시키기 위하여 워드 라인 전위(VWL)를 상기 워드 라인에 인가하는 단계;
    제어된 시간 간격에서 약 0 볼트로부터 프로그래밍 전위까지 인가된 비트라인 전위(VBL)를 상기 비트라인에 증가시키는 단계;
    상기 어레이 VSS 라인을 전기적으로 플로팅시키는 단계;
    어레이 VSS 라인 전위(VAVSS)가 기준 전압(Vref)에 거의 도달할 때 상기 비트라인 전위(VBL)의 증가를 종료하는 단계;
    프로그램 시간 간격 동안 상기 프로그래밍 전위에서 상기 비트라인 전위(VBL)를 유지하는 단계;
    제어된 시간 간격에서 상기 비트라인 전위(VBL)를 약 0 볼트로 복귀시키는 단계; 및
    상기 어레이 VSS 라인을 약 0 볼트의 전위로 결합시키는 단계
    를 포함하는 플래시 메모리 셀을 프로그래밍하기 위한 방법.
  5. 제4항에 있어서,
    상기 프로그램 시간 간격은 약 4 밀리초이고 상기 제어된 시간 간격은 약 0.5 밀리초인 것을 특징으로 하는 플래시 메모리 셀을 프로그래밍하기 위한 방법.
  6. 제4항에 있어서,
    상기 프로그래밍 전위는 약 11 내지 12 볼트이고 상기 기준 전압(Vref)은 약 4 볼트인 것을 특징으로 하는 플래시 메모리 셀을 프로그래밍하기 위한 방법.
  7. 플래시 메모리 어레이로서,
    다수의 플래시 메모리 셀들을 포함하며, 각각의 상기 플래시 메모리 셀은 선택 트랜지스터 및 이중 게이트 트랜지스터를 포함하며, 상기 선택 트랜지스터는 다수의 어레이 비트라인들 중 하나에 결합된 드레인 단자, 다수의 어레이 워드 라인들 중 하나에 결합된 게이트 단자, 및 상기 이중 게이트 트랜지스터의 드레인 단자에 결합된 소스 단자를 가지며, 상기 이중 게이트 트랜지스터는 다수의 선택 라인들 중 하나에 결합된 제어 게이트 단자, 및 어레이 VSS 라인에 결합된 소스 단자를 더 포함하며,
    상기 다수의 어레이 비트라인들 중 적어도 하나에 결합된 전류 소스, 및
    상기 어레이 VSS 라인 및 기준 전압 전위(Vref)를 갖는 기준 전압 소스에 결합된 전압 비교기
    를 포함하며, 상기 전압 비교기의 출력은 상기 전류 소스에 결합되고, 상기 전압 비교기의 출력은 상기 기준 전압 전위(Vref)와 거의 같아지는 어레이 VSS 라인 전위(VAVSS)에 응답하여 상기 전류 소스의 동작을 종료하도록 구성된, 플래시 메모리 어레이.
  8. 플래시 메모리 어레이의 플래시 메모리 셀로서,
    소스, 게이트 및 드레인 단자들을 포함하는 선택 트랜지스터;
    제어 게이트 및 플로팅 게이트를 포함하는 이중 게이트 트랜지스터 - 상기 이중 게이트 트랜지스터는 소스 단자, 드레인 단자, 및 제어 게이트 단자를 더 포 함하고, 상기 제어 게이트 단자는 상기 제어 게이트에 결합되며, 상기 이중 게이트 트랜지스터는 상기 제어 게이트와 상기 플로팅 게이트 사이의 제 1 커패시턴스 값(CONO), 및 상기 소스 접속부와 상기 이중 게이트 트랜지스터의 벌크 접속부 중 적어도 하나와 상기 플로팅 게이트 사이의 제 2 커패시턴스 값(Cg)을 더 가지며, 상기 이중 게이트 트랜지스터는 상기 CONO와 상기 Cg의 합에 의해 나누어진 CONO에 의해 주어지는 제어된 제 1 결합 비율을 나타내도록 구성되고, 상기 이중 게이트 트랜지스터는 상기 CONO 및 상기 Cg의 합에 의해 나누어진 Cg에 의해 주어진 제어된 제 2 결합 비율을 나타내도록 더 구성됨 - ;
    상기 플래시 메모리 어레이의 비트라인 및 상기 선택 트랜지스터의 드레인 단자에 결합된 비트라인 접속부;
    상기 플래시 메모리 어레이의 워드 라인 및 상기 선택 트랜지스터의 게이트 단자에 결합된 워드 라인 접속부;
    상기 플래시 메모리 어레이의 선택 라인 및 상기 플로팅 게이트 트랜지스터의 제어 게이트 단자에 결합된 선택 라인 접속부; 및
    상기 이중 게이트 트랜지스터의 소스 단자 및 어레이 VSS 라인에 결합된 어레이 VSS 라인 접속부
    를 포함하며, 상기 어레이 VSS는 다수의 플래시 메모리 셀들에 더 결합되고, 상기 어레이 VSS 라인은 프로그램 동작 동안 전기적으로 플로팅될 수 있는, 플래시 메모리 셀.
  9. 제8항에 있어서,
    상기 제 1 결합 비율은 약 0.7 내지 약 0.75의 값을 가지며 상기 제 2 결합 비율은 약 0.25의 값을 갖는 것을 특징으로 하는 플래시 메모리 셀.
  10. 제8항에 있어서,
    상기 제 2 결합 비율은 약 0.25 의 값을 갖는 것을 특징으로 하는 플래시 메모리 셀.
  11. 플래시 메모리 어레이를 삭제하기 위한 방법으로서,
    선택 트랜지스터 및 이중 게이트 트랜지스터를 포함하는 플래시 메모리 셀에서, 상기 선택 트랜지스터는 비트라인에 결합된 드레인 단자, 워드 라인 결합된 게이트 단자, 및 상기 이중 게이트 트랜지스터의 드레인 단자에 결합된 소스 단자를 포함하며, 상기 이중 게이트 트랜지스터는 선택 라인에 결합된 제어 게이트 단자 및 어레이 VSS 라인에 결합된 소스 단자를 더 포함하며, 상기 어레이 VSS 라인은 상기 어레이 VSS 라인의 전위(VAVSS)가 기준 전압(Vref)에 거의 매칭할 때까지 프로그래밍 동작의 일부분 동안 전기적으로 플로팅하도록 구성되며,
    약 0 볼트의 전위를 상기 선택 라인에 인가하는 단계;
    상기 선택 트랜지스터를 바이어싱하여 도전되도록 상기 워드 라인에 워드 라 인 전위(VWL)를 인가하는 단계;
    약 0 볼트의 비트라인 전위(VBL)를 상기 비트라인에 인가하는 단계;
    약 0 볼트에서 상기 어레이 VSS 전위(VAVSS)를 고정하는 단계;
    제어된 시간 간격에서 약 0 볼트로부터 삭제 전위까지 상기 선택 라인에 인가된 선택 라인 전위(VSL)를 증가시키는 단계;
    삭제 시간 간격 동안 상기 삭제 전위에서 상기 선택 라인 전위(VSL)를 유지시키는 단계; 및
    제어된 시간 간격에서 상기 선택 라인 전위(VSL)를 약 0 볼트로 복귀시키는 단계
    를 포함하는 플래시 메모리 어레이를 삭제하기 위한 방법.
  12. 제11항에 있어서,
    상기 삭제 시간 간격은 약 4 밀리초이고 상기 제어된 시간 간격은 약 0.5 밀리초인 것을 특징으로 하는 플래시 메모리 어레이를 삭제하기 위한 방법.
  13. 제11항에 있어서,
    상기 삭제 전위는 약 13 내지 14 볼트이고 상기 기준 전압(Vref)은 약 4 볼트인 것을 특징으로 하는 플래시 메모리 어레이를 삭제하기 위한 방법.
  14. 플래시 메모리 어레이를 삭제하기 위한 방법으로서,
    비교기에 결합된 어레이 VSS 라인을 갖는 플래시 메모리 어레이에서, 상기 비교기는 프로그래밍 동작 동안 상기 어레이의 전위(VAVSS)를 모니터링하고, 약 0 볼트의 전위를 이중 게이트 트랜지스터의 소스 단자 및 드레인 단자에 결합시키며, 상기 이중 게이트 트랜지스터는 제어 게이트 및 플로팅 게이트를 포함하며,
    전위(VSL)를 상기 이중 게이트 트랜지스터의 제어 게이트에 결합시키는 단계;
    상기 전위(VSL)를 약 0 볼트의 초기 값으로부터 상승된 전위까지 바꾸는 단계 - 상기 상승된 전위는 상기 플로팅 게이트의 전위(VFG)가 상기 플로팅 게이트의 초기 상태와 독립된 거의 일정한 값에 도달하도록 상기 이중 게이트 트랜지스터의 제 1 결합 비율 및 제 2 결합 비율과 함께 선택됨 - ; 및
    상기 전위(VFG)를 위한 삭제된 값을 만들기 위해 상기 전위(VSL)를 약 0 볼트로 복귀시키는 단계
    를 포함하는 플래시 메모리 어레이를 삭제하기 위한 방법.
  15. 제14항에 있어서,
    상기 상승된 전위는 약 13 내지 14 볼트이고;
    상기 제 1 결합 비율은 약 0.7 내지 0.75의 값을 가지며;
    상기 제 2 결합 비율은 약 0.25의 값을 가지며;
    상기 거의 일정한 값은 약 7 볼트이고;
    상기 상승된 값은 약 - 3 볼트
    인 것을 특징으로 하는 플래시 메모리 어레이를 삭제하기 위한 방법.
KR1020087015075A 2005-11-21 2006-11-21 플래시 또는 ｅｅ 어레이를 프로그래밍하기 위한 어레이소스 라인(ａｖｓｓ) 제어된 고전압 조정 KR20080077216A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/285,089 US7339832B2 (en) 2005-11-21 2005-11-21 Array source line (AVSS) controlled high voltage regulation for programming flash or EE array
US11/285,089 2005-11-21

Publications (1)

Publication Number Publication Date
KR20080077216A true KR20080077216A (ko) 2008-08-21

Family

ID=38053288

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087015075A KR20080077216A (ko) 2005-11-21 2006-11-21 플래시 또는 ｅｅ 어레이를 프로그래밍하기 위한 어레이소스 라인(ａｖｓｓ) 제어된 고전압 조정

Country Status (7)

Country Link
US (2) US7339832B2 (ko)
EP (1) EP1964126A4 (ko)
JP (1) JP2009521775A (ko)
KR (1) KR20080077216A (ko)
CN (1) CN101461009A (ko)
TW (1) TW200737202A (ko)
WO (1) WO2007062378A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10825698B2 (en) 2017-06-15 2020-11-03 Samsung Electronics Co., Ltd. Substrate drying apparatus, facility of manufacturing semiconductor device, and method of drying substrate

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4471007B2 (ja) * 2008-02-05 2010-06-02 ソニー株式会社 記録装置、記録装置の制御方法、記録装置の制御方法のプログラム及び記録装置の制御方法のプログラムを記録した記録媒体
WO2011096277A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US8619489B2 (en) * 2010-04-30 2013-12-31 Stmicroelectronics S.R.L. Driving circuit for memory device
US8976594B2 (en) * 2012-05-15 2015-03-10 Micron Technology, Inc. Memory read apparatus and methods
US9064577B2 (en) 2012-12-06 2015-06-23 Micron Technology, Inc. Apparatuses and methods to control body potential in memory operations
US9047960B2 (en) * 2013-08-02 2015-06-02 Qualcomm Incorporated Flash memory cell with capacitive coupling between a metal floating gate and a metal control gate
KR20170030697A (ko) * 2015-09-09 2017-03-20 에스케이하이닉스 주식회사 균일한 프로그램 문턱전압값을 갖는 불휘발성 메모리장치 및 그 프로그램 방법
JP2018005961A (ja) * 2016-07-01 2018-01-11 東芝メモリ株式会社 記憶装置
CN108227993B (zh) * 2018-01-04 2021-01-26 京东方科技集团股份有限公司 压电检测电路、阵列、触摸面板和方法
CN116453569B (zh) * 2023-06-09 2023-09-15 南京沁恒微电子股份有限公司 一种在系统可编程pd芯片及其编程方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0552531B1 (en) * 1992-01-22 2000-08-16 Macronix International Co., Ltd. Non-volatile memory cell and array architecture
DE69325443T2 (de) 1993-03-18 2000-01-27 St Microelectronics Srl Verfahren zur Vorspannung einer nichtflüchtigen Flash-EEPROM-Speicheranordnung
EP0676816B1 (en) 1994-03-28 2001-10-04 STMicroelectronics S.r.l. Flash - EEPROM memory array and biasing method thereof
DE69521041T2 (de) 1995-08-02 2001-11-22 St Microelectronics Srl Flash-EEPROM mit integrierter Anordnung zur Begrenzung der Löschung der Source-Spannung
TW367503B (en) * 1996-11-29 1999-08-21 Sanyo Electric Co Non-volatile semiconductor device
US5959892A (en) * 1997-08-26 1999-09-28 Macronix International Co., Ltd. Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells
US5859796A (en) * 1997-12-16 1999-01-12 Advanced Micro Devices, Inc. Programming of memory cells using connected floating gate analog reference cell
US6212103B1 (en) 1999-07-28 2001-04-03 Xilinx, Inc. Method for operating flash memory
US6222771B1 (en) * 2000-01-31 2001-04-24 Eon Silicon Devices, Inc. Unified program method and circuitry in flash EEPROM
US6529421B1 (en) * 2001-08-28 2003-03-04 Micron Technology, Inc. SRAM array with temperature-compensated threshold voltage
EP1331644B1 (en) 2001-12-28 2007-03-14 STMicroelectronics S.r.l. Regulation method for the source voltage in a nonvolatile memory cell during programming and corresponding program circuit
US6570787B1 (en) * 2002-04-19 2003-05-27 Advanced Micro Devices, Inc. Programming with floating source for low power, low leakage and high density flash memory devices
US6781881B2 (en) 2002-12-19 2004-08-24 Taiwan Semiconductor Manufacturing Company Two-transistor flash cell for large endurance application
US7324374B2 (en) * 2003-06-20 2008-01-29 Spansion Llc Memory with a core-based virtual ground and dynamic reference sensing scheme
KR100505705B1 (ko) 2003-08-22 2005-08-03 삼성전자주식회사 플래쉬 메모리 셀의 안정적인 프로그래밍을 위한 프로그램전압 발생 회로 및 그 프로그래밍 방법
US7110298B2 (en) * 2004-07-20 2006-09-19 Sandisk Corporation Non-volatile system with program time control
ITMI20042292A1 (it) * 2004-11-26 2005-02-26 Atmel Corp Metodo e sistema per la regolazione di un valore della tensione di programma durante la programmazione di un dispositivo di memoria a livelli multipli

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10825698B2 (en) 2017-06-15 2020-11-03 Samsung Electronics Co., Ltd. Substrate drying apparatus, facility of manufacturing semiconductor device, and method of drying substrate

Also Published As

Publication number Publication date
JP2009521775A (ja) 2009-06-04
TW200737202A (en) 2007-10-01
US7460411B2 (en) 2008-12-02
EP1964126A2 (en) 2008-09-03
CN101461009A (zh) 2009-06-17
WO2007062378A2 (en) 2007-05-31
EP1964126A4 (en) 2009-11-11
US7339832B2 (en) 2008-03-04
WO2007062378A3 (en) 2009-01-22
US20070115728A1 (en) 2007-05-24
US20080106949A1 (en) 2008-05-08

Similar Documents

Publication Publication Date Title
US10032517B2 (en) Memory architecture having two independently controlled voltage pumps
US7460411B2 (en) Array source line (AVSS) controlled high voltage regulation for programming flash or EE array
US5696717A (en) Nonvolatile integrated circuit memory devices having adjustable erase/program threshold voltage verification capability
US6490203B1 (en) Sensing scheme of flash EEPROM
US7050339B2 (en) Semiconductor device having switch circuit to supply voltage
KR20060002759A (ko) 비휘발성 메모리 디바이스 내 셀을 프로그램하는 시스템 및방법
JP3856694B2 (ja) フラッシュメモリ素子及びその消去方法
EP0320916A2 (en) Electrically erasable and programmable read only memory using stacked-gate cell
KR100307687B1 (ko) 플래시eeprom에서조밀화및자기제어소거를달성하기위한바이어싱회로및방법
JP2568792B2 (ja) 電気的消去可能でプログラム可能な読出し専用メモリの消去方法
JP4426082B2 (ja) 読出時間を短縮させる不揮発性半導体メモリ装置
JP4606682B2 (ja) 昇圧されたワード線電圧のプロセス変動を最小限にするワード線ブースタのためのトリミング方法およびシステム
US20230111804A1 (en) Method and apparatus for analog floating gate memory cell
KR100268442B1 (ko) 불 휘발성 반도체 메모리 장치의 프로그램 방법
JP2953196B2 (ja) 不揮発性半導体記憶装置
JP3342878B2 (ja) 不揮発性半導体記憶装置
US6272051B1 (en) Nonvolatile semiconductor memory device having a reference cell array
JP4256736B2 (ja) 不揮発性半導体記憶装置及びその消去方法
CN108122585B (zh) 半导体器件
US20230116512A1 (en) Method and apparatus for analog floating gate memory cell
KR100496794B1 (ko) 전기적으로소거및프로그램가능한셀을가지는반도체장치
JPH0581883A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid