KR100307687B1 - 플래시eeprom에서조밀화및자기제어소거를달성하기위한바이어싱회로및방법 - Google Patents
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Abstract
일군의 플로팅 게이트형 메모리 셀들(10)을 플래시 소거시키는데 사용될 때, 본 발명의 소거 방법은 상대적으로 좁은 분포의 임계 전압들을 결과로서 발생시킨다. 각각의 셀은 제어 게이트(14), 소스(11) 및 드레인(12)을 포함한다. 본 발명은 제어 게이트(14)를 제어-게이트 전압(Vg)에 접속시키고, 소스(11)를 제어 게이트 전압(Vg)보다 높은 전위를 갖는 소스 전압(Vs)에 접속시키며, 드레인(12)을 적어도 1개의 실시예에서, 제어 게이트 전압(Vg)과 소스 전압(Vs) 사이의 전위(Vd)를 가지는 드레인 분기 회로(DS)에 접속하는 것을 포함하고, 드레인 분기 회로(DS)는 소거 동작동안 소스(11)와 드레인(12) 사이에 전류가 흐를 수 있도록 충분히 낮은 임피던스를 갖는다. 드레인 분기 회로(DS)는 최상의 임계 전압 분포를 가능하게 하고, 드레인 전위(Vd)의 일부는 소거 프로세서를 최상의 조건에서 유지하기 위해 피드백될 수 있다.
Description
제1도는 부분 블럭 형태로 불휘발성 메모리 셀 어레이를 대략적으로 도시한 전기적인 다이어그램.
제2도는 조밀화 및 자기 제어 소거를 달성하기 위한 바이어싱 구성을 도시한 도면.
제3A도는 플래시 소거 동작동안 과잉 소거되거나 공핍되는 경향이 있는 셀들의 집단을 가지는 것으로 공지된 플래시 어레이의 소거 특성들을 도시한 도면.
제3B도는 제2도의 회로를 사용하는 제3A도의 배열의 소거를 도시하고, 정상적으로 과잉 소거된 셀들은 공핍되지 않음을 도시한 도면.
제4A도는 게이트 피드백없이(접지에 대해 단락된 게이트) 2개의 다이오드들 및 220K 레지스터 로드를 사용하는 제2도의 회로를 사용하여 소거된 어레이의 소거 특성 특히, 주 임계 전압 분포가 1, 10 및 100 초의 소거 시간동안 공핍되는 것을 방지하지 못하는 것을 도시한 도면.
제4B도는 제4A도에 대응하지만 동일한 어레이의 소거 특성에 제2도의 회로의 게이트 피드백이 미치는 효과 특히, 주 임계 전압 분포가 공핍되는 것이 방지되는 것을 도시한 도면.
제5A도는 27 킬로오옴(Kilohm)의 값을 갖고 제2도의 피드백 접속을 갖지 않는 레지스터 Rd를 사용한 어레이에 대한 1, 10 및 100초 소거 특성들을 도시한 도면.
제5B도는 27 킬로오옴의 값을 갖고 제2도의 피드백 접속을 갖는 레지스터 Rd를 사용한 동일한 어레이에 대한 1, 10 및 100초 소거 특성들을 도시한 도면.
제6A도는 1 메가오옴(Megaohm)의 값을 갖고, 피드백을 갖지 않는 레지스터 Rd를 사용한 동일한 어레이에 대한 1, 10 및 100초 소거 특성들을 도시한 도면.
제6B도는 1 메가오옴의 값을 갖고, 피드백을 갖는 레지스터 Rd를 사용한 동일한 어레이에 대한 1, 10 및 100초 소거 특성들을 도시한 도면.
제7도는 피드백 루프에서 증가된 이득을 갖는 소거 회로를 도시한 도면.
제8A도 및 제8B도는 제7도의 회로의 피드백이 없을 때와 제7도의 피드백이 잇을 때 고속 비트들을 갖는 어레이의 소거 특성들을 각각 도시한 도면.
제9도는 2개의 다이오드 및 3개의 다이오드들을 갖는 제7도의 네트워크이 소거 특성 특히, 다이오드들의 수가 많아질수록 어레이의 평균 전압 임계가 낮아짐을 도시한 도면.
제10A 및 제10B도는 접지된 제어 게이트 및 서로 다른 수의 다이오드들을 통해 접지된 드레인들을 갖는 제2도의 네트워크를 사용한 2개의 서로 다른 어레이들의 소거 특성들 및 다이오드들의 수가 증가할수록 어레이의 평균 전압 임계가 낮아짐을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 플로팅-게이트형 메모리 셀 11 : 소스
12 : 드레인 14 : 제어 게이트
15 : 워드 라인 16 : 워드 라인 디코더
17 : 소스 라인 18 : 드레인-열 라인
21 : 판독/기록/소거 제어 회로 22 : 데이타 IN/OUT 단자
본 발명은 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리(EEPROM)와 같은 불휘발성, 직접 회로 메모리 어레이(array)에 관한 것이다. 본 발명은, 특히 플래시-소거(flash-erasing) EEPROM에 대한 회로 및 방법에 관한 것으로, 본 방법은 포지티브 소거(positive erased) 임계 전압들이 보다 조밀하게 분포하도록 한다.
파울러-노드하임(Fowler-Nordheim) 터널링 프로그래밍과 상반되는 핫-캐리어-주입(hot-carrier-injection) 프로그래밍을 사용하는 EEPROM들이 : (a) 에스. 무크헤르제등에 의해 IEDM 1985 (p. 616-619)에 발표된 단일 트랜지스터 EEPROM 셀 및 512K CMOS EEPROM에서의 그 구현(A Single Transistor EEPROM cell and its implementation in a 512K CMOS EEPROM)" 및 (b) 브이. 키네트 등에 의해 !SSCC 1989(p. 140-141)에 발표된 "90ns 100K 소거/프로그램 싸이클 메가비트 플래시 메모리(A 90ns 100K Erase/Program Cycle Megabit Flash Memory)"에 기술되어 있다. 참조 부호(a)의 논제는 미합중국 특허 번호 제4,698,787호에도 또한 기술되어 있다.
비분할 게이트 메모리 셀 어레이(non-split memory-cell arrary)에 대해 종래 기술의 파울러-노드하임 터널 소거 방법을 사용하면, 양 전압이 각각의 셀의 소스에 인가되고, 셀들의 제어 게이트들은 접지되며, 셀들의 드레인들은 플로트(float) 될 수 있다. 실제에 있어서, "플로트"라는 용어는 하나 이상의 전압들로의 고 임피던스 접속을 의미한다. 고 임피던스 접속은 예를 들어, 비 전도 상태로 바이어스된 전계 효과 트랜지스터(field-effect transistor)일 수 있다.
플래시 EEPROM에서 나타나는 문제 중 하나는 셀들의 과잉 소거(over-erasure)이다. 과잉 소거된 셀은 양 전하를 포함하여, 플로팅 게이트 아래의 채널이 전도성을 갖게 한다. 이러한 과잉 소거된 전도성 셀은, 그 열에 병렬 접속되어 있는 다른 셀들을 단락시킨다. 과잉 소거를 보상하는 한가지 방법은 분리 게이트(split gate)들을 갖는 플래시 EEPROM을 형성하는 것이다. 다른 방법은 모든 EEPROM 셀들을 프로그래밍한 후, 단계들에서 광 소거 펄스들을 인가하여 각각의 단계 후 모든 셀들이 소거되었는지 여부를 알아보기 위해 체크하는 것이다. 다른 방법들은 본 명세서에 참조되고 예를 들어, 1992년 7월 21일 허여된 미합중국 특허 번호 제5,132,935호 및 1992년 8월 16일 허여된 미합중국 특허 번호 제5,122,985호에 개시된 것과 같은 인가, 대체 및 소거 프로그래밍(appling alternating programming and erasing) 단계들을 포함한다. 상기 2개의 특허는 플래시 소거 셀들의 조밀 또는 좁은 임계 전압 분포와 관련 있고, 텍사스 인스트루먼츠 인코포레이티드에게 양도되었다.
종래 기술의 EEPROM들과 연관된 다른 문제는 플래시 소거 동작 후에 임계 전압들이 넓게 분포한다는 것이다. 현재의 단일 트랜지스터 셀 플래시 EEPROM들에서의 해결되어야 할 중요 과제중의 하나는 전기적 소거 후에도 조밀한 임계 전압 분포를 유지하는 것이다. 이 문제에 대한 1가지 해결법은 소거 동작을 중지하기 전에 장치들의 모든 셀의 전압 임계를 주사하는 소거 알고리즘을 필요로 한다. 이 문제에 대한 다른 해결법들은 소거 후에 전압 임계 분포를 협소하게 또는 "조밀하게" 하기 위한 프로세스 및/또는 회로 설계 향상을 포함한다.
또한, 1993년 6월 30일에 출원되고 텍사스 인스트루먼츠 인코포레이티드에게 양도된 특허 출원 번호 제08/(임시 지정 TI-17881)은 보다 낮은 바이어스에서의 접합은 (기판과 관련하여 약 +1V만큼 큰) 양 전압을 가져야 한다는 부가적인 필요 조건과 함께 소스와 드레인 사이에 전류 경로를 허용하는 것에 의해 넓은 전압 임계 분포를 조밀화하기 위한 플래시 프로그래밍 방법을 개시하였다. 플래시 프로그래밍 단계는 앞서 수행된 플래시 소거 공정 후에 임계 전압들의 분포를 양의 값의 범위로 협소화시키는 것이다.
임계 전압들의 분포를 조밀화시키기 위한 다른 방법들이 제안되었다. 이들 방법들 중의 1가지는 플래시 프로그래밍 단계동안 플로팅 게이트 내로 전자들의 파울러-노드하임 주입을 일으키는 워드 라인 응력(wordline stress)을 사용한다. 다른 플래시 프로그래밍 방법은 게이트 내로의 열전자 주입에 의지하고, 야마다(Yamada)등에 의해 IEDM 1991 (p.11.4.4-11.1.4)에 "단순 적층된 게이트 플래시 EEPROM에 대한 자기-수렴 소거 체계(A Self-Convergence Erasing Scheme for a Simple Stacked Gate Flash EEPROM)"라는 제목으로 개시되었다.
본 발명의 회로 및 방법을 사용하면, 드레인-열(drain-column) 라인 전위가 일반적으로 +1V보다 큰 소정 레벨 이상으로 올라갈 때, 소거 동작동안 소스와 드레인 사이에 저 레벨 전류가 흐를 수 있게 된다. 이러한 저 레벨 전류는 "고속" 비트들 또는 과잉 소거의 경향을 갖는 셀(종래 기술의 플래시 소거 방법들을 사용할 때, 음의 임계 전압들을 갖는 경향이 있는 셀)들에 의해 발생된 전압 임계 분포의 일부를 정정한다. 소거 동작의 중지 또는 연장이 제어된다. 예를 들어, 메모리 셀들의 주 집단(main population)의 임계 전압들이 희망 값(드레인 측에서의 전도 전류의 양에 의해 검출된 값)에 있을 때, 소거 동작은 제어-게이트 전압을 증가시키거나 또는 피드백을 통해 소스 전압을 감소시키는 것에 의해 중지된다. 소거 동작의 중지는 셀들의 주 집단의 전압 임계가 희망된 범위의 값에 도달하는 순간에 일어나도록 제어될 수 있다.
본 발명의 효율적이고 내성있는 조밀 회로 및 방법은, 메모리 셀들의 어레이를 플래시 소거시키는데 사용될 때 양의 임계 전압들이 상대적으로 좁게 분포하게 한다.
본 발명의 회로 및 방법의 장점은 상기한 바와 같은 소거 알고리즘을 사용하지 않아도 된다는 것이다. 다른 장점은 주변 회로 위의 공간 감소를 포함하는 주변 회로의 단순화이다. 부가하여, 본 발명의 회로 및 방법은 쉽게 구현되고, 보다 짧은 소거 시간을 결과로서 발생시킨다.
각각 제어 게이트, 소스 및 드레인을 포함하는 일군의 플로팅 게이트형(floating-gate-type) 메모리 셀들에 적용하면, 본 발명은 제어 게이트를 제어-게이트 전압에 접속시키고, 소스를 제어 게이트 전압보다 높은 전위를 갖는 소스 전압에 접속시키며, 드레인을 가변 전위를 제어 게이트에 제공하는 드레인 분기 회로(subcircuit)에 접속하는 것을 포함하고, 상기 분기 회로는 소거 동작동안 소스와 드레인 사이에 전류가 흐를 수 있도록 충분히 낮은 임피던스를 갖는다.
제1도를 참조하면, 메모리 칩의 집적 부분인 메모리 셀 어레이의 일례가 본 발명의 방법의 사용을 설명하기 위해 도시되어 있다. 각각의 셀은 소스(11), 드레인(12), 플로팅 게이트(13) 및 제어 게이트(14)를 가지는 플로팅-게이트 트랜지스터(10)이다. 하나의 셀 행(10) 내에 있는 제어 게이트(14) 각각은 워드 라인(15)에 접속되고, 워드 라인(15)들 각각은 워드 라인 디코더(16)에 접속된다. 하나의 셀 행(10) 내에 있는 소스(11)들 각각은 소스 라인(17)에 접속된다. 하나의 셀 행(10 내에 있는 소스(11)들 각각은 소스 라인(17)에 접속된다. 하나의 셀 행(10) 내에 있는 드레인(12)들 각각은 드레인-열 라인(18)에 접속된다. 소스 라인(17)들 각각은 공통-열 라인(17a)에 의해 열 디코더(19)에 접속되고, 드레인-열(18)들 각각은 열 디코더(19)에 접속된다.
판독 모드에서, 워드 라인 디코더(16)는, 라인(20r)상의 워드 라인 어드레스 신호 및 마이크로프로세서(21)로부터의 신호에 응답하여, 선택된 워드 라인(15)에 미리 선택된 양 전압 Vcc(약 +5V)를 인가하고, 선택되지 않은 워드 라인(15)에는 저전압(접지 또는 Vcc)을 인가하는 기능을 한다. 열 디코더(19)는 적어도 선택된 드레인-열 라인(18)에 미리 선택된 양 전압 Vsen(약 +1V)을 인가하고, 소스 라인(17)에 저 전압(0V)을 인가하는 기능을 한다. 또한, 열디코더(19)는 어드레스 라인(20d)상의 신호에 응답하여 선택된 셀(10)의 선택된 드레인-열 라인(18)을 DATA IN/OUT 단자에 접속하는 기능도 한다. 선택된 드레인-열 라인(18) 및 선택된 워드 라인(15)에 접속된 셀(10)의 전도 또는 비전도 상태가 데이타 IN/OUT 단자(22)에 접속된 감지 증폭기(도시되지 않음)에 의해 검출된다.
기록 또는 프로그램 모드에서, 워드 라인 디코더(16)는, 라인(20r)상의 워드라인 어드레스 신호 및 판독/기록/소거 제어 회로(21)[또는 마이크로프로세서(21)]로 부터의 신호에 응답하여, 선택된 제어 게이트(14)를 포함하는 선택된 워드 라인(15)상에 미리 선택된 제1 프로그래밍 전압 Vp1(약 +12V)를 위치시키는 기능을 한다. 또한, 열 디코더(19)는 선택된 드레인-열 라인(18)상에 제2 프로그래밍 전압 Vp2(약 +5 내지 +10V)를 위치시켜, 그 결과 선택된 셀(10)의 드레인(12)에 제2 프로그래밍 전압을 위치시키는 기능을 한다. 소스 라인(17)은 접지일 수 있는 기준 전위 Vss에 접속된다. 선택되지 않은 모든 드레인-열 라인(18)들은 기준 전위 Vss에 접속되거나 플로팅된다. 이들 프로그래밍 전압들은 선택된 메모리 셀(10)의 채널 내에 고 전류를 [드레인(12)에서 소스(11)까지] 생성시켜, 채널 산화물을 가로질러 선택된 셀(10)의 플로팅 게이트(13)로 주입된 채널-열전자(channel-hot electron)들 및 애벌런치-항복(avalanche-breakdown) 전자들이 드레인 채널 접합 부분에 생성되게 한다. 프로그래밍 시간은 채널 영역(0V의 Vp1을 갖는)에 대해 약 -2V 내지 -6V의 네가티브 프로그램 전하를 갖는 플로팅 게이트(13)를 프로그래밍하는 데 충분할 수 있도록 선택된다. 본 실시예에 따라 제조된 메모리 셀(10)에 있어서, 제어 게이트(14)/워드 라인(15)과 플로팅 게이트(13) 사이의 결합 계수(coupling coefficient)는 약 0.6이다. 그러므로, 예를 들어, 선택된 제어 게이트를 포함하는 선택된 워드 라인(15)상의 12V의 프로그래밍 전압 Vp1은 선택된 플로팅 게이트(13)상에 약 +7.2V의 전압을 위치시킨다. 플로팅 게이트(13)(약 +7.2V)와 접지된(약 0V) 소스 라인(17) 사이의 전압차는, 소스(11)와 플로팅 게이트(13) 사이의 게이트 산화물을 가로질러 파울러-노드하임 터널링 전류를 발생시켜 선택 또는 비선택 셀(10)의 플로팅 게이트를 충전시킬 수 있을 만큼 충분하지 못하다. 선택된 셀(10)의 플로팅 게이트(13)는 프로그래밍동안 주입된 열전자로 충전되고, 이 전자들은 선택된 셀(10) 아래의 소스-드레인 경로를 "0" 비트로서 판독되는 상태인 비전도성으로 되게 한다. 선택되지 않은 셀들(10)은 플로팅 게이트(13) 아래에 전도성을 유지하는 소스-드레인 경로를 가지므로, 이들 셀들(10)은 "1" 비트로서 판독된다.
종래 기술의 플래시 소거 모드동안, 열 디코더(19)는 모든 드레인-열 라인들(18)을 플로팅 상태("OFF" 상태로 바이어스된 전계 효과 트랜지스터와 같은 고 임피던스에 접속된 상태)로 유지하는 기능을 한다. 열 디코더(19)는 또한 모든 소스라인들(17)에 높은 양 전압 Vee(약 +9V 내지 +15V)를 인가하는 기능도 한다. 이들 소거 전압들은 게이트 산화물 영역을 가로질러 충분한 전계 강도를 발생시켜 플로팅 게이트(13)로부터 전하들을 이동시키는 파울러-노드하임 터널 전류를 발생시킴으로써 메모리 셀(10)을 소거한다. 워드 라인(15)상의 전위가 0V이기 때문에, 셀(10)의 소스-드레인 경로는 소거동안 비전도 상태로 남게 된다. 이러한 이유 및 드레인(12)이 플로팅된다는 이유 때문에, 종래 기술의 방법을 사용하면 채널-핫 전하들이 발생되지 않는다.
다음에 보다 상세히 설명되는 바와 같이, 본 발명은 플래시 소거 동작동안 각각의 셀(10)의 채널을 통하여 전류가 흐를 수 있도록 하기 위한 회로 및 방법을 개시한다. 이러한 소거 동작동안, 드레인(12)은 드레인 전압이 기판과 비교하여 약 +1V만큼 크도록 상승한 후에 소스-드레인 전도를 허용하는 회로에 접속된다.
편리를 위해, 판독, 기록 전압뿐만 아니라 종래 기술 및 본 발명의 소거 전압들의 표가 표 1에 주어진다.
[표 1]
제2도에는 제1도의 메모리 셀 어레이에 사용된 형태의 전형적인 플로팅-게이트 셀(10)의 단면도가 도시되어 있다. 소스(11) 및 드레인(12)은, 소스(11) 및 드레인(12)이 확산함에 따라 반대 형태의 불순물을 갖는 반도체 기판(23) 내로의 불순물 확산에 의해 형성된다. 소스(11)는 전형적으로 2가지 형태의 불순물들의 확산에 의해 형성된다. 소스(11)와 드레인(12) 사이의 기판(23) 영역이 셀 채널(24)이다. 플로팅 게이트(13)는 게이트 절연체(25)에 의해 채널(24)로부터 절연된 폴리실리콘 층으로부터 형성된다. 제1도의 워드 라인(15)의 일부인 폴리실리콘 제어 게이트(14)는 레벨간 절연체(interlevel insulator)(26)에 의해 플로팅 게이트(13)로부터 절연된다.
본 발명은 1만개의 불완전 메모리 셀들(10)의 테스트 구조에 대한 실험을 통해 얻어진 데이타를 참조하면 보다 완전하게 설명될 수 있을 것이다. 테스트 구조는 플로팅 게이트 메모리 셀(10)의 제조 프로세스가 폴리실리콘 플로팅 게이트(13) 및 폴리실리콘 제어 게이트(14) 층이 형성된 후 정지된다는 것을 제외하고는 셀(10)의 실제 어레이와 유사하다. 소스(11) 및 드레인(12) 확산은 완전한 셀(10)의 어레이를 형성할 때 사용된 것과 동일한 절차를 사용하여 형성된다. 프로그래밍 및 소거는 제어 게이트(14) 폴리실리콘에 접속된 탐침들, 소스 라인(17) 및 드레인-열 라인(18)에 전압들을 인가하는 것에 의해 달성된다.
본 명세서에 개시된 방법은 특정 네트워크에 드레인-열 라인(18) 및 워드 라인(15)을 접속시킴으로써 조밀한 전압 분포 뿐만 아니라 자기 제어 소거를 달성할 수 있게 한다. 종래 기술의 소거 동작에서와 같이, 소스 라인들(17)은 로드(load) 레지스터(또는 P-채널 선택 레지스터)를 통하여 소스 전압 Vee에 접속된다. 그러나, 종래 기술에서와 같이 드레인-열 라인들(18)을 플로팅 상태로 유지하는 대신, 본 방법은 모든 드레인-열 라인들(18)을 드레인 분기 회로 AS에 의해 제어되는 공통 드레인 전압 Ad에 접속시킨다. 드레인 분기 회로 AS는 드레인 전압 Ad가 약 +1.0 내지 1.5V에 도달할 때, 소스 라인들(17)과 드레인-열 라인들(18) 사이에 전도 전류를 허용한다. 종래 기술의 방법에서, 드레인(12)은 셀(10)의 채널을 통하여 전류가 흐르는 것을 방지하는 고 임피던스에 접속된다. 그러므로, 열전자 주입 현상이 억제되어, 본 방법에 의해 달성되는 것보다 넓은 소거 임계 전압의 분포를 결과로서 발생시킨다. 열전자 주입이 일어나는 전류를 의미하는 주입 전류는 현재의 셀 구성 기술들을 사용하면 셀(10)당 약 10 나노암페어의 소스-드레인 전류이다. 물론, 열전자 주입이 시간 및 전류의 함수임이 이해될 것이다. 즉, 열전자 주입은 만일 프로그래밍 시간 간격이 증가되면 보다 낮은 전류에서 발생할 수 있다.
제2도에는 분할 게이트가 없고 단면도로 도시된 셀(10)에 접속된 바이어싱회로가 도시되어 있다. 제2도의 바이어싱 회로는 소거 임계 전압들의 조밀한 분포 및 자기 제어 소거 동작을 달성한다. 소거 동작동안, 과잉 소거("고속" 비트로 불린다)의 경향을 갖는 셀들(10)은 전형적 또는 보통 셀들(10)보다 고속으로 소거된다. 고속 비트들의 플로팅 게이트(13) 전위는 양의 방향으로 보통 셀들(10)의 플로팅 게이트(13) 전위보다 훨씬 빠르게 증가한다. 드레인-열 라인(18) 전위가 약 +1.4V(2개의 다이오드 전압 강하)를 초과할 때, 전류 Id가 소스 라인(17)으로부터 고속 비트들의 채널을 통해 드레인-열 라인(18)으로 흐르고, 그 다음에 다이오드들 D1-DN 및 레지스터 Rd를 경유하여 접지된다. (본 기술 분야에 공지된 바와 같이 본 명세서에 사용된 "레지스터"라는 단어는 트랜지스터와 같은 임의의 적합한 임피던스의 사용을 함축한다). 드레인(12) 바이어스가 +1V보다 높기 때문에, 전류 Id는 플로팅 게이트(13)내로의 열전자 주입을 유발시킨다. 열전자 주입은 파울러-노드하임 터널링 전류를 상쇄시켜, 고속 비트들의 소거율을 저하(또는 제어)한다. 또한, 고속 비트들의 퍼센트는 일반적으로 낮기 때문에(0.1-1%), 레지스터 Rd를 통해 흐르는 전류 Id는 게이트 전위를 상승시키고 평균 비트들의 소거 동작을 느리게 하는 데 불충분하다.
평균 비트들의 소거 동작을 느리게 하기 위해, 제어 게이트 전압 Vg의 증가, 또는 소스 전압 Vs의 감소 또는 둘 모두가 동시에 수행된다. 평균 비트들의 전압 임계가 자외선-소거(ultraviolet-erasure) 전압 임계에 근접함에 따라, 소스 라인(17)으로부터 드레인-열 라인(18)으로의 전도 전류가 증가한다. 또한, 이로 인해 레지스터 Rd를 가로질러 전압이 강하하여 결과적으로 제어-게이트 전압 Vg가 감소한다. 만일 레지스터 Rd 값이 충분히 크게 선택된다면, 소거 동작은 제어 게이트 전압 Vg를 상승시키는 것에 의해 느려진다. 만일 레지스터 Rd 값이 충분이 작게 선택된다면, 소거 동작은 소스 로드 레지스터 Rs를 가로질러 발생하는 큰 전압 강하에 의해 생기는 소스 전위 Vs의 감소에 의해 주로 느려진다.
드레인-열 라인(18)에 부착된 회로는 2개의 개별 모드에서 어레이의 상태를 샘플링한다. 첫째, 이 회로는 드레인-열 라인 전위 Vd의 상승에 대해 체크한다. 드레인-열 라인 전위가 (다이오드 D1-DN의 수와 전압 임계에 의해 결정된) 미리 설정된 값 이상인 경우, 분기 회로 DS는 소스 라인(17)과 드레인-열 라인(18) 사이에 전도 경로를 허용하여, 플로팅 게이트(13)로의 열전자 주입(소거 동안의 적소 조밀화)에 의해 고속 비트들의 소거를 보상 또는 감속시킨다. 둘째로, 분기 회로 DS가 레지스터를 통과하는 전도 전류 Id의 양을 샘플링한다. 전도 전류 Id가 미리 설정된 값을 초과하는 경우, 이 회로는 어레이의 워드 라인(15)에 양 전압을 인가하여 소거 동작을 감속하거나 자기 제어한다.
제3A-6B도 및 제8A-10B도를 참조하면 본 발명의 방법이 보다 쉽게 이해될 것이다. 제3A-6B도 및 제8A-10B도는 어레이들에 다양한 소거 방법을 적용시킨후, 약 10,000개의 셀들을 갖는 테스트 구조들에서의 임계 전압 Vt의 조밀화가 향상되었음을 보여준다. 조밀화 정도는 다양한 조밀화 절차들이 수행된 후, 게이트 전압 Vg가 1V로부터 +4V로 변화하는 드레인 전류 Id 변화 그래프에 의해 특징 지워진다. 과잉 소거되는 셀(10)이 없이, 드레인 전류 Id는 제어 게이트(14) 전압 Vg가 양의 값에 도달할 때까지 흐르지 않는다. 그러나, 0V에 있는 제어 게이트 전압 Vg으로 측정되는 Id의 누설 전류 값이 과잉 소거된 셀의 수 뿐만아니라 과잉 소거의 정도에 대한 척도가 된다. 임계 전압 Vt의 좁은 분포가 일정한 기울기 및 가파른 기울기 모두를 갖는 드레인 전류 Id 곡선에 의해 나타내진다. 일정한 기울기가 없는 드레인 전류 Id 곡선은 제어 게이트 전압 Vg가 증가됨에 따라 다른 것들보다 먼저 전도를 시작하는 약간의 셀들(10)을 나타낸다. 다소 가파른 직선 기울기는 임계 전압 Vt의 조밀한 분포를 나타내면서, 제어 게이트 전압 Vg가 증가됨에 따라 동일 값의 Vg에서 전도를 시작하는 셀들(10)을 나타낸다. 전도도 Gm의 그래프는 제어 게이트 전압 Vg의 변화에 의해 분할된 드레인 전류 Id의 변화를 나타낸다. GM 곡선의 피크에 있는 제어 게이트 전압 Vg는 전형적인 셀(10)의 임계 전압 Vt에 대응한다.
제3A도에는 서로 다른 고속 비트 집단을 갖는 것으로 공지된 소거 플래시 어레이의 조밀화에 대한 상기된 측정 결과가 도시되어 있다. 0V에 있는 제어 게이트(14) 및 드레인(12) 플로팅(고 저항에 접속된)을 갖는 33 킬로오옴 레지스터 Rs를 통해 소스(11)에 +11.4V의 전압 Vee를 인가하여 어레이가 소거된 후, 이 어레이에 대한 소거 특성들이 도시된다. 제2도의 회로는 본 테스트에는 사용되지 않는다. Vg가 -1V에서 +4V로 변하면서 1, 10 및 100초동안 인가될 때 3개의 어레이 소거에 대한 Id의 변화 그래프들이 도시되어 있다. 각각의 소거 동작들은 음의 값의 Vg에 서의 전류 Id에 의해 나타내지는 바와 같이, 소거 시간이 증가함에 따라 전압 임계 Vt의 주 분포가 더욱 공핍되어 가는 넓은 임계 전압 분포를 결과로서 발생시킨다.
1, 10 및 100초의 소거 시간들이 테스트 수행에 사용되었지만, 소거 시간은 0.1 내지 150초의 범위를 가지며, 소거 시간이 느려질 수록 바람직하지 않다는 것을 이해할 수 있을 것이다.
제3B도에는 D1-DN 체인내의 2개의 다이오드 및 드레인(12)과 접지 사이에 직렬로 연결된 220 킬로오옴의 레지스터 Rd를 갖는다는 것 이외에는 동일한 소거 플래시 어레이에 대한 상기 조밀화 특성들이 도시되어 있다. 제2도에 도시된 바와 같은 제어 게이트(14)에 대한 제어 게이트 피드백 접속이 소거 절차동안 사용된다. 이 어레이는 33 킬로오옴의 레지스터 Rs를 통해 평행 접속된 소스(11)에 +11.4V의 전압 Vee를 인가함으로서 소거된다. Vg가 -1V에서 +4V로 변하면서 1, 10 및 100초동안 인가될 때 3개의 어레이 소거에 대한 Id의 변화 그래프들이 도시되어 있다. 제3B도의 조밀화 특성들은 제어가능하고 셀들의 주 집단의 전압 임계 분포는 공핍되지 않음을 나타낸다.
제4A도 및 제4B도는 최종 어레이의 전압 임계 분포에서의 제어 게이트(14) 피드백이 효과를 나타낸다. D1-DN 체인내의 2개의 다이오드 및 드레인(12)과 접지 사이에 직렬로 연결된 220 킬로오옴의 레지스터 Rd를 갖는 제2도의 회로가 소거후의 조밀화를 측정하는데 사용된다. 제2도에 도시된 바와 같은 제어 게이트(14)를 피드백 단자(27)에 접속시키는 제어 게이트(14) 피드백 접속은 사용되지 않는다. 대신에, 제어 게이트(14)가 접지(Vg = 0V)에 접속된다. 0V에 있는 제어 게이트(14)로 33-킬로오옴 레지스터 Rs를 통해 소스(11)에 +11.4V의 전압 Vee를 인가하여 어레이가 소거된 후의 어레이에 대한 조밀화 특성들이 도시되어 있다. Vg가 -1V에서 +4V로 변하면서 1, 10 및 100초동안 인가될 때 3개의 어레이 소거에 대한 Id의 변화 그래프들이 도시되어 있다. 제4A도에 도시된 바와 같이, 제어 게이트 피드백이 없으면 음의 값의 Vg에서의 전류 Id에 의해 나타내진 것과 같은, 소거 시간이 증가함에 따라 전압 임계 Vt의 주 분포가 더욱 공핍된다. 제4B도는 제2도의 제어 게이트(14) 피드백으로 소거되는 동일한 어레이를 도시한다. 제4B도에 도시된 바와 같이, 제어 게이트(14) 피드백은 셀(10)의 대다수의 임계 전압 Vt가 공핍되는 것을 방지한다.
제5A도, 제5B도, 제6A도 및 제6B도는 서로 다른 값의 저항 Rd를 사용하는 게이트 피드백의 유무와 제어 게이트(14) 피드백의 유무에 따른 동일한 어레이에서의 소거 특성들이 도시되어 있다. 특정적으로, 제5A도에는 27 킬로오옴의 값을 갖는 레지스터 Rd를 사용하고 제2도의 피드백 접속(Vg = 0V)이 없는 어레이에 대한 1, 10, 100초 소거 특성들이 도시되어 있다. 한편, 제5B도에는 27 킬로오옴의 값을 갖는 레지스터 Rd를 사용하고 제2도의 피드백 접속을 갖는 동일한 어레이에 대한 1, 10 100초 소거 특성들이 도시되어 있다. 제6A도에는 1 메가오옴의 값을 갖는 레지스터 Rd를 사용하지만 피드백 접속이 없는 어레이에 대한 1, 10, 100초 소거 특성들이 도시되어 있다. 한편, 제6B도에는 1 메가오옴의 값을 갖는 레지스터 Rd를 사용하고 피드백 접속을 갖는 동일한 어레이에 대한 1, 10 100초 소거 특성들이 도시되어 있다. 제어 게이트(14) 피드백을 사용한 결과는 넓은 범위와 저항 Rd 값에 대한 소거 특성과 매우 유사하게 나타났다. 그러나, 제어 게이트(14) 피드백이 제거될 때, 어레이의 전압 임계 분포는 일정하기 않았다.
상기 실험들로부터 명백해졌듯이, 제어 게이트(14) 피드백의 사용은 소거 동작의 말기에 어레이의 소거 특성들이 느려지는 것을 결과로서 발생시킨다. 다음에 기술되는 바와 같이, 소거 동작은 피드백 루프의 이득을 증가시키는 것에 의해 완전하게 정지된다.
제7도에는 소거 동작을 정지시키거나 자기 제어하기 위한 고-이들 피드백 회로가 도시되어 있다. 제7도의 회로는 제2도의 회로와 유사하지만, 피드백 증폭기(28)가 제어 게이트(14)로 피드백 전압(27)의 전압을 전송하기 위해 사용된다는 것이 다르다. 도시된 피드백 증폭기는 양극 형태이지만, 본 기술 분야에 숙련된 자들은 많은 형태의 피드백 증폭기들이 본 명세서에 기술된 요망되는 기능을 수행하는데 사용될 수 있음을 인식할 것이다.
제8A도 및 제8B도에는 제7도의 회로의 피드백이 없을 때와 제7도의 피드백이 있을 때 고속 비트들을 갖는 어레이의 소거 특성들이 각각 도시되어 있다. 소거 특성들의 비교에 의해 알 수 있는 바와 같이, 제7도의 피드백 회로는 고속 비트들이 공핍되는 것을 방지한다. 소거 시간이 1초 및 10초이고, Vee = 11.4V이고, Rs = 33 킬로오옴이며, Rd = 100 킬로오옴일 때의 소거 특성들이 도시되어 있다.
제9도에는 2개의 다이오드 및 3개의 다이오드들을 갖는 제7도의 네트워크의 소거 특성 특히, 다이오드들의 수가 많아질수록 어레이의 평균 전압 임계가 낮아짐이 도시되어 있다. 제7도의 고-이득 피드백 회로가 사용될 때, 셀들은 공핍되지 않고, 소거 동작은 선정된 전압 임계에서 완전하게 정지된다. 즉, 이 시점 이상으로 다른 소거 펄스들이 인가되어도 어레이의 전압 임계 분포는 전혀 변화하지 않는다.
최종 또는 포화된(saturated) 어레이의 전압 임계 분포는 제7도의 회로내의 D1-DN 다이오드 체인내의 다이오드의 수에 의해 제어된다. D1-DN 다이오드 체인내의 다이오드의 수가 증가할수록, 제어 게이트(14) 피드백들은 느리게 턴 온 되어, 어레이의 임계 전압 Vt는 낮아진다. 제9도에 도시된 바와 같이, 2-다이오드 구성에 제3의 다이오드를 부가하면 약 1개의 다이오드 전압 임계 강하만큼 최종 임계 전압이 낮아진다.
신뢰성 면에서, D1-DN 다이오드 체인내의 다이오드들의 수(또는 고속 비트들을 고정하기 위해 전도 전류에 허용되는 전압의 하한)에는 하한이 있다. 그 하한은 부유 게이트(13)내로의 열전자들의 주입에 기인한다고 믿어진다.
제10A도 및 제10B도에는 제2도의 D1-DN 다이오드 체인내의 많은 수의 다이오드들을 통해 접지된 드레인-열 라인(18)을 갖고 피드백이 없는(Vg = 0V, Rd = 0) 2개의 서로 다른 테스트 어레이들의 소거 특성들이 도시되어 있다. 제10A도 및 제10B도에 도시된 바와 같이, 표준 소거 특성들에 도달하는데 요구되는 다이오드들의 수는 어레이마다 변한다. 준역(subthreshold) 전류-전압 특성들로부터 알 수 있는 바와 같이, 1개의 다이오드를 사영하면 핫-홀-주입 성분이 강하다. 핫-홀-주입은 2개의 다이오드들을 사용하면 감소하고, D1-DN 다이오드 체인내의 3개의 다이오드들을 사용하면 검출할 수 없게 된다.
상기 예들이 단지 1개 형태의 플로팅-게이트 셀(10)에 대해서만 기술하였지만, 본 발명은 임의의 형태의 비분할 게이트 불휘발성 메모리 셀(10)을 사용하는 불휘발성 메모리들에도 유용하다.
본 명세서의 실험 데이타들은 드레인(12)에 대한 소정의 바이어스 조건 및 소스(11)에 대한 소정의 바이어스 조건들을 개시하였다. 많은 경우에, 소스(11) 및 드레인(12)에 대한 일반적인 바이어스 상태들은 가역적이고, 동일한 결과를 유도한다. 그러므로, 본 명세서에 사용된 "소스" 및 "드레인"이라는 단어는 특허 청구 범위를 포함하는 본문에서 사용되는 바와 같이 상호 교환 가능하다.
비록 본 발명이 설명을 위한 실시예들에 대해 기술되었지만, 본 발명이 이에 제한되지 않음은 명백하다. 본 명세서를 참조하여, 설명적인 실시예들의 많은 변형 및 본 발명의 다른 실시예들을 본 기술 분야에 숙련된 자들은 인식할 수 있을 것이다. 첨부된 특허 청구의 범위는 본 발명의 범위를 벗어나지 않는 이들 변형들 또는 실시예들을 포함한다.
Claims (20)
- 제어 게이트, 소스 및 드레인을 각각 포함하는 다수의 플로팅-게이트형 메모리 셀들을 소거하기 위한 방법에 있어서, 기준 전위에 대한 게이트 전위를 갖는 제어 게이트 전압에 상기 제어 게이트들을 접속하는 단계; 기준 전위에 대한 소스 전압에 상기 소스들을 접속하는 단계 -상기 게이트 전위보다 높은 소스 전위를 가짐-; 및 상기 소거동안 증가하는 드레인 전위를 가지며 상기 소거 시간동안 상기 소스들과 드레인들 사이에서 주입 전류가 동시에 흐를 수 있도록 충분히 낮은 임피던스를 가지는 드레인 분기 회로(subcircuit)에 상기 드레인들을 접속하는 단계를 포함하는 플로팅-게이트형 메모리 셀의 소거 방법.
- 제1항에 있어서, 상기 제어 게이트 전압은 상기 기준 전위와 동일한 플로팅-게이트형 메모리 셀의 소거 방법.
- 제1항에 있어서, 상기 셀의 수는 10,000이고, 상기 소스 전압은, 약 33 킬로오옴의 값을 가지는 임피던스를 통하여 상기 소스에 접속된 상기 기준 전위에 대해 +9V 내지 +12V의 범위 내에서 전원으로부터 얻어지는 플로팅-게이트형 메모리 셀의 소거 방법.
- 제1항에 있어서, 상기 드레인 분기 회로의 상기 전위는 상기 소거 시간 중 일부 동안 상기 기준 전위에 대해 +1V 이상인 값에 도달하는 플로팅-게이트형 메모리 셀의 소거 방법.
- 제1항에 있어서, 상기 드레인 분기 회로는 상기 드레인과 상기 소거 시간 중 일부동안 상기 드레인 전위보다 낮은 단자 전위를 갖는 단자 사이에 적어도 1개의 순방향 바이어스된 다이오드의 접속을 포함하는 플로팅-게이트형 메모리 셀의 소거 방법.
- 제1항에 있어서, 상기 게이트 전위는, 상기 드레인 전위가 상기 기준 전위에 대해 증가함에 따라, 상기 게이트 전위가 상기 기준 전위에 대해 증가되는 플로팅-게이트형 메모리 셀의 소거 방법.
- 제1항에 있어서, 피드백 증폭기를 더 포함하고, 상기 게이트 전위는, 상기 드레인 전위가 상기 기준 전위에 대해 증가함에 따라 상기 피드백 증폭기에 의해 상기 기준 전위에 대해 증가되는 플로팅-게이트형 메모리 셀의 소거 방법.
- 제1항에 있어서, 상기 다수의 셀이 선정된 범위의 전압 임계값을 가지는 경우, 상기 게이트 전위가 증가하여 소거를 중단시키는 플로팅-게이트형 메모리 셀의 소거 방법.
- 제1항에 있어서, 상기 제어-게이트 및 소스 전압들은 0.1 내지 150초 범위의 시간 주기동안 인가되는 플로팅-게이트형 메모리 셀의 소거 방법.
- 제1항에 있어서, 상기 드레인 분기 회로는 양 전압들의 임계 전압 분포에 도달하는 플로팅-게이트형 메모리 셀의 소거 방법.
- 제1항에 있어서, 상기 드레인들을 통하는 전류가 증가함에 따라 상기 기준 전위에 대해 상기 소스 전위를 감소시킴으로써 상기 소거 동작이 느려지는 플로팅-게이트형 메모리 셀의 소거 방법.
- 제어 게이트, 소스 및 드레인을 각각 포함하는 다수의 플로팅-게이트-형 메모리 셀들을 소거하기 위한 회로에 있어서, 기준 전압 단자; 상기 소스들에 접속된 소스 전압; 상기 제어 게이트들에 접속되고, 상기 소스 전압 미만이지만 상기 기준 전압 이상인 제어-게이트 전압; 및 상기 드레인들 및 상기 기준 전압 단자들에 접속되고, 상기 드레인 전위가 상기 기준 전위에 대해 양의 값으로 증가할 때 상기 소스와 드레인 사이에 전도를 허용하도록 접속된 적어도 1개의 순방향 바이어스된 다이오드를 드레인 분기 회로를 포함하는 플로팅-게이트형 메모리 셀의 소거용 회로.
- 제12항에 있어서, 상기 제어 게이트 전압은 상기 기준 전압 단자에서의 전압과 동일 플로팅-게이트형 메모리 셀의 소거용 회로.
- 제12항에 있어서, 상기 셀의 수는 10,000이고, 상기 소스 전압은, 약 33 킬로오옴의 값을 가지는 임피던스와 직렬로 연결된 상기 기준 전압 단자에서의 전압에 대해 +9V 내지 +12V의 범위 내에서 전원에 의해 인가되는 플로팅-게이트형 메모리 셀의 소거용 회로.
- 제12항에 있어서, 상기드레인 분기 회로가 상기 소거 시간 중 일부동안 상기 기준 전압 단자에서의 전압에 대해 +1V 이상의 값에 도달하는 드레인 전압을 가지는 플로팅-게이트형 메모리 셀의 소거용 회로.
- 제12항에 있어서, 상기 드레인들과 상기 소거 시간 중 일부동안 상기 드레인에서의 전압보다 낮은 전압을 가지는 단자 사이에 접속된 적어도 1개의 순방향 바이어스된 다이오드를 포함하는 플로팅-게이트형 메모리 셀 소거용 회로.
- 제12항에 있어서, 상기 제어 게이트 전위는 피드백 단자에서의 전압이고, 상기 드레인 분기 회로는 상기 드레인들과 상기 피드백 단자 사이에 접속된 적어도 1개의 순방향 바이어스된 다이오드를 포함하며, 상기 드레인 분기 회로는 상기 피드백 단자와 상기 기준 전위 사이에 접속된 임피던스를 포함하는 플로팅-게이트형 메모리 셀의 소거용 회로.
- 제17항에 있어서, 피드백 단자와 피드백 증폭기를 포함하고, 상기 드레인 분기 회로는 상기 드레인들과 상기 피드백 단자 사이에 접속된 적어도 1개의 순방향 바이어스된 다이오드를 구비하고, 상기 드레인 분기 회로는 상기 피드백 단자와 상기 기준 전위간에 접속된 임피던스를 포함하며, 상기 피드백 증폭기의 출력은 상기 제어 게이트 전압이고, 상기 피드백 증폭기의 입력은 상기 피드백 단자에 접속되는 플로팅-게이트형 메모리 셀의 소거용 회로.
- 제12항에 있어서, 상기 소스 및 상기 제어-게이트 전압들은 0.1 내지 150초 범위의 시간 주기동안 인가되는 플로팅-게이트형 메모리 셀의 소거용 회로.
- 제12항에 있어서, 상기 다이오드들의 수는 양의 임계 전압값들의 분포를 얻도록 선택되는 플로팅-게이트형 메모리 셀 소거용 회로.
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