KR100294311B1

KR100294311B1 - 비휘발성반도체메모리의데이터기입회로

Info

Publication number: KR100294311B1
Application number: KR1019970068004A
Authority: KR
Inventors: 야스아끼 히라노
Original assignee: 마찌다 가쯔히꼬; 샤프 가부시키가이샤
Priority date: 1996-12-25
Filing date: 1997-12-12
Publication date: 2001-09-17
Also published as: KR19980064051A; JP3401395B2; EP0851432A3; EP0851432B1; US5910918A; EP0851432A2; TW342499B; JPH10188583A; DE69730306T2; DE69730306D1

Abstract

가상접지형 셀 어레이의 비트선(BLO)을 선택하는 트랜스퍼 게이트(TG)와, 상기 트랜스퍼 게이트(TG)를 통해 상기 비트선(BLO)에 접속되고, 상기 비트선에 제공된 기입데이터를 래치하는 래치회로(L)와, 상기 비트선(BLO)과 프로그램전원(V_PROG)간에 접속되고, 상기 래치회로(L)에 레치된 상기 기입 데이터에 따라 도통하여 상기 비트선(BLO)에 대해 상기 프로그램전원(V_PROG)을 공급하는 스위칭회로(PM)를 구비하고, 기입 데이터에 따라, 메모리 셀(M)이 접속된 비트선(BL0)을, 프로그램전원(V_PROG)이 인가된 상태 또는 부유(floating) 상태의 어느 것으로 설정한다.

Description

비휘발성 반도체 메모리의 데이터기입 회로{Data writing circuit for a nonvolatile semiconduct or memory}

도1은 부유 게이트형 메모리 셀의 단면구조도이다.

도2는 부유 게이트형 메모리 셀로 이루어지는 NOR형 셀 어레이의 구성도이다.

도3은 종래의 데이터 기입회로의 회로도이다.

도4는 부유 게이트형 메모리 셀로 이루어지는 가상접지형 셀 어레이의 구성도이다.

도5a∼5c는 가상접지형 셀 어레이를 구성하는 메모리 셀의 단면구조도이다.

도6은 부유 게이트형 메모리 셀의 기입 특성도이다.

도7은 제1실시형태의 데이터 기입회로와 가상접지형 셀 어레이의 접속관계를 보인 회로도이다.

도8a와 8b는 제1실시형태의 데이터 기입회로의 회로도이다.

도9는 제2실시형태의 데이터 기입회로가 기입대상으로 하는 메모리 셀의 단면 구조도이다.

도10은 제2실시형태의 데이터 기입회로와 가상접지형 셀 어레이의 접속관계를 보인 회로도이다.

도11은 제2실시형태의 데이터 기입회로의 회로도이다.

도12는 제3실시형태의 데이터 기입회로의 회로도이다.

도13a는 제4실시형태의 데이터 기입회로의 회로도이다.

도13b는 제4실시형태의 데이터 기입회로의 동작을 설명하기 위한 파형도이다.

본 발명은 플래시 메모리(flash memory) 등의 비휘발성 메모리의 데이터 기입회로에 관한 것으로, 특히 가상접지형 메모리 셀 어레이를 갖는 비휘발성 메모리의 데이터 기입회로에 관한 것이다.

[발명이 속하는 기술분야 및 그 분야의 종래기술]

종래, 비휘발성 반도체 메모리의 일종으로, 가입된 데이터를 일괄 또는 블럭단위로 전기적으로 소거가 가능한 플래시 메모리가 있으며, 데이터의 최소단위인 1비트를 기억하는 메모리 셀로서, 도1에 그의 단면 구조를 보인 바와 같이, 소위 부유게이트를 갖는 MOS(Metal Oxide Semiconductor)형 전계효과 트랜지스터로 구성되는 메모리 셀(이하, 간단히 "메모리 셀"이라 함)을 구비한다.

즉, 도 1에 보인 메모리 셀은, 예컨대 P형 반도체기판 S의 주표면상에 비소(원소기호 As) 등의 N형 불순물을 선택적으로 확산시켜 소스 S 및 드레인 D를 형성하고, 이 소스 S와 드레인 D간의 채널형성영역의 기판 주표면상에 터널산화막(부호 없음), 부유 게이트 FG, 층간절연막(부호없음), 및 콘트롤 게이트 CG의 각각을 순차적층하여 형성하고, 부유 게이트 FG에 대해 전자의 인출(drawing)/주입(injecting) 조작을 행함으로써 메모리 셀의 겉보기상의 문턱전압 V_thc를 변화시켜, 데이터의 기입/소거를 행한다. 이하, "트랜지스터"란 전계효과 트랜지스터를 의미한다.

여기에서, 메모리 셀에 기입되는 데이터 "0"은 메모리 셀의 문턱전압 V_thc가 상승한 상태(전자가 주입된 상대)에 대응하고, 데이터 "1"은 메모리 셀의 문턱전압 V_thc가 저하한 상태(전자가 인출된 상태)에 대응한다. 따라서, 일괄적으로 데이터를 소거한 상태에서는, 모든 메모리 셀이 데이터 "0"의 상태로 초기화되며, 데이터를 기입한 경우에는 미리 일괄 소거한 후, 데이터 "1"을 기입한 메모리 셀에 대해 선택적으로 부유 게이트 FG로부터 전자를 인출시키는 조작을 행한다.

상기 부유 게이트 FG에 대해 전자의 인출/주입을 행하는 경우, 터널전류의 일종인 포울러-노네임 전류(Fowler-Nordheim Current)(이하, "FN"전류라 함)를 사용한 메모리 셀이 있고, 예컨대 "Memory Array Architecture and Decoding Scheme for 3V Only Sector Erasable DINOR Flash Memory"(IEEE, J. Solid-State Circuits, vol29, No.4, pp454∼460, April 1994), 및 "16Mbit DINOR Flash Memory for 3.3V single power source"(The Journal of the Institute of Electronics, Information and Comunication Engineers, ICD95-38, pp.55-62, 1995)에 기재되어 있다.

상기 메모리 셀은, 부유 게이트 FG에 대해, 드레인 D측으로부터 FN전류에 의해 전자를 인출하여 선택적으로 데이터 "1"을 기입하고, 소스측으로부터도 마찬가지로 FN전류에 의해 전자를 주입하여 데이터 "1"을 소거하는(셀을 데이터 "0"으로 초기화하는) 것이다. 표 1에 각 동작모드에 있어서의 인가전압 조건을 나타냈다.

[표 1]

즉, 표 1에 보인 바와 같이, 메모리 셀에 "1"을 기입한 경우, 콘트롤 게이트 CG에 부(負)의 전압 V_nw(예컨대, -8V), 드레인 D에 정(正)의 전압 V_pp(예컨대, +4V)를 인가하고, 소스 S를 부유 상태로 하고, 드레인 D로부터 부유 게이트 FG를 향해 고전계를 형성하여 FN전류를 발생시킨다. 이에 의해, 부유 게이트 FG로부터 드레인 D측으로 전자를 인출하여, 메모리 셀의 문턱전압 V_thc를 약 1.5V까지 감소시켜, 데이터 "1"을 기입한다.

또한, 이와 같이하여 기입된 데이터 "1"을 소거하는 경우, 콘트롤 게이트 CG에 정의 전압 V_pe(예컨대, +10V), 소스 S에 부의 전압 V_ns(예컨대, -8V)를 인가하고, 드레인 D를 부유 상태로 하여, FN전류에 의해 소스 S측 및 기판으로부터 부유 게이트에 대해 전자를 주입하고, 저하된 메모리 셀의 문턱전압 V_thc를 약 3V 이상까지 상승시켜, 데이터 "0"으로 초기화한다.

또한, 메모리 셀로부터 기입된 데이터를 독출하는 경우, 콘트롤 게이트 CG에 전원전압 V_cc(예컨대, 3V), 드레인 D에 바이어스 전압 V_bias(예컨대, 1V), 소스 S에 접지 전압 V_ss(OV)를 인가하고, 이 때 흐르는 메모리 셀의 드레인전류 I_d를 검출하여 독출한다. 즉, 데이터를 읽어들임으로써(전자의 인출/주입에 의해), 메모리 셀의 문턱전압 V_thc이 변화하면 메모리 셀의 드레인 I_d도 변화한다. 따라서, 메모리 셀을 통해 흐르는 드레인 전류 I_d를 검출함으로써 기입된 데이터를 독출할 수 있다.

일반적으로 플래시 메모리에서는, 도 2에 보인 바와 같이, 상술한 FN전류를 사용하여 기입/소거를 행하는 메모리 셀 00∼nn에 의해 NOR형 셀 어레이를 구성하여, 각 메모리 셀에 대한 기입/독출/소거를 행한다. 이하, 도 2에 보인 NOR형 셀 어레이를 구성하는 메모리 셀 00에 대해 데이터의 기입, 소거, 독출을 행하는 경우를 예로 들어, 각 동작에 대해 설명한다.

동 도에 있어서, 메모리 셀 00에 데이터 "1"을 기입한 경우, 워드선 WL0에 V_nw(-8V)를 인가하고, 공통소스선 SL을 부유 상태로 하고, 비트선 BL0에 전압 V_pp(+4V)를 인가한다. 이에 의해, 메모리 셀 00에는, 그의 드레인으로부터 부유 게이트로 향하는 고전계가 형성되고, FN전류에 의해 부유 게이트로부터 드레인측으로 전자가 인출되어 메모리 셀 00의 문턱전압이 저하한다.

또한, 기입 데이터가 "0"인 경우에는, 상기 전압 V_pp대신, 비트선 BL0에 접지 전압 V_ss(0V)를 인가한다. 이 경우, 메모리 셀 00의 부유 게이트와 드레인간의 전계는 저전계로 되고, FN전류는 발생하지 않는다. 따라서, 부유 게이트로부터 전자는 인출되지 않으며, 그의 문턱전압 V_thc는 3V이상으로 유지된다 (초기치 데이터 "0"이 유지된다).

다음, 기입된 데이터를 소거하는 경우, 모든 워드선 WL0∼WLn(메모리 셀의 콘트롤 게이트)에 정의 고전압 V_pe(+10V), 공통 소스선 SL(메모리 셀의 소스) 및 기판에 부전압 V_ns(-8V)를 인가하고, 모든 비트선 BL0∼BLn(메모리 셀의 드레인)을 부유 상태로 한다. 이에 따라, 메모리 셀 00을 포함하는 모든 메모리 셀에 있어서, 그의 소스 또는 기판과 부유 게이트간에 고전계가 형성되어, 부유 게이트 FG에 전자가 주입된다. 그 결과, 모든 메모리 셀의 문턱전압이 상승하여 데이터 "0"의 초기상태로 회복된다.

다음, 메모리 셀 00로부터 데이터를 독출하는 경우(입증(verification)의 경우를 포함), 비트선 BL0에 독출 바이어스 전압 V_bias(약 1V), 공통 소스선 SL에 접지 전압 V_ss(0V), 워드선 WL0에 V_cc(3V)를 인가하여, 드레인 전류 I_d를 검출한다. 이 때, 드레인 전류 I_d가 크면, 데이터는 "1"로 간주되고, 반대로 드레인 전류 I_d가 작으면 데이터는 "0"으로 간주되어 메모리 셀로부터 데이터를 독출한다.

이하, 상술한 NOR형 셀 어레이를 구성하는 메모리 셀에 데이터를 기입하기 위한 종래의 데이터 기입회로에 대해 도 3을 참조하여 설명한다. 동 도에 보인 데이터 기입회로(100)는, 도시하지 않은 디코더로부터 제공되는 컬럼 선택신호 Y에 따라 메모리 셀 M의 드레인이 접속된 비트선 BL을 선택하는 트랜스퍼 게이트 TG와, 이 트랜스퍼 게이트 TG를 통해 비트선 BL에 접속된 래치회로 L로 구성되고, 이 레치회로 L은 2개의 인버터(부호 없음)의 입력과 출력을 크로스 커플링한 플립플롭으로 이루어진다. 이들 인버터(플립플롭)의 전원은 동작모드에 따라, 전압 V_pp(예컨대 +4V) 또는 전원전압 V_cc(예컨대 +3V)중 어느 것으로 스위칭 제어된다.

도 3에 보인 메모리 셀 M에 데이터 "1"을 기입한 경우, 우선, 래치회로 L을 구성하는 인버터의 전원을 전원전압 V_cc(+3V)로 설정하여, 도시하지 않은 데이터 드라이버로부터 제공되는 데이터 "1"을 래치한다. 다음에, 인버터의 전원을 전압 V_pp(+4V)로 올린 후, 트랜스터게이트 TG를 도통시키면, 비트선 BL에는 래치회로 L에 래치된 데이터에 따른 전압이 인가된다.

즉 이 경우, 래치회로 L에 래치된 데이터는 "1"이기 때문에, 플립플롭의 노드 A는 전압 V_pp(+4V)로 세트된다. 이 때, 트랜스터게이트 TG의 게이트에 제공되는 칼럼(column)선택신호 Y가 승압된 것이면, 이 트렌스터게이트 TG는 그의 문턱전압에 기인한 전압강하를 일으키지 않고, 노드 A의 전압을 비트선 BL로 전달하기 때문에, 비트선 BL에는 플립플롭의 노드 A의 전압 V_pp(+4V)가 그대로 인가된다. 또한, 래치회로 L에 래치된 데이터는 "0"이면, 노드 A는 접지전압 V_ss(0V)로 안정하므로, 이 전압 V_ss(0V)가 인가된다.

이와 같이, 비트선 BL에 인가되는 전압을 데이터에 따라 선택하여, 메모리 셀의 부유 게이트와 드레인간의 전계 강도를 정한 결과, 이 전계 강도가 높으면, 전자의 인출이 행해져 데이터 "1"이 기입되고, 낮아지면 전자의 인출은 행해지지 않아, 데이터 "0"이 기입된다(초기치의 데이터 "0"이 유지된다).

도 2에 보인 상기 NOR형의 셀 어레이는, 메모리 셀 00∼nn의 소스를 공통소스선 SL에 접속하기 때문에, 셀 어레이내에 상기 공통소스선 SL의 배선영역을 필요로 하고, 이것이 셀 어레이의 면적의 축소화를 방해한다.

이를 위해, 이와 같은 공통소스선을 갖는 NOR형 셀 어레이에 대해, 도 4에 보인 바와 같이, 인접한 메모리 셀간의 공통비트선을 갖는 인접한 셀의 소스에 한 셀의 드레인을 접속함으로써 상기 공통 소스선 SL을 배제한, 소위 가상 접지 셀 어레이가 있다. 이 구성은 일부의 EPROM(erasable programmable ROM) 등에 채용되고 있다.

이하, 도 4에 보인 가상 접지형 셀 어레이를 플래시 메모리에 적용한 경우에 대해 설명한다. 이와 같은 가상 접지형 셀 어레이를 플래시 메모리에 적용한 경우, 메모리 셀은, 적어도 이하와 같은 특성을 가질 필요가 있다. 즉, 이 경우의 메모리 셀은, 그의 콘트롤 게이트와 드레인 또는 소스의 일방과의 제1전압관계를 사용하여 데이터의 기입이 행해지고, 독출동작을 제외하고, 콘트롤 게이트와 드레인 또는 소스의 타방과의 제2전압관계에 둔감한 특성을 가질 필요가 있다. 이 경우의 "소스"란 독출시의 전압인가 조건에 따라 정의되는 것이다.

이와 같은 특성을 실현하기 위한 메모리 셀의 1예로서, 도 5A 및 5B에 그의 단면구조를 보인 것이 있다. 동 도에 보인 메모리 셀은, 채널형성 영역에 접하는 소스측의 불순물농도가 낮고, 드레인측의 불순물 농도를 높여 형성된다. 이와 같은 구조를 갖는 메모리 셀에 있어서, 소스와 드레인과의 불순물농도가 다른 것에 기인하여, 도 5B에 보인 바와 같이, 예컨대 드레인에 4V를 인가한 경우와 비교하여, 소스에 동일하게 4V를 인가한 경우에 공핍층영역이 보다 넓게 형성된다. 이 때문에, 부유게이트와 게이트간에 공핍층이 개재하여 오버랩 영역이 소실되는 결과, 이들간의 전계가 감소되어, FN전류의 발생이 저지된다.

또한, 동 도에 보인 바와 같이, 불순물농도가 높은 드레인측에서는 공핍층영역의 발달이 억제된다. 이 때문에, 부유 게이트와 게이트간에 오버랩 영역이 형성되어, 이들간의 고전계가 형성되어, FN전류가 발생한다. 따라서, 도 5A 및 5B에 보인 메모리의 경우, 소스측으로부터의 전자의 인출이 행해지지 않고, 기입동작에 관해서는 콘트롤 게이트와 소스와의 전압관계에 둔감한 특성을 갖게 된다. 또한, 소스와 드레인과의 불순물농도의 분포관계를 역전시키면, 기입동작에 대해 콘트롤 게이트와 셀을 생성할 수 있다.

또한, 도 5a 및 5b에 보인 메모리 셀과 동일한 특성을 실현하는 다른 메모리로서, 도 5c에 보인 것이 있다. 동 도에 보인 메모리 셀은, 소스 및 드레인의 불순물농도를 모두 높게 형성함과 동시에, 드레인측의 게이트산화막의 막두께가 소스측에 비해 얇게 형성되어 있다. 이와 같이, 게이트산화막의 막두께를 소스측과 드레인측에서 변화시킴으로써, 드레인과 부유 게이트간의 전계만을 선택적으로 높게 할 수 있어, 기입동작에 대해 상기와 같이 콘트롤 게이트와 소스간의 전압관계에 둔감한 셀을 얻을수 있다.

표 2는 도 5a 및 5b에 보인 메모리 셀의 각 동작 모드에 있어서의 인가전압 조건을 보인 것이다.

[표 2]

이하, 이와 같은 특성을 갖는 메모리 셀로 구성한 도 4에 보인 가상접지형 셀 어레이에 데이터를 기입한 경우의 동작에 대해 설명한다. 또한, 도 4에 보인 메모리 셀의 기호에 있어서, 사선으로 표시한 측의 노드는 도 5B에 보인 소스(불순물농도가 낮은 영역)에 대응한다.

일반적으로, FN전류를 사용하여 기입을 행하는 플래시 메모리의 경우, 기입시간의 단축을 도모하는 것을 목적으로 하여, 1본의 워드선에 접속된 복수의 메모리 셀에 대해 동시에 기입을 행하는 소위 멀티바이트(multibite) 기입 방식을 채용하고 있고, 이 때문에, 기입시의 비트선 BL0∼BLn의 각 전압은, 각 비트선에 접속되는 메모리 셀에 기입되는 데이터의 종류에 따라 인가된다.

그러나, 이 경우, 전술한 NOR형 셀 어레이의 경우와 달리, 후술하는 바와 같이, 인접하는 메모리 셀의 "1"의 기입을 저해하지 않도록, 데이터 "0"을 기입하는 메모리 셀의 드레인이 접속되는 비트선의 기입 전압을, 전압 V_ss(0V)대신, 부유 상태 또는 약 +1V정도로 설정할 필요가 있다.

이하, 표 2에 보인 각 동작 모드의 인가전압 조건에 따라, 도 4에 보인 메모리 셀00에 대해, 기입, 소거, 독출을 행하는 경우의 각 동작을 설명한다.

우선, 메모리 셀 00에 데이터 "1"을 기입하는 경우, 워드선 WL0(메모리 셀의 게이트)에 부의 전압 V_nw(예컨대 -8V), 비트선 BL0(메모리 셀의 드레인)에 정의 전압 V_pp(예컨대 +4V)를 인가한다. 이 때, 메모리 셀 00의 소스, 즉 비트선 BL1에 메모리 셀 00에 인접하는 메모리 셀 01에 기입되는 데이터가 "1"일때 전압 V_pp(+4V)가 인가되고, 데이터가 "0"인 경우에는 부유 상태 또는 약 1V가 설정된다(전압 V_ss(0V)가 아닌 것에 주의).

이와 같은 기입 전압조건으로 메모리 셀 00이 바이어스(bias)되면, 전술한 FN전류가 부유 게이트와 드레인간에 흘러, 부유 게이트로부터 드레인측으로 전자가 인출된다. 이 결과, 메모리 셀 00의 문턱전압 V_thc가 저하하여, 메모리 셀 00에 데이터 "1"이 기입된다. 이 때, 만약 소스측을 부유 상태로 하지 않고, 전압 V_ss(0V)를 인가한 경우, 부유 게이트로부터 충분히 전자가 인출되지 않아, 데이터 "1"이 기입되지 않는 현상이 일어난다.

이하, 이 현상에 대해 도 6을 참조하여 설명한다. 도 6은 드레인 전압을 4V로 하여 소스전압을 파라미터로 한 경우의 데이터 "1"의 기입시간에 대한 메모리 셀의 문턱전압의 의존성을 나타낸다. 동 도에 보인 바와 같이, 메모리 셀의 기입특성은, 소스전압을 +1V 또는 부유 상태로 한 경우와 비교하여, 소스전압을 0V로 한 경우에는 문턱전압의 저하가 완만하게 되고, 데이터 "1"의 기입시간이 길어진다.

그 원인은, 데이터 "1"을 기입하기 위해 부유 게이트로부터 전자를 인출한 결과, 부유 게이트의 전위가 상승하여 문턱전압 V_thc가 저하하게 된다. 즉, 부유 게이트로부터 전자가 인출되어, 문턱전압 V_thc가 저하하면, 채널이 형성되어 메모리 셀의 드레인과 소스간이 도통하고, 드레인의 전압이 소스측으로 이끌려 저하한다. 그 결과, 드레인과 부유 게이트간의 전계가 감소되어 FN전류가 억제되고(문턱전압 V_thc의 감소가 억제되어), 데이터 "1"의 기입시간이 길어진다. 최악의 경우, 메모리 셀의 문턱전압이 데이터 "1"의 판별이 가능한 규정치까지 저하하지 않아, 데이터 "1"이 정상적으로 기입되지 않게 된다.

이에 대해, 메모리 셀의 소스를 부유 상태로 한 경우, 부유 게이트로부터 전자가 인출되어 채널이 도통하면, 드레인으로부터 소스로 전류가 유입하고, 소스전위가 서서히 상승한다. 이 소스전위의 상승에 따라, 콘트롤(control) 게이트의 전위가 상대적으로 저하하여 드레인으로부터 소스로의 전류 유입이 억제되고, 또한 소스전위의 상승에 의한 잉여 효과, 즉 백 게이트 효과와 결합하여 메모리 셀의 채널이 닫힌다. 메모리 셀의 채널이 닫히면, 드레인 전위가 회복되어, 드레인과 부유 게이트간에 고전계가 형성되어, 데이터 "1"의 기입이 정상적으로 행해진다.

또한, 이 경우, 메모리 셀의 소스를 부유 상태로 하는 대신, 예컨대 약 +1V의 전압으로 바이어스를 취하면, 기입동작의 개시로부터 백게이트 효과가 작용하여 채널형성이 유효하게 억제되기 때문에, 기입 동작의 개시로부터 드레인 전압의 저하를 방지할 수 있다. 따라서, 이 경우 보다 단시간에 데이터 "1"을 기입할 수 있다.

다음, 도 4에 보인 메모리 셀 00에 데이터 "0"을 기입한 경우(단, 메모리 셀 00은 초기화되어 있는 것으로 한다), 비트선 BL0를 부유 상태(또는 약 +1V)로 설정한다. 여기에서, BL1의 전압은 메모리 셀 01에 기입되는 데이터에 따라, 전압 V_pp(+4V) 또는 부유 상태(또는 약 +1V)로 설정된다. 또한, 전술한 이유로, 비트선에 접지전압 V_ss(0V)를 인가하는 것이 금지된다.

이 경우. 인접하는 메모리 셀 10에 대해 데이터 "1"을 기입하기 위해, 메모리 셀 00의 소스가 접속되어 있는 비트선 BL1에 전압 V_pp(+4V)가 인가되어 있어도, 전술한 바와 같이 메모리 셀의 기입 특성은 소스측의 전압에 대해 둔감하도록 설정되어 있기 때문에, 메모리 셀 00의 부유 게이트로부터 소스(비트선 BL1)측으로 전자가 인출되지 않고, 메모리 셀 00에 대한 데이터 "0"을 기입하는 동작이 메모리 셀 01에 대한 기입 동작에 의해 저해되지 않는다.

다음, 메모리 셀 00으로부터 데이터를 독출하는 경우, 기본적으로, 종래의 NOR형 어레이와 같은 바이어스 조건을 설정한다. 즉, 워드선 WL0(콘트롤 게이트)에 V_cc(+3V), 비트선 BL0(드레인)에 V_bias(+1V), 비트선 BL1(소스)에 V_ss(0V)를 인가하고, 이 때의 드레인 전류 I_d를 검출하여, 데이터를 독출한다.

다음, 메모리 셀에 기입된 데이터를 소거하는 경우, 모든 워드선 WL0∼WLn에 정의 고전압 V_pe(예컨대 +10V)를 인가하고, 모든 비트선 BL0∼0n 및 기판에 부의 전압 V_ns(예컨대 -8V)를 인가하여, FN전류에 의해 모든 메모리 셀 00∼nn의 각 부유 게이트에 대해 드레인 및 기판영역으로부터 전자를 일괄 주입한다. 그 결과, 각 메모리 셀은, 그의 문턱전압이 약 3V이상 까지 상승하여, 데이터 "0"의 상태로 초기화된다.

그러나, 상술한 가상접지형 메모리 셀을 구성하는 메모리 셀에 기입을 행하는 경우, 데이터 기입회로로서 도 3에 보인 종래의 회로(100)를 사용하면, 기입데이터가 "0"인 경우, 접지전압 V_ss(0V)가 비트선에 인가되어, 전술한 바와 같이, 이 비트선에 소스를 접속하는 메모리 셀에 데이터 "1"을 기입할 수 없게 되는 문제가 있다.

[발명이 이루고자 하는 기술적과제]

본 발명은, 상기와 같은 문제를 감안하여 이루어진 것으로, 본 발명의 목적은 포울러 노데임 터널 전류(Fowler-Nordheim tunnel current)에 의해 기입 및 소거를 행하는 메모리 셀을 사용한 가상접지형 셀 어레이에 대해, 단시간에 안정적으로 데이터의 기입을 행할 수 있는 비휘발성 반도체 메모리의 데이터 기입회로를 제공하는 것이다.

본 발명은 상기 문제를 해결하기 위해, 다음과 같이 구성된다.

본 발명의 제1요지에 의한, 포울러 노데임 터널 현상에 기초하여 데이터의 기입 및 소거가 행해지는 부유 게이트형 메모리 셀을 사용하여 구성된 가상접지형 셀 어레이를 갖는 비휘발성 반도체 메모리의 데이터 기입회로는, 상기 가상접지형 셀 어레이의 비트선을 선택하기 위한 트랜스퍼 게이트; 상기 트랜스퍼 게이트를 통해 상기 비트선에 접속되고, 상기 비트선에 제공된 기입 데이터를 래치하는 래치회로; 및 상기 비트선과 프로그램 전원간에 접속되고, 상기 래치회로에 래치된 상기 기입데이터에 따라 도통하여 상기 비트선에 대해 상기 프로그램 전원을 공급하는 스위칭회로를 구비하는 것을 특징으로 한다.

본 발명의 제2요지에 의한, 포울러 노데임 터널 현상에 기초하여 데이터의 기입 및 소거가 행해지는 부유 게이트형 메모리 셀을 사용하여 구성된 가상접지형 셀 어레이를 갖는 비휘발성 반도체 메모리의 데이터 기입회로는, 상기 가상접지형 셀 어레이의 제1비트선을 선택하기 위한 트랜스퍼 게이트; 상기 트랜스퍼 게이트를 통해 상기 제1비트선에 접속되고, 상기 제1비트선에 제공된 기입 데이터를 래치하는 래치회로; 및 상기 제1비트선에 인접하는 제2비트선과 프로그램 전원간에 접속되고, 상기 래치회로에 래치된 상기 기입데이터에 따라 도통하여 상기 제1비트선에 인접하는 제2비트선에 대해 상기 프로그램 전원을 공급하는 스위칭회로를 구비하는 것을 특징으로 한다.

본 발명의 제3요지에 의한, 포울러 노데임 터널 현상에 기초하여 데이터의 기입 및 소거가 행해지는 부유 게이트형 메모리 셀을 사용하여 구성된 가상접지형 셀 어레이를 갖는 비휘발성 반도체 메모리의 데이터 기입회로는, 상기 가상접지형 셀 어레이의 비트선을 선택하기 위한 트랜스퍼 게이트; 상기 트랜스퍼 게이트를 통해 상기 비트선에 접속되고; 상기 비트선에 제공된 기입 데이터를 래치하는 래치회로; 및 상기 래치회로에 래치된 상기 기입데이터에 따라 상기 비트선에 제1프로그램전원 또는 제2프로그램 전원을 선택하여 공급하는 스위칭회로를 구비하는 것을 특징으로 한다.

본 발명의 제4요지에 의한, 포울러 노데임 터널 현상에 기초하여 데이터의 기입 및 소거가 행해지는 부유 게이트형 메모리 셀을 사용하여 구성된 가상접지형 셀 어레이를 갖는 비휘발성 반도체 메모리의 데이터 기입회로는, 상기 가상접지형 셀 어레이의 제1비트선을 선택하기 위한 트랜스퍼 게이트; 상기 트랜스퍼 게이트를 통해 상기 제1비트선에 접속되고, 상기 제1비트선에 제공된 기입 데이터를 래치하는 래치회로; 및 상기 래치회로에 래치된 상기 기입데이터에 따라 상기 제1비트선에 인접한 제2비트선에 대해 제1프로그램전원 또는 제2프로그램 전원을 선택하여 공급하는 스위칭회로를 구비하는 것을 특징으로 한다.

본 발명의 제5요지에 의하면, 상기 비휘발성 반도체 메모리의 데이터 기입회로는 상기 제1특징을 갖고; 상기 트랜스퍼 게이트는 그의 소스 또는 드레인중 하나가 상기 제1비트선에 접속된 제1도전형 트랜지스터로 구성되고; 상기 래치회로는 그의 두 안정점 중 제1안정점이 상기 제1도전형 트랜지스터의 소스 및 드레인에 접속된 플립플롭으로 구성되고; 상기 스위칭회로는 그의 소스 및 드레인이 상기 프로그램전원 및 상기 비트선에 각각 접속되고, 게이트가 상기 플립플롭의 제2안정점에 접속된 제2도전형 트렌지스터로 구성된다.

본 발명의 제6요지에 의하면, 상기 비휘발성 반도체 메모리의 데이터 기입회로는 상기 제2특징을 갖고, 상기 트랜스퍼 게이트는 그의 소스 또는 드레인중 하나가 상기 제1비트선에 접속된 제1도전형 트랜지스터로 구성되고; 상기 래치회로는 그의 두 안정점중 제1안정점이 상기 제1도전형 트랜지스터의 소스 및 드레인에 접속된 플립플롭으로 구성되고; 상기 스위칭회로는 상기 프로그램전원 및 상기 제1비트선에 인접한 제2비트선에 각각 접속되고, 게이트가 상기 플립플롭의 제2안정점에 접속된 제2도전형 트랜지스터로 구성된다.

본 발명의 제7 및 제8요지에 의하면, 상기 비휘발성 반도체 메모리의 데이터 기입회로는 상기 제5 또는 제6 특징을 갖고, 상기 스위칭회로를 구성하는 상기 제2도전형 트랜지스터의 게이트와 상기 래치회로를 구성하는 플립플롭의 제2안정점간에 제공되고, 소정 레벨의 전압을 초과하는 신호에 대해서는 컷오프되는 트랜지스터를 더 구비하며, 상기 제2도전형 트랜지스터의 소스에 제공되는 프로그램전원의 천이에 따라 나타나는 셀프부스트 효과를 이용하여 상기 제2도전형 트랜지스터의 게이트의 전압을 상기 소정 레벨의 전압 이상으로 승압시켜, 상기 제2도전형 트랜지스터를 컷오프시키는 것을 특징으로 한다.

상기와 같이 구성된 본 발명의 동작을 이하에 설명한다.

제1 또는 제5요지에 따른 비휘발성 반도체 메모리의 데이터 기입회로에 의하면; 예컨대 메모리 셀의 드레인이 접속된 비트선에 제공된 기입 데이터는, 선택된 트랜스퍼 게이트(제1도전형 트랜지스터)를 통해 래치회로(플립플롭)에 제공되고, 래치회로가 기입데이터를 래치한다.

스위칭회로(제2도전형 트랜지스터)는, 래치회로에 래치된 기입 데이터에 따라 도통한다. 이 때, 예컨대 기입데이터가 "1"이면, 스위칭회로는 도통하여, 비트선에 프로그램전원을 공급하고, 이 프로그램전원이 공급된 비트선에 드레인이 접속된 메모리 셀의 부유 게이트의 전자량을 제어한다.

또한, 기입데이터가 "0"이면, 스위칭회로는 도통하지 않고, 이 비트선에는 프로그램전원이 공급되지 않는다(이 경우, 비트선은 프로그램전원에 대해 부유 상태로 설정된다). 따라서, 이 경우, 메모리 셀의 부유 게이트의 전자의 양은 제어될 수 없다. 이와 같이, 비트선에 프로그램전원을 공급할지의 여부를 기입데이터에 따라 선택함으로써, 부유 게이트의 전자량을 드레인측으로부터 제어하여, 메모리 셀의 문턱전압을 조정하여 데이터를 메모리 셀에 기입한다.

본 발명의 제2요지 또는 제6요지에 의한 비휘발성 반도체 메모리의 데이터 기입회로에 의하면, 상기 요지 1에 기재된 발명에 관한 비휘발성 반도체 메모리의 데이터 기입회로와 동일한 과정을 거쳐, 스위칭회로(제2도전형 트랜지스터)가 기입되는 데이터에 따라 도통한다. 이 때, 예컨대 기입데이터가 "1"이면, 제1비트선에 인접하는 제2비트선, 즉, 이 경우, 메모리 셀의 소스가 접속된 비트선에 프로그램전원을 공급하고, 이 프로그램전원이 공급된 비트선에 소스가 접속된 메모리 셀의 부유 게이트의 전자량을 제어한다.

또한, 기입데이터가 "0"이면, 상기 비트선에는 프로그램전원이 공급되지 않고, 메모리 셀의 부유 게이트의 전자량은 제어될 수 없다. 이와 같이, 메모리 셀의 소스가 접속된 비트선에 프로그램전원을 공급할지의 여부를 기입데이터에 따라 선택함으로써, 부유 게이트의 전자량을 소스측으로부터 제어하여, 메모리 셀의 문턱전압을 조정하여 데이터를 메모리 셀에 기입한다.

본 발멍의 제3요지에 의한 비휘발성 반도체 메모리의 데이터 기입회로에 의하면, 예컨대 메모리 셀의 드레인이 비트선에 제공되는 기입데이터는, 선택된 트랜스퍼 게이트를 통해 래치회로에 제공되고, 래치회로가 기입된 데이터를 래치한다. 스위칭회로는 래치회로에 래치된 데이터에 따라 도통한다. 이 때, 기입데이터가 "1"이면, 스위칭회로는 비트선에 제1프로그램전원을 공급하여, 이 프로그램전원이 공급된 비트선에 드레인이 접속된 메모리 셀의 부유 게이트의 전자량을 제어한다.

또한, 기입데이터가 "0"이면, 스위칭회로는 비트선에 대해, 인접하는 메모리 셀의 채널의 형성을 저지하고 또한 부유 게이트의 전자량에 영향을 미치지 않는 전압의 제2프로그램전원을 공급한다. 따라서, 이 경우, 비트선에 소스를 접속하는 인접 메모리 셀의 드레인 전압을 효과적으로 유지하여, 그 메모리 셀에 대해 데이터 "1"의 기입을 촉진하면서, 상기 비트선에 드레인을 접속하는 메모리 셀에 대해 데이터 "0"을 기입한다.

본 발명의 제4요지에 의한 비휘발성 반도체 메모리의 데이터 기입회로에 의하면, 상기 요지 3에 기재된 발명에 관한 비휘발성 반도체 메모리의 데이터 기입회로와 동일한 과정을 거쳐, 스위칭회로가 기입되는 데이터에 따라 도통한다. 이 때, 예컨대 기입데이터가 "1"이면, 제1비트선에 인접하는 제2비트선, 즉, 이 경우, 메모리 셀의 소스가 접속된 비트선에 프로그램전원을 공급하고, 이 프로그램전원이 공급된 비트선에 소스가 접속된 메모리 셀의 부유 게이트의 전자량을 제어한다.

또한, 기입데이터가 "0"이면, 스위칭회로는 소스가 접속된 제2비트선(인접하는 비트선)에 대해, 인접하는 메모리 셀의 채널 형성을 저지하고, 또한 부유 게이트의 전자량에 영향을 미치지 않는 전압의 제2프로그램전원을 공급한다. 따라서, 이 경우, 인접하는 비트선에 드레인을 접속하는 인접 메모리 셀의 소스 전압을 효과적으로 유지하여, 그 메모리 셀에 대해 데이터 "1"의 기입을 촉진하면서, 상기 인접하는 비트선에 소스를 접속하는 메모리 셀에 대해 데이터 "0"을 기입한다.

본 발명의 제7 또는 제8요지에 의한 비휘발성 반도체 메모리의 데이터 기입회로에 의하면, 플립플롭의 타방의 안정점이 H레벨인 경우, 이 H레벨은, 플립플롭의 타방의 안정점과 스위칭회로를 구성하는 제2도전형 트랜지스터간에 접속된 트랜지스터에 의해 소정 전압으로 제한되어, 이 제한된 H레벨이 제2도전형 트랜지스터의 게이트에 제공된다.

다음, 프로그램전원이 천이하여 상승되면, 제2도전형 트랜지스터의 소스와 게이트의 커플링용량에 의한 셀프부스트 효과에 의해, 게이트 전압이 상기 소정 레벨의 전압 이상으로 승압되어, 상기 제2도전형 트랜지스터는 완전히 컷오프된다. 따라서, 플립플롭의 타방의 안정점의 H레벨이 프로그램전압보다 낮아지더라도, 제2도전형 트랜지스터는 컷오프되어, 메모리 트랜지스터에 데이터 "0"이 기입된다.

[발명의 구성 및 작용]

[제 1 실시예]

이하, 도 7, 도 8a 및 8b를 참조하여 본 발명의 제1실시예에 의한 비휘발성 반도체 메모리의 데이터 기입회로를 설명한다.

도 7에 보인 본 실시예의 데이터 기입회로는, 상기 도 4에 보인 가상접지형 셀 어레이와 같은 셀 어레이의 각 비트선에 배치되고, 1본의 워드선에 접속되는 복수의 메모리 셀에 대해 동시에 데이터의 기입을 행한다. 또한, 도 7에서, 각 행의 말단에 위치하는 메모리 셀 0n,1n,...,nn의 소스는 공히 N형 트랜시스터 T_PROG를 통해 접지되고, 이 트랜지스터 T_PROG는, 독출동작시, 신호 PRG가 "H"로 되어 도통하고, 이들 메모리 셀의 소스를 접지한다.

이와 같은 가상접지형 셀 어레이의 각 비트선에 접속된 데이터 기입회로 P는, 도 8A에 상세한 구성을 나타낸 바와 같이, 전술한 도 3에 보인 종래의 회로(100)에 대해, P형 트랜지스터 PM(제2도전형 트랜지스터)을 더 구비하는 점에서 상이하다. 즉, P형 트랜지스터 PM의 드레인은, N형 트랜지스터(제1도전형 트랜지스터)로 이루어지는 트랜스퍼 게이트 TG에 의해 선택되는 비트선에 접속되고, 또한 그의 소스에는 프로그램전원 V_PROG가 제공되고, 그의 게이트가 래치회로 L을 구성하는 플립플롭의 노드 B에 접속되어 있다.

또한, 본 실시예의 데이터 기입회로는, 기입특성이 소스측에 대해 둔감한 특성을 갖는 전술한 도 5a, 5b 또는 도 5c에 보인 메모리 셀을 대상으로 하나, 이 메모리 셀로서는 상술한 특성을 갖는 것이면 어떤 것도 좋으며, 본 발명의 본질은 메모리 셀의 구조에 의해 제한되지 않는다.

이하, 도 8a를 사용하여, 데이터 기입회로 P의 동작에 대해 설명한다. 우선, 기입 데이터에 있어서, 래치회로 L(인버터)의 전원을 V_cc(예컨대 3V)로 세트하고, 도시하지 않은 데이터 드리이버회로로부터 제공되는 데이터를 데이터 기입회로의 래치회로 L로 픽업한다. 이 경우, 기입 데이터가 "1"인 경우, 래치회로 L을 구성하는 플립플롭의 노드 A(일방의 안정점)이 전압 V_cc(3V)로 되고, 노드 B(타방의 안정점)이 전압 V_ss(0V)로 되어 안정하고, 래치회로 L은 "1"을 래치한다.

역으로, 기입 데이터가 "0"인 경우, 래치회로 L을 구성하는 플립플롭의 노드 A(일방의 안정점)이 진압 V_ss(0V)로 되고, 노드 B(타방의 안정점)이 전압 V_cc(3V)로 되어 플립플롭이 안정되고, 래치회로 L은 데이터 "0"을 래치한다. 그 후, 래치회로 L의 전원이 전압 V_cc(3V)로부터 전압 V_pp(4V)으로 변경되고, 프로그램전원 V_PROG이 접지전압 V_ss(0V)에서 전압 V_pp(4V)로 변경된다.

전술한 경우, 래치회로 L에 의해 래치된 데이터가 "1"인 경우, 트랜지스터 PM의 게이트에는 접지전압 V_ss(0V)가 제공되므로, 상기 트랜지스더 PM이 도통된다. 따라서, 이 경우, 비트선 BL에는 트랜지스터 PM을 통해 프로그램전압 V_PROG로서 전압 V_pp(4V)가 인가된다. 또한, 래치회로 L에 의해 래치된 데이터가 "0"인 경우, 트랜지스터 PM의 게이트에는 전압 V_pp(4V)가 제공되므로, 상기 트랜지스터 PM은 도통되지 않고, 비트선 BL은 프로그램전원 V_PROG에 대해 부유 상태로 된다.

다음, 도 7에 보인 가상접지형 셀 어레이의 워드선 WL0에 접속되는 메모리 셀 00∼0n에 각각 데이터 "1", "1", "0",..., "0"을 기입하는 경우를 예로 들어 설명한다.

우선, 도시하지 않은 데이터 드라이버 회로에 의해, 각 비트선 BL0∼BLn에 접속된 데이터 기입회로 P의 각각에 데이터, "1", "1", "0",..., "0"의 각각을 래치한다. 다음, 워드선 WL0를 전압 V_nw(-8V)까지 저하시킨 후, 래치회로의 전원 및 프로그램전원 V_PROG을 전압 V_pp(4V)으로 변경시켜, 트랜지스터 PM의 도통상대를 정한다.

이 동작에 있어서, 비트선 BL0 및 BL1에 접속되는 데이터 기입회로 P를 구성하는 각 트랜지스터 PM만 도통하고, 다른 데이터 기입회로의 트랜지스터 PM은 비도통상태로 된다. 그 결과, 비트선 BL0 및 BL1만 전압 V_pp(4V)가 인가되고, 다른 비트선은 부유 상태로 된다.

따라서, 이 경우, 메모리 셀 00의 각 노드의 인가전압은, 드레인 및 소스가 공히 전압 V_pp(4V)로 되고, 콘트롤 게이트가 전압 V_nw(-8V)로 된다. 전술한 바와 같이, 이와 같은 바이어스상태에서는, 채널이 완전히 닫힌 상태로 되기 때문에, 드레인전압은 저하되지 않고, 부유 게이트로부터 드레인측으로 전자가 효과적으로 인출된다. 그 결과, 메모리 셀 00의 문턱전압 V_thc가 1V정도까지 저하하여 데이터 "1"이 기입된다.

또한, 메모리 셀 01의 각 노드의 인가전압은, 드레인이 전압 V_pp(4V), 소스가 부유 상태, 콘트롤 게이트가 전압 V_nw(-8V)로 된다. 이 경우도, 채널이 닫힌 상태로 되기 때문에, 상기와 마찬가지로 드레인 전압은 저하되지 않고, 부유 게이트로부터 드레인측으로 전자가 인출되어, 데이터 "1"이 기입된다.

또한, 메모리 셀 00∼0n의 각 노드의 인가전압은, 드레인 및 소스가 부유 상태로 되고, 콘트롤 게이트가 전압 V_nw(-8V)로 된다. 이 경우, 콘트롤 게이트로부터 전자는 인출되지 않는다. 만약, 메모리 셀 03(도시하지 않음)에 데이터 "1"을 기입할 경우, 비트선 BL3(도시하지 않음)에 전압 V_pp(4V)가 인가된다. 이 경우에도, 전술한 특성때문에, 메모리 셀 02의 부유 게이트로부터 소스측(비트선 BL3)로 전자가 인출되지 않아, 메모리 셀 02에 데이터 "1"이 오류로 기입되지 않는다.

그 결과, 메모리 셀 00 및 01의 문턱전압은, 1V정도로 저하하고, 다른 메모리 셀의 문턱전압은 높은 상태(초기상태)로 유지되어, 1행분의 메모리 셀 00∼0n에 대한 기입이 종료한다. 동일하게, 다른 행의 메모리 셀에 대한 기입을 행한다.

상술한 본 실시예의 데이터 기입회로 P는, 트랜지스터 PM을 컷오프시키기 위해, 종래회로와 같이, 래치회로 L을 구성하는 플립플롭의 전원을 전압 V_cc(3V)에서 전압 V_pp(4V)로 변경하고 있으나, 도 8B에 보인 바와 같이, 전압 V_cc(3V)로 고정시킨 구성을 사용해도 좋다.

이하, 래치회로 L의 전원을 전압 V_cc(3V)로 고정시킨 경우의 동작에 대해 설명한다. 레치회로 L에 의해 레치된 데이터가 "1"인 경우, 접지전압 V_ss(0V)가 트랜지스터 PM의 게이트에 인가되고, 상술한 도 8a에 보인 회로와 같이, 비트선에는 프로그램전원 V_PROG로서 전압 V_pp(4V)가 인가된다.

한편, 래치회로 L에 의해 래치된 데이터가 "0"인 경우, 전압 V_cc(3V)가 트랜지스터 PM의 게이트에 인가된다. 즉, 이 경우, 트랜지스터 PM의 게이트에는 전압 V_cc(3V), 소스에는 전압 V_pp(4V)가 인가된다. 여기에서, 트랜지스터 PM의 문턱전압 V_tp를 예컨대 0.6V로 하면, 이 트랜지스터 PM은 완전히 컷오프되지 않고, 소스측으로부터 전류가 비트선 BL0로 흐르며, 그 결과, 데이터 "0"의 기입을 시도함에도 불구하고, 트랜지스터 PM의 드레인전압(비트선의 전압)은 서시히 상승한다.

그러나, 비트선의 기생용량(약 10pF)에 기인하여 비트선에 비교적 큰 시정수가 존재하면, 기입펄스가 10㎲정도로 짧아지는 것과, 또한 트랜지스터 PM의 전류구동능력이나 메모리 셀의 확산층의 누설전류 성분 등을 고려하면, 데이터 "0"을 메모리 셀에 기입하고 있는 동안 비트선의 전압은 약 1V정도 이하의 전압으로 안정한다. 따라서, 도 8B에 보인 구성에 있어서도, 사실상 데이터 "0"의 기입을 행할 수 있다.

이와 같이 래치회로 L의 전원을 고정한 경우, 전원변경에 요하는 시간을 단축함과 동시에, 전원전압을 낮게 유지하기 때문에, 소비전력이 절감된다. 또한, 래치회로 L을 저내압용의 트랜지스터를 사용하여 구성할 수 있어, 레이아웃 면적을 작게할 수 있다.

[제 2 실시예]

이하, 도 9∼도 11을 참조하여 본 발명의 제2실시예에 의한 비휘발성 반도체 메모리의 데이터 기입회로를 설명한다. 우선, 도 9에 보인 바와 같이, 본 실시예의 데이터 기입회로가 대상으로 하는 메모리 셀은, 상기 제1실시예의 회로가 대상으로 하는 도 5a∼5c에 보인 것과 달리, 소스와 드레인을 서로 바꾼 구조를 갖고, 소스측으로부터 기입이 행해지고, 드레인측으로부터 독출을 행하게 되며, 기입에 대해서는, 드레인전압에 대해 둔감한 특성을 갖는다. 또한, 이 방식에서는, 독출시에 1V의 전압을 인가하는 드레인측의 도펀트 농도가 낮기 때문에, 독출시의 디스터번스(dusturbance)(소프트라이트;softwrite)가 완화되는 특징을 갖는다.

도 10에 보인 바와 같이, 본 실시예의 데이터 기입회로 P는, 이와 같은 메모리 셀 M을 이용하여 구성된 가상접지형 셀 어레이의 각 비트선마다 접속되고, 메모리 셀 M에 대해 그의 소스측으로부터 데이터의 기입을 행하는 것이다. 즉, 본 실시예의 데이터 기입회로 PC는, 도 11에 상세한 구성을 보인 바와 같이, 상술한 도 8A에 보인 구성에 있어서, 트랜지스터 PM대신 트랜지스터 PM1을 제공하고, 이 트랜지스터 PM1의 드레인을, 데이터 기입회로 PC를 접속하는 비트선에 인접하는 비트선, 즉 메모리 셀 M의 소스가 접속되는 비트선에 접속하여 구성된다.

이와 같은 구성을 갖는 본 실시예의 데이터 기입회로를 사용하여, 도 10에 보인 메모리 셀 00에 데이터 "1"을 기입하는 경우, 우선, 도 11에 보인 비트선 BL0에 접속되는 데이터 기입회로 PC의 래치회로 L에 데이터 "0"을 래치한다. 이 경우, 트랜지스터 PM1은, 그의 게이트에 접지전압 V_ss(0V)가 인가되어 도통하고, 그 결과, 메모리 셀 00의 소스(비트선 BL1)에는 프로그램전압 V_PROG로서 전압 V_pp(4V)가 인가된다.

이 때, 메모리 셀 00의 드레인(비트선 BL0)이 부유 상태 또는 약 1V이상의 전압이면, 전술한 바와 같이, 메모리 셀 00에 채널이 형성되지 않고, 드레인의 전압은 전압 V_pp(4V)로 유지된다. 따라서, 이 경우, 메모리 셀 00의 부유 게이트와 소스간에 고전계가 형성되어, 부유 게이트로부터 소스측으로 전자가 인출되어 메모리 셀 00에 데이터 "1"이 기입된다.

한편, 기입 데이터가 "0"인 경우, 데이터 기입회로 PC를 구성하는 트랜지스터 PM1은, 그의 게이트에 4V가 인가되어 비도통상태로 되고, 메모리 셀 00의 소스(비트선 BL1)는 부유 상태로 된다. 따라서, 이 경우, 메모리 셀 00의 부유 게이트로부터 전자는 입출되지 않고, 초기치의 데이터 "0"이 유지된다.

[제 3 실시예]

이하, 도 12를 참조하여 본 발명의 제3실시예의 데이터 기입회로에 대해 설명한다. 도 12에 보인 본 실시예의 데이터 기입회로 PD는, 전술한 도 8a에 보인 제1실시예의 데이터 기입회로 P와 비교하여 N형 트랜지스터 NM을 더 구비한 점에서 상이하며, 이 트랜지스터 NM의 드레인은 트랜지스터 PM의 드레인과 공히 비트선에 접속되고, 또한 소스에는 약 1V의 프로그램저지 전원 V_PROGN이 제공되며, 그의 게이트는 트랜지스터 PM의 게이트와 같이 래치회로 L을 구성하는 플립플롭의 노드 B에 접속된다. 또한, 본 실시예에 있어서의 메모리 셀은, 제1실시예의 회로가 대상으로 하는 도 5A∼도 5C에 보인 형태의 것(드레인측으로부터 기입을 행하는 형태)로 한다.

이하, 본 실시예의 데이터 기입회로 PD의 동작에 대해, 도 8A에 보인 제1실시예의 회로 P와 다른 점을 중심으로 설명하다. 제1실시예에 있어서는, 데이터 "0"을 기입하는 경우, 비트선을 부유 상태로 했으나, 본 실시예의 회로에서는, 트랜지스터 NM을 통해 프로그램저지 전압 V_PROGN(약 1V)를 비트선에 인가함으로써, 이 비트선에 소스를 접속하는 인접 메모리 셀의 채널의 형성을 저지하여, 상기 인접 메모리 셀에 대한 데이터 "1"의 기입을 촉진힌다.

이하, 데이터 기입회로 P를 데이터 기입회로 PD로 치환하여 도 7을 원용하고, 메모리 셀 00 및 01에 각각 데이터 "1" 및, "0"을 기입한 경우에 대해 설명한다.

이 경우, 비트선 BL0 및 BL1에 접속되는 데이터 기입회로 PD에는, 각각 데이터 "1" 및 "0"이 래치된다. 이 때, 비트선 BLO에 접속되는 데이터 기입회로 PD를 구성하는 트랜지스터 PM 및 NM의 게이트에는 공히 접지전압(0V)이 인가되기 때문에, 트랜지스터 PM이 도통상태로 되고, 트랜지스터 NM이 비도통상태로 된다. 그 결과, 비트선 BL0에는 트랜지스터 PM을 통해 프로그램 전원 V_PROG로서 전압 V_pp(4V)가 인가되고, 메모리 셀 00에 데이터 "1"이 기입된다.

한편, 비트선 BL1에 접속되는 데이터 기입회로 PD를 구성하는 트랜지스터 PM 및 NM의 게이트에는 공히 전압 V_pp(4V)가 인가되므로, 이 경우, 트랜지스터 PM이 비도통상태로 되고, 트랜지스터 NM이 도통상태로 된다. 그 결과, 비트선 BL1에는 트랜지스터 NM을 통해 프로그램 저지전원 V_PROGN(약 1V)가 인가되고, 메모리 셀 01에 데이터 "0"이 유지된다(메모리 셀 01에 데이터 "0"이 기입된다).

이 때, 데이터 "0"을 기입하는 메모리 셀 01의 드레인이 접속되는 비트선 BL1의 전위를 프로그램저지 전압 V_PROGN(약 1V)로 강제적으로 유지하기 때문에, 이 비트선 BL1에 소스를 접속하는 인접 메모리 셀 00은 기입 당초부터 컷오프상태로 고정된다. 이 때문에, 메모리 셀 00 드레인 전압은 저하하지 않고, 이 메모리 셀 00에 대한 데이터 "1"의 기입이 촉진된다.

또한, 전술한 도 11에 보인 회로구성에 있어서, 도 12에 보인 트랜지스터 NM에 상당하는 것을 부가하면, 동일하게 데이터 "0"을 기입하는 메모리 셀에 인접하는 메모리 셀에 대한 데이터 "1"의 기입을 촉진할 수 있다.

[제 4 실시예]

이하, 도 13a 및 13b를 참조하여 본 발명의 제 4 실시예의 데이터 기입회로 PE에 대헤 설명한다. 전술한 도 8B에 보인 회로 PB는, 래치회로 L을 구성하는 플립플롭의 전원전압 V_cc로 고정하기 위한 보상으로서, 기입 데이터가 "0"인 경우에 있어서의 트랜지스터 PM에 약간의 전류가 흐르는 것을 허용하고 있으나, 도 13a에 보인 본 실시예의 회로 PE는, 래치회로 L을 구성하는 플립플롭의 전원이 전압 V_cc로 고정되어 있어도, 데이터 "0"의 기입시 트랜지스터 PM을 완전히 컷오프(cut off)시킨다.

즉, 도 13a에 보인 본 실시예의 데이터 기입회로 PE는 도 8b에 보인 회로구성에 있어서, 트랜지스터 PM의 게이트와 래치회로 L을 구성하는 플립플롭의 노드 B간에 게이트를 전압 V_cc에 접속한 트랜지스터 NT를 제공하여, 셀프부스트 회로를 구성하고, 기입데이터가 "0"인 경우, 트랜지스터 P를 완전히 컷오프하도록 구성되어 있다.

즉, 도 13a에 보인 메모리 셀 00에 데이터 "0"을 기입한 경우, 데이터 "0"을 래치회로 L이 래치하면, 노드 B에 전압 V_cc(약 3V)가 나타난다. 이 때, 트랜지스터 NT의 게이트에도 전압 V_cc(약 3V)가 제공되기 때문에, 트랜지스터 NT는 소정치 (= (전압 V_cc) - (트랜지스터 NT의 문턱전압 V_thn))를 초과하는 신호에 대해서는 컷오프한다.

그 결과, 트랜지스터 PM의 게이트(노드 C)에는, 노드 B의 전압이 전압 V_cc- V_thn로 강하하여 나타난다(이는 도 13b에 보인 부스트전의 상태이다).

다음, 프로그램 전원 V_PROG가 접지전압 V_ss(0V)에서 전압 V_pp(4V)로 상승하면, 노드 C의 전위는 트랜지스터 PM의 게이트와 소스간의 커플링 용량 C_b를 통해 부스트된다(셀프부스트 효과),(전압 V_cc) - (트랜지스터 NT의 문턱전압 V_thn) + 부스트전압 V_b)( V_b;부스트에 의한 전압상승분으로, 커플링 용량 C_b와 다른 기생용량 성분의 관계로 정해진다). (이 상태는 도 13a 및 13b에 보인 부스트 후의 상태이다). 그 결과, 트렌지스터 PM은 소스에 대한 게이트전압이 그의 문턱전압 이하로 되어 완전히 컷오프된다. 이는 비트선을 프로그램 전원전압 V_PROG에 대해 부유 상태로 하고, 메모리 셀 M에 데이터 "0"이 기입된다.

또한, 메모리 셀 M에 데이터 "1"을 기입하는 경우, 래치회로 L이 데이터 "1"을 픽업하면, 노드 B에 접지 전압 V_ss(0V)가 나타난다. 이 때, 트랜지스터 NT의 게이트에는 전압 V_cc(3V)가 제공되기 때문에, 이 소스측의 0V는 그대로 노드 C에 나타나고, 트랜지스터 PM의 게이트에 접지 전압 V_ss(0V)가 제공된다. 따라서, 이 경우의 트랜지스터 PM은, 도 8b에 보인 회로를 구성하는 트렌지스터 PM과 동일하게 바이어스되고, 메모리 셀 M에 데이터 "1"이 기입된다.

본 실시예의 데이터 기입회로 PE를 사용한 경우, 트랜지스터 PM은 셀프부스트되어 완전히 컷오프 되기 때문에, 래치회로의 전원을 전압 V_pp로 천이시킬 필요가 없게 되어, 래치회로 L의 전원 천이시간을 절약할 수 있어 소비전력을 절감할 수 있다. 또한, 래치회로 L을 저전압용 트랜지스터만으로 구성할 수 있어, 도 13a, 13b에 보인 구성과 비교하여 여분의 트랜지스터 NT를 필요로 하여도 전체적으로 레이아웃 면적을 축소할 수 있다.

[발명의 효과]

이상의 설명으로부터 명백한 바와 같이, 본 발명에 의하면 이하와 같은 효과를 얻을 수 있다.

제1 또는 제5요지에 따른 발명에 의하면, 기입 데이터에 따라 비트선을 프로그램전원 또는 부유 상태의 어느 것으로 설정하도록 구성한 것으로, 인접하는 메모리 셀에 대한 기입동작을 저해하지 않고, 가상접지형 셀 어레이를 구성하는 메모리셀에 대해 효과적으로 기입을 행할 수 있다.

본 발명의 제2요지 또는 제6요지에 의하면, 기입 데이터에 따라 인접하는 비트선을 프로그램전원 또는 부유 상태의 어느 것으로 설정하도록 구성한 것으로, 소스측으로부터 기입을 행하는 메모리 셀을 사용하여 구성된 가상접지형 셀 어레이에 대해서도 상기 요지 1 또는 5에 기재된 발명으로부터 얻어지는 효과와 동일한 효과를 얻을 수 있다.

본 발명의 제3요지에 의하면, 기입 데이터에 따라 비트선을 프로그램전원(제1프로그램전원) 또는 프로그램 저지 전압(제2프로그램전원)의 어느 것으로 설정하도록 구성한 것으로, 기입의 당초부터 인접하는 메모리 셀에 대한 기입동작을 저해하지 않고, 가상접지형 셀 어레이를 구성하는 메모리 셀에 대해 일층 효과적인 기입을 행할 수 있다.

본 발명의 제4요지에 의하면, 기입 데이터에 따라 인접하는 비트선을 프로그램전원 또는 프로그램 저지 전압의 어느 것으로 설정하도록 구성한 것으로, 소스측으로부터 기입을 행하는 메모리 셀을 사용하여 구성된 가상접지형 셀 어레이에 대해서도 상기 요지 3에 기재된 발명으로부터 얻어지는 효과와 동일한 효과를 얻을수 있다.

본 발명의 제7 또는 제8요지에 의하면, 상기 요지 5 또는 6에 기재된 발명에 있어서, 비트선에 프로그램전원을 공급하기 위한 트랜지스터가, 셀프부스트효과에 의해 컷오프되도록 구성한 것으로, 래치회로를 저전압으로 동작시킬수 있어, 저전력화를 도모할 수 있다.

따라서, 본 발명에 의하면, FN전류를 사용한 가상접지형 셀 어레이를 구비한 피리의 기입동작에 있어서, 메모리 셀의 문턱전압을 독출이 충분히 안정적으로 행해지는 레벨로 이동시킬수 있고, 또한 기입동작을 고속으로 행할 수 있다.

Claims

(정정) 포울러 노데임 터널 현상에 기초하여 데이터의 기입 및 소거가 행해지는 부유 게이트형 메모리 셀을 사용하여 구성된 가상접지형 셀 어레이를 갖는 비휘발성 반도체 메모리의 데이터 기입회로로서, 상기 가상접지형 셀 어레이의 비트선을 선택하기 위한 트랜스퍼 게이트; 상기 트랜스퍼 게이트를 통해 상기 비트선에 접속되고, 상기 비트선에 제공된 데이터를 래치하는 래치회로; 및 상기 비트선과 프로그램 전원간에 접속되고, 상기 래치회로에 의해 래치된 상기 기입 데이터에 따라 도통하여 상기 비트선에 대해 상기 프로그램 전원을 공급하는 스위칭회로를 구비하고, 상기 트랜스퍼 게이트는 그의 소스 또는 드레인중 일방이 상기 비트선에 접속된 제1도전형 트랜지스터로 구성되고 상기 래치회로는 그의 두 안정점중 제1안정점이 상기 제1도전형 트랜지스터의 소스 및 드레인의 타방에 접속된 플립플롭으로 구성되고 상기 스위칭회로는 그의 소스 및 드레인이 상기 프로그램전원 및 상기 비트선에 각각 접속되고 게이트가 상기 플립플롭의 제2안정점에 접속된 제2도전형 트랜지스터로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리의 데이터 기입회로.
(정정) 포울러 노데임 터널 현상에 기초하여 데이터의 기입 및 소거가 행해지는 부유 게이트형 메모리 셀을 사용하여 구성된 가상접지형 셀 어레이를 갖는 비휘발성 반도체 메모리의 데이터 기입회로로서, 상기 가상접지형 셀 어레이의 제1비트선을 선택하기 위한 트랜스퍼 게이트; 상기 트랜스퍼 게이트를 통해 상기 제1비트선에 접속되고, 상기 제1비트선에 제공된 기입될 데이터를 래치하는 래치회로; 및 상기 제1비트선에 인접하는 제2비트선과 프로그램 전원간에 접속되고, 상기 래치회로에 의해 래치된 상기 기입 데이터에 따라 도통하여, 상기 제1비트선에 인접하는 제2비트선에 대해 상기 프로그램 전원을 공급하는 스위칭회로를 구비하고, 상기 트랜스퍼 게이트는 그의 소스 또는 드레인중 일방이 상기 제1비트선에 접속된 제1도전형 트랜지스터로 구성되고 상기 래치회로는 그의 두 안정점중 제1안정점이 상기 제1도전형 트랜지스터의 소스 및 드레인의 타방에 접속된 플립플롭으로 구성되고 상기 스위칭회로는 그의 소스 및 드레인이 상기 프로그램전원 및 상기 비트선에 각각 접속되고, 게이트가 상기 플립플롭의 제2안정점에 접속된 제2도전형 트랜지스터로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리의 데이터 기입회로.
(정정) 포울러 노데임 터널 현상에 기초하여 데이터의 기입 및 소거가 행해지는 부유 게이트형 메모리 셀을 사용하여 구성된 가상접지형 셀 어레이를 갖는 비휘발성 반도체 메모리의 데이터 기입회로로서, 상기 가상접지형 셀 어레이의 비트선을 선택하기 위한 트랜스퍼 게이트; 상기 트랜스퍼 게이트를 통해 상기 비트선에 접속되고, 상기 비트선에 제공된 기입될 데이터를 래치하는 래치회로; 및 상기 래치회로에 의해 래치된 상기 기입데이터에 따라 상기 비트선에 제1프로그램전원 또는 제2프로그램 전원을 선택하여 공급하는 스위칭회로를 구비하고, 상기 트랜스퍼 게이트는 그의 소스 또는 드레인중 일방이 상기 비트선에 접속된 제1도전형 트랜지스터로 구성되고 상기 래치회로는 그의 두 안정점중 제1안정점이 상기 제1도전형 트랜지스터의 소스 및 드레인의 타방에 접속된 플립플롭으로 구성되고 상기 스위칭회로는 그의 소스 및 드레인이 상기 프로그램전원 및 상기 비트선에 각각 접속되고 게이트가 상기 플립플롭의 제2안정점에 접속된 제2도전형 트랜지스터로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리의 데이터 기입회로.
(정정) 포울러 노데임 터널 현상에 기초하여 데이터의 기입 및 소거가 행해지는 부유 게이트형 메모리 셀을 사용하여 구성된 가상접지형 셀 어레이를 갖는 비휘발성 반도체 메모리의 데이터 기입회로로서, 상기 가상접지형 셀 어레이의 제1비트선을 선택하기 위한 트랜스퍼 게이트; 상기 트랜스퍼 게이트를 통해 상기 제1비트선에 접속되고, 상기 제1비트선에 제공된 기입될 데이터를 래치하는 래치회로; 및 상기 래치회로에 의해 래치된 상기 기입데이터에 따라 상기 제1비트선에 인접한 제2비트선에 대해 제1프로그램전원 또는 제2프로그램 전원을 선택하여 공급하는 스위칭회로를 구비하고, 상기 트랜스퍼 게이트는 그의 소스 또는 드레인중 일방이 상기 제1비트선에 접속된 제1도전형 트랜지스터로 구성되고 상기 래치회로는 그의 두 안정점중 제1안정점이 상기 제1도전형 트랜지스터의 소스 및 드레인의 타방에 접속된 플립플롭으로 구성되고, 상기 스위칭회로는 그의 소스 및 드레인이 상기 프로그램전원 및 상기 비트선에 각각 접속되고 게이트가 상기 플립플롭의 제2안정점에 접속된 제2도전형 트랜지스터로 구성되는 것을 특징으로 하는 비휘발성 반도체메모리의 데이터 기입회로.
(삭제)
제2항에 있어서, 상기 트랜스퍼 게이트는 그의 소스 또는 드레인중 일방이 상기 제1비트선에 접속된 제1도전형 트랜지스터로 구성되고; 상기 래치회로는 그의 두 안정점중 제1안정점이 상기 제1도전형 트랜지스터의 소스 및 드레인의 타방에 접속된 플립플롭으로 구성되고; 상기 스위칭회로는 그의 소스 및 드레인이 상기 프로그램전원 및 상기 제1비트선에 인접한 제2비트선에 각각 접속되고, 게이트가 상기 플립플롭의 제2안정점에 접속된 제2도전형 트랜지스터로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리의 데이터 기입회로.
(정정) 제1항에 있어서, 상기 스위칭회로를 구성하는 상기 제2도전형 트랜지스터의 게이트와 상기 래치회로를 구성하는 플립플롭의 제2안정점간에 제공되고, 소정 레벨의 전압을 초과하는 신호에 대해서는 컷오프되는 트랜지스터를 더 구비하며, 상기 제2도전형 트랜지스터의 소스에 제공되는 프로그램전원의 천이에 따라 나타나는 셀프부스트 효과를 이용하여 상기 제2도전형 트랜지스터의 게이트의 전압을 상기 소정 레벨의 전압 이상으로 승압시켜, 상기 제2도전형 트랜지스터를 컷오프시키는 것을 특징으로 하는 비휘발성 반도체 메모리의 데이터 기입회로.
제6항에 있어서, 상기 스위칭회로를 구성하는 상기 제2도전형 트랜지스터의 게이트와 상기 래치회로를 구성하는 플립플롭의 제2안정점간에 제공되고, 소정레벨의 전압을 초과하는 신호에 대해서는 컷오프되는 트랜지스터를 더 구비하며, 상기 제2도전형 트랜지스터의 소스에 제공되는 프로그램전원의 천이에 따라 나타나는 셀프부스트 효과를 이용하여 상기 제2도전형 트랜지스터의 게이트의 전압을 상기 소정 레벨의 전압 이상으로 승압시켜, 상기 제2도전형 트랜지스터를 컷오프시키는 것을 특징으로 하는 비휘발성 반도체 메모리의 데이터 기입회로.