JPH11345495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11345495A JPH11345495A JP15126398A JP15126398A JPH11345495A JP H11345495 A JPH11345495 A JP H11345495A JP 15126398 A JP15126398 A JP 15126398A JP 15126398 A JP15126398 A JP 15126398A JP H11345495 A JPH11345495 A JP H11345495A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】電気的に書込み・消去可能なメモリセルにおい
て、フローティングゲートから電子を引き抜く際に、ド
レインとウエルとの間にかかる電圧を低下させる。 【解決手段】電気的に書込み・消去可能なメモリセルに
対して、フローティングゲートから電子を引き抜く際
に、選択されたメモリセルのゲートに−９ｖ、ドレイン
に６ｖ、バックゲートに０ｖの電圧をそれぞれ印加する
ように制御するコントローラ１を備える。
て、フローティングゲートから電子を引き抜く際に、ド
レインとウエルとの間にかかる電圧を低下させる。 【解決手段】電気的に書込み・消去可能なメモリセルに
対して、フローティングゲートから電子を引き抜く際
に、選択されたメモリセルのゲートに−９ｖ、ドレイン
に６ｖ、バックゲートに０ｖの電圧をそれぞれ印加する
ように制御するコントローラ１を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にフラッシュメモリのアクセス制御を行う制御回
路を備えた半導体記憶装置に関する。
し、特にフラッシュメモリのアクセス制御を行う制御回
路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】近年、電源を切っても記憶した内容を保
持できる不揮発性メモリに対する需要が増加し、特にブ
ロック単位で記憶内容を消去できるフラッシュメモリが
注目されている。フラッシュメモリの書き込み及び消去
においては、通常のダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）や、スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）のようなメモリとは異な
り、電源電圧Ｖｄｄ，ＧＮＤ以外の電圧、すなわち、電
源電圧Ｖｄｄ〜ＧＮＤの範囲に無い電圧が必要とされ
る。
持できる不揮発性メモリに対する需要が増加し、特にブ
ロック単位で記憶内容を消去できるフラッシュメモリが
注目されている。フラッシュメモリの書き込み及び消去
においては、通常のダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）や、スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）のようなメモリとは異な
り、電源電圧Ｖｄｄ，ＧＮＤ以外の電圧、すなわち、電
源電圧Ｖｄｄ〜ＧＮＤの範囲に無い電圧が必要とされ
る。
【０００３】このような、フラッシュメモリの書き込み
及び消去の電圧関係を示す一例として、特開平６−１５
０７００号公報に記載されたものがある。
及び消去の電圧関係を示す一例として、特開平６−１５
０７００号公報に記載されたものがある。
【０００４】この第１の従来技術においては、書き込み
時には、図９（Ａ）に示すように、ワード線に繋がるコ
ントロールゲート１４９には０Ｖ（ＧＮＤ）、ドレイン
１４５には２０Ｖ、Ｐウェル１４３にはＧＮＤを印加し
ている。このとき、ドレイン１４５とコントロールゲー
ト１４９との間には２０Ｖの電位差が発生するため、ゲ
ート酸化膜１４６を介してファウラーノルトハイムトン
ネル現象（ＦＮトンネル現象）によって電子がフローテ
ィングゲート１４７からドレイン１４５に引き抜かれ、
メモリセルを構成するトランジスタの閾値Ｖｔｍが低く
なる。
時には、図９（Ａ）に示すように、ワード線に繋がるコ
ントロールゲート１４９には０Ｖ（ＧＮＤ）、ドレイン
１４５には２０Ｖ、Ｐウェル１４３にはＧＮＤを印加し
ている。このとき、ドレイン１４５とコントロールゲー
ト１４９との間には２０Ｖの電位差が発生するため、ゲ
ート酸化膜１４６を介してファウラーノルトハイムトン
ネル現象（ＦＮトンネル現象）によって電子がフローテ
ィングゲート１４７からドレイン１４５に引き抜かれ、
メモリセルを構成するトランジスタの閾値Ｖｔｍが低く
なる。
【０００５】逆に、消去時には、図９（Ｂ）に示すよう
に、コントロールゲート１４９に２０Ｖを印加し、ソー
ス１４４とＰウェル１４３にはＧＮＤ、ドレイン１４５
はオープンとしている。このとき、書き込み時とは逆の
方向に２０Ｖの電位差が発生するため、ＦＮトンネル現
象によって電子がゲート酸化膜１４６を介してＰウェル
１４３からフローティングゲート１４７に注入され、メ
モリセルの閾値Ｖｔｍが高くなる。
に、コントロールゲート１４９に２０Ｖを印加し、ソー
ス１４４とＰウェル１４３にはＧＮＤ、ドレイン１４５
はオープンとしている。このとき、書き込み時とは逆の
方向に２０Ｖの電位差が発生するため、ＦＮトンネル現
象によって電子がゲート酸化膜１４６を介してＰウェル
１４３からフローティングゲート１４７に注入され、メ
モリセルの閾値Ｖｔｍが高くなる。
【０００６】また、その他のフラッシュメモリの書き込
み及び消去電圧の関係を示す例としては、図１０
（Ａ）、図１０（Ｂ）に示すものがある。
み及び消去電圧の関係を示す例としては、図１０
（Ａ）、図１０（Ｂ）に示すものがある。
【０００７】この第２の従来例では、書き込み時にはコ
ンロトールゲート１４９には１０Ｖ、ドレイン１４５に
は６Ｖ、ソース１４４にはＧＮＤ，Ｐウェル１４３には
ＧＮＤを印加している。このとき、ソース１４３からド
レイン１４５に向かってチャネル電流が流れ、チャネル
電流をつくっている電子がＰウェル１４３とドレイン１
４５との間に存在するドレインジャンクションにかかっ
た高電界で加速されたホットエレクトロンとなり、その
一部がコントロールゲート１４９とＰウェル１４３との
間の電界によって引っ張られてフローティングゲート１
４７に注入され、メモリセルの閾値Ｖｔｍが上昇する。
ンロトールゲート１４９には１０Ｖ、ドレイン１４５に
は６Ｖ、ソース１４４にはＧＮＤ，Ｐウェル１４３には
ＧＮＤを印加している。このとき、ソース１４３からド
レイン１４５に向かってチャネル電流が流れ、チャネル
電流をつくっている電子がＰウェル１４３とドレイン１
４５との間に存在するドレインジャンクションにかかっ
た高電界で加速されたホットエレクトロンとなり、その
一部がコントロールゲート１４９とＰウェル１４３との
間の電界によって引っ張られてフローティングゲート１
４７に注入され、メモリセルの閾値Ｖｔｍが上昇する。
【０００８】消去時には、コントロールゲート１４９に
−１０Ｖ、ソース１４４に６Ｖ、Ｐウェル１４３に０
Ｖ、ドレイン１４５はオープンとしている。このとき、
コントロールゲート１４９からソース１４４へ、ゲート
酸化膜を介しＦＮトンネル現象によって電子が引き抜か
れ、閾値Ｖｔｍが下がる。
−１０Ｖ、ソース１４４に６Ｖ、Ｐウェル１４３に０
Ｖ、ドレイン１４５はオープンとしている。このとき、
コントロールゲート１４９からソース１４４へ、ゲート
酸化膜を介しＦＮトンネル現象によって電子が引き抜か
れ、閾値Ｖｔｍが下がる。
【０００９】
【発明が解決しようとする課題】しかしながら、第１の
従来技術では、書き込み時にウェルとドレインとの間の
ドレインジャンクションに２０ｖという高い電圧がかか
るため、メモリセルの特性劣化等により信頼性が低下す
る。これは、書き込み時において、ドレインジャンクシ
ョンに高電界がかかっているため、ホットエレクトロン
とホットホールとが発生し、このうちホットホールが高
電界によって引っ張られ、酸化膜中にトラップされてし
まい、ゲート絶縁膜がリーク等の絶縁不良をおこしてし
まうためである。
従来技術では、書き込み時にウェルとドレインとの間の
ドレインジャンクションに２０ｖという高い電圧がかか
るため、メモリセルの特性劣化等により信頼性が低下す
る。これは、書き込み時において、ドレインジャンクシ
ョンに高電界がかかっているため、ホットエレクトロン
とホットホールとが発生し、このうちホットホールが高
電界によって引っ張られ、酸化膜中にトラップされてし
まい、ゲート絶縁膜がリーク等の絶縁不良をおこしてし
まうためである。
【００１０】また、書き込み時及び消去時には高電圧が
かかるため、高耐圧のメモリセルを用いる必要が生じる
が、高耐圧のメモリセルは微細化が難しいという問題を
持っている。これは、メモリセルを高耐圧化するために
はソース・ドレインとＰウェルとの間のアバランシュ耐
圧を向上する必要があるため、Ｐウェルの不純物濃度を
薄くする必要があるが、Ｐウェルの不純物濃度を薄くす
るとドレインジャンクションからの空乏層が広がりやす
くなり、ソース・ドレイン間にパンチスルーが起きやす
くなるという問題である。したがって、メモリセルの高
耐圧性を確保するためにはソースとドレインとの距離を
離して、パンチスルーを防止しなければならなくなる。
そして、高電圧はメモリセルのみならず、メモリセルを
駆動する周辺回路にも同様に印加されるため、周辺回路
も高耐圧の素子で構成する必要性が生じ、メモリセルと
同様に回路の微細化が難しくなる。
かかるため、高耐圧のメモリセルを用いる必要が生じる
が、高耐圧のメモリセルは微細化が難しいという問題を
持っている。これは、メモリセルを高耐圧化するために
はソース・ドレインとＰウェルとの間のアバランシュ耐
圧を向上する必要があるため、Ｐウェルの不純物濃度を
薄くする必要があるが、Ｐウェルの不純物濃度を薄くす
るとドレインジャンクションからの空乏層が広がりやす
くなり、ソース・ドレイン間にパンチスルーが起きやす
くなるという問題である。したがって、メモリセルの高
耐圧性を確保するためにはソースとドレインとの距離を
離して、パンチスルーを防止しなければならなくなる。
そして、高電圧はメモリセルのみならず、メモリセルを
駆動する周辺回路にも同様に印加されるため、周辺回路
も高耐圧の素子で構成する必要性が生じ、メモリセルと
同様に回路の微細化が難しくなる。
【００１１】さらに、第２の従来技術では、書き込みを
行う際にソース・ドレイン間にチャネル電流を流してい
るため、ミリアンペアのオーダーで電流が流れ、消費電
流が大きくなる。
行う際にソース・ドレイン間にチャネル電流を流してい
るため、ミリアンペアのオーダーで電流が流れ、消費電
流が大きくなる。
【００１２】また、近年のマイクロコンピュータとフラ
ッシュメモリを同一チップに乗せた集積回路では、昇圧
回路によって１．８ｖ〜５ｖの電源電圧をもとにチップ
内で昇圧して高電圧を発生させ、発生させた高電圧を用
いて書き込み及び消去を行っている。しかしながら、昇
圧回路では、電流の供給能力がコンデンサの容量によっ
て決定されるため、大きな電流を安定して供給するため
には、ミリメートルオーダーの面積のコンデンサをチッ
プ内に形成しなければならない。しかしながら、このよ
うに大きな面積のコンデンサをチップ内に形成すること
は、チップ自身がミリメートルオーダーであることを考
えると非現実的である。したがって、電池で駆動できる
フラッシュメモリという近年の技術動向からも、書き込
み電流を小さくし、消費電力を少なくする必要性があ
る。
ッシュメモリを同一チップに乗せた集積回路では、昇圧
回路によって１．８ｖ〜５ｖの電源電圧をもとにチップ
内で昇圧して高電圧を発生させ、発生させた高電圧を用
いて書き込み及び消去を行っている。しかしながら、昇
圧回路では、電流の供給能力がコンデンサの容量によっ
て決定されるため、大きな電流を安定して供給するため
には、ミリメートルオーダーの面積のコンデンサをチッ
プ内に形成しなければならない。しかしながら、このよ
うに大きな面積のコンデンサをチップ内に形成すること
は、チップ自身がミリメートルオーダーであることを考
えると非現実的である。したがって、電池で駆動できる
フラッシュメモリという近年の技術動向からも、書き込
み電流を小さくし、消費電力を少なくする必要性があ
る。
【００１３】したがって、本発明の第１の目的は、低い
耐圧のメモリセルによって、フラッシュメモリを構成す
ることを可能にする制御回路を提供することであり、第
２の目的は消費電力を少なくすることを可能にする制御
回路を提供することである。
耐圧のメモリセルによって、フラッシュメモリを構成す
ることを可能にする制御回路を提供することであり、第
２の目的は消費電力を少なくすることを可能にする制御
回路を提供することである。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板と、前記半導体基板内に形成された一導
電型のウエルと、前記ウエル内に形成されその間にチャ
ネル領域を形成する第二導電型の第１および第２の領域
と、前記チャネル領域上に第１の絶縁膜を介して形成さ
れキャリアを蓄積するフローティングゲートと、前記フ
ローティングゲート上に第２の絶縁膜を介して設けられ
たコントロールゲートとを備えるメモリセルと、前記フ
ローティングゲートから前記キャリアを引き抜くキャリ
ア引き抜き時には前記コントロールゲートに第１の極性
の第１の電圧を印加するとともに、前記第１の領域に前
記第１の極性とは逆の第２の極性の第２の電圧を印加す
るコントロール回路を備えることを特徴とする。
は、半導体基板と、前記半導体基板内に形成された一導
電型のウエルと、前記ウエル内に形成されその間にチャ
ネル領域を形成する第二導電型の第１および第２の領域
と、前記チャネル領域上に第１の絶縁膜を介して形成さ
れキャリアを蓄積するフローティングゲートと、前記フ
ローティングゲート上に第２の絶縁膜を介して設けられ
たコントロールゲートとを備えるメモリセルと、前記フ
ローティングゲートから前記キャリアを引き抜くキャリ
ア引き抜き時には前記コントロールゲートに第１の極性
の第１の電圧を印加するとともに、前記第１の領域に前
記第１の極性とは逆の第２の極性の第２の電圧を印加す
るコントロール回路を備えることを特徴とする。
【００１５】このように、キャリアの引き抜き時にコン
トロールゲートと第１の領域との間に極性の異なる電圧
を印加することによって、双方の間に大きな電圧差を発
生させることができるため、容易にキャリアを引き抜く
ことができるとともに、ウエルと第１の領域とのジャン
クションには大きな電圧が印加されないため、ジャンク
ションに高電界がかかることがなく、そのためホットホ
ールおよびホットエレクトロンの発生を抑制することが
できる。
トロールゲートと第１の領域との間に極性の異なる電圧
を印加することによって、双方の間に大きな電圧差を発
生させることができるため、容易にキャリアを引き抜く
ことができるとともに、ウエルと第１の領域とのジャン
クションには大きな電圧が印加されないため、ジャンク
ションに高電界がかかることがなく、そのためホットホ
ールおよびホットエレクトロンの発生を抑制することが
できる。
【００１６】
【発明の実施の形態】本発明の一実施例について、図１
を参照して詳述する。
を参照して詳述する。
【００１７】本実施例による、メモリ回路は、ビット線
Ｂ０〜Ｂｎ及びワード線Ｗ０〜Ｗｎとの交差点に電気的
書き込み・消去可能なＲＯＭ（ＥＥＰＲＯＭ）によって
構成されるメモリセルがアレイ状に配置されたメモリセ
ルアレイ４と、バス２１を介して供給されるカラムアド
レスに応答して対応するビット線Ｂ０〜Ｂｎを、電源ラ
イン２２を介して供給される電圧、電源電圧Ｖｄｄ、Ｇ
ＮＤによって駆動するカラムデコーダ２と、バス３１を
介して供給されるロウアドレスに応答して対応するワー
ド線Ｗ０〜Ｗｎを、電源ライン３２を介して供給される
電圧、電源電圧Ｖｄｄ，ＧＮＤによって駆動するロウデ
コーダ３と、バス１１を介して供給されるアドレス及び
バス１２を介して供給されるコントロールデータとに応
答して、メモリセルアレイのバックゲート端子ＢＧにバ
ックゲート電圧を電源ライン１４を介して供給し、ソー
ス端子Ｓにソース電圧を電源ライン１３を介して供給
し、カラムアドレスをバス２１に供給し、ビット線駆動
電圧を電源ライン２２に供給し、ロウアドレスをバス３
１に供給し、ワード線駆動電圧を電源ライン３２に供給
するコントローラ１とを備えている。
Ｂ０〜Ｂｎ及びワード線Ｗ０〜Ｗｎとの交差点に電気的
書き込み・消去可能なＲＯＭ（ＥＥＰＲＯＭ）によって
構成されるメモリセルがアレイ状に配置されたメモリセ
ルアレイ４と、バス２１を介して供給されるカラムアド
レスに応答して対応するビット線Ｂ０〜Ｂｎを、電源ラ
イン２２を介して供給される電圧、電源電圧Ｖｄｄ、Ｇ
ＮＤによって駆動するカラムデコーダ２と、バス３１を
介して供給されるロウアドレスに応答して対応するワー
ド線Ｗ０〜Ｗｎを、電源ライン３２を介して供給される
電圧、電源電圧Ｖｄｄ，ＧＮＤによって駆動するロウデ
コーダ３と、バス１１を介して供給されるアドレス及び
バス１２を介して供給されるコントロールデータとに応
答して、メモリセルアレイのバックゲート端子ＢＧにバ
ックゲート電圧を電源ライン１４を介して供給し、ソー
ス端子Ｓにソース電圧を電源ライン１３を介して供給
し、カラムアドレスをバス２１に供給し、ビット線駆動
電圧を電源ライン２２に供給し、ロウアドレスをバス３
１に供給し、ワード線駆動電圧を電源ライン３２に供給
するコントローラ１とを備えている。
【００１８】コントローラ１は、中央演算装置（図示し
ない）等の制御装置からバス１１及びバス１２を介して
供給されるアドレスデータ及びコントロールデータを受
け取り、これらアドレスデータ及びコントロールデータ
に基づいてメモリセルに対するデータの書き込み・読み
出し・消去の３つの状態を制御する。このとき、コント
ローラ１は、それぞれの動作に必要とされる、電源電圧
Ｖｄｄ、ＧＮＤ以外の電圧も生成する。
ない）等の制御装置からバス１１及びバス１２を介して
供給されるアドレスデータ及びコントロールデータを受
け取り、これらアドレスデータ及びコントロールデータ
に基づいてメモリセルに対するデータの書き込み・読み
出し・消去の３つの状態を制御する。このとき、コント
ローラ１は、それぞれの動作に必要とされる、電源電圧
Ｖｄｄ、ＧＮＤ以外の電圧も生成する。
【００１９】次に、簡単に本実施例で使用されているメ
モリセルについて説明する。
モリセルについて説明する。
【００２０】このメモリセルは、図４及び図５に示すよ
うに、Ｐ基板４１上に形成されたＮウェル４２中に形成
されたＰウェル４３と、Ｐウェル４３中に形成されたソ
ース領域４４及びドレイン領域４５と、ソース領域４４
とドレイン領域４５との間に形成されるチャネル領域上
に形成された厚さ８０オングストロームのＳｉＯ２によ
って形成されたゲート酸化膜４６、ゲート酸化膜４６上
に形成された長さ０．４μｍ、幅１．１μｍのフローテ
ィングゲート４７、フローティングゲート４７上に形成
された、容量値換算で厚さ１２０オングストロームのＳ
ｉＯ２に相当するゲート間絶縁膜４８と、ゲート間絶縁
膜４８上に形成された長さ０．４μｍのコントロールゲ
ート４９とから構成された、チャネル幅が０．６μｍの
メモリセルでる。個々のメモリセルは素子分離領域５０
によって分離形成されている。
うに、Ｐ基板４１上に形成されたＮウェル４２中に形成
されたＰウェル４３と、Ｐウェル４３中に形成されたソ
ース領域４４及びドレイン領域４５と、ソース領域４４
とドレイン領域４５との間に形成されるチャネル領域上
に形成された厚さ８０オングストロームのＳｉＯ２によ
って形成されたゲート酸化膜４６、ゲート酸化膜４６上
に形成された長さ０．４μｍ、幅１．１μｍのフローテ
ィングゲート４７、フローティングゲート４７上に形成
された、容量値換算で厚さ１２０オングストロームのＳ
ｉＯ２に相当するゲート間絶縁膜４８と、ゲート間絶縁
膜４８上に形成された長さ０．４μｍのコントロールゲ
ート４９とから構成された、チャネル幅が０．６μｍの
メモリセルでる。個々のメモリセルは素子分離領域５０
によって分離形成されている。
【００２１】以下に、それぞれの動作時における、ワー
ド線Ｗ０〜Ｗｎ、ビット線Ｂ０〜Ｂｎ、ソース線Ｓ０、
Ｓ１、及びウェル（バックゲート）に供給される電圧の
関係を詳述する。なお、それぞれの動作時における電圧
の関係をまとめて、図８に示す。
ド線Ｗ０〜Ｗｎ、ビット線Ｂ０〜Ｂｎ、ソース線Ｓ０、
Ｓ１、及びウェル（バックゲート）に供給される電圧の
関係を詳述する。なお、それぞれの動作時における電圧
の関係をまとめて、図８に示す。
【００２２】まず、書き込み時において、図２に示すよ
うに、丸で囲ったメモリセルにデータを書き込む場合に
ついて説明する。
うに、丸で囲ったメモリセルにデータを書き込む場合に
ついて説明する。
【００２３】書き込み時には、図２に示されるように書
き込みが行われるメモリセルのワード線Ｗ２（コントロ
ールゲート）に−９ｖ、ビット線Ｂ１（ドレイン）には
６ｖ、バックゲートには０ｖ（ＧＮＤ）がそれぞれ印加
され、ソースはオープン状態とされる。このメモリシス
テムがＧＮＤと３．３ｖの電圧が用いられる３．３ｖ系
の電源で動いているとすると、−９ｖの電圧と６ｖの電
圧とをコントローラ１によって生成し供給しなければな
らない。コントローラ１は、これらの電圧を供給するた
めに、ロウデコーダ３に電源ライン３２を介して、−９
ｖに降圧した電圧を供給すると共に、カラムデコーダ２
に電源ライン２１を介して昇圧した６ｖの電圧を供給す
ることによって、選択されたワード線及びビット線に降
圧及び昇圧した電圧を印加している。非選択のワード線
及びビット線には、それぞれ０ｖが接続され、ソースＳ
０及びＳ１はオープンにされる。
き込みが行われるメモリセルのワード線Ｗ２（コントロ
ールゲート）に−９ｖ、ビット線Ｂ１（ドレイン）には
６ｖ、バックゲートには０ｖ（ＧＮＤ）がそれぞれ印加
され、ソースはオープン状態とされる。このメモリシス
テムがＧＮＤと３．３ｖの電圧が用いられる３．３ｖ系
の電源で動いているとすると、−９ｖの電圧と６ｖの電
圧とをコントローラ１によって生成し供給しなければな
らない。コントローラ１は、これらの電圧を供給するた
めに、ロウデコーダ３に電源ライン３２を介して、−９
ｖに降圧した電圧を供給すると共に、カラムデコーダ２
に電源ライン２１を介して昇圧した６ｖの電圧を供給す
ることによって、選択されたワード線及びビット線に降
圧及び昇圧した電圧を印加している。非選択のワード線
及びビット線には、それぞれ０ｖが接続され、ソースＳ
０及びＳ１はオープンにされる。
【００２４】書き込み初期に、メモリセルが消去された
状態、すなわち閾値電圧Ｖｔｍ＝５ｖにあるとすると、
フローティングゲート４７には−７フェムト・クーロン
（ｆｃ）の電子が存在する。この電子と、０．７という
容量比により、フローティングゲート４７の電位は、−
８ｖとなる。ここでいう、容量比とはフローティングゲ
ート４７に付加されたすべての寄生容量を１としたとき
に、フローティングゲート４７とコントロールゲート４
９との間に存在する容量の割合を示している。その結
果、図１０（Ａ）に示すように、ドレイン４５とフロー
ティングゲート４７との間には１４ｖの電位差が生じる
ため、ＦＮトンネル現象がおこり、ゲート酸化膜４６を
介して電子がドレイン４５に引き抜かれる。この１４ｖ
の電位差によって、ドレイン４５の表面はエネルギ的に
深く空乏化し、さらに、ドレイン表面は高濃度となって
いるため、エネルギ禁制帯の空間的な幅が、数十オング
ストロームと狭くなって荷電子帯の電子が伝導帯にトン
ネルし、図１０（Ｂ）にドレインジャンクション近傍の
拡大図で示すように、電子とホールとが発生する。
状態、すなわち閾値電圧Ｖｔｍ＝５ｖにあるとすると、
フローティングゲート４７には−７フェムト・クーロン
（ｆｃ）の電子が存在する。この電子と、０．７という
容量比により、フローティングゲート４７の電位は、−
８ｖとなる。ここでいう、容量比とはフローティングゲ
ート４７に付加されたすべての寄生容量を１としたとき
に、フローティングゲート４７とコントロールゲート４
９との間に存在する容量の割合を示している。その結
果、図１０（Ａ）に示すように、ドレイン４５とフロー
ティングゲート４７との間には１４ｖの電位差が生じる
ため、ＦＮトンネル現象がおこり、ゲート酸化膜４６を
介して電子がドレイン４５に引き抜かれる。この１４ｖ
の電位差によって、ドレイン４５の表面はエネルギ的に
深く空乏化し、さらに、ドレイン表面は高濃度となって
いるため、エネルギ禁制帯の空間的な幅が、数十オング
ストロームと狭くなって荷電子帯の電子が伝導帯にトン
ネルし、図１０（Ｂ）にドレインジャンクション近傍の
拡大図で示すように、電子とホールとが発生する。
【００２５】このとき、バンド間トンネルによってドレ
イン４５からＰウェル４３に流れる電流は、メモリセル
あたり約１００ｎＡと小さく、低電力化の鍵となってい
る。Ｐウェル４３の濃度が２×１０17／ｃｍ3と高濃度
になっているのでドレインジャンクションのアバランシ
ュ耐圧は９ｖであり、これに比べて３ｖ低い６ｖのＰウ
ェル・ドレイン間の電位差では、ドレインジャンクショ
ンの最高電界は５×１０5ｖ／ｃｍ3以下、ジャンクショ
ン空乏層の幅は約０．２μｍと狭い。このとき、ソース
およびドレインの不純物濃度は浅いところで１×１０20
／ｃｍ3、深いところで１×１０17／ｃｍ3程度になって
いる。そのため、バンド間トンネルによって生じたキャ
リアが空乏層内の走行でホットになる確率は低く、高い
信頼性を得ることができる。さらに、ジャンクション空
乏層の幅の狭さが、微細化にとっても有利なファクタと
なる。なお、本実施例ではソースをオープンにしたが、
ソースを０ｖ（ＧＮＤ）にしても、書き込みに関しては
ファウラーノルトハイム電流（ＦＮ電流）がほとんどで
あるため、書き込み時間や書き込み電流特性に変化はな
い。このようしてに、電子が引き抜かれると共に閾値電
圧Ｖｔｍが低下し、５００μｓ程度で１ｖになる。この
状態のとき、フローティングゲート４７は、電気的にほ
ぼ中性となっている。このようにして、書き込みが終了
する。
イン４５からＰウェル４３に流れる電流は、メモリセル
あたり約１００ｎＡと小さく、低電力化の鍵となってい
る。Ｐウェル４３の濃度が２×１０17／ｃｍ3と高濃度
になっているのでドレインジャンクションのアバランシ
ュ耐圧は９ｖであり、これに比べて３ｖ低い６ｖのＰウ
ェル・ドレイン間の電位差では、ドレインジャンクショ
ンの最高電界は５×１０5ｖ／ｃｍ3以下、ジャンクショ
ン空乏層の幅は約０．２μｍと狭い。このとき、ソース
およびドレインの不純物濃度は浅いところで１×１０20
／ｃｍ3、深いところで１×１０17／ｃｍ3程度になって
いる。そのため、バンド間トンネルによって生じたキャ
リアが空乏層内の走行でホットになる確率は低く、高い
信頼性を得ることができる。さらに、ジャンクション空
乏層の幅の狭さが、微細化にとっても有利なファクタと
なる。なお、本実施例ではソースをオープンにしたが、
ソースを０ｖ（ＧＮＤ）にしても、書き込みに関しては
ファウラーノルトハイム電流（ＦＮ電流）がほとんどで
あるため、書き込み時間や書き込み電流特性に変化はな
い。このようしてに、電子が引き抜かれると共に閾値電
圧Ｖｔｍが低下し、５００μｓ程度で１ｖになる。この
状態のとき、フローティングゲート４７は、電気的にほ
ぼ中性となっている。このようにして、書き込みが終了
する。
【００２６】このように、電子引き抜きの時にコントロ
ールゲート４９の電位を下げるとともに、ドレイン４５
の電圧をも下げることによって、コントロールゲート４
９とドレイン４５との間には、大きな電位差を保持した
まま、ドレイン４５とＰウェル４３との間の電位差を小
さくしたため、ドレインジャンクションでのホットキャ
リアの発生を抑制することができる。
ールゲート４９の電位を下げるとともに、ドレイン４５
の電圧をも下げることによって、コントロールゲート４
９とドレイン４５との間には、大きな電位差を保持した
まま、ドレイン４５とＰウェル４３との間の電位差を小
さくしたため、ドレインジャンクションでのホットキャ
リアの発生を抑制することができる。
【００２７】また、ドレイン４５に印加する電圧を低く
することができるので、信頼性を損なうことなくＰウェ
ル４３の不純物濃度をあげることができ、パンチスルー
を抑制することができる。
することができるので、信頼性を損なうことなくＰウェ
ル４３の不純物濃度をあげることができ、パンチスルー
を抑制することができる。
【００２８】消去時には、消去単位ブロック内のメモリ
セルは、図３に示すごとく、ワード線Ｗ０〜Ｗｎ（コン
トロールゲート）にはそれぞれ１１ｖ、ビット線Ｂ０〜
Ｂｎ（ドレイン）はオープン、ソース線Ｓ０，Ｓ１には
−４ｖ、バックゲートＢＧ（Ｐウェル）には−４ｖが印
加される。したがってコントローラ１は、１１ｖと−４
ｖの電圧を生成し、ロウデコーダ３に電源ライン３２を
介して１１ｖを、ソースＳに電源ライン１３を介して−
４ｖを、バックゲートＢＧに電源ライン１４を介して−
４ｖをそれぞれ供給することによって必要な電圧をワー
ド線、ソース線及びバックゲートに印加している。
セルは、図３に示すごとく、ワード線Ｗ０〜Ｗｎ（コン
トロールゲート）にはそれぞれ１１ｖ、ビット線Ｂ０〜
Ｂｎ（ドレイン）はオープン、ソース線Ｓ０，Ｓ１には
−４ｖ、バックゲートＢＧ（Ｐウェル）には−４ｖが印
加される。したがってコントローラ１は、１１ｖと−４
ｖの電圧を生成し、ロウデコーダ３に電源ライン３２を
介して１１ｖを、ソースＳに電源ライン１３を介して−
４ｖを、バックゲートＢＧに電源ライン１４を介して−
４ｖをそれぞれ供給することによって必要な電圧をワー
ド線、ソース線及びバックゲートに印加している。
【００２９】消去初期に、メモリセルには書き込まれた
状態、すなわち閾値電圧Ｖｔｍ＝１ｖの状態にあるメモ
リセルと、書き込まれていない状態、すなわち閾値電圧
Ｖｔｍ＝５ｖのメモリセルとが存在するが、ここでは、
閾値電圧Ｖｔｍ＝５ｖとすることを消去としているの
で、閾値電圧Ｖｔｍ＝５ｖのメモリセルの状態は変化し
ない。したがって、閾値電圧Ｖｔｍ＝１ｖの状態にある
メモリセルについて説明する。
状態、すなわち閾値電圧Ｖｔｍ＝１ｖの状態にあるメモ
リセルと、書き込まれていない状態、すなわち閾値電圧
Ｖｔｍ＝５ｖのメモリセルとが存在するが、ここでは、
閾値電圧Ｖｔｍ＝５ｖとすることを消去としているの
で、閾値電圧Ｖｔｍ＝５ｖのメモリセルの状態は変化し
ない。したがって、閾値電圧Ｖｔｍ＝１ｖの状態にある
メモリセルについて説明する。
【００３０】閾値電圧Ｖｔｍ＝１ｖのメモリセルでは、
フローティングゲート４７は、書き込み時にも説明した
が、ほぼ中性となっている。この条件と、０．７という
容量比によってフローティングゲート４７の電位は６．
５ｖとなり、フローティングゲート４７とバックゲート
ＢＧとの電位差及びソース線Ｓ０、Ｓ１との電位差は１
０．５ｖとなる。したがって、ＦＮトンネル現象が起こ
って、図７に示すように、バックゲートＢＧ及びソース
４４から電子がフローティングゲートに注入され、トラ
ンジスタの閾値Ｖｔｍが上昇する。本例では、５０ｍｓ
の時間で、閾値Ｖｔｍ＝５ｖとなる。
フローティングゲート４７は、書き込み時にも説明した
が、ほぼ中性となっている。この条件と、０．７という
容量比によってフローティングゲート４７の電位は６．
５ｖとなり、フローティングゲート４７とバックゲート
ＢＧとの電位差及びソース線Ｓ０、Ｓ１との電位差は１
０．５ｖとなる。したがって、ＦＮトンネル現象が起こ
って、図７に示すように、バックゲートＢＧ及びソース
４４から電子がフローティングゲートに注入され、トラ
ンジスタの閾値Ｖｔｍが上昇する。本例では、５０ｍｓ
の時間で、閾値Ｖｔｍ＝５ｖとなる。
【００３１】このとき、Ｐウェル４３の表面はＮ型に反
転してソース・ドレイン間にチャネルが形成されるが、
ビット線Ｂ０〜Ｂｎに接続されたドレインはオープンと
なっているので、ソース・ドレイン間にチャネル電流は
流れない。そのため、一つのメモリセルあたり、約１ｎ
Ａのファウラーノルトハイム電流（ＦＮ電流）が流れる
が、バンド間トンネル電流が流れないため、非常に低電
力で単位ブロックのメモリセルの内容を消去することが
できる。
転してソース・ドレイン間にチャネルが形成されるが、
ビット線Ｂ０〜Ｂｎに接続されたドレインはオープンと
なっているので、ソース・ドレイン間にチャネル電流は
流れない。そのため、一つのメモリセルあたり、約１ｎ
Ａのファウラーノルトハイム電流（ＦＮ電流）が流れる
が、バンド間トンネル電流が流れないため、非常に低電
力で単位ブロックのメモリセルの内容を消去することが
できる。
【００３２】このように、電子注入時のＰウェル４３及
びソース４４の電圧を低くすることによって、コントロ
ールゲートにかける電圧を低くすることができるため、
周辺回路を構成するトランジスタ等の素子の耐圧を低下
させることができ、そのため、周辺回路を微細化するこ
とができる。
びソース４４の電圧を低くすることによって、コントロ
ールゲートにかける電圧を低くすることができるため、
周辺回路を構成するトランジスタ等の素子の耐圧を低下
させることができ、そのため、周辺回路を微細化するこ
とができる。
【００３３】また、電子注入時に、ドレイン４５をオー
プンにしているため、ソース４４とドレイン４５との間
にチャネル電流が流れず、電子注入時に必要とされる電
力を小さくすることができ、消費電力を小さくすること
ができる。
プンにしているため、ソース４４とドレイン４５との間
にチャネル電流が流れず、電子注入時に必要とされる電
力を小さくすることができ、消費電力を小さくすること
ができる。
【００３４】読み出し時には、コントローラ１に供給さ
れたアドレスによってカラムデコーダ２に供給されたカ
ラムアドレスによって選択されたビット線に１ｖ、ロウ
デコーダ３に供給されたロウアドレスとによって選択さ
れたワード線に電源電圧３．３ｖ＝Ｖｄｄとを供給し、
選択されたメモリセルに電流が流れるかどうかを検出す
ることによって、書き込まれた状態かどうかを判定する
ことができる。
れたアドレスによってカラムデコーダ２に供給されたカ
ラムアドレスによって選択されたビット線に１ｖ、ロウ
デコーダ３に供給されたロウアドレスとによって選択さ
れたワード線に電源電圧３．３ｖ＝Ｖｄｄとを供給し、
選択されたメモリセルに電流が流れるかどうかを検出す
ることによって、書き込まれた状態かどうかを判定する
ことができる。
【００３５】本実施例では、説明を簡単にするためメモ
リセルブロックが一つの場合について説明したが、当然
複数のメモリセルブロックがあるものにも適用すること
ができる。
リセルブロックが一つの場合について説明したが、当然
複数のメモリセルブロックがあるものにも適用すること
ができる。
【００３６】
【発明の効果】このように、本願発明によって、電子引
き抜き時のホットキャリアの発生を防止することができ
るためメモリセルの信頼性を向上させることができ、パ
ンチスルーを防止することによってメモリセルの微細化
を可能とし、コントロールゲートにかける電圧を低くす
ることによって周辺回路の耐圧を小さくすることがで
き、電子注入時の消費電力を小さくすることができる。
き抜き時のホットキャリアの発生を防止することができ
るためメモリセルの信頼性を向上させることができ、パ
ンチスルーを防止することによってメモリセルの微細化
を可能とし、コントロールゲートにかける電圧を低くす
ることによって周辺回路の耐圧を小さくすることがで
き、電子注入時の消費電力を小さくすることができる。
【図１】本発明の一実施例を示す半導体記憶装置のブロ
ック図。
ック図。
【図２】データ書き込み時のメモリセルアレイの電圧関
係図。
係図。
【図３】データ消去時のメモリセルアレイの電圧関係
図。
図。
【図４】メモリセルの断面図。
【図５】メモリセルの断面図。
【図６】（Ａ）本発明の一実施例におけるメモリセルに
対する書き込み時の電圧関係及び電子の動きを示す断面
図。（Ｂ）（Ａ）におけるドレインジャンクション近傍
の拡大断面図。
対する書き込み時の電圧関係及び電子の動きを示す断面
図。（Ｂ）（Ａ）におけるドレインジャンクション近傍
の拡大断面図。
【図７】本発明の一実施例におけるメモリセルに対する
消去時の電圧関係及び電子の動きを示す断面図。
消去時の電圧関係及び電子の動きを示す断面図。
【図８】本発明の一実施例における書き込み、読み出
し、消去のそれぞれにおける電圧の関係を示す図。
し、消去のそれぞれにおける電圧の関係を示す図。
【図９】（Ａ）第１の従来技術の書き込み時における電
圧関係と電子の動きを示す断面図。（Ｂ）第１の従来技
術の消去時における電圧関係と電子の動きを示す断面
図。
圧関係と電子の動きを示す断面図。（Ｂ）第１の従来技
術の消去時における電圧関係と電子の動きを示す断面
図。
【図１０】（Ａ）第２の従来技術の書き込み時における
電圧関係と電子の動きを示す断面図。（Ｂ）第２の従来
技術の消去時における電圧関係と電子の動きを示す断面
図。
電圧関係と電子の動きを示す断面図。（Ｂ）第２の従来
技術の消去時における電圧関係と電子の動きを示す断面
図。
１ コントローラ ２ カラムデコーダ ３ ロウデコーダ ４ メモリセルアレイ ４３ Ｐウェル ４４ ソース ４５ ドレイン ４６ ゲート酸化膜 ４７ フローティングゲート ４８ 絶縁膜 ４９ コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (9)
- 【請求項１】半導体基板と、前記半導体基板内に形成さ
れた一導電型のウエルと、前記ウエル内に形成されその
間にチャネル領域を形成する第二導電型の第１および第
２の領域と、前記チャネル領域上に第１の絶縁膜を介し
て形成されキャリアを蓄積するフローティングゲート
と、前記フローティングゲート上に第２の絶縁膜を介し
て設けられたコントロールゲートとを備えるメモリセル
と、前記フローティングゲートから前記キャリアを引き
抜くキャリア引き抜き時には前記コントロールゲートに
第１の極性の第１の電圧を印加するとともに、前記第１
の領域に前記第１の極性とは逆の第２の極性の第２の電
圧を印加するコントロール回路を備えることを特徴とす
る半導体記憶装置。 - 【請求項２】前記コントロール回路は、前記キャリア引
き抜き時には前記ウエルに基準電圧を印加することを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記コントロール回路は、前記キャリアを
注入するキャリア注入時には前記コントロールゲートに
前記第２の極性の第３の電圧、第２の領域に前記第１の
極性の第４の電圧および前記ウエルに前記第１の極性の
第５の電圧を印加することを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項４】前記キャリア引き抜き時に、前記コントロ
ール回路が出力する前記第１の電圧と前記第２の電圧と
は、前記第１の絶縁膜を介してファウラーノルトハイム
電流を流すに十分な電圧であることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項５】前記キャリア注入時に、前記コントロール
回路が出力する第３の電圧と第４の電圧および第５の電
圧とは、前記第１の絶縁膜を介してファウラーノルトハ
イム電流を流すに十分な電圧であることを特徴とする請
求項３記載の半導体記憶装置。 - 【請求項６】前記第４の電圧および第５の電圧は同じ電
圧レベルであることを特徴とする請求項５記載の半導体
記憶装置。 - 【請求項７】前記第１の領域は、電気的にオープンとさ
れていることを特徴とする請求項３記載の半導体記憶装
置。 - 【請求項８】半導体基板と、前記半導体基板内に形成さ
れた一導電型のウエルと、前記ウエル内に形成されその
間にチャネル領域を形成する第二導電型の第１および第
２の領域と、前記チャネル領域上に第１の絶縁膜を介し
て形成されキャリアを蓄積するフローティングゲート
と、前記フローティングゲート上に第２の絶縁膜を介し
て設けられたコントロールゲートとを備えるメモリセル
と、キャリア注入時には前記コントロールゲートに前記
第２の極性の第３の電圧、第２の領域に第１の極性の第
１の電圧および前記ウエルに第１の極性の第２の電圧を
印加するコントローラとを備えることを特徴とする半導
体装置。 - 【請求項９】前記第１の電圧および前記第２の電圧は前
記第１の絶縁膜にファウラーノルトハイム電流を流すに
十分な電圧であることを特徴とする請求項８記載の半導
体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15126398A JPH11345495A (ja) | 1998-06-01 | 1998-06-01 | 半導体記憶装置 |
| KR1019990018626A KR20000005702A (ko) | 1998-06-01 | 1999-05-24 | 플래쉬메모리의액세스제어를수행하는액세스회로를갖는반도체메모리장치 |
| TW088109087A TW424327B (en) | 1998-06-01 | 1999-05-31 | Semiconductor memory device equipped with access circuit for performing access control of flash memory |
| CN99107884A CN1237794A (zh) | 1998-06-01 | 1999-05-31 | 备有执行闪速存储器存取控制的存取电路的半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15126398A JPH11345495A (ja) | 1998-06-01 | 1998-06-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345495A true JPH11345495A (ja) | 1999-12-14 |
Family
ID=15514850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15126398A Pending JPH11345495A (ja) | 1998-06-01 | 1998-06-01 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH11345495A (ja) |
| KR (1) | KR20000005702A (ja) |
| CN (1) | CN1237794A (ja) |
| TW (1) | TW424327B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100479193C (zh) * | 2004-08-17 | 2009-04-15 | 北京大学 | 浮栅闪存场效应晶体管 |
| US7881123B2 (en) * | 2005-09-23 | 2011-02-01 | Macronix International Co., Ltd. | Multi-operation mode nonvolatile memory |
| CN107644659B (zh) * | 2016-07-21 | 2020-08-18 | 中芯国际集成电路制造(上海)有限公司 | 一种多时序可编程存储器及电子装置 |
-
1998
- 1998-06-01 JP JP15126398A patent/JPH11345495A/ja active Pending
-
1999
- 1999-05-24 KR KR1019990018626A patent/KR20000005702A/ko not_active Application Discontinuation
- 1999-05-31 CN CN99107884A patent/CN1237794A/zh active Pending
- 1999-05-31 TW TW088109087A patent/TW424327B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000005702A (ko) | 2000-01-25 |
| CN1237794A (zh) | 1999-12-08 |
| TW424327B (en) | 2001-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010904 |