JP2001195890A

JP2001195890A - 不揮発性半導体メモリ装置の書込み方式および書込み回路

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Publication number: JP2001195890A
Application number: JP2000004091A
Authority: JP
Inventors: Yasuaki Hirano; 恭章平野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-01-12
Filing date: 2000-01-12
Publication date: 2001-07-19
Also published as: US6426894B1

Abstract

(57)【要約】【課題】高速の書き込みおよび小さいレイアウト面積
を実現する。【解決手段】複数のメモリセルは１以上のブロックに
分割され、各ブロック内のメモリセルは、同一の半導体
基体１０上に設けられ、ソース１４ａ・ドレイン１４
ｂ、浮遊ゲート１６および制御ゲート１８を有する電界
効果トランジスタによりそれぞれ構成され、それらのソ
ースが互いに電気的に接続されるように共通に繋がって
いる。書込み方式は、書き込み時に、制御ゲートに第１
の電圧を印加し、ドレインに第２の電圧を印加し、ソー
スに第３の電圧を印加し、半導体基体には第３の電圧よ
り低い電圧であってゼロまたは正の第４の電圧を印加す
るようにしている。なお、第１、第２、第３および第４
の電圧の値は互いに異なっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置の書込み方式および書込み回路に関し、特に、
２次電子による書き込みを用いる不揮発性半導体メモリ
装置の書込み方式および書込み回路に関する。

【０００２】

【従来の技術】従来、一般的に最も用いられている不揮
発性半導体メモリ（フラッシュメモリ）として、ＥＴＯ
Ｘ（EPROM Thin Oxide、インテルの登録商標）型不揮発
性半導体メモリがある。特公平６−８２８４１号公報
（先行技術１）にこのタイプの不揮発性半導体メモリが
開示されている。図１を参照しながら、ＥＴＯＸ型不揮
発性半導体メモリのセル構成を説明する。この不揮発性
半導体メモリのセルは、基板１０上にソース１４ａおよ
びドレイン１４ｂが形成され、ソース１４ａとドレイン
１４ｂの間のチャネル層１４ｃの上には、トンネル酸化
膜１５を介してフローティングゲート（浮遊ゲート）１
６が設けられ、さらにその上に、層間絶縁膜１７を介し
てコントロールゲート（制御ゲート）１８が形成されて
いる。

【０００３】ＥＴＯＸ型不揮発性半導体メモリの動作原
理を以下に説明する。表１は、メモリセルの書き込み、
消去および読み出しの各モードにおいて、コントロール
ゲート１８、ソース・ドレイン１４および基板１０に印
加する電圧を示す。

【０００４】

【表１】

【０００５】書き込み（プログラム）時において、書き
込みを行うメモリセルに対し、コントロールゲート１８
に例えば１０Ｖの電圧を、ソース１４ａに例えば０Ｖの
基準電圧を、ドレイン１４ｂには例えば６Ｖの電圧を印
加する。これにより、チャネル層１４ｃで１セル当たり
５００μＡの電流が流れ、ドレイン１４ｂサイドにおけ
る電界の高い部分で、チャネルホットエレクトロン（以
下、ＣＨＥと呼ぶ）が発生する。ＣＨＥは、基本的には
チャネルを流れる電子で、高電界により発生するエネル
ギーの高い電子である。ＣＨＥがトンネル酸化膜のエネ
ルギー障壁を飛び越えてフローティングゲート１６に注
入されることにより、メモリセルのしきい値が上昇す
る。なお、書き込みを行わないメモリセルのドレイン
は、基準電圧（例えば０Ｖ）にしておく。上記のように
書き込まれたメモリセルは、図２におけるプログラム状
態（ａ）のように３．５Ｖ以上のしきい値を有する。

【０００６】消去（イレース）時においては、コントロ
ールゲート１８に例えば−９Ｖの電圧、ソース１４ａに
例えば６Ｖの電圧を印加することで、ソース１４ａサイ
ドでフローティングゲート１６から電子が引き抜かれ、
しきい値が低下する。この場合のしきい値状態は図２の
イレース状態（ｂ）に当たり、消去が行われたメモリセ
ルのしきい値は２．０Ｖ以下となる。

【０００７】上記のように書き込みまたは消去がなされ
たメモリセルの読み出しは、コントロールゲート１８に
３Ｖの電圧、ドレイン１４ｂに１Ｖの電圧を印加し、ソ
ース１４ａを０Ｖの電位にすることで行う。このような
電圧条件の下で、メモリセルに記憶されているデータが
書き込み状態の場合、メモリセルのしきい値が３．５Ｖ
以上であるためメモリセルには電流は流れず、データは
“０”と判定される。また、メモリセルに記憶されてい
るデータが消去状態の場合、メモリセルのしきい値が
２．０Ｖ以下であるためメモリセルに電流が流れ、デー
タは“１”と判定される。

【０００８】以下に、図３を参照しながら、上記の書き
込み動作の詳細を説明する。図３は先行技術１による書
込み回路の構成を示す。

【０００９】この書込み回路は、電気的に情報の書き込
みおよび消去が可能な複数のメモリセルＭがマトリクス
状に配列されているメモリセルアレイ３００を備えてい
る。複数のメモリセルＭは１以上のブロックに分割され
ている。図３において、６個のメモリセルによる１つの
ブロックを例に示している。メモリセルアレイ３００の
各メモリセル（Ｍ００、Ｍ０１、......、Ｍ１２）は、
図１に示すようなソース１４ａ/ドレイン１４ｂ、フロ
ーティングゲート１６およびコントロールゲート１８を
含む電界効果トランジスタによりそれぞれ構成されてい
る。各ブロック内のメモリセルＭのソース１４ａは、互
いに電気的に接続されるように共通ソース線１４Ａに繋
がっている。

【００１０】図３の書込み回路は、さらに、ワード線Ｗ
Ｌを介してメモリセルＭのコントロールゲート１８に電
圧信号を与えるためのロウデコーダ３２０、ビット線Ｂ
Ｌを介してメモリセルＭのドレイン１４ｂに電圧信号を
供給するためのプログラム電圧印加回路３４０、共通ソ
ース線１４Ａに電圧信号を与えるためのソース電圧印加
回路３６０、およびこれらの回路に電圧を供給するため
の高電圧チャージポンプ３８０を有する。

【００１１】図３の書込み回路の詳細を説明しながら書
き込み動作を紹介する。ここでは、ワード線ＷＬ０に接
続されているメモリセルＭ００にデータ“０”（書き込
み）を、メモリセルＭ１０にはデータ“１”（書き込み
を阻止）を書き込み、ワード線ＷＬ１,ＷＬ２に接続さ
れているメモリセルＭ０１,Ｍ１１,Ｍ０２,Ｍ１２には
書き込みを行わない場合を例にする。

【００１２】書き込みが開始されると、高電圧チャージ
ポンプ３８０は、不図示の電圧源からの電源電圧Ｖ０を
昇圧して例えば１０Ｖの電圧Ｖ１を出力する。電圧Ｖ１
により、ロウデコーダ３２０から例えば１０Ｖの電圧Ｖ
ｐがデコードされワード線ＷＬ０に出力される。一方、
ワード線ＷＬ１およびＷＬ２には、ロウデコーダ３２０
から例えば０Ｖの電圧Ｖｓが出力される。このような電
圧は、各ワード線ＷＬに接続されているメモリセルＭの
コントロールゲート１８に印加され、それらのメモリセ
ルＭに対して書き込みを行うかどうかをコントロールす
る。

【００１３】ビット線ＢＬを介してメモリセルＭのドレ
イン１４ｂに電圧を印加することについて説明する。高
電圧チャージポンプ３８０からの電圧Ｖ１は、レギュレ
ータ回路１によりレギュレートされ、安定した電圧Ｖ１
ａ（例えば６Ｖ）となる。電圧Ｖ１ａが各ビット線ＢＬ
に印加されるかどうかは各ビット線ＢＬに接続されてい
るＭＯＳトランジスタ（Ｔｒ０１,Ｔｒ０２またはＴｒ
１１,Ｔｒ１２）により制御される。ＭＯＳトランジス
タＴｒ０１およびＴｒ１１は、それぞれノード０および
ノード１を介して外部から供給されるデータによりコン
トロールされる。一方、ＭＯＳトランジスタＴｒ０２お
よびＴｒ１２は、カラムスイッチ３４４を構成し、外部
からの制御信号Ｖｃにより共通して制御される。

【００１４】書き込みが開始される時点で、外部からの
データにより、ノード０は“ｈｉｇｈ”レベル（例え
ば、電圧Ｖ０のレベル）となり、ノード１は“ｌｏｗ”
レベル（例えば、０Ｖの基準電圧）となる。ノード０に
おける“ｈｉｇｈ”レベルは、ラッチ回路３４２ａによ
りラッチされた後にレベルシフト回路ＨＶ０によりレベ
ル変換され、ノードＨ０において電圧Ｖｐのレベルに相
当する“ｈｉｇｈ”レベルとなる。これによりＭＯＳト
ランジスタＴｒ０１がオンになる。一方、ノード１にお
ける“ｌｏｗ”レベルは、ラッチ回路３４２ｂによりラ
ッチされた後にレベルシフト回路ＨＶ１によりレベル変
換されるが、その出力は依然として“ｌｏｗ”レベル
（０Ｖ）であるため、ＭＯＳトランジスタＴｒ１１はオ
フ状態である。

【００１５】一方、ＭＯＳトランジスタＴｒ０１,Ｔｒ
１１の下段に接続されているカラムスイッチ３４４は、
外部からの“ｈｉｇｈ”レベル（例えばＶ０のレベル）
の制御信号Ｖｃが供給される。制御信号Ｖｃは、レベル
シフト回路ＨＶ７によりレベル変換され、電圧Ｖｐのレ
ベルに相当する“ｈｉｇｈ”レベルとなる。この信号は
カラムスィッチ３４４のすべてのＭＯＳトランジスタに
入力されるので、ＭＯＳトランジスタＴｒ０２および
Ｔｒ１２がともにオンとなる。

【００１６】このように、ＭＯＳトランジスタＴｒ０１
およびＴｒ０２がオンとなっているので、ビット線ＢＬ
０を介してメモリセルＭ００に電圧Ｖ１ａ（例えば６
Ｖ）が印加される。一方、ＭＯＳトランジスタＴｒ１１
がオフとなっているので、ビット線ＢＬ１はフローティ
ング状態となり、メモリセルＭ１０への電圧印加は行わ
れない。

【００１７】メモリセルＭのソース１４ａへの電圧印加
は、上述したようにソース電圧印加回路３６０により行
われる。１つのブロック内の複数のメモリセルＭの複数
のソース１４ａは共通ソース線１４Ａに接続され、共通
ソース線１４Ａへの電圧印加はＭＯＳトランジスタＴｒ
８により制御される。ＭＯＳトランジスタＴｒ８は、外
部からの“ｌｏｗ”レベルの制御信号Ｖｄによりオンと
なり、共通ソース線１４Ａは例えば０Ｖの基準電圧Ｖｓ
となる。なお、レギュレータ回路２は、消去時に共通ソ
ース線１４Ａに電圧Ｖｅ（例えば、６Ｖ）を印加するた
めのものであり、書き込みとは無関係なのでここではそ
の説明を省略する。

【００１８】以上のように、メモリセルＭ００に表１に
示す書き込み時の各電圧が印加されることにより、フロ
ーティングゲート１７に電子が注入され、メモリセルＭ
のしきい値が３．５Ｖ以上まで上昇する。一方、メモリ
セルＭ１０は、電圧Ｖ１ａが印加されないため、しきい
値が２．０Ｖ以下の初期状態を維持する。なお、書き込
みは、一般的には、書き込みと、書き込みによるメモリ
セルのしきい値を検証するベリファイとを交互に行い、
メモリセルのしきい値を検証しながら所定の値になるよ
うに動作する。

【００１９】このような書込み方式において次に述べる
問題がある。書き込みはチャネルホットエレクトロン
（ＣＨＥ）を発生させることにより行うので、１メモリ
セル当たりの書き込みにドレインで消費される電流が５
００μＡと非常に大きい。上記の例では、並列に書き込
むビット数（メモリセル数）が２としているが、製品化
されている実際のＬＳＩ（大規模集積回路）では１６ビ
ット以上のものがある。この場合、消費される電流は全
体で最大８ｍＡと非常に大きく、これを発生させるため
の昇圧用チャージポンプ回路も非常に大きくなる。一
方、最近における携帯電話などの携帯端末の普及によ
り、消費電流を低減する目的から低電圧化が進められて
いる。低電圧化を図ると、上記のチャージポンプ回路の
面積が増加してしまう。例えば電源電圧が２．４Ｖから
１．８Ｖに変更する場合、チャージポンプ回路のレイア
ウト面積が約４倍程度増加する。このような現状によ
り、不揮発性半導体メモリを動作させるためには、書き
込み時の消費電流を低減する必要性が生じる。

【００２０】上記の問題を解決する１つの手段として、
２次電子を用いた書込み方式がある。この方法はTechni
cal Digest of IEDM, p279-282, 1997（“Secondary El
ectron Flash-a High Performance Low Power Flash Te
chnology for 0.35um and below"、先行技術２）により
発表されている。図４を参照しながらこの書込み方式を
説明する。

【００２１】図４はこの書込み方式に用いるメモリセル
の構成を概略的に示す断面図である。図４のメモリセル
は、図１のメモリセルに比べてｎ−ウェル（ｎ^-型）１
１およびｐ−ウェル（ｐ^-型）１２をさらに含んでお
り、ソース/ドレイン（ｎ⁺型）１４はｐ−ウェル１２上
に形成されている。なお、ｎ−ウェル１１には電圧Ｖ０
が印加され、ｎ−ウェル１１により、ｐ−ウェル１２と
ｐ−基板１０とは互いに電気的に分離されている。図４
に示すような構造を以下ではトリプルウェル構造と称す
る。なお、図４に示されている図１の場合と同様な機能
を有する構成については、図１の場合と同一な符号が付
されている。

【００２２】図４のメモリセルを有する不揮発性半導体
メモリ装置の書き込み動作は次のようである。書き込み
時に、コントロールゲート１８に５Ｖの電圧を、ドレイ
ン１４ｂに３．５Ｖの電圧を、ｐ−ウェル１２には−３
Ｖの電圧を印加する。これにより、図４に示すように、
チャネル層１４ｃで電流（電子）が流れ、ドレイン１４
ｂ近傍でインパクトアイオニゼーションにより電子−ホ
ール対が発生する。電子−ホール対のホールが加速され
基板１０側に移動するが、ドレイン１４ｂ（ｎ ⁺）とｐ
−ウェル１２（ｐ^-）間の空乏層を横切る際にさらに電
子−ホール対を発生させる。この電子−ホール対のう
ち、エネルギーの高い電子（ホットエレクトロンまたは
２次電子と呼ぶ）がフローティングゲート１６に注入さ
れ、しきい値が３．５Ｖ以上に上昇する。

【００２３】この方式を用いる先行技術２によれば、書
き込み時間が７μｓとなり、その場合の消費電流は１０
μＡ以下となる。この消費電流は通常の場合の５００μ
Ａの１／５０まで低減され、上述した問題点が改善され
る。

【００２４】なお、消去および読み出しモードの動作に
ついては、先行技術１の場合と同様であり、各モードに
おける印加電圧の条件を表２にまとめる。

【００２５】

【表２】

【００２６】以下に、図５を参照しながら、先行技術２
による上記の書込み方式をより詳細に説明する。図５は
図４のメモリセルを有する不揮発性半導体メモリ装置の
書込み回路の構成を示す。チャネルホットエレクトロン
（ＣＨＥ）を利用する場合の書込み回路（図３）に比べ
ると分かるように、図５の書込み回路は、メモリセルの
バックバイアスを制御するための回路（基板バイアス制
御回路５００）が追加されている。なお、図５における
基板バイアス制御回路５００以外の構成は図３の場合と
同様であり、同様な符号を使用している。

【００２７】基板バイアス制御回路５００は例えば、図
６に示すように、負電圧チャージポンプ６１０およびコ
ンバージェンス回路６２０を中心に構成される。基板バ
イアス制御回路５００は、さらに負電圧チャージポンプ
６１０の出力を制御するクロック発生回路６３０と、基
板バイアス制御回路５００の出力を制御するための負電
圧レベルシフターＮＶおよびＭＯＳトランジスタ６４０
とを備えている。負電圧チャージポンプ６１０は、図６
に示すようにＰチャネルＭＯＳトランジスタ、容量およ
びインバータ回路により構成されている。なお、負電圧
レベルシフターＮＶは図７に示す構成を有する。

【００２８】以下に、基板バイアス制御回路５００を備
えた図５の書込み回路による書き込み動作を説明する。
ｐ−ウェル１２に負電圧を印加する以外は、電圧値が違
うだけで書き込み動作は上述した従来技術１の場合と基
本的に同じである。ここでも、ワード線ＷＬ０に接続さ
れているメモリセルＭ００にデータ“０”（書き込み）
を、メモリセルＭ１０にはデータ“１”（書き込みを阻
止）を書き込み、ワード線ＷＬ１,ＷＬ２に接続されて
いるメモリセルＭ０１,Ｍ１１,Ｍ０２,Ｍ１２には書き
込みを行わない場合を例に説明する。

【００２９】書き込みが開始されると制御信号Ｖｂが
“ｈｉｇｈ”レベル（電圧Ｖ０のレベル）に変化し、こ
れによりクロック発生回路６３０が動作を開始し、例え
ば、２相クロックｃｌｋおよび/ｃｌｋが出力される。
これにより、負電圧チャージポンプ６１０が動作し、負
電圧チャージポンプ６１０の出力として負電圧が出力さ
れる。クロック発生回路６３０には、電圧Ｖｃと負電圧
を抵抗分割により電圧検出を行い、Ｒｅｆ電圧値に比べ
て負電圧値が大きくなると、コンバージェンス回路６２
０からリセット信号Ｖｒが入力される。入力されるリセ
ット信号Ｖｒにより、クロック発生回路６３０はクロッ
クを止め、負電圧チャージポンプ６１０の動作を止め
る。このように、コンバージェンス回路６２０からのリ
セット信号Ｖｒにより負電圧チヤージポンプ回路６１０
が動作と非動作とを繰り返すことにより、負電圧は必要
に応じた−３Ｖ付近の値となる。

【００３０】負電圧レベルシフターＮＶは、制御信号Ｖ
ｂの信号レベルを“ｈｉｇｈ”レベル（電圧Ｖ０のレベ
ル）の入力を負電圧（例えば、−３Ｖ）に変換し、ま
た、“ｌｏｗ”レベル（基準電圧Ｖｓのレベル）の入力
を電圧Ｖ０のレベルに変換する。これにより、書き込み
の時（制御信号Ｖｂが“ｈｉｇｈ”レベルの時）、ＭＯ
ＳトランジスタＴｒ６４０がオフになり、基板バイアス
制御回路５００の出力端子ｔに負電圧（−３Ｖ）の出力
電圧Ｖｆが出力される。この出力電圧Ｖｆがメモリセル
のバックバイアスとしてメモリセルが形成されているｐ
−ウェル１２に印加される。

【００３１】一方、チャージポンプ３８０は、不図示の
電圧源からの電源電圧Ｖ０を昇圧して例えば５Ｖの電圧
Ｖ１を出力する。電圧Ｖ１により、ロウデコーダ３２０
から例えば１０Ｖの電圧Ｖｐがデコードされワード線Ｗ
Ｌ０に出力される。一方、非選択のワード線ＷＬ１およ
びＷＬ２には、ロウデコーダ３２０から例えば０Ｖの電
圧Ｖｓが出力される。このような電圧は、各ワード線Ｗ
Ｌに接続されているメモリセルＭのコントロールゲート
１８に印加され、それらのメモリセルＭに対して書き込
みを行うかどうかをコントロールする。

【００３２】ビット線ＢＬを介してメモリセルＭのドレ
イン１４ｂに電圧を印加することについて説明する。チ
ャージポンプ３８０からの電圧Ｖ１は、レギュレータ回
路１によりレギュレートされ、安定した電圧Ｖ１ａ
（３．５Ｖ）となる。電圧Ｖ１ａが各ビット線ＢＬに印
加されるかどうかは各ビット線ＢＬに接続されているＭ
ＯＳトランジスタ（Ｔｒ０１,Ｔｒ０２またはＴｒ１１,
Ｔｒ１２）により制御される。ＭＯＳトランジスタＴｒ
０１およびＴｒ１１は、それぞれノード０およびノード
１を介して外部から供給されるデータによりコントロー
ルされる。一方、ＭＯＳトランジスタＴｒ０２およびＴ
ｒ１２は、カラムスイッチ３４４を構成し、外部からの
制御信号Ｖｃにより共通して制御される。

【００３３】また、書き込みが開始される時点で、ノー
ド０およびノード１にはデータが転送され、それにより
ノード０およびノード１がそれぞれ"ｈｉｇｈ"レベルお
よび"Ｌｏｗ"レベルとなる。ノード０における“ｈｉｇ
ｈ”レベルは、ラッチ回路３４２ａによりラッチされた
後にレベルシフト回路ＨＶ０によりレベル変換され、ノ
ードＨ０において電圧Ｖｐのレベルに相当する“ｈｉｇ
ｈ”レベルとなる。これによりＭＯＳトランジスタＴｒ
０１がオンになる。一方、ノード１における“ｌｏｗ”
レベルは、ラッチ回路３４２ｂによりラッチされた後に
レベルシフト回路ＨＶ１によりレベル変換されるが、そ
の出力は依然として“ｌｏｗ”レベル（０Ｖ）であるた
め、ＭＯＳトランジスタＴｒ１１はオフ状態である。Ｍ
ＯＳトランジスタＴｒ０１,Ｔｒ１１の下段に接続され
ているカラムスイッチ３４４は、外部からの“ｈｉｇ
ｈ”レベルの制御信号Ｖｃが供給される。制御信号Ｖｃ
は、レベルシフト回路ＨＶ７によりレベル変換され、電
圧Ｖｐのレベルに相当する“ｈｉｇｈ”レベルとなる。
この信号はカラムスィッチ３４４のすべてのＭＯＳトラ
ンジスタに入力されるので、Ｔｒ０２およびＴｒ１２が
ともにオンとなる。なお、上記のレベルシフト回路ＨＶ
は、図８に示される構成を有する。

【００３４】このように、ＭＯＳトランジスタＴｒ０１
およびＴｒ０２がオンとなっているので、ビット線ＢＬ
０を介してメモリセルＭ００に電圧Ｖ１ａ（３．５Ｖ）
が印加される。一方、ＭＯＳトランジスタＴｒ１１がオ
フとなっているので、ビット線ＢＬ１はフローティング
状態となり、メモリセルＭ１０への電圧印加は行われな
い。

【００３５】なお、メモリセルＭの共通ソース線１４Ａ
は、図３に関して述べたように例えば０Ｖの基準電圧Ｖ
ｓとなる。

【００３６】以上のように、メモリセルＭ００に表２に
示す書き込み時の各電圧が印加されることにより、フロ
ーティングゲート１７に電子が注入され、メモリセルＭ
のしきい値が３．５Ｖ以上まで上昇する。一方、メモリ
セルＭ１０は、電圧Ｖ１ａが印加されないため、しきい
値２．０Ｖ以下の初期状態を維持する。

【００３７】書き込み後のメモリセルのしきい値を検証
するプログラムベリファイにおいては、まず、負電圧レ
ベルシフターＮＶの入力電圧Ｖｂが"Ｌｏｗ"となること
で、基準電圧Ｖｓまでディスチャージされた電圧が出力
電圧Ｖｆとして、負電圧レベルシフターＮＶより出力さ
れる。その後、ワード線ＷＬ０の電位を３．５Ｖにし、
ベリファイとしてのリード動作を行う。メモリセルＭ０
０のしきい値が３．５Ｖ以上と判定された場合、書き込
みが終了する。一方、メモリセルＭ００のしきい値が
３．５Ｖ以下ならば、書き込み信号を再度印加し書き込
みを行う。このように、書き込みとベリファイとを交互
に行い、メモリセルのしきい値を検証しながら所定の値
（３.５Ｖ以上）になるように動作する。

【００３８】

【発明が解決しようとする課題】しかし、２次電子によ
る書き込みを利用する先行技術２については、次のよう
な問題点がある。(１）書き込み時、ｐ-ウェル１２を負
の電位にする必要があるので、負の電位になるようにｐ
-ウェル１２をチャージするのに時間がかかり、その結
果書き込み時間が長くなる。 (２）また、ｐ-ウェル１
２を負の電位にチャージするために負電圧チャージポン
プ回路が必要となり、この回路により素子のレイアウト
面積が大きくなってしまう。

【００３９】（１）については、例えば１６Ｍの不揮発
性半導体メモリ装置においてのｐ−ウェルの容量は約１
００００ｐｆ程度であるので、チャージ能力が１ｍＡの
負電圧チャージポンプを用いてチャージする場合、ｐ−
ウェルを−３Ｖにチャージするのに必要な時間ｔはｔ＝１００００ｐｆ×３Ｖ／１ｍＡ＝３０μｓである。この計算から分かるように、ｐ−ウェルを−３
Ｖにチャージするためには、最低３０μｓの時間が必要
である。ｐ−ウェルがｐ^-型でありその抵抗が高いた
め、ウェルの中心の電圧が完全に安定するまでには実際
は３０μｓ以上の時間が必要である。さらに、ベリファ
イ時はｐ−ウェルをディスチャージして行うので、その
時間として１０μｓ程度が必要となる。このため、書き
込みに必要な時間は、ｐ−ウェルのチャージとディスチ
ャージの時間だけで４０μｓである。一方、実際の書き
込みに必要な時間は、ｐ−ウェルのチャージとディスチ
ャージの時間を除くと１３μｓ程度である。この時間の
内訳は、パルス印加時間７μｓ、ワード線セットアップ
時間１００ｎｓ、ビツト線セットアップ時間１００ｎ
ｓ、チャージポンプ立ち上げ時間２μｓ、チャージポン
プ電圧などのディスチャージ時間１μｓ、ベリファイ時
間２μｓ、回路のオーバヘッド１μｓである。ここで、
ワード線のセットアップ時間は、チャージポンプのセッ
トアップ時間とオーバーラップして立ち上げることが可
能であることから省略している。したがって、書き込み
に必要な時間は、合計７μｓ＋２μｓ＋１μｓ＋２μｓ
＋１μｓ＋１００ｎｓで約１３μｓとなる。このよう
に、ウェル電圧のセットアップ時間はこれらの時間に比
べて非常に長く、その結果、書き込み時間が長くなり、
高速書き込みができなくなる。

【００４０】また上記の（２）に関し、負電圧チャージ
ポンプは上記のようにウェル容量の関係から１ｍＡ程度
のチャージ能力が必要であるが、一般的に負電圧チャー
ジポンプは効率が１０％程度で非常に低い。このため、
負電圧チャージポンプのためのレイアウト面積が大きく
なり（例えばチップ面積の１％程度）、素子のチップ面
積が大きくなる。

【００４１】本発明は、上記事情に鑑みてなされたもの
であって、その目的とするところは、高速の書き込みお
よび小さいレイアウト面積を実現できる不揮発性半導体
メモリ装置の書込み方式および書込み回路を提供するこ
とにある。

【００４２】

【課題を解決するための手段】本発明による不揮発性半
導体メモリ装置の書込み方式は、電気的に情報の書き込
みおよび消去が可能な複数のメモリセルがマトリクス状
に配列されている不揮発性半導体メモリ装置の書込み方
式であって、該複数のメモリセルは１以上のブロックに
分割され、各ブロック内のメモリセルは、同一の半導体
基体上に設けられ、ドレイン・ソース、浮遊ゲートおよ
び制御ゲートを有する電界効果トランジスタによりそれ
ぞれ構成され、それらのソースが互いに電気的に接続さ
れるように共通に繋がっており、該書込み方式は、書き
込み時に、該制御ゲートに第１の電圧を印加し、該ドレ
インに第２の電圧を印加し、該ソースに第３の電圧を印
加し、該半導体基体には該第３の電圧より低い電圧であ
ってゼロまたは正の第４の電圧を印加し、該第１、第
２、第３および第４の電圧の値は互いに異なっており、
そのことにより上記目的が達成される。

【００４３】前記ドレインサイドで発生する２次電子が
前記浮遊ゲートに注入されることにより書き込みが行わ
れ、前記第１の電圧、第２の電圧および第３の電圧は正
の電圧であり、該第１の電圧は該第２の電圧より高く、
該第２の電圧は該第３の電圧より高くなっている。

【００４４】ある実施形態では、前記第３の電圧は、前
記メモリセルに電圧を供給するための電圧源から出力さ
れる電圧と等しくなっている。

【００４５】ある実施形態では、前記第３の電圧は、前
記メモリセルに電圧を供給するための電圧源から出力さ
れる電源電圧より高くなっている。

【００４６】ある実施形態では、前記第３の電圧は、前
記電源電圧からチャージポンプ回路を用いて該電源電圧
より高い電圧を発生させ、さらに該高い電圧が低くなる
ようにレギュレートすることによって得られる。

【００４７】本発明による不揮発性半導体メモリ装置の
書込み回路は、電気的に情報の書き込みおよび消去が可
能な複数のメモリセルがマトリクス状に配列されている
不揮発性半導体メモリ装置の書込み回路であって、該複
数のメモリセルは１以上のブロックに分割され、各ブロ
ック内のメモリセルは、同一の半導体基体上に設けら
れ、ドレイン・ソース、浮遊ゲートおよび制御ゲートを
有する電界効果トランジスタによりそれぞれ構成され、
それらのソースが互いに電気的に接続されるように共通
に繋がっており、該ソースと該半導体基体との間には電
圧降下を起こす素子を含む電圧経路が設けられており、
そのことにより上記目的が達成される。

【００４８】ある実施形態では、好ましくは、前記電圧
経路は前記メモリセルの列の数と同じ数の複数個であ
り、該複数の電圧経路は並列的に設けられている。

【００４９】ある実施形態では、前記電圧降下を起こす
素子は抵抗素子である。

【００５０】前記電圧経路は書き込み時のみＯＮ状態と
なり、書き込み以外の時は、別の回路から前記ソースに
電圧が供給される。

【００５１】ある実施形態では、書き込みにおいて、各
ブロックでは、同時に書き込まれるメモリセルの列の数
と、ＯＮ状態となる電圧経路の数とが等しくなるように
する制御回路がさらに備えられている。

【００５２】書き込みにおいて、前記電界効果トランジ
スタに流れる電流が前記電圧経路に流れることにより、
共通に接続されている前記ソースの電圧が、前記半導体
基体の電位に対して高くなる。

【００５３】

【発明の実施の形態】本発明による不揮発性半導体メモ
リ装置の書込み方式において、書き込み時に、メモリセ
ルが形成されている半導体基体にゼロまたは正の電圧
（第４の電圧）が印加され、メモリセルのソースには第
４の電圧より高い第３の電圧が印加される。すなわち、
本発明によれば、半導体基体の電位を負にせずに、ソー
スと半導体基体との電位差を確保する。半導体基体を負
の電位にチャージする必要がないため、書き込み時間が
短縮される。

【００５４】第４の電圧より高い電圧をソースに印加す
るために、本発明による不揮発性半導体メモリ装置の書
込み回路においては、ソースと半導体基体との間に、電
圧降下を起こす抵抗素子のような素子を含む電圧経路を
設ける。これにより、セル電流が抵抗素子を流れること
で、抵抗素子によりソース線の電位が半導体基体の電位
（第４の電圧）より高くできる。また、抵抗素子の代わ
りに、所望の値の電圧（第３の電圧）を直接ソース線に
供給することで、ソースと半導体基体との電位差を得る
こともできる。

【００５５】以下に、本発明の実施形態を詳細に説明す
る。

【００５６】（第１の実施形態）図９および１０を参照
しながら、本発明による不揮発性半導体メモリ装置の書
込み方式および書込み回路の第１の実施形態を説明す
る。

【００５７】図９は、第１の実施形態に用いる不揮発性
半導体メモリ装置の、メモリセル９０の構成を概略的に
示す断面図である。メモリセル９０は電界効果トランジ
スタにより構成されている。より詳細には図９に示され
るように、メモリセル９０は、基板１０（半導体基体）
上にソース１４ａおよびドレイン１４ｂが形成され、ソ
ース１４ａとドレイン１４ｂの間のチャネル層１４ｃの
上には、トンネル酸化膜１５を介してフローティングゲ
ート（浮遊ゲート）１６が設けられ、さらにその上に、
層間絶縁膜１７を介してコントロールゲート（制御ゲー
ト）１８が形成されている。複数の上記のようなメモリ
セル９０が基板上にマトリクス状に配列され、さらに１
以上のブロックに分割されている。各ブロック内のメモ
リセルのソースは、互いに電気的に接続されているよう
に共通に繋がっている。

【００５８】メモリセル９０による書き込み、消去およ
び読み込みの各モードのセル動作原理を説明する。表３
は、メモリセルの書き込み、消去および読み出しの各モ
ードにおいて、コントロールゲート１８、ソース・ドレ
イン１４および基板１０に印加する電圧を示す。

【００５９】

【表３】

【００６０】書き込み（プログラム）時において、書き
込みを行うメモリセルのコントロールゲート１８に例え
ば８Ｖの電圧を、ドレイン１４ｂに例えば６．５Ｖの電
圧を印加し、基板１０は例えば０Ｖの基準電圧にする。
このような電圧印加によりチャネル層１４ｃで電流が流
れ、その結果、ソース１４ａおよび共通ソース線１４Ａ
が３Ｖ程度の電位となる（この点については後に詳細に
説明する）。なお、書き込みを行わないメモリセルのド
レインは０Ｖの電位とする。上記のような電圧条件によ
り、図９に示すように、チャネル層１４ｃで電流（電
子）が流れ、ドレイン１４ｂ近傍でインパクトアイオニ
ゼーションにより電子−ホール対が発生する。電子−ホ
ール対のホールが加速され基板１０側に移動するが、ド
レイン１４ｂ（ｎ⁺）と基板１０（ｐ^-）間の空乏層を横
切る際にさらに電子−ホール対を発生させる。この電子
−ホール対のうち、エネルギーの高い電子（ホットエレ
クトロンまたは２次電子）がフローティングゲート１６
に注入され、しきい値電圧が３．５Ｖ以上に上昇する。
書き込みされたメモリアレイのしきい値電圧は図２の状
態（ａ）に示す通りである。

【００６１】消去時においては、コントロールゲート１
８に例えば−９Ｖの電圧、ソース１４ａに例えば６Ｖの
電圧を印加することで、ソース１４ａサイドでフローテ
ィングゲート１６から電子が引き抜かれ、しきい値電圧
が低下する。この場合のしきい値電圧の状態は図２のイ
レース状態（ｂ）に当たり、消去が行われたメモリセル
のしきい値電圧は２．０Ｖ以下となる。

【００６２】上記のように書き込みまたは消去がなされ
たメモリセルの読み出しは、コントロールゲート１８に
３Ｖの電圧、ドレイン１４ｂに１Ｖの電圧を印加し、ソ
ース１４ａを０Ｖの電位にすることで行う。このような
電圧条件の下で、メモリセルに記憶されているデータが
書き込み状態の場合、メモリセルのしきい値が３．５Ｖ
以上であるためメモリセルには電流は流れず、データは
“０”と判定される。また、メモリセルに記憶されてい
るデータが消去状態の場合、メモリセルのしきい値が
２．０Ｖ以下であるためメモリセルに電流が流れ、デー
タは“１”と判定される。この判定は、図示していない
が、ドレインに接続されたビット線につながっているセ
ンス回路にて電流を検出して行う。

【００６３】以下に、図１０を参照しながら、書き込み
動作を詳細に説明する。図１０は本実施形態による不揮
発性半導体メモリ装置の書込み回路の構成を示す。

【００６４】この書込み回路は、電気的に情報の書き込
みおよび消去が可能な複数のメモリセルＭがマトリクス
状に配列されているメモリセルアレイ３００を備えてい
る。複数のメモリセルＭは１以上のブロックに分割され
ている。図１０において、６個のメモリセルによる１つ
のブロックを例に示している。メモリセルアレイ３００
の各メモリセル（Ｍ００、Ｍ０１、......、Ｍ１２）
は、上述した図９に示すようなソース１４ａ/ドレイン
１４ｂ、フローティングゲート１６およびコントロール
ゲート１８を含む電界効果トランジスタによりそれぞれ
構成されている。各ブロック内のメモリセルＭのソース
１４ａは、互いに電気的に接続されるように共通ソース
線１４Ａに繋がっている。

【００６５】図１０の書込み回路は、さらに、ワード線
ＷＬを介してメモリセルＭのコントロールゲート１８に
電圧信号を与えるためのロウデコーダ３２０、ビット線
ＢＬを介してメモリセルＭのドレイン１４ｂに電圧信号
を供給するためのプログラム電圧印加回路３４０、共通
ソース線１４Ａに電圧信号を与えるためのソース電圧印
加回路４６０、およびこれらの回路に電圧を供給するた
めの高電圧チャージポンプ（高電圧チャージポンプ）３
８０を有する。

【００６６】本実施形態の書込み回路のソース電圧印加
回路４６０において、共通ソース線１４Ａと基板１０
（半導体基体）との間には、制御信号Ｖｂにより制御さ
れるＭＯＳトランジスタＴｒ９および抵抗Ｒ９（例え
ば、６０ｋΩ程度）による電圧経路Ｐ９が設けられてい
る。

【００６７】以下に、図１０の書込み回路の詳細を説明
しながら書き込み動作を紹介する。ここでは、ワード線
ＷＬ０に接続されているメモリセルＭ００にデータ
“０”（書き込み）を、メモリセルＭ１０にはデータ
“１”（書き込みを阻止）を書き込み、ワード線ＷＬ
１,ＷＬ２に接続されているメモリセルＭ０１,Ｍ１１,
Ｍ０２,Ｍ１２には書き込みを行わない場合を例にす
る。

【００６８】書き込みが開始されると、チャージポンプ
３８０は、不図示の電圧源からの電源電圧Ｖ０を昇圧し
て例えば８Ｖの電圧Ｖ１を出力する。電圧Ｖ１により、
ロウデコーダ３２０から例えば８Ｖの電圧Ｖｐがデコー
ドされワード線ＷＬ０に出力される。一方、ワード線Ｗ
Ｌ１およびＷＬ２には、ロウデコーダ３２０から例えば
０Ｖの電圧Ｖｓが出力される。このような電圧は、各ワ
ード線ＷＬに接続されているメモリセルＭのコントロー
ルゲート１８に印加され、それらのメモリセルＭに対し
て書き込みを行うかどうかをコントロールする。

【００６９】ビット線ＢＬを介してメモリセルＭのドレ
イン１４ｂに電圧を印加することについて説明する。チ
ャージポンプ３８０からの電圧Ｖ１は、レギュレータ回
路１によりレギュレートされ、安定した電圧Ｖ１ａ（例
えば６.５Ｖ）となる。電圧Ｖ１ａが各ビット線ＢＬに
印加されるかどうかは各ビット線ＢＬに接続されている
ＭＯＳトランジスタ（Ｔｒ０１,Ｔｒ０２またはＴｒ１
１,Ｔｒ１２）により制御される。ＭＯＳトランジスタ
Ｔｒ０１およびＴｒ１１は、それぞれノード０およびノ
ード１を介して外部から供給されるデータによりコント
ロールされる。一方、ＭＯＳトランジスタＴｒ０２およ
びＴｒ１２は、カラムスイッチ３４４を構成し、外部か
らの制御信号Ｖｃにより共通して制御される。なお、レ
ギュレータ回路１は図１１に示す構成を有する。

【００７０】書き込みが開始される時点で、外部からの
データにより、ノード０は“ｈｉｇｈ”レベル（例え
ば、電圧Ｖ０のレベル）となり、ノード１は“ｌｏｗ”
レベル（例えば、０Ｖの基準電圧）となる。ノード０に
おける“ｈｉｇｈ”レベルは、ラッチ回路３４２ａによ
りラッチされた後にレベルシフト回路ＨＶ０によりレベ
ル変換され、ノードＨ０において電圧Ｖｐのレベルに相
当する“ｈｉｇｈ”レベルとなる。これによりＭＯＳト
ランジスタＴｒ０１がオンになる。一方、ノード１にお
ける“ｌｏｗ”レベルは、ラッチ回路３４２ｂによりラ
ッチされた後にレベルシフト回路ＨＶ１によりレベル変
換されるが、その出力は依然として“ｌｏｗ”レベル
（０Ｖ）であるため、ＭＯＳトランジスタＴｒ１１はオ
フ状態である。

【００７１】一方、ＭＯＳトランジスタＴｒ０１,Ｔｒ
１１の下段に接続されているカラムスイッチ３４４は、
外部からの“ｈｉｇｈ”レベル（例えばＶ０のレベル）
の制御信号Ｖｃが供給される。制御信号Ｖｃは、レベル
シフト回路ＨＶ７によりレベル変換され、電圧Ｖｐのレ
ベルに相当する“ｈｉｇｈ”レベルとなる。この信号は
カラムスィッチ３４４のすべてのＭＯＳトランジスタに
入力されるので、Ｔｒ０２およびＴｒ１２がともにオン
となる。

【００７２】このように、ＭＯＳトランジスタＴｒ０１
およびＴｒ０２がオンとなっているので、ビット線ＢＬ
０を介してメモリセルＭ００に電圧Ｖ１ａ（例えば６.
５Ｖ）が印加される。一方、ＭＯＳトランジスタＴｒ１
１がオフとなっているので、ビット線ＢＬ１はフローテ
ィング状態となり、メモリセルＭ１０への電圧印加は行
われない。

【００７３】共通ソース線１４Ａに接続されているソー
ス１４ａへの電圧印加は抵抗Ｒ９を介して行う。書き込
みが開始されると、制御信号Ｖｂは“ｈｉｇｈ”レベル
（Ｖ０のレベル）となる。これによって、ＭＯＳトラン
ジスタＴｒ９がオンとなり、抵抗Ｒ９のＭＯＳトランジ
スタＴｒ９側の端子は、基板１０の電圧である基準電圧
Ｖｓのレベル（例えば、０Ｖ）となる。書き込みが行わ
れるメモリセルＭ００では、ドレイン１４ｂの電位が
６．５Ｖなので、一瞬であるが大きい電流（例えば、５
０μＡ）が流れる。この電流は共通ソース線１４Ａに流
れ込み、共通ソース線１４Ａと基板１０との間の抵抗Ｒ
９（６０ｋΩ程度）により、共通ソース線１４Ａの電位
は、基準電位Ｖｓに対して３Ｖ程度まで上昇する。

【００７４】上記のように共通ソース線１４Ａの電圧の
上昇が発生し、共通ソース線１４Ａが３Ｖ程度となり、
結果的に表３に示すような電圧印加が実現し、２次電子
による書き込みが行われる。なお、共通ソース線１４Ａ
の電圧上昇の程度は、抵抗素子Ｒ９の抵抗値以外に、高
電圧チャージポンプ３８０の電流供給能力、共通ソース
線１４Ａの抵抗、およびメモリセルのオン抵抗などの特
性にも影響される。したがって、これらの要素を総合的
に考慮した上で抵抗素子の抵抗値を設定することが好ま
しい。このことは以下に述べる第２および第３の実施形
態についても同様である。

【００７５】なお、図１０の下部におけるレギュレータ
回路２は、消去時に共通ソース線１４Ａに電圧Ｖｅ（例
えば、６Ｖ）を印加するためのものであり、書き込みと
は無関係なのでここでその説明を省略する。

【００７６】本実施形態によれば、抵抗Ｒ９を用いて共
通ソース線１４Ａの電位を基板１０より高くするので、
基板１０を０Ｖの基準電圧Ｖｓにしながら、共通ソース
線１４Ａと基板１０との電位差が得られる。このため、
先行技術２（図４、表２）のように基板１０を負電圧に
充電する必要がないため、書き込み動作を高速に行うこ
とができる。

【００７７】なお、書き込み後に、メモリセルのしきい
値電圧を検証するプログラムベリファイを行う。メモリ
セルＭ００のしきい値が３．５Ｖ以上と判定された場
合、書き込みが終了する。一方、メモリセルＭ００のし
きい値が３．５Ｖ以下ならば、書き込み信号電圧を再度
印加し書き込みを行う。このように、書き込みとベリフ
ァイとを交互に行い、メモリセルのしきい値を検証しな
がら所定の値（３.５Ｖ以上）になるように動作する。

【００７８】本実施形態によれば、セットアップなどの
オーバーヘッドに必要な時間を合わせても書き込み時間
は１４μｓ以下となる。その時間の内訳は、パルス印加
時間７μｓ、ワード線セットアップ時間１００ｎｓ、ビ
ット線セットアップ時間１００ｎｓ、チャージポンプ立
ち上げ時間２μｓ、チャージポンプ電圧などのデイスチ
ャージ時間１μｓ、ソース電圧が安定するまでの時間５
００ｎｓ、ソース電圧ディスチャージ時間２００ｎｓ、
ベリファイ時間２μｓ、回路のオーバーヘッド１μｓで
ある。ここで、ワ−ド線のセットアップ時間は、ポンプ
のセットアップ時間とオーバーラップして立ち上げるこ
とが可能なため省略することができる。上記の時間の合
計は７μｓ＋２μｓ＋１μｓ＋２μｓ＋１μｓ＋１００
ｎｓ＋５００ｎｓ＋２００ｎｓ＝約１４μｓとなる。

【００７９】従来技術２と比較して、本実施形態におい
て、ソース電圧が安定するまでの時間とソース電圧のデ
ィスチャージ時間が新たに必要となるが、従来技術２の
場合のｐ−ウェルヘのチャージ時間やディスチャージ時
間に要する約４０μｓという長い時間が不要なので、総
合的に書き込み時間を大きく短縮できる。なお、図１０
に示すように、ＮＯＲ回路を介して制御信号ＶｂがＭＯ
ＳトランジスタＴｒ８に入力されるので、ベリファイ時
（制御信号ＶｂおよびＶｄがともに“ｌｏｗ”レベル）
において、ＭＯＳトランジスタＴｒ８もオンすること
で、共通ソース線１４Ａを基準電位Ｖｓレベルになるよ
うにディスチャージする時間を短くすることができる。

【００８０】また、１０％前後という効率の低い負電圧
発生用チャージポンプが不要のため、このチヤージポン
プの占めるレイアウト面積が削減できる。さらに、本実
施形態は先行技術２（図４）の場合のトリプルウェル構
造を用いないので、ｎ−ウェルおよびｐ−ウェルなどが
なく、メモリセルアレイのレイアウト面積の削減に有利
である。

【００８１】（第２の実施形態）以下に、本発明による
不揮発性半導体メモリ装置の書込み方式および書込み回
路の第２の実施形態を説明する。

【００８２】本実施形態において、不揮発性半導体メモ
リ装置のメモリセルは、トリプルウェル構造上に形成さ
れている。図１２が、そのメモリセルの構成を概略的に
示す断面図である。トリプルウェル構造は、基板１０
と、基板１０上のｎ−ウェル（ｎ^-型）１１と、ｎ−ウ
ェル１１上のｐ−ウェル（ｐ^-型）１２とにより構成さ
れ、ｐ−ウェル１２がｎ−ウェル１１により基板１０か
ら電気的に分離されている。メモリセル９０はｐ−ウェ
ル１２の上に形成されている。なお、メモリセル９０
は、図９（第１の実施形態）に示すメモリセルと同様で
あり、それと同一の参照符号が付されている。

【００８３】本実施形態による書込み方式は、基本的に
は、第１の実施形態と同様な書込み回路（図１０）を用
い、第１の実施形態の場合と同様な方法により行う。た
だし、第２の実施形態の場合、抵抗Ｒ９（図１０）は、
ｐ−ウェル１２（半導体基体）と共通ソース線１４Ａと
の間に設けられる。書き込み時に、ｐ−ウェル１２に０
Ｖの基準電圧Ｖｓを、ｎ−ウェル１１には例えば電源電
圧Ｖ０を印加する。コントロールゲート１８およびドレ
イン１４ｂには、第１の実施形態と同様に、それぞれ例
えば８Ｖおよび６．５Ｖの電圧を印加する。一方、ソー
ス１４ａは、第１の実施形態で説明した原理と同じよう
に、抵抗Ｒ９により最終的に３Ｖの電位まで上昇するこ
ととなる。このように、本実施形態においても、第１の
実施形態と同様に、ドレインサイドで２次電子が発生
し、この２次電子により書き込みが行われる。

【００８４】メモリセル９０をトリプルウェル構造上に
形成することは、以下に説明する意義がある。

【００８５】不揮発性半導体メモリ装置について、消去
時に生じるＢＴＢＴ（Band to BandTunneling）電流に
より、エンデュランス特性、リテンションなどの信頼性
が劣化することは知られている。このＢＴＢＴ電流は、
例えば第１の実施形態で述べた消去時において、コント
ロールゲート１８に負の電圧、ソース１４ａに正の高電
圧が印加された場合、ソースサイドで生じる電流であ
る。

【００８６】この電流は、消去時にｐ−ウェル１２とソ
ース１４ａを同電位にして消去を行う、というチャネル
消去により防止できる。チャネル消去によれば、ｐ−ウ
ェルにソースと同様な高電圧を印加し、ソースサイドで
はなく、チャネル領域でフローティングゲートから電子
を引き抜くようになっている。図１２に示す構成のメモ
リセルの場合、消去時に、ｐ−ウェル１２とソース１４
ａに例えば８Ｖの高電圧、コントロールゲート１８に例
えば−９Ｖの電圧を印加すれば、フローティングゲート
１６からチャネル層１４ｃに電子を引き抜きしきい値を
低下できる。このようなチャネル領域を用いた消去で
は、ＢＴＢＴ電流の発生はなく大電流は流れない。この
チャネル消去を利用するために、トリプルウェル構造を
利用することが好ましい。なぜなら、トリプルウェル構
造を用いると、ｐ−ウェル１２をｐ−基板１０から電気
的に分離することで、ｐ−ウェル１２に所望の電圧を印
加し、さらに基板を基準電圧Ｖｓに維持することができ
るからである。

【００８７】しかし、ｐ−ウェル１２とｐ−基板１０と
の分離を行う場合、チャネルホットエレクトロンによる
書き込みのときは、書き込み時に次のような問題が生じ
る。先行技術についても述べたように、書き込み時、メ
モリセル内に大電流が流れ、それと同時にｐ−ウェル１
２側にも電流が流れる。例えば、流れる電流が１セル当
たりで５００μＡの場合、ｐ−ウェル１２に流れる電流
は１００μＡである。一方、トリプルウェル構造内のｐ
−ウェル１２は、その電位がサイド側からのみしかコン
トロールできないため、通常の基板上のｐ−ウェルに比
して抵抗が高く、電位を安定させることが困難である。
したがって、ｐ−ウェル１２に電流が流れ込むと、ｐ−
ウェル１２の電位が上昇し、書き込みが正常に行えなく
なる。

【００８８】これに対し、２次電子を用いる書き込み方
法は、１セル当りに流れる電流が１０μＡ以下であり、
ｐ−ウェル１２に流れる電流が５μＡ以下という低い値
であるので、メモリセルをトリプルウェル構造上に形成
した場合についても、ウェル電位が上昇せず、書き込み
を安定した正常な状態で行える。

【００８９】本実施形態も第１の実施形態と同様に、半
導体基体（ｐ−ウェル１２）に対し負電圧は使用してお
らず、第１の実施形態と同様な効果が得られる。また、
第１の実施形態と同じく２次電子を用いた書込み方式を
採用するので、従来のチャネルホットエレクトロンを用
いる方式に比較して、セル電流が少なく、さらにｐ−ウ
ェル１２の電位の上昇も発生せず、安定した書き込み動
作が実現できる。

【００９０】このように、本実施形態による２次電子を
用いる書込み方式は、書き込み時に必要な電流を抑制す
るのに有効な手段だけではなく、チャネル消去を行なう
のに必要なトリプルウェル構造を用いた場合に生じる問
題を解決するためにも有効な手段である。

【００９１】（第３の実施形態）以下に、本発明による
不揮発性半導体メモリ装置の書込み方式および書込み回
路の第３の実施形態を説明する。

【００９２】図１３は本実施形態による不揮発性半導体
メモリ装置の書込み回路の構成を示す。本実施形態の書
込み回路と第１および第２の実施形態の書込み回路との
違いは、図１３に示すように、書込み回路のソース電圧
印加回路５６０において、共通ソース線１４Ａと半導体
基体（基準電位Ｖｓ）との間に、ビット線ＢＬの本数ま
たはメモリセルＭの列の数と同じ数の複数個の、抵抗Ｒ
およびＭＯＳトランジスタＴｒを含む電圧経路が設けら
れている点にある。抵抗Ｒ（Ｒ９０,Ｒ９１）およびＭ
ＯＳトランジスタＴｒ（Ｔｒ９０,Ｔｒ９１）はそれぞ
れビット線ＢＬに対応して設けられ、各々のＭＯＳトラ
ンジスタＴｒ開閉は、制御信号Ｖｂ（書き込み時は、ｈ
ｉｇｈレベル）およびメモリセルＭに書き込まれるデー
タが入力されるＡＮＤ回路（ＡＮＤ９０,ＡＮＤ９１）
の出力によりそれぞれ制御される。

【００９３】なお、書込み回路の他の部分（メモリセル
アレイ３００、ロウデコーダ３２０、プログラム電圧印
加回路３４０、および高電圧チャージポンプ３８０な
ど）は、基本的には図１０に示すものと同様であるので
その説明を省略する。さらに、本実施形態における不揮
発性半導体メモリ装置のメモリセルの構成は、第１の実
施形態（図９）、または第２の実施形態（図１２）の場
合と同様な構成を用いることができる。

【００９４】以下に、同時に書き込まれるメモリセルの
列の数の違いを考慮し、共通ソース線と基準電圧間の電
圧経路を複数にする意義を説明する。

【００９５】通常、製品化されるようなデバイスでは、
書き込み効率を高めるために、例えば１６ビットを同時
に書き込みを行なうことがなされている。特に、２次電
子を用いた場合、メモリセルで消費される電流量を少な
くすることが可能なため、例えば３２ビットなどより多
くのセルを同時に書き込みすることができる。このよう
な場合、書き込みは、データにより、同時に書き込まれ
るセル数は変化する。例えば、１セルだけデータ“０”
（書き込み）で書き込み、他の１５セルに対しデータ"
１"（書き込み阻止）を書き込む場合に比べて、１６セ
ルのすべてに対しデータ“０”を書き込む場合のメモリ
セルアレイで消費される電流は１６倍と大きくなる。こ
のため、第１の実施形態（１つの抵抗素子を用いる）に
おける共通ソース線１４Ａの浮き上がる電圧値が書き込
みデータにより違いが生じ、書き込みの効率が低下す
る。

【００９６】この問題に対し、本実施形態においては、
共通ソース線１４Ａに接続する抵抗素子Ｒを複数個設け
ることにより、上記のようにメモリセルアレイで消費さ
れる電流が大きい場合には共通ソース線１４Ａと基準電
圧間の抵抗を低下させることで、共通ソース線１４Ａの
電位の上昇を一定にする。

【００９７】以下に、図１３を参照しながら、本実施形
態による書き込み動作を具体的に説明する。ここでは、
ワード線ＷＬ０に接続されているメモリセルＭ００,Ｍ
１０にデータを書き込み、ワード線ＷＬ１,ＷＬ２に接
続されているメモリセルＭ０１,Ｍ１１,Ｍ０２,Ｍ１２
には書き込みを行わない場合を例にする。

【００９８】まず、ワード線ＷＬ０に接続されているメ
モリセルＭ００にデータ“０”（書き込み）を、メモリ
セルＭ１０にはデータ“１”（書き込みを阻止）を書き
込むときの動作を説明する。

【００９９】書き込みが開始されると、チャージポンプ
３８０は、不図示の電圧源からの電源電圧Ｖ０を昇圧し
て例えば８Ｖの電圧Ｖ１を出力する。電圧Ｖ１により、
ロウデコーダ３２０から例えば８Ｖの電圧Ｖｐがデコー
ドされワード線ＷＬ０に出力される。一方、ワード線Ｗ
Ｌ１およびＷＬ２には、ロウデコーダ３２０から例えば
０Ｖの電圧Ｖｓが出力される。

【０１００】ビット線ＢＬを介してメモリセルＭのドレ
イン１４ｂに電圧を印加することについて説明する。チ
ャージポンプ３８０からの電圧Ｖ１は、レギュレータ回
路１によりレギュレートされ、安定した電圧Ｖ１ａ（例
えば６.５Ｖ）となる。電圧Ｖ１ａが各ビット線ＢＬに
印加されるかどうかは各ビット線ＢＬに接続されている
ＭＯＳトランジスタ（Ｔｒ０１,Ｔｒ０２またはＴｒ１
１,Ｔｒ１２）により制御される。ＭＯＳトランジスタ
Ｔｒ０１およびＴｒ１１は、それぞれノード０およびノ
ード１を介して外部から供給されるデータによりコント
ロールされる。一方、ＭＯＳトランジスタＴｒ０２およ
びＴｒ１２は、カラムスイッチ３４４を構成し、外部か
らの制御信号Ｖｃにより共通して制御される。

【０１０１】書き込みが開始される時点で、外部からの
データにより、ノード０は“ｈｉｇｈ”レベル（例え
ば、電圧Ｖ０のレベル）となり、ノード１は“ｌｏｗ”
レベル（例えば、０Ｖの基準電圧）となる。ノード０に
おける“ｈｉｇｈ”レベルは、ラッチ回路３４２ａによ
りラッチされた後にレベルシフト回路ＨＶ０によりレベ
ル変換され、ノードＨ０において電圧Ｖｐのレベルに相
当する“ｈｉｇｈ”レベルとなる。これによりＭＯＳト
ランジスタＴｒ０１がオンになる。一方、ノード１にお
ける“ｌｏｗ”レベルは、ラッチ回路３４２ｂによりラ
ッチされた後にレベルシフト回路ＨＶ１によりレベル変
換されるが、その出力は依然として“ｌｏｗ”レベル
（０Ｖ）であるため、ＭＯＳトランジスタＴｒ１１はオ
フ状態である。

【０１０２】一方、ＭＯＳトランジスタＴｒ０１,Ｔｒ
１１の下段に接続されているカラムスイッチ３４４は、
外部からの“ｈｉｇｈ”レベル（例えばＶ０のレベル）
の制御信号Ｖｃが供給される。制御信号Ｖｃは、レベル
シフト回路ＨＶ７によりレベル変換され、電圧Ｖｐのレ
ベルに相当する“ｈｉｇｈ”レベルとなる。この信号は
カラムスィッチ３４４のすべてのＭＯＳトランジスタに
入力されるので、Ｔｒ０２およびＴｒ１２がともにオン
となる。

【０１０３】このように、ＭＯＳトランジスタＴｒ０１
およびＴｒ０２がオンとなっているので、ビット線ＢＬ
０を介してメモリセルＭ００に電圧Ｖ１ａ（例えば６.
５Ｖ）が印加される。一方、ＭＯＳトランジスタＴｒ１
１がオフとなっているので、ビット線ＢＬ１はフローテ
ィング状態となり、メモリセルＭ１０への電圧印加は行
われない。

【０１０４】共通ソース線１４Ａに接続されているソー
ス１４ａへの電圧印加は抵抗Ｒ９０,Ｒ９１を介して行
う。上記のように、ノード０が“ｈｉｇｈ”レベル、ノ
ード１が“ｌｏｗ”レベルとなっているので、ＡＮＤ回
路ＡＮＤ９０により抵抗Ｒ９０に接続されたＭＯＳトラ
ンジスタＴｒ９０がオンになり、ＡＮＤ回路ＡＮＤ９１
により抵抗Ｒ９１に接続されたＭＯＳトランジスタＴｒ
９１がオフの状態のままである。すなわち、ＡＮＤ回路
を含む制御回路により、各ブロックにおいて、同時に書
き込まれるメモリセルの列の数とＯＮ状態となる電圧経
路Ｐの数とが等しくなるように制御されている。

【０１０５】ＭＯＳトランジスタＴｒ９０がオンになる
ことで、抵抗素子Ｒ９０のＭＯＳトランジスタＴｒ９０
側の端子は、半導体基体の電圧である基準電圧Ｖｓのレ
ベル（例えば、０Ｖ）となる。書き込みが行われるメモ
リセルＭ００では、一瞬であるが大きい電流（例えば、
５０μＡ）が流れる。この電流は共通ソース線１４Ａに
流れ込み、共通ソース線１４Ａと基板１０との間の抵抗
素子Ｒ９０（６０ｋΩ程度）により、共通ソース線１４
Ａの電位は、基準電位Ｖｓに対して３Ｖ程度まで上昇す
る。このように共通ソース線１４Ａの電圧の上昇が発生
し、共通ソース線１４Ａが３Ｖ程度となり、結果的に表
３に示すような電圧印加が実現する。このような電圧条
件により、本実施形態は、第１および第２の実施形態と
同様に、ドレインサイドで２次電子を発生させ、この２
次電子によに書き込みが行われる。その後、第１の実施
形態と同様に、メモリセルのしきい値電圧を検証するプ
ログラムベリファイを行う。メモリセルＭ００のしきい
値が３．５Ｖ以上と判定された場合、書き込みが終了す
る。一方、メモリセルＭ００のしきい値が３．５Ｖ以下
ならば、書き込み信号電圧を再度印加し書き込みを行
う。このように、書き込みとベリファイとを交互に行
い、メモリセルのしきい値を検証しながら所定の値
（３.５Ｖ以上）になるように動作する。

【０１０６】次に、メモリセルＭ００,Ｍ１０にともに
データ“０”（書き込み）を書き込む場合を説明する。
ノード０およびノード１は外部から制御信号によりとも
に“ｈｉｇｈ”となり、さらに制御信号Ｖｃも“ｈｉｇ
ｈ”となることにより、メモリセルＭ００およびＭ０１
の両方から電流が流れる。一つのメモリセルで流れる電
流は約５０μＡなので、２つのメモリセルを書き込むこ
とで、共通ソース線１４Ａに流れる電流量は合計約１０
０μＡである。

【０１０７】一方、ノード０およびノード１がともに
“ｈｉｇｈ”であるので、抵抗素子Ｒ９０が接続されて
いる電圧経路、抵抗素子Ｒ９１が接続されている電圧経
路の両方が導通状態となり、セル電流が流れる。抵抗素
子Ｒ９０およびＲ９１の抵抗がそれぞれ６０ｋΩであ
り、共通ソース線１４Ａと基準電圧Ｖｓ間の抵抗は３０
ｋΩとなるので、共通ソース線１４Ａの電位は３Ｖまで
上昇する。このように共通ソース線１４Ａの電圧が３Ｖ
程度まで上昇し、上述したように、ドレインサイドで２
次電子を発生させ、この２次電子によに書き込みが行わ
れる。その後、第１の実施形態と同様に、メモリセルの
しきい値電圧を検証するプログラムベリファイを行う。
メモリセルＭ００およびＭ１０のしきい値が３．５Ｖ以
上と判定された場合、書き込みが終了する。一方、メモ
リセルＭ００およびＭ１０のしきい値が３．５Ｖ以下な
らば、書き込み信号電圧を再度印加し書き込みを行う。
このように、書き込みとベリファイとを交互に行い、メ
モリセルのしきい値を検証しながら所定の値（３.５Ｖ
以上）になるように動作する。

【０１０８】なお、消去および読込み動作は第１の実施
形態の場合と同様であるので、その説明を省略する。

【０１０９】本実施形態によれば、データパターンの違
いによるソース電位のバラツキを抑制し、安定して書き
込みを行うことができる。

【０１１０】本実施形態の説明では、１つのブロックと
して２列のメモリセルＭ、および２つの電圧経路Ｐ９
０,Ｐ９１としているが、本発明はこのことに限定され
ない。１つのブロック内のメモリセルの列数が２以上に
なる場合は、抵抗ＲおよびＭＯＳトランジスタＴｒもそ
れに対応して２つ以上にすればよい。その場合の抵抗素
子Ｒの抵抗値は、所望の共通ソース線１４Ａの電位を考
慮し適宜調整すればよい。

【０１１１】（第４の実施形態）以下に、本発明による
不揮発性半導体メモリ装置の書込み方式および書込み回
路の第４の実施形態を説明する。

【０１１２】以上の実施形態では、共通ソース線の電位
は、抵抗素子Ｒによる電圧経路Ｐを用いて所望の値にな
るように制御されている。これに対し、本実施形態にお
いては、書込み回路の外部から所望の電圧を、直接共通
ソース線に供給するようにしている。この外部からの所
望の電圧としては、例えば、電圧源からの電源電圧を用
いることができる。

【０１１３】本実施形態における不揮発性半導体メモリ
装置のメモリセルの構成として、例えば第１の実施形態
に関して説明した図９に示すものが用いられる。また、
図９の構成の代わりに、第２の実施形態に関して説明し
た図１２の構成（トリプルウェル構造）を用いてもよ
い。

【０１１４】以下に、図９に示すメモリセル９０を用い
て書き込みモードのセル動作原理を説明する。メモリセ
ルの書き込み、消去および読み出しの各モードにおい
て、コントロールゲート１８、ソース・ドレイン１４お
よび基板１０に印加する電圧は表３に示す通りである。

【０１１５】書き込み（プログラム）時において、書き
込みを行うメモリセルのコントロールゲート１８に例え
ば８Ｖの電圧を、ドレイン１４ｂに例えば６．５Ｖの電
圧を、ソース１４ａには３Ｖの電圧を印加し、基板１０
は例えば０Ｖの基準電圧にする。なお、書き込みを行わ
ないメモリセルのドレインは０Ｖの電位とする。上記の
ような電圧条件により、図９に示すように、チャネル層
１４ｃで電流（電子）が流れ、ドレイン１４ｂ近傍でイ
ンパクトアイオニゼーションによりホールが発生する。
このホールが加速され基板１０側に移動するが、ドレイ
ン１４ｂ（ｎ⁺）と基板１０（ｐ^-）間の空乏層を横切る
際、このホールによりホットエレクトロン（２次電子）
が発生する。このホットエレクトロンがフローティング
ゲート１６に注入され、しきい値電圧が３．５Ｖ以上に
上昇する。書き込みされたメモリアレイのしきい値電圧
は図２の状態（ａ）に示す通りである。

【０１１６】図１４は本実施形態による不揮発性半導体
メモリ装置の書込み回路の構成を示す。本実施形態の書
込み回路と第１から第３の実施形態の書込み回路との違
いは、図１４に示すように、ソース電圧印加回路６６０
において、共通ソース線１４Ａに接続される抵抗を含む
電圧経路の代わりに、外部電圧供給回路Ａ１４が設けら
れている点にある。外部電圧供給回路Ａ１４は、ＭＯＳ
トランジスタＴｒ１４およびレベルシフト回路ＨＶ１４
により構成される。ＭＯＳトランジスタＴｒ１４の開閉
は、制御信号Ｖｂ（書き込み時、“ｈｉｇｈ”レベル）
をレベルシフト回路ＨＶ１４により例えば８Ｖにレベル
変換された電圧により制御され、ＭＯＳトランジスタＴ
ｒ１４がオンとなると電源電圧Ｖ０が共通ソース線１４
Ａに印加される。レベルシフト回路ＨＶ１４としては、
図８に示す構成のものを用いることができる。なお、書
込み回路の他の部分（メモリセルアレイ３００、ロウデ
コーダ３２０、プログラム電圧印加回路３４０、および
高電圧チャージポンプ３８０など）は、基本的には図１
０に示すものと同様であるのでその説明を省略する。

【０１１７】以下に、図１４の書込み回路による書き込
み動作を説明する。ここでは、ワード線ＷＬ０に接続さ
れているメモリセルＭ００にデータ“０”（書き込み）
を、メモリセルＭ１０にはデータ“１”（書き込みを阻
止）を書き込み、ワード線ＷＬ１,ＷＬ２に接続されて
いるメモリセルＭ０１,Ｍ１１,Ｍ０２,Ｍ１２には書き
込みを行わない場合を例にする。

【０１１８】書き込みが開始されると、チャージポンプ
３８０は、不図示の電圧源からの電源電圧Ｖ０を昇圧し
て例えば８Ｖの電圧Ｖ１を出力する。電圧Ｖ１により、
ロウデコーダ３２０から例えば８Ｖの電圧Ｖｐがデコー
ドされワード線ＷＬ０に出力される。一方、ワード線Ｗ
Ｌ１およびＷＬ２には、ロウデコーダ３２０から例えば
０Ｖの電圧Ｖｓが出力される。このような電圧は、各ワ
ード線ＷＬに接続されているメモリセルＭのコントロー
ルゲート１８に印加され、それらのメモリセルＭに対し
て書き込みを行うかどうかをコントロールする。

【０１１９】ビット線ＢＬを介してメモリセルＭのドレ
イン１４ｂに電圧を印加することについて説明する。チ
ャージポンプ３８０からの電圧Ｖ１は、レギュレータ回
路１によりレギュレートされ、安定した電圧Ｖ１ａ（例
えば６.５Ｖ）となる。電圧Ｖ１ａが各ビット線ＢＬに
印加されるかどうかは各ビット線ＢＬに接続されている
ＭＯＳトランジスタ（Ｔｒ０１,Ｔｒ０２またはＴｒ１
１,Ｔｒ１２）により制御される。ＭＯＳトランジスタ
Ｔｒ０１およびＴｒ１１は、それぞれノード０およびノ
ード１を介して外部から供給されるデータによりコント
ロールされる。一方、ＭＯＳトランジスタＴｒ０２およ
びＴｒ１２は、カラムスイッチ３４４を構成し、外部か
らの制御信号Ｖｃにより共通して制御される。なお、レ
ギュレータ回路１は図１１に示す構成を有する。

【０１２０】書き込みが開始される時点で、外部からの
データにより、ノード０は“ｈｉｇｈ”レベル（例え
ば、電圧Ｖ０のレベル）となり、ノード１は“ｌｏｗ”
レベル（例えば、０Ｖの基準電圧）となる。ノード０に
おける“ｈｉｇｈ”レベルは、ラッチ回路３４２ａによ
りラッチされた後にレベルシフト回路ＨＶ０によりレベ
ル変換され、ノードＨ０において電圧Ｖｐのレベルに相
当する“ｈｉｇｈ”レベルとなる。これによりＭＯＳト
ランジスタＴｒ０１がオンになる。一方、ノード１にお
ける“ｌｏｗ”レベルは、ラッチ回路３４２ｂによりラ
ッチされた後にレベルシフト回路ＨＶ１によりレベル変
換されるが、その出力は依然として“ｌｏｗ”レベル
（０Ｖ）であるため、ＭＯＳトランジスタＴｒ１１はオ
フ状態である。

【０１２１】一方、ＭＯＳトランジスタＴｒ０１,Ｔｒ
１１の下段に接続されているカラムスイッチ３４４は、
外部からの“ｈｉｇｈ”レベル（例えばＶ０のレベル）
の制御信号Ｖｃが供給される。制御信号Ｖｃは、レベル
シフト回路ＨＶ７によりレベル変換され、電圧Ｖｐのレ
ベルに相当する“ｈｉｇｈ”レベルとなる。この信号は
カラムスィッチ３４４のすべてのＭＯＳトランジスタに
入力されるので、Ｔｒ０２およびＴｒ１２がともにオン
となる。

【０１２２】このように、ＭＯＳトランジスタＴｒ０１
およびＴｒ０２がオンとなっているので、ビット線ＢＬ
０を介してメモリセルＭ００に電圧Ｖ１ａ（例えば６.
５Ｖ）が印加される。一方、ＭＯＳトランジスタＴｒ１
１がオフとなっているので、ビット線ＢＬ１はフローテ
ィング状態となり、メモリセルＭ１０への電圧印加は行
われない。

【０１２３】一方、共通ソース線１４Ａについては、制
御信号Ｖｂが“ｈｉｇｈ”レベルとなることでＭＯＳト
ランジスタＴｒ１４がオンとなり、電源電圧であるＶ０
（３Ｖ程度）が共通ソース線１４Ａに印加される。共通
ソース線１４Ａヘの電圧の供給時間は、１ブロック６４
ｋＢの場合で５００ｎｓ程度でよい。これにより、ソー
ス１４ａが３Ｖ程度の電位となる。

【０１２４】このように、表３に示すような電圧印加が
実現し、メモリセルＭ００で電流が流れ２次電子による
書き込みが行われる。この場合、１セル当たりの電流は
１０μＡ程度である。第１から第３の実施形態におい
て、セル電流が流れソース電圧が上昇しバックバイアス
がかかるまでは、５０μＡ程度の電流が流れるが、本実
施形態の場合は、最初からソースにバックバイアスが印
加されているので、メモリセルを流れる最大電流が小さ
くなる。

【０１２５】なお、書き込み後に、メモリセルのしきい
値電圧を検証するプログラムベリファイを行う。メモリ
セルＭ００のしきい値が３．５Ｖ以上と判定された場
合、書き込みが終了する。一方、メモリセルＭ００のし
きい値が３．５Ｖ以下ならば、書き込み信号電圧を再度
印加し書き込みを行う。このように、書き込みとベリフ
ァイとを交互に行い、メモリセルのしきい値を検証しな
がら所定の値（３.５Ｖ以上）になるように動作する。
なお、消去および読込み動作は第１の実施形態の場合と
同様であるので、その説明を省略する。

【０１２６】本実施形態によれば、共通ソース線１４Ａ
の電位を電源電圧Ｖ０の値に固定している。このため、
共通ソース線と基準電圧間に強制的に抵抗を挿入すると
いう構成の場合の、メモリセルの特性により共通ソース
線の電圧がばらつき、ソース電圧を正確に決めることが
できず、書き込みが安定して行えないという問題を回避
できる。データパターンの違いによるソース電圧の変動
がなく、安定した書き込みが実現できるまた、本実施形
態によれば、基板電位（Ｖｓ）が０Ｖであり、基板を負
電圧に充電する必要がないことで、高速な書き込み動作
が実現できる。さらに、１０％前後という効率の低い負
電圧発生用チャージポンプが不要なため、このチヤージ
ポンプの占めるレイアウト面積が削減される。

【０１２７】本実施形態によれば、セットアップなどの
オーバーヘッドの時間を合わせても、書き込み時間は１
４μｓ以下となる。その内訳は、パルス印加時間７μ
ｓ、ワード線セットアップ時間１００ｎｓ、ビット線セ
ットアップ時間１００ｎｓ、チャージポンプ立ち上げ時
間２μｓ、チャージポンプ電圧などのディスチヤージ時
間１μｓ、ソース電圧が安定するまでの時間２００ｎ
ｓ、ソース電圧デイスチャージ時間２００ｎｓ、べリフ
ァイ時間２μｓ、および回路のオーバーヘッド１μｓで
ある。ここで、ワード線のセットアップ時間は、ポンプ
のセットアップ時間とオーバーラップして立ち上げるこ
とが可能であるため省略する。したがって、トータルの
時間は７μｓ＋２μｓ＋１μｓ＋２μｓ＋１μｓ＋１０
０ｎｓ＋２００ｎｓ＋２００ｎｓ＝約１４μｓとなる。

【０１２８】（第５の実施形態）以下に、本発明による
不揮発性半導体メモリ装置の書込み方式および書込み回
路の第５の実施形態を説明する。

【０１２９】上記の第４の実施形態では、共通ソース線
に直接に供給する所望の電圧として、書込み回路の外部
（電圧源）からの電圧（電源電圧）を用いている。これ
に対し、本実施形態では、外部からの電圧を一旦昇圧さ
せ、昇圧された電圧をさらにレギュレートすることで得
られる安定した所望の電圧を共通ソース線（ソース）に
供給するという構成となる。この構成を用いれば、電源
電圧の低電圧化により電源電圧Ｖ０が例えば１．８Ｖと
いう低い値を採用する場合の、バックゲートが十分にか
からず、書き込みが行えないという状況に対応できる。

【０１３０】本実施形態のセル動作原理は、第４の実施
形態で説明したものと基本的に同様であるのでその説明
を省略する。以下に、本実施形態による書き込み動作に
ついて述べる。

【０１３１】図１５は本実施形態による不揮発性半導体
メモリ装置の書込み回路の構成を示す。図１５に示すよ
うに、ソース電圧印加回路７６０は、電源電圧Ｖ０（例
えば１.８Ｖ）を昇圧させる高電圧チャージポンプ３８
０の出力電圧Ｖ１（例えば８Ｖ）に対し、レギュレータ
回路３を用いてレギュレートし、そのレギュレートされ
た電圧を共通ソース線１４Ａに供給する。レギュレータ
回路３は図１１に示す構成が用いられる。制御信号Ｖｂ
が“ｈｉｇｈ”レベル（例えば、１．８Ｖ）のとき、レ
ギュレータ回路３は、例えばＶ０のレベルである３Ｖの
安定した電圧を出力する。一方、制御信号Ｖｂが“ｌｏ
ｗ”レベル（例えば、０Ｖ）のとき、ＭＯＳトランジス
タＴｒ８がオンとなり、ソース電圧印加回路７６０は基
準電圧Ｖｓ（例えば、０Ｖ）を共通ソース線１４Ａに供
給する。ソース電圧印加回路７６０におけるＭＯＳトラ
ンジスタＴｒ１４およびレベルシフト回路ＨＶ１４は、
第４の実施形態の場合と同様に動作する。なお、書込み
回路の他の部分（メモリセルアレイ３００、ロウデコー
ダ３２０、プログラム電圧印加回路３４０、および高電
圧チャージポンプ３８０など）は、基本的には図１０に
示すものと同様である。

【０１３２】図１５の書込み回路による書き込み動作は
以下のようである。ここでは、ワード線ＷＬ０に接続さ
れているメモリセルＭ００にデータ“０”（書き込み）
を、メモリセルＭ１０にはデータ“１”（書き込みを阻
止）を書き込み、ワード線ＷＬ１,ＷＬ２に接続されて
いるメモリセルＭ０１,Ｍ１１,Ｍ０２,Ｍ１２には書き
込みを行わない場合を例にする。

【０１３３】書き込みが開始されると、チャージポンプ
３８０は、不図示の電圧源からの電源電圧Ｖ０を昇圧し
て例えば８Ｖの電圧Ｖ１を出力する。電圧Ｖ１により、
ロウデコーダ３２０から例えば８Ｖの電圧Ｖｐがデコー
ドされワード線ＷＬ０に出力される。一方、ワード線Ｗ
Ｌ１およびＷＬ２には、ロウデコーダ３２０から例えば
０Ｖの電圧Ｖｓが出力される。このような電圧は、各ワ
ード線ＷＬに接続されているメモリセルＭのコントロー
ルゲート１８に印加され、それらのメモリセルＭに対し
て書き込みを行うかどうかをコントロールする。

【０１３４】ビット線ＢＬを介してメモリセルＭのドレ
イン１４ｂに電圧を印加することについて説明する。チ
ャージポンプ３８０からの電圧Ｖ１は、レギュレータ回
路１によりレギュレートされ、安定した電圧Ｖ１ａ（例
えば６.５Ｖ）となる。電圧Ｖ１ａが各ビット線ＢＬに
印加されるかどうかは各ビット線ＢＬに接続されている
ＭＯＳトランジスタ（Ｔｒ０１,Ｔｒ０２またはＴｒ１
１,Ｔｒ１２）により制御される。ＭＯＳトランジスタ
Ｔｒ０１およびＴｒ１１は、それぞれノード０およびノ
ード１を介して外部から供給されるデータによりコント
ロールされる。一方、ＭＯＳトランジスタＴｒ０２およ
びＴｒ１２は、カラムスイッチ３４４を構成し、外部か
らの制御信号Ｖｃにより共通して制御される。

【０１３５】書き込みが開始される時点で、外部からの
データにより、ノード０は“ｈｉｇｈ”レベル（例え
ば、電圧Ｖ０のレベル）となり、ノード１は“ｌｏｗ”
レベル（例えば、０Ｖの基準電圧）となる。ノード０に
おける“ｈｉｇｈ”レベルは、ラッチ回路３４２ａによ
りラッチされた後にレベルシフト回路ＨＶ０によりレベ
ル変換され、ノードＨ０において電圧Ｖｐのレベルに相
当する“ｈｉｇｈ”レベルとなる。これによりＭＯＳト
ランジスタＴｒ０１がオンになる。一方、ノード１にお
ける“ｌｏｗ”レベルは、ラッチ回路３４２ｂによりラ
ッチされた後にレベルシフト回路ＨＶ１によりレベル変
換されるが、その出力は依然として“ｌｏｗ”レベル
（０Ｖ）であるため、ＭＯＳトランジスタＴｒ１１はオ
フ状態である。

【０１３６】一方、ＭＯＳトランジスタＴｒ０１,Ｔｒ
１１の下段に接続されているカラムスイッチ３４４は、
外部からの“ｈｉｇｈ”レベル（例えばＶ０のレベル）
の制御信号Ｖｃが供給される。制御信号Ｖｃは、レベル
シフト回路ＨＶ７によりレベル変換され、電圧Ｖｐのレ
ベルに相当する“ｈｉｇｈ”レベルとなる。この信号は
カラムスィッチ３４４のすべてのＭＯＳトランジスタに
入力されるので、Ｔｒ０２およびＴｒ１２がともにオン
となる。

【０１３７】このように、ＭＯＳトランジスタＴｒ０１
およびＴｒ０２がオンとなっているので、ビット線ＢＬ
０を介してメモリセルＭ００に電圧Ｖ１ａ（例えば６.
５Ｖ）が印加される。一方、ＭＯＳトランジスタＴｒ１
１がオフとなっているので、ビット線ＢＬ１はフローテ
ィング状態となり、メモリセルＭ１０への電圧印加は行
われない。

【０１３８】共通ソース線１４Ａについては、制御信号
Ｖｂが“ｈｉｇｈ”レベル（例えば、１．８Ｖ）となる
時点で、レギュレータ回路３が、高電圧チャージポンプ
３８０により発生した電圧Ｖ１（８Ｖ）をレギュレート
することで、３Ｖ程度の安定した電圧を出力し共通ソー
ス線１４に供給する。共通ソース線１４Ａヘの電圧の供
給時間は、１ブロック６４ｋＢの場合で５００ｎｓ程度
でよい。これにより、ソース１４ａが３Ｖ程度の電位と
なる。

【０１３９】このように、表３に示すような電圧印加が
実現し、メモリセルＭ００で電流が流れ２次電子による
書き込みが行われる。この場合、１セル当たりの電流は
１０μＡ程度である。第１から第３の実施形態におい
て、セル電流が流れソース電圧が上昇しバックバイアス
がかかるまでは、５０μＡ程度の電流が流れるが、本実
施形態の場合は、最初からソースにバックバイアスが印
加されているので、メモリセルを流れる最大電流が小さ
くなる。

【０１４０】なお、書き込み後に、メモリセルのしきい
値電圧を検証するプログラムベリファイを行う。メモリ
セルＭ００のしきい値が３．５Ｖ以上と判定された場
合、書き込みが終了する。一方、メモリセルＭ００のし
きい値が３．５Ｖ以下ならば、書き込み信号電圧を再度
印加し書き込みを行う。このように、書き込みとベリフ
ァイとを交互に行い、メモリセルのしきい値を検証しな
がら所定の値（３.５Ｖ以上）になるように動作する。
なお、消去および読込み動作は第１の実施形態の場合と
同様であるので、その説明を省略する。

【０１４１】本実施形態によれば、上述したように、電
源電圧の低電圧化により低い値の電源電圧を用いる場合
の、バックゲートが十分にかからず、書き込みが行えな
いという問題を防止できる。

【０１４２】さらに、共通ソース線１４Ａの電位が所望
の電圧に固定されているため、共通ソース線と基準電圧
間に強制的に抵抗を挿入するという構成の場合の、メモ
リセルの特性により共通ソース線の電圧がばらつき、ソ
ース電圧を正確に決めることができず、書き込みが安定
して行えないという問題を回避できる。本実施形態によ
れば、データパターンの違いによるソース電圧の変動が
なく、安定した書き込みが実現できる。

【０１４３】また、本実施形態によれば、基板電位（Ｖ
ｓ）が０Ｖであり、基板を負電圧に充電する必要がない
ということで、高速な書き込み動作が実現できる。さら
に、１０％前後という効率の低い負電圧発生用チャージ
ポンプが不要のため、このチャージポンプの占めるレイ
アウト面積が削減できる。

【０１４４】本実施形態によれば、セットアップなどの
オーバーヘッドの時間を合わせても、書き込み時間は１
４μｓ以下となる。その内訳は、パルス印加時間７μ
ｓ、ワード線セットアップ時間１００ｎｓ、ビット線セ
ットアップ時間１００ｎｓ、チャージポンプ立ち上げ時
間２μｓ、チャージポンプ電圧などのディスチヤージ時
間１μｓ、ソース電圧が安定するまでの時間２００ｎ
ｓ、ソース電圧デイスチャージ時間２００ｎｓ、べリフ
ァイ時間２μｓ、および回路のオーバーヘッド１μｓで
ある。ここで、ワード線のセットアップ時間は、ポンプ
のセットアップ時間とオーバーラップして立ち上げるこ
とが可能であるため省略する。したがって、トータルの
時間は７μｓ＋２μｓ＋１μｓ＋２μｓ＋１μｓ＋１０
０ｎｓ＋２００ｎｓ＋２００ｎｓ＝約１４μｓとなる。

【０１４５】第１から第５の実施形態の説明において、
基準電位Ｖｓとして半導体基体（基板１０またはｐ−ウ
ェル１２）に印加する電圧を０Ｖとしていたが、この電
圧を正の電圧にしてもよい。また、以上の説明におい
て、ソース（共通ソース線）と半導体基体との間の電位
差が３Ｖ−０Ｖ＝３Ｖとしているが、本発明はこれに限
定されない。この電位差を０．５〜５Ｖ程度の範囲に設
定すれば、所望の書き込み特性が得られる。

【０１４６】また、第１から第３の実施形態で用いる抵
抗素子としては、電流が流れると電圧降下を起こす抵抗
成分を含んでいるものであれば良く、配線抵抗、拡散層
の抵抗やＭＯＳトランジスタなどを用いて形成できる。

【０１４７】なお、メモリセルアレイの１つのブロック
内のメモリセルは、以上の説明における６個に限定され
ずに、必要に応じた数に設定できることは言うまでもな
い。

【０１４８】

【発明の効果】本発明の不揮発性半導体メモリ装置の書
込み方式によれば、メモリセルの各部分に印加する電圧
が全て正の電圧となるので、負の電位にチャージする時
間が省略される。このため、書き込み時間が短縮され、
高速書き込みが実現できる。また、メモリセルの一部に
負の電圧を印加しないので、効率の低い負電圧チャージ
ポンプを装置に設ける必要がなく、チャージポンプ回路
のレイアウトが占める割合を削減できる。

【０１４９】さらに、共通ソース線に印加する電圧とし
て電源電圧を直接使用することで、安定した所望の電圧
を供給できるだけでなく、共通ソース線への電圧印加の
ための新たな電圧発生回路を装置内部に設置する必要が
なくなる。これにより、回路規模の小型化が図れる。

【０１５０】また、上記の共通ソース線に印加する電圧
として、電源電圧を一旦昇圧させ、昇圧された電圧をさ
らにレギュレートすることで得られる安定した所望の電
圧を採用することで、低電圧化により電源電圧が書き込
みが行えないほど低い場合に対応できる。

【０１５１】なお、本発明は２次電子による書き込みを
採用するので、通常のＣＨＥを用いた場合の書き込みに
比べて、書き込み時の消費電流が低減され、昇圧用チャ
ージポンプ回路が大きくなることを防げる。

【図面の簡単な説明】

【図１】従来の不揮発性半導体メモリ装置のメモリセル
構造を示す断面図。

【図２】不揮発性半導体メモリ装置の書き込みおよび消
去状態のしきい値電圧を示すグラフ。

【図３】先行技術１の不揮発性半導体メモリ装置の書込
み回路の構成を示す図。

【図４】先行技術２の不揮発性半導体メモリ装置のメモ
リセル構成および書込み方式の原理を示す図。

【図５】先行技術２の不揮発性半導体メモリ装置の書込
み回路の構成を示す図。

【図６】それに用いられる負電圧ポンプ回路とコンバー
ジェンス回路（基板バイアス回路）の構成を示す図。

【図７】それにおける負電圧レベルシフターの構成を示
す図。

【図８】図５の書込み回路における高電圧レベルシフタ
ーの構成を示す図。

【図９】本発明の第１の実施形態による不揮発性半導体
メモリ装置のメモリセル構成および書込み方式の原理を
示す図。

【図１０】本発明の第１の実施形態による不揮発性半導
体メモリ装置の書込み回路の構成を示す図。

【図１１】それにおけるレギュレータ回路の構成の１例
を示す図。

【図１２】本発明の第２の実施形態による不揮発性半導
体メモリ装置のメモリセル構成および書込み方式の原理
を示す図。

【図１３】本発明の第３の実施形態による不揮発性半導
体メモリ装置の書込み回路の構成を示す図。

【図１４】本発明の第４の実施形態による不揮発性半導
体メモリ装置の書込み回路の構成を示す図。

【図１５】本発明の第５の実施形態による不揮発性半導
体メモリ装置の書込み回路の構成を示す図。

【符号の説明】

１０基板１１ｎ−ウェル１２ｐ−ウェル１４ａソース１４Ａ共通ソース線１４ｂドレイン１４ｃチャネル層１５トンネル酸化膜１６フローティングゲート１７層間絶縁膜１８コントロールゲート９０メモリセル３００メモリセルアレイ３２０ロウデコーダ３４０プログラム電圧印加回路３６０、４６０、５６０、６６０、７６０ソース電圧
印加回路３８０高電圧チャージポンプ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD10 AE06 AE07 5F001 AA25 AB08 AD51 AD53 AD61 AE02 AE03 AE08 AE30 5F083 EP02 EP23 EP79 ER02 ER05 ER09 ER14 ER16 ER22 ER30 GA01 GA09 LA10 LA12 LA20 5F101 BA07 BB05 BD32 BD34 BD36 BE02 BE05 BE07 BE14

Claims

【特許請求の範囲】

【請求項１】電気的に情報の書き込みおよび消去が可
能な複数のメモリセルがマトリクス状に配列されている
不揮発性半導体メモリ装置の書込み方式であって、該複
数のメモリセルは１以上のブロックに分割され、各ブロ
ック内のメモリセルは、同一の半導体基体上に設けら
れ、ドレイン・ソース、浮遊ゲートおよび制御ゲートを
有する電界効果トランジスタによりそれぞれ構成され、
それらのソースが互いに電気的に接続されるように共通
に繋がっており、該書込み方式は、書き込み時に、該制御ゲートに第１の
電圧を印加し、該ドレインに第２の電圧を印加し、該ソ
ースに第３の電圧を印加し、該半導体基体には該第３の
電圧より低い電圧であってゼロまたは正の第４の電圧を
印加し、該第１、第２、第３および第４の電圧の値は互
いに異なっている、不揮発性半導体メモリ装置の書込み
方式。
【請求項２】前記ドレインサイドで発生する２次電子
が前記浮遊ゲートに注入されることにより書き込みが行
われ、前記第１の電圧、第２の電圧および第３の電圧は
正の電圧であり、該第１の電圧は該第２の電圧より高
く、該第２の電圧は該第３の電圧より高くなっている、
請求項１に記載の不揮発性半導体メモリ装置の書込み方
式。
【請求項３】前記第３の電圧は、前記メモリセルに電
圧を供給するための電圧源から出力される電圧と等しく
なっている、請求項１または２に記載の不揮発性半導体
記憶装置の書込み方式。
【請求項４】前記第３の電圧は、前記メモリセルに電
圧を供給するための電圧源から出力される電源電圧より
高くなっている、請求項１または２に記載の不揮発性半
導体記憶装置の書込み方式。
【請求項５】前記第３の電圧は、前記電源電圧からチ
ャージポンプ回路を用いて該電源電圧より高い電圧を発
生させ、さらに該高い電圧が低くなるようにレギュレー
トすることによって得られる、請求項４に記載の不揮発
性半導体記憶装置の書込み方式。
【請求項６】電気的に情報の書き込みおよび消去が可
能な複数のメモリセルがマトリクス状に配列されている
不揮発性半導体メモリ装置の書込み回路であって、該複
数のメモリセルは１以上のブロックに分割され、各ブロ
ック内のメモリセルは、同一の半導体基体上に設けら
れ、ドレイン・ソース、浮遊ゲートおよび制御ゲートを
有する電界効果トランジスタによりそれぞれ構成され、
それらのソースが互いに電気的に接続されるように共通
に繋がっており、該ソースと該半導体基体との間には電
圧降下を起こす素子を含む電圧経路が設けられている、
不揮発性半導体メモリ装置の書込み回路。
【請求項７】前記電圧経路は前記メモリセルの列の数
と同じ数の複数個であり、該複数の電圧経路は並列的に
設けられている、請求項６に記載の不揮発性半導体メモ
リ装置の書込み回路。
【請求項８】前記電圧降下を起こす素子は抵抗素子で
ある、請求項６または７に記載の不揮発性半導体メモリ
装置の書込み回路。
【請求項９】前記電圧経路は書き込み時のみＯＮ状態
となり、書き込み以外の時は、別の回路から前記ソース
に電圧が供給される、請求項６から８のいずれかに記載
の不揮発性半導体記憶装置の書込み回路。
【請求項１０】書き込みにおいて、各ブロックでは、
同時に書き込まれるメモリセルの列の数と、ＯＮ状態と
なる電圧経路の数とが等しくなるようにする制御回路が
さらに備えられている、請求項６から９のいずれかに記
載の不揮発性半導体記憶装置の書込み回路。
【請求項１１】書き込みにおいて、前記電界効果トラ
ンジスタに流れる電流が前記電圧経路に流れることによ
り、共通に接続されている前記ソースの電圧が、前記半
導体基体の電位に対して高くなる、請求項６から１０の
いずれかに記載の不揮発性半導体記憶装置の書込み回
路。