JP2006525622A - Ｈｃｉプログラミングのためにソース電極上にバイアスを有する不揮発性メモリ - Google Patents

Abstract

メモリ（１０）の各セル（６０，６２，６４，６６）をプログラミングする際、最初に、セル（６０〜６６）をプログラミングするのに通例では有効であるソース・バイアスが用いられる。最初の試行において、セル（６０〜６６）のプログラミングに成功しなかった場合、これは、通例、プログラミングに成功しなかったセル（６０〜６６）と同一の列（７４，７８）上に存在する幾つかのセル（６０〜６６）が、比較的低い閾値電圧を有するためであり、十分に低い閾値電圧を有するこれらのバイアスされているメモリ・セル（６０〜６６）は、ゲートが接地されていても、導通状態となっている。セル（６０〜６６）の大部分はこのような問題を起こさないが、一般的に、このような低閾値電圧特性を有するメモリ・セル（６０〜６６）が少数存在する。これを克服するために、後続のプログラミングの試行の間に、異なるソース・バイアスが印加される。つまり、大多数のメモリ・セル（６０〜６６）は、より速いプログラミング条件でプログラミングされ、より遅い手法によるプログラミングは、これを必要とする少数のセルのみに用いられる。

Description

本発明は、不揮発性半導体メモリに関する。より詳細には、メモリのメモリ・アレイ・セルのソース電極にバイアスが印加された不揮発性半導体メモリに関する。

不揮発性メモリは、通例、熱キャリア注入（ＨＣＩ：hot carrier injection ）を用いてプログラミングされる。何故なら、これは他の方法よりも格段に高速であるからである。ＨＣＩの重要な側面の１つは、電子を電流によって付勢し、これらの電子の一部を、電流が流れるチャネルよりも高い記憶層までジャンプするのに十分な程に付勢することである。つまり、プログラミングは、（所与の場に対して）電流が多い程高速であり、更に（所与の電流に対して）記憶層に達する程十分に付勢される電子の割合が多い程高速となる。ドレイン−ソース間電圧が低下すると、電流が減少すること、かつこの十分なエネルギーを有する電子の割合が低下することという双方の悪影響が同時に生ずる。これは、過度に低い閾値電圧を有するとともに、同一の列における他のセルのプログラミングの間に導通している非選択のメモリ・トランジスタによって、発生する可能性がある。その電流路には、プログラミングを実行するために特定の量の寄生抵抗が存在し、同一の列内に過度に低い閾値電圧を有するメモリ・トランジスタが多数存在するような場合、過度の電圧低下を招く。プログラミング電圧を供給する電源は、一般に、その能力が制限される。即ち、極めて高い出力インピーダンスを有する。このため、比較的大きな電流を引き出すと、供給電圧が著しく低下する程度にまで、その供給は低下するという影響が現れる。

閾値電圧を高めゲート−ソース間電圧を低下させる１つの手法は、ソース電圧を高めることであった。これは有効であるが、低閾値電圧の問題がないメモリ・トランジスタのプログラミング速度が低下し、したがってＨＣＩプログラミングの利点を部分的に失うという悪影響もある。

したがって、低閾値電圧素子が存在する場合であってもＨＣＩプログラミングの速度を高めることが必要である。

添付図面によって、一例として、本発明を例示するが、これに限定されるのではない。
図面における構成要素は、簡略化および明確化を目的に図示されており、必ずしも同じ縮尺率で描かれている訳でないことは、当業者には認められよう。例えば、本発明の実施形態の理解を深めるのに役立つように、図面における構成要素の一部は、その寸法が、他の構成要素に比較して誇張されている場合もある。

本発明の一態様において、メモリをプログラミングする際、最初に、メモリ・セルをプログラミングするのに通例では有効であるソース・バイアスで、全てのセルはプログラミングされる。最初の試行においてプログラミングに成功しなかったセルが存在した場合、後続のプログラミングの試行において異なるソース・バイアスが印加される。これは、図面および以下の説明から一層深く理解されよう。

図１に示すメモリ１０は、Ｉ／Ｏブロック１４，１６，１８，２０，２２に分割されているメモリ・セルのアレイ１１、制御回路１２、行デコーダ２４、列デコーダ２６、複数のセンス・アンプ（図１ではＳＡ）２８，３２，３６，４０，４４、複数のデータ・バッファ（図１ではＤＢ）３０，３４，３８，４２，４６、および複数のソース制御回路４８，５０，５２，５４，５６を有する。各メモリ・セルは、不揮発性メモリであり、ソース、制御ゲート、ドレイン、およびフローティング・ゲートを有する。代替例として、窒化物またはナノ結晶のような、フローティング・ゲートとは異なる記憶材料を用いてもよい。行デコーダ２４は、行アドレス（図示せず）に応答して、Ｉ／Ｏブロック１４〜２２において選択されたワード線を有効化する。列デコーダ２６は、列アドレス（図示せず）に応答して、Ｉ／Ｏブロック１４〜２２内にある選択されたビット線を、それぞれのセンス・アンプおよびデータ・バッファ２８〜４６に結合する。これらのＩ／Ｏブロック１４〜２２は、ソース制御回路４８〜５６にも結合されている。便宜上５つのＩ／Ｏブロックのみを示すが、実際のメモリには、大抵遥かに多くの、例えば、６４個のこのようなブロックがある。図１において、ソース制御回路４８、センス・アンプ２８、およびデータ・バッファ３０は、Ｉ／Ｏブロック１４に対応し、ソース制御回路５０、センス・アンプ３２、およびデータ・バッファ３４はＩ／Ｏブロック１６に対応し、ソース制御回路５２、センス・アンプ３６、およびデータ・バッファ３８はＩ／Ｏブロック１８に対応し、ソース制御回路５４、センス・アンプ４０、およびデータ・バッファ４２はＩ／Ｏブロック２０に対応し、ソース制御回路５６、センス・アンプ４４、およびデータ・バッファ４６はＩ／Ｏブロック２２に対応する。制御回路１２は、ソース制御回路４８〜５６、列デコーダ２６、行デコーダ２４、ならびにセンス・アンプおよびデータ・バッファ２８〜４６に結合されている。

図２に、図１のメモリ１０の一部を示す。即ち、図１に示されているＩ／Ｏブロック１４、ソース制御回路４８、およびトランジスタ５８の部分である。図１に示すＩ／Ｏブロックの部分は、メモリ・セル６０，６２，６４，６６、ビット線７４，７８、およびソース線７２，７６を備えている。ソース制御回路４８は、トランジスタ８０，８２，８４，８６、および抵抗器８８，９０，９２を備えている。メモリ・セル６０，６４のドレインは、ビット線７４に接続されている。メモリ・セル６２，６６のドレインは、ビット線７８に接続されている。メモリ・セル６０，６４のソースは、ソース線７２に接続されている。メモリ・セル６２，６６のソースは、ソース線７６に接続されている。メモリ・セル６０，６２の制御ゲートは、ワード線６８に接続されている。メモリ・セル６４，６６の制御ゲートは、ワード線７０に接続されている。図２に示すように、ソース線７２，７６は互いに接続されている。メモリ・アレイ１１のメモリ・セルのソースは全て互いに接続されている。

更に図２について説明すると、トランジスタ８０は、ソース線７２，７６に接続されているドレイン、プログラム信号Ｐに接続されているゲート、およびソースを有する。抵抗器８８は、トランジスタ８０のソースに接続されている第１端子、および第２端子を有する。トランジスタ８２は、抵抗器８８の第２端子に接続されているドレイン、接地に接続されているソース、およびプログラム信号Ｐ１を受けるゲートを有する。抵抗器９０は、抵抗器８８の第２端子に接続されている第１端子、および第２端子を有する。トランジスタ８４は、抵抗器９０の第２端子に接続されているドレイン、接地に接続されているソース、およびプログラム信号Ｐ２を受けるゲートを有する。抵抗器９２は、抵抗器９０の第２端子に接続されている第１端子、および第２端子を有する。トランジスタ８６は、抵抗器９２の第２端子に接続されているドレイン、接地に接続されているソース、およびプログラム信号Ｐ３を受けるゲートを有する。トランジスタ５８は、ソース線７２，７６に接続されているドレイン、接地に接続されているソース、および読み出し有効化信号を受けるゲートを有する。トランジスタ５８は、メモリ１０の読み出し動作の間にソース線を接地に結合するために、メモリ・アレイ１１内の他の場所においてソース線に接続されているアレイ１１の一部である、多くのトランジスタを代表する１つである。読み出し有効化信号および信号Ｐ，Ｐ１，Ｐ２，Ｐ３は、制御回路１２によって生成される。

図３は、効果的なプログラミングを遂行するために、図１および図２のメモリを動作させる方法１００のフロー・チャートであり、ステップ１０２，１０４，１０６，１０８，１１０，１１２，１１４，１１６，１１８，１２０，１２２から成る。ステップ１０２に示すように、このプロセスは、プログラミングするセルを選択し、所要の設定値を初期化することから開始される。設定値の１つは、実行したプログラミング・サイクルの総数に対する初期設定値である。開始時には、サイクルを全く実行していないため、総カウントを０（零）に設定する。このプロセスでは、多数のプログラミング・サイクルは異なる抵抗を用い、これらを段階的に増加させることができるため、抵抗の各段階をＲＳで示すことにする。ＲＳ＝１がＲＳの初期設定値となるように、最初に用いる抵抗を設定する。また、抵抗の段階毎に、最大プログラミング・サイクルの設定数がある。開始時には、最初の段階を含むいずれの段階についてもプログラミング・サイクルは終了していないため、ＲＳカウント＝０を初期設定値とする。実際の動作では、プログラミングのために１つのセルを選択するのと同時に、多くの他のセルも選択し、通例、複数のＩ／Ｏブロックの各々から１つのセルを選択する。この場合は、６４となる。６４のうち、消去状態から変化しているもののみをプログラミングする。したがって、６４個のうち多くのセルを消去状態に留めておこうとすると思われる。消去状態は、通例、１状態であるとし、０状態であるとするプログラム状態とは区別する。また、「０」状態にしようとするセルの一部は、既にその状態にある場合もある。このため、いずれの所与のプログラミング・サイクルについても、実際のプログラミングは、０個のメモリ・セルから６４個のメモリ・セルの間のいくつであっても可能である。プログラミングするセルが存在しないという場合は、全てのセルが既に書き込まれた状態にあったという場合である。６４個のセル全てがプログラミングされているという状態が生ずるのは、メモリ・セルの全てが消去（１）状態にあり、全てゼロ状態を書き込もうとする場合である。

図２のセル６０のような、特定のセルをプログラミングする必要があると判断し、初期状態を設定した後、そのセルのドレインにビット線７４を通じてパルスを印加するが、その間、そのゲートもワード線６８を通じて高電圧の状態にある。フローティング・ゲート・メモリにおけるワード線およびドレインに典型的な電圧はそれぞれ、約９ボルトおよび５ボルトである。これらの電圧は、半導体技術の向上が継続し、チャネル長やゲート誘電体の寸法が増々小さくなるにつれて、低下すると思われる。パルスをビット線７４に印加している間、トランジスタ８４，８６は非導通状態にある。制御ロジック１２は、論理ハイの信号Ｐ，Ｐ１、および論理ローの信号Ｐ２，Ｐ３を、これらの初期状態の下で供給する。読み出し有効化信号５８をプログラミングのために論理ローに保持しているため、プログラミングの間、トランジスタ５８は非導通状態となる。これは、アレイ全体のソースに対して直列に抵抗器８８を配する効果を有する。この抵抗器の抵抗は比較的低く、例えば、２５０オームであるため、この抵抗間の電圧降下は比較的少ないことにより、ソース電圧が大きく上昇することはない。これは、ビット線７４に接続されている他のメモリ・セルの漏れが過度に多くないのであれば、メモリ・セルを完全にプログラミングするのに有効である。メモリ・セル６４のような他のセルの漏れが大きい場合、ビット線７４に印加される電圧が低下するという影響が出る。これは、電源の負荷、およびＩ／Ｏブロック１４に伴う寄生抵抗のためである。

次のステップ、即ち、ステップ１０６では、セル６０が実際にプログラミングされたか否かの判定を行う。センス・アンプ２８が、制御回路１２の制御の下で、セル６０の状態を検出するため、制御回路１２は、セル６０のプログラミングが十分であったか否かを判定することができる。十分であった場合、ステップ１０８に示すように、データをデータ・バッファ３０に転送(flip)し、ステップ１１０に示すように、プログラミングは終了する。一方、セル６０がプログラミングされていないと見なされる場合、ステップ１１２に示すように、総カウントを増分し、ＲＳカウントを増分する。次いで、ステップ１１４において、プログラム・サイクルの総カウントを、プログラム・サイクルの最大許容数と比較する。勿論、このステップ１１４の判定値を最初に参照するときには、一致しないため、答えは否定となり、次のステップはステップ１１８となる。プログラミング・サイクルを重ねた後、ステップ１１４のこの判定値と一致した場合、エラーと見なし、プログラミング・サイクルを終了する。実際に製品を販売する前の検査レベルでこれを行うのであれば、これを故障と見なし、デバイスを破棄する。制御ロジック１２は、この判断を下すために必要な全ての情報を有する。

ステップ１１４の判定値と一致しない場合、ステップ１１８に示すように、現在のＲＳが最後のＲＳであるか否かの判定を行う。最後のＲＳである場合、次のステップは、別のプログラミング・ステップを実行することである。現在のＲＳが最後の段階ではない場合、次のステップ、ステップ１２０において、そのＲＳレベルにおける段階を最大回数実行したか否かの判定を行う。この問題(issue) に取り組むのが最初である場合、最初のステップは、最初の抵抗、即ち、抵抗器８８の抵抗を用いる唯一のステップであると思われる。したがって、ＲＳ＝１におけるプログラミング・ステップ数は単に１であると思われる。よって、１のＲＳカウントは、１であると思われるＲＳ最終数と一致する。このような場合、次のステップはステップ１２２である。他の状況において、当該ＲＳレベルにおけるプログラミング・ステップ数に達していない場合、次のステップは、選択したセルのビット線にパルスを印加するプログラミング・ステップ、即ち、ステップ１０４を再度実行することになる。

次いで、次のステップでは、ＲＳを増分し、次のＲＳに移動する。この増分するステップによって、ＲＳ＝２が実行され、ＲＳカウントは０に設定される。ＲＳ＝２となった結果、信号ＰおよびＰ２が論理ハイとなり、信号Ｐ１およびＰ３が論理ローとなる。したがって、ソース抵抗（この文脈では、ソース抵抗とは、メモリ・アレイ内に存在するトランジスタの共通接続されたソースに結合されている抵抗である）を、抵抗器９０の抵抗に抵抗器８８の抵抗を加算した値とする。抵抗器９０は、抵抗器８８よりも抵抗が遥かに大きいことが好ましく、例えば、２０００オームである。この抵抗は、ビット線７４上にある典型的な低閾値電圧素子を、プログラミングの間、非導通状態にするように、ソース電圧を高めるために十分な抵抗を与えるように構成されている。最初の試行においてセルがプログラミングされなかった場合、低閾値電圧トランジスタがビット線７４上に存在し、セル６０のプログラミングを成功させるのを妨げる程の電流漏れが生じたと想定する。ＲＳ＝２におけるプログラミング・ステップを実行した後、次のステップでは、このプログラミングに成功したか否かの判定を行う。成功した場合、データをデータ・バッファ３０に転送し、このセル６０のプログラミングは完了する。

セル６０のプログラミングに成功しなかった場合、総プログラミング・カウントを最終カウント最大値と比較する。一致した場合、これをエラーと見なし、検査レベルであれば、デバイスを破棄する。総プログラミング・カウントに達していない場合、次のステップでは、ＲＳが最終レベルであるか否かの判定を行う。最終レベルである場合、次のステップでは、そのＲＳにおいて別のプログラミング・ステップを実行する。最終レベルではない場合、次のステップでは、そのＲＳにおいて最大数のプログラミング・ステップを既に実行したか否か判定を行う。この場合に可能性が高いことであるが、実行していない場合、次のステップでは、同じＲＳレベル、ＲＳ＝２において再度セルをプログラミングする。ソース抵抗が高い程、セルをプログラミングするのに時間がかかるため、そのＲＳレベルではセルには１回よりも多いプログラミング・サイクルが必要となる可能性が高くなる。一方、ＲＳ＝２に対する最大数のプログラミング・サイクルに達している場合、次のステップでは、ＲＳをＲＳ＝３に増分し、ＲＳカウント＝０にする。

こうして、いずれのセルもプログラミングされるまで、あるいは最大数のプログラミング・ステップを実行してしまうまで、このようなプログラミング・プロセスを継続する。したがって、用いる抵抗を高くする比較的時間がかかる手法は、その必要性が存在するときにのみ用いられる。統計的には、ソース抵抗を低くする程、遥かに多い数のセルをプログラミングすることができ、この場合では、ソース抵抗は約２５０オームであることがわかった。このため、大部分のプログラミングは、高速手法を用いて遂行することができる。これは、特に検査時において非常に意義がある。例えば、既にわかっているように、ソース抵抗器を低い抵抗にして、わずか１つのパルスで約９９％をプログラミングすることができれば、１つよりも多いパルスを必要とするのは、１パーセントに過ぎない。セルの全てに用いる抵抗が高くなると、全てのセルに対するプログラミング時間は２倍以上に増大する。ここに記載している実施形態の手法を用いた結果、プログラミング検査時間が約１／２に短縮する。

以上、この方法の説明は、ソース抵抗に可能な選択肢が３つあるという状況について行った。抵抗値を２つのみにすることも可能であり、あるいは２つよりも多くすることも可能である。２つのみの場合、どの抵抗を用いているのか、抵抗毎にいくつのプログラミング・パルスが許容されるのか把握するのが一層簡単になるため、本方法は一層簡素となる。３つ以上が必要でないならば、２つが好ましい。また、一般に、メモリ・セルは、合計３つのパルスでプログラミングできない場合、このメモリ・セルには欠陥がある。

前述の技法は、抵抗器を利用して、アレイ・トランジスタのソース上に所望のバイアスを得たが、これにはいくつかの効果がある。しかしながら、この望ましいバイアスを、能動バイアス回路のような、他の手段によっても達成することができる。能動バイアス回路では、最初のプログラミングの試行では、比較的低い電圧でソース・バイアスを供給し、その後ビット線上で過度の漏れが生ずるセルをプログラミングするのに必要であれば、バイアスを高めていく。

異なるプログラミングの目的のためにソース制御回路４８〜５６の構造を用いる代わりの方法では、実際にソース抵抗の順序を逆にして、高い方のソース抵抗から開始して、低い方のソース抵抗に変化させる。これは、消去分布(erase distribution)を厳しく抑えることを目的とする。

前述の明細書では、具体的な実施形態を参照しながら本発明について説明した。しかしながら、特許請求の範囲に明記されている本発明の範囲から逸脱することなく、種々の修正や変更が可能であることは、当業者には認められよう。例えば、ソース抵抗を変化させる技法は、Ｉ／Ｏブロック毎に別個のソース制御回路を有する代わりに、アレイ１１の全てに１つの抵抗器マトリクスを有することによって、変更することができる。別の例として、このプログラミング方法を、熱キャリア注入に関連して説明したが、基板増補二次熱電子注入型プログラミング(substrate enhanced secondary hot electron injection type programming)のような、他のプログラミングに関しても用いることができる。更に別の例として、抵抗器８８〜９２は、単一抵抗器として示したが、これらは、例えば、複数の直列抵抗器で形成することもできる。また、記載した最低ソース抵抗は２５０オームであったが、これを変更することも可能である。そのままで、スイッチング素子の抵抗のみにして、抵抗器を加えないで、本質的に０にすることさえ可能である。したがって、明細書および図面は、限定的な意味ではなく、例示的な意味で解釈することとし、このような変更は全て、本発明の範囲に含まれることを意図している。

以上では、利点、その他の便益、および問題に対する解決手段について、具体的な実施形態に関して説明した。しかしながら、効果、利点、問題に対する解法、およびかかる効果、利点、または解法をも生じさせる、または一層顕著にすることができるあらゆる構成要素（複数の構成要素）は、いずれのまたは全ての請求項の重要な、必要な、または本質的な特徴または構成要素として解釈しないこととする。本明細書において用いる場合、「備える」、「備えている」、またはそのいずれの変形も、非排他的包含を含むことを意図しており、構成要素のリストを備えているプロセス、方法、物品、または装置が、これらの構成要素のみを含むのではなく、明示的にリストされていない、あるいはかかるプロセス、方法、物品、または装置に固有のその他の構成要素を含み得るものとする。

本発明の一実施形態によるブロック図。 図１のブロック図の一部の回路図。 本発明の方法のフロー・チャート。

Claims (33)

1. 不揮発性メモリ・セルのプログラミング方法であって、
   メモリ・セルのソースを第１電圧レベルに維持しながら、該メモリ・セルのドレインに第１プログラミング・パルスを印加すること、
   前記第１プログラミング・パルスを印加した後、前記メモリ・セルのソースを、前記第１電圧レベルとは異なる第２電圧レベルに維持しながら、前記メモリ・セルのドレインに第２プログラミング・パルスを印加すること、
   を備える方法。
2. 請求項１に記載の方法において、前記第２電圧レベルは前記第１電圧レベルよりも高い、方法。
3. 請求項１に記載の方法において、
   前記メモリ・セルのソースを前記第１電圧レベルに維持しながら、前記第１プログラミング・パルスを印加することは、更に、前記ソースを、第１抵抗レベルを有する回路に結合することを含み、
   前記メモリ・セルのソースを前記第２電圧レベルに維持しながら、前記第２プログラミング・パルスを印加することは、前記ソースを、第２抵抗レベルを有する回路に結合することを含み、前記第２抵抗レベルは、前記第１抵抗レベルとは異なる、方法。
4. 請求項３に記載の方法において、前記第１抵抗レベルを有する回路は、第１抵抗回路を含み、前記第２抵抗レベルを有する回路は、第２抵抗回路に対して直列に存在する前記第１抵抗回路を含む、方法。
5. 請求項３に記載の方法において、前記第１抵抗レベルは前記第２抵抗レベルよりも低い、方法。
6. 請求項１に記載の方法であって、更に、
   前記第２プログラミング・パルスを印加することの後に、前記メモリ・セルのソースを第３電圧レベルに維持しながら、前記メモリ・セルのドレインに第３プログラミング・パルスを印加すること、
   を備える方法。
7. 不揮発性メモリ・セルのプログラミング方法であって、
   複数のメモリ・セルのうちの１つのメモリ・セルの状態が所望のプログラム・レベルにはないと判定された場合、前記メモリ・セルのソースを第１電圧レベルに維持しながら、前記メモリ・セルのドレインに第１プログラミング・パルスを印加すること、
   前記第１プログラミング・パルスを印加することの後、前記メモリ・セルのソースを第２電圧レベルに維持しながら、前記メモリ・セルのドレインにプログラミング・パルスを印加するか否かを判定すること、
   前記メモリ・セルのソースを前記第２電圧レベルに維持しながら、前記メモリ・セルのドレインにプログラミング・パルスを印加すると判定された場合、前記第１プログラミング・パルスを印加することの後に、前記メモリ・セルのソースを前記第２電圧レベルに維持しながら、前記メモリ・セルのドレインに第２プログラミング・パルスを印加すること、
   を備え、前記第２電圧レベルは、前記第１電圧レベルとは異なる、方法。
8. 請求項７に記載の方法において、前記ドレインにプログラミング・パルスを印加するか否かを判定することは、更に、前記メモリ・セルの状態が所望のプログラム・レベルにあるか否かを判定することを含み、前記メモリ・セルの状態が所望のプログラム・レベルにあると判定された場合は、前記第２プログラミング・パルスは印加されない、方法。
9. 請求項７に記載の方法において、前記ドレインにプログラミング・パルスを印加するか否かを判定することは、更に、前記メモリ・セルのソースを前記第１電圧レベルに維持しながら、所定数のプログラミング・パルスが前記ドレインに印加されたか否かを判定することを含む、方法。
10. 請求項９に記載の方法であって、更に、
    前記メモリ・セルのソースを前記第１電圧レベルに維持しながら、所定数のプログラミング・パルスが前記ドレインに印加されてはいないと判定され、かつ前記メモリ・セルの状態が所望のプログラム・レベルにはないと判定された場合、前記第１プログラミング・パルスを印加することの後、前記メモリ・セルのソースを前記第１電圧レベルに維持しながら、前記メモリ・セルのドレインにプログラミング・パルスを印加すること、
    を備える方法。
11. 請求項７に記載の方法において、前記ドレインにプログラミング・パルスを印加するか否かを判定することは、更に、前記メモリ・セルのドレインに、所定数のプログラミング・パルスが印加されたか否かを判定することを含み、前記所定数のプログラム・パルスが既に前記メモリ・セルのドレインに印加されている場合は、前記第２プログラミング・パルスは印加されない、方法。
12. 請求項７に記載の方法であって、更に、
    前記第２プログラミング・パルスを印加することの後、前記メモリ・セルのソースを第３電圧レベルに維持しながら、前記メモリ・セルのドレインにプログラミング・パルスを印加するか否かを判定すること、
    前記メモリ・セルのソースを前記第３電圧レベルに維持しながら、前記ドレインにプログラミング・パルスを印加すると判定された場合は、前記第２プログラミング・パルスを印加することの後に、前記メモリ・セルのソースを前記第３電圧レベルに維持しながら、前記メモリ・セルのドレインに第３プログラミング・パルスを印加すること、
    を備え、前記第３電圧レベルは、前記第１電圧レベルおよび前記第２電圧レベルとは異なる、方法。
13. 請求項７に記載の方法において、
    前記メモリ・セルのソースを前記第１電圧レベルに維持しながら、前記メモリのドレインに前記第１プログラミング・パルスを印加することは、更に、前記ソースを、第１抵抗レベルを有する回路に結合することを含み、
    前記メモリ・セルのソースを前記第２電圧レベルに維持しながら、前記メモリのドレインに前記第２プログラミング・パルスを印加することは、前記ソースを、第２抵抗レベルを有する回路に結合することを含み、前記第２抵抗レベルは、前記第１抵抗レベルとは異なる、方法。
14. 請求項１３に記載の方法において、前記第１抵抗レベルは、無視し得る程度の抵抗レベルである、方法。
15. 請求項１３に記載の方法において、前記第１抵抗レベルを有する回路は、第１抵抗回路を含み、前記第２抵抗レベルを有する回路は、第２抵抗回路に対して直列に存在する前記第１抵抗回路を含む、方法。
16. 請求項１３に記載の方法において、前記第１抵抗レベルは前記第２抵抗レベルよりも低い、方法。
17. 請求項１３に記載の方法において、前記第２抵抗レベルは前記第１抵抗レベルよりも低い、方法。
18. 請求項７に記載の方法であって、更に、
    前記複数のメモリ・セルのうちの第２メモリ・セルの状態が所望のプログラム・レベルにはないと判定された場合、前記第２メモリ・セルのソースを前記第１電圧レベルに維持しながら、前記第２メモリ・セルのドレインに第３プログラミング・パルスを印加することであって、前記メモリ・セルの状態が所望のプログラム・レベルにはないと判定された場合、前記第３プログラミング・パルスは、前記第１プログラミング・パルスと同時に印加される、第３プログラミング・パルスを印加すること、
    前記第３プログラミング・パルスを印加することの後に、前記第２メモリ・セルのソースを第２電圧レベルに維持しながら、前記第２メモリ・セルのドレインにプログラミング・パルスを印加するか否かを判定すること、
    前記第２メモリ・セルのソースを前記第２電圧レベルに維持しながら、前記第２メモリ・セルのドレインにプログラミング・パルスを印加すると判定された場合、前記第３プログラミング・パルスを印加した後に、前記第２メモリ・セルのソースを前記第２電圧レベルに維持しながら、前記第２メモリ・セルのドレインに第４プログラミング・パルスを印加することであって、前記メモリ・セルのソースを前記第２電圧レベルに維持しながら、前記メモリ・セルのドレインにプログラミング・パルスを印加すると判定された場合、前記第４パルス・プログラミング・パルスは、前記第２プログラミング・パルスと同時に印加される、第４プログラミング・パルスを印加すること、を備える方法。
19. 請求項１８に記載の方法において、
    前記メモリ・セルのソースを前記第１電圧レベルに維持しながら、前記メモリ・セルのドレインに前記第１プログラミング・パルスを印加することは、更に、前記メモリ・セルのソースを、第１抵抗レベルを有する回路に結合することを含み、
    前記メモリ・セルのソースを前記第２電圧レベルに維持しながら、前記メモリ・セルのドレインに前記第２プログラミング・パルスを印加することは、更に、前記メモリ・セルのソースを、第２抵抗レベルを有する第１回路に結合することを含み、前記第２抵抗レベルは、前記第１抵抗レベルとは異なり、
    前記第２メモリ・セルのソースを前記第１電圧レベルに維持しながら、前記第２メモリ・セルのドレインに前記第３プログラミング・パルスを印加することは、更に、前記第２メモリ・セルのソースを、第３抵抗レベルを有する回路に結合することを含む、方法。
20. 請求項１８に記載の方法において、前記第１メモリ・セルのソースは前記第２メモリ・セルのソースに結合される、方法。
21. 請求項７に記載の方法において、前記第１電圧レベルは前記第２電圧レベルよりも高い、方法。
22. 請求項７に記載の方法において、前記第２電圧レベルは前記第１電圧レベルよりも高い、方法。
23. 請求項７に記載の方法において、前記第１プログラミング・パルスおよび前記第２プログラミング・パルスは、熱キャリア注入プログラミング・パルスである、方法。
24. 請求項７に記載の方法において、前記複数のメモリ・セルのうちのそれぞれのメモリ・セルは、フローティング・ゲート・メモリ・セルおよび薄膜メモリ・セルのうちの一方である、方法。
25. メモリであって、
    複数のメモリ・セルを含むメモリ・アレイと、
    前記複数のメモリ・セルのうちの一部のメモリ・セルのソースに結合されているソース・バイアス回路であって、該ソース・バイアス回路は、前記複数のメモリ・セルのうちのプログラミングされるメモリ・セルのドレインにプログラミング・パルスが印加されている間に、複数のソース・バイアス電圧のうちのいずれか１つを、前記複数のメモリ・セルのうちの前記一部のメモリ・セルのソースに供給するように構成されており、前記ソース・バイアス回路は、少なくとも１つの電圧制御信号に応答して、前記複数のメモリ・セルのうちのメモリ・セルのドレインにプログラミング・パルスが印加されている間に、前記少なくとも１つの電圧制御信号によって表わされる、前記複数のソース・バイアス電圧のうちの所望のソース・バイアス電圧を、前記複数のメモリ・セルのうちの前記一部のメモリ・セルのソースに供給する、ソース・バイアス回路と、
    を備えるメモリ。
26. 請求項２５に記載のメモリにおいて、前記ソース・バイアス回路は、前記複数のメモリ・セルのうちのプログラミングされるメモリ・セルのドレインにプログラミング・パルスが印加されている間に、複数の抵抗レベルのうちのいずれか１つを電流路に供給するように構成されており、前記ソース・バイアス回路は、少なくとも１つの電圧制御信号に応答して、前記複数のメモリ・セルのうちのメモリ・セルのドレインにプログラミング・パルスが印加されている間に、前記少なくとも１つの電圧制御信号によって表わされる所望の抵抗レベルを電流路に供給する、メモリ。
27. 請求項２６に記載のメモリであって、更に、
    第１抵抗回路と、
    第２抵抗回路と、
    を備え、前記ソース・バイアス回路が電流路に前記複数の抵抗レベルのうちの第１抵抗レベルを供給するとき、前記第１抵抗回路および前記第２抵抗回路は前記電流路の一部となり、
    前記ソース・バイアス回路が電流路に前記複数の抵抗レベルのうちの第２抵抗レベルを供給するとき、前記第１抵抗回路は前記電流路の一部となるが、前記第２抵抗回路は一部とはならない、メモリ。
28. 請求項２７に記載のメモリにおいて、前記第１抵抗回路は、前記複数のメモリ・セルのうちの前記一部のメモリ・セルのソースに結合されており、前記複数のメモリ・セルのうちのメモリ・セルのドレインにプログラミング・パルスが印加されている間に、前記ソース・バイアス回路が電流路に前記第１抵抗レベルを供給する場合、前記第１抵抗回路は、前記第２抵抗回路に対して直列に存在する、メモリ。
29. 請求項２６に記載のメモリにおいて、前記ソース・バイアス回路は、更に、
    前記複数のメモリ・セルのうちの前記一部のメモリ・セルのソースに結合されている第１電流端子を有する第１スイッチであって、該第１スイッチは、制御端子と第２電流端子とを有し、前記制御端子は、前記スイッチを導通させる信号に応答して、プログラミング・パルスが前記複数のメモリ・セルのうちのメモリ・セルのドレインに印加されている間に、プログラミング・パルスからの電流を導通させる、第１スイッチと、
    前記第２電流端子に結合されている少なくとも１つの抵抗回路と、
    を含む、メモリ。
30. 請求項２６に記載のメモリにおいて、
    前記メモリ・アレイは、第２複数のメモリ・セルを含み、
    前記ソース・バイアス回路は、前記第２複数のメモリ・セルのうちのプログラミングされるメモリ・セルのドレインにプログラミング・パルスが印加されている間に、第２電流路に、複数の抵抗レベルのうちのいずれか１つを供給するように構成されており、前記第２バイアス回路は、前記第２複数のメモリ・セルのうちのメモリ・セルのドレインにプログラミング・パルスが印加されている間に、少なくとも１つの電圧制御信号によって表わされる所望の抵抗レベルを前記第２電流経路に供給するように応答する、メモリ。
31. 請求項２５に記載のメモリであって、更に、
    前記少なくとも１つの電圧制御信号を供給する少なくとも１つの出力を有するコントローラを備え、該コントローラは、前記複数のソース電圧のうちの、前記メモリ・セルに以前のプログラミング・パルスが印加されている間に供給された前記複数のソース電圧のうちのソース電圧とは異なるソース電圧を、前記複数のメモリ・セルのうちのメモリ・セルに後続のプログラミング・パルスが印加されている間に供給するように、前記ソース・バイアス回路に指示を与える、メモリ。
32. 請求項３１に記載のメモリであって、更に、
    前記コントローラに結合されているセンス・アンプと、
    前記コントローラに結合されているデータ・バッファと、
    を備え、前記コントローラは、前記少なくとも１つの電圧制御信号を前記ソース・バイアス回路に供給し、前記メモリ・セルの状態が所望のプログラム・レベルにないことを前記センス・アンプが読み取ったという判定に応答して、前記複数のソース電圧のうちの前記異なるソース電圧を供給する、メモリ。
33. 請求項２５に記載のメモリにおいて、前記複数のメモリ・セルのうちのメモリ・セルのそれぞれは、フローティング・ゲート・メモリ・セルおよび薄膜メモリ・セルのうちの一方である、メモリ。

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