JP4559606B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等の電気的に書込み及び消去が可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、その低コスト性や電気的消去機能を有することから、ゲート〜チャネル間に電荷蓄積層であるフローティングゲートを備えた複数のメモリセルを有し、電気的に書込み及び消去可能な不揮発性半導体記憶装置（所謂フラッシュメモリ）が、デジタルスチルカメラやデジタルオーディオ，フラッシュカードなどのデータストレージ用途に多く利用されるようになっている。かかるフラッシュメモリでは、従来、高速な書換え動作とともに、大容量化が求められおり、この大容量化を図る技術の１つとして、多値技術が知られている。２値フラッシュメモリでは、メモリセルのしきい値電圧の低い状態を“１”（又は“０”）に、また、メモリセルのしきい値電圧の高い状態を“０”（又は“１”）に対応させるのに対して、多値技術を用いたフラッシュメモリ（以下、多値フラッシュメモリという）では、メモリセルのしきい値電圧を３つ以上の複数の状態に対応させるように制御が行なわれる。
【０００３】
例えば４つの値を記憶させるには、メモリセルのしきい値電圧を４つの状態にして、それぞれ、“１１”，“１０”，“００”，“０１”に対応させればよい。ここで、“１１”は、しきい値電圧の最も低い状態に対応し、“０１”は、しきい値電圧の最も高い状態を対応するものとする。これにより、１つのメモリセルに２ビットのデータを記憶させることが可能となる。
【０００４】
図１３及び１４には、多値フラッシュメモリのメモリセルに付与される各データに応じて規定されたしきい値電圧の一例を示す。この例では、“１１”に対応する最も低い状態であるしきい値電圧がＶＦ０〜ＶＦＵ０（例えば１Ｖ〜１．７Ｖ），“１０”に対応する状態のしきい値電圧がＶＦ１〜ＶＦＵ１（例えば２．３Ｖ〜２．７Ｖ），“００”に対応する状態のしきい値電圧がＶＦ２〜ＶＦＵ２（例えば３．３Ｖ〜３．７Ｖ），“０１”に対応する状態のしきい値電圧がＶＦ３以上（例えば４．３Ｖ以上）と規定されている。
このように、多値フラッシュメモリでは、通常、各データに対応する複数のしきい値電圧が並列して規定される。かかる場合には、従来の２値フラッシュメモリと比較して、メモリセルのしきい値電圧をより精度良く制御する必要がある。
【０００５】
図１５に、従来の多値フラッシュメモリにおける書込み動作の手順を示す。書込み動作が開始されると、データが入力される（Ｓ５１）。データ入力後、まず、“０１”状態が書き込まれるべきメモリセルに対して、（例えば１８Ｖの）書込みパルスが印加される（Ｓ５２）。そして、この書込みパルスの印加に伴ない、電圧ＶＦ３で書込みべリファイが行なわれる（Ｓ５３）。この書込みベリファイでは、例えばワード線電圧に所定のベリファイ電圧を印加することによりメモリセルのデータを読み出し、この読み出したデータと書き込まれるべきデータとを比較することにより、データの書込みが正常に行なわれたか否かが判定される。かかる書込みパルス印加及び書込みベリファイは、データの書込みが正常に行なわれたと判定されるまで、所定の間隔で繰り返される。規定回数（例えば１０回）に至るまでに全てのメモリセルについてべリファイ動作がパスすると、次に、“００”の書込みパルス印加（Ｓ５４）に移る。但し、既にしきい値電圧がＶＦ３以上になったメモリセルに対しては、書込みパルスがそれ以上印加されないようにする。他方、規定回数になっても書込みべリファイがパスしない場合、すなわちしきい値電圧がＶＦ３以上でないメモリセルが存在する場合にはタイムオーバーとなり、エラー終了する。
Ｓ５４及びＳ５５，Ｓ５６及びＳ５７では、それぞれ、“００”，“１０”状態について、前述した“０１”状態と同様に、書込みパルス印加及び書込みベリファイを行なう。
【０００６】
Ｓ５２〜Ｓ５７において、“０１”，“００”，“１０”の書込みパルス印加及び書込みべリファイが正常に終了すると、引き続き、“１１”，“１０”，“００”状態の上裾べリファイ動作を行なう（Ｓ５８〜Ｓ６０）。上裾ベリファイとは、しきい値電圧が高くなりすぎたメモリセルを検出する動作である。上裾ベリファイが、“１１”，“１０”，“００”の全てについてパスした場合には、書込み動作は正常に終了する。他方、例えば“００”状態にあるべきメモリセルのしきい値電圧がＶＦＵ２以上になっていた場合には、上裾べリファイは「書込み不良（以下、フェイルという）」と認識され、フェイルが２回目か否かが判定される（Ｓ６１）。フェイルが１回目である場合には、消去が行なわれ（Ｓ６２）、セクタ内のメモリセルのしきい値電圧を“１１”状態に戻した上で、再度、Ｓ５２より１回目と同様の書込み動作を行なう。
【０００７】
次に、図１６及び１７を参照して、従来の多値フラッシュメモリにおける消去動作について説明する。図１６は、消去状態のメモリセルのしきい値電圧とベリファイ電圧との関係の一部を示す図であり、図１７は、上記消去動作についてのフローチャートである。多値フラッシュメモリにおける消去動作は、２値フラッシュメモリの場合と同様である。消去動作が開始されると、まず、負の高電圧である消去パルスが印加される（Ｓ７１）。この消去パルスの印加に伴ない、メモリセルのしきい値電圧が、図１６に示すように、所定のベリファイ電圧（例えば１．６ＶであるＶＥＲ）以下になったかを判定する消去ベリファイが行なわれる（Ｓ７２）。消去パルス印加及び消去ベリファイは、データの消去が正常に行なわれたと判定されるまで、所定の間隔で繰り返される。規定回数（例えば１０回）に至るまでに全てのメモリセルについてべリファイ動作がパスすると、次に、デプリートチェック（Ｓ７３）に移る。他方、規定回数になっても消去べリファイがパスしない場合、すなわちしきい値電圧がＶＥＲ以下でないメモリセルが存在する場合にはタイムオーバーとなり、エラー終了する。
【０００８】
Ｓ７３のデプリートチェックでは、しきい値電圧が低くなりすぎた（ＶＦ０）メモリセルがないかを判定する。このデプリートチェックがパスすれば、消去動作は正常終了となる。デプリートチェックにてＮＧと判定された場合には、メモリセルのしきい値電圧がＶＦ０以上になるように、“１１”の書戻しパルスが印加される（Ｓ７４）。この書戻しパルスの印加に伴ない、全てのメモリセルのしきい値電圧がＶＦ０以上であるか否かを判定する書戻しベリファイが行なわれる（Ｓ７５）。書戻しベリファイがパスすると、引き続き、“１１”の上裾ベリファイが行なわれ（Ｓ７６）、しきい値電圧がＶＦＵ０以上になったメモリセルが検出される。この“１１”の上裾ベリファイがＯＫと判定された場合には、正常終了となる。他方、“１１”の上裾ベリファイがフェイルと判定された場合には、フェイルが２回目であるか否かが判定される（Ｓ７７）。フェイルが１回目である場合には、再度、Ｓ７１より１回目と同様の消去動作を行なう。
【０００９】
【発明が解決しようとする課題】
ところで、書込み動作においては、メモリセルのしきい値電圧を所望の範囲内に制御するためには、比較的短い時間の書込みパルス印加及び書込みベリファイを繰り返す必要がある。通常、これに応じて、図１８に示すように、最初は短いパルスで書込みを行ない、徐々に長い書込みパルスが印加されるようになっており、これによって、しきい値電圧を精度良く制御し、トータルの書込み時間を短くすることができる。しかしながら、それでもなお、不規則な挙動により、あるメモリセルのしきい値電圧が所望の範囲内に収まらない場合がある。例えば、図１４において“００”状態に書き込んだメモリセルのうちの１つのみについて、しきい値電圧がＶＦＵ２以上になった場合には、“００”の上裾ベリファイでフェイルとなり、セクタ消去した上で再書込みが行なわれる。再書込みを行なうとほとんどの場合にはパスとなるが、稀に再度フェイルすることもあり、この場合、エラー終了となってしまう。
【００１０】
書込み不良を抑制するには、１回の書込みパルス印加の時間を更に短くするか若しくは書込みパルスの電圧値を低く設定することにより、１回の書込みパルス印加によるメモリセルのしきい値電圧の変動を小さくする方法が考えられる。しかしながら、このような方法を用いた場合、書込み動作が正常に終了するまでの時間が長くなる。かかる問題は、消去動作時の“１１”の書戻しパルス印加についても同様に当てはまる。
【００１１】
本発明は、上記技術的課題に鑑みてなされたもので、正常に書込み及び消去動作が終了するまでに要する平均時間を短縮化し、また、書込み及び消去動作の不良率を抑制することができる不揮発性半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の一態様において、不揮発性半導体記憶装置は、ワード線及びビット線に対する所定の幅及び電圧を有する書込みパルスの印加に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータが書き込まれるメモリセルを有し、データの書込み動作において、上記書込みパルスの印加毎に、データをそのしきい値電圧から判定するベリファイを行なう不揮発性半導体装置において、
１回目のデータの書込み動作にて上裾ベリファイ不良となり書込み動作を再度実行する際に、前記上裾ベリファイ不良が生じたメモリセルに書き込むべきデータを該上裾ベリファイ不良が生じたメモリセルとは異なるメモリセルに書き込むとともに、該上裾ベリファイ不良が生じたメモリセルには、しきい値電圧が最も高くなる書き込みレベルに対応するデータが書き込まれるように、書き込まれるデータと上記メモリセルのしきい値電圧との対応関係が変更されることを特徴とする。
【００１３】
本発明の他の態様において、不揮発性半導体記憶装置は、ワード線及びビット線に対する所定の幅及び電圧を有する書込みパルスの印加に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータが書き込まれるメモリセルを有し、データの書込み動作において、上記書込みパルスの印加毎に、データをそのしきい値電圧から判定するベリファイを行なう不揮発性半導体装置において、
１回目のデータの書込み動作にて上裾ベリファイ不良となり書込み動作を再度実行する際に、前記上裾ベリファイ不良が生じたメモリセルに書き込むべきデータを該上裾ベリファイ不良が生じたメモリセルとは異なるメモリセルに書き込むとともに、該上裾ベリファイ不良が生じたメモリセルには、しきい値電圧が最も高くなる書き込みレベルに対応するデータが書き込まれるように、データが書き込まれるメモリセルとデータのＹアドレスとの対応関係が変更されることを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。
実施の形態１．
図１に、データストレージ用途に用いられるＡＮＤ型の多値フラッシュメモリに含まれた複数のメモリセルアレイの回路図の一部を示す。この多値フラッシュメモリは、ワード線およびビット線への印加電圧に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有しており、データを該メモリセルに書き込む動作および書き込まれたデータをそのしきい値電圧の範囲に基づき判定するベリファイ動作を複数回（実施の形態では２回）行なう。各メモリセル（００１）は１トランジスタで構成され、各メモリセルは、ゲート，ドレイン及びソースを有している。ゲートはワード線（ＷＬ）に接続され、ドレインはサブビット線（ＳＢＬ）及び選択トランジスタ（００２）を介してグローバルビット線（ＧＢＬ）に接続され、ソースは、選択トランジスタ（００３）を介してソース線（ＳＬ）に接続されている。メモリセルでの書込み動作及び消去動作は、通常、１ワード線単位（以下、１セクタ単位という）で行なわれる。書込みは、ワード線（ＷＬ）に正の高電圧（例えば１８Ｖ）をかけ、メモリセルのしきい値電圧を上げることにより行なわれる。但し、書込みをしたくないメモリセルに対してはドレインに正の書込み阻止電圧（例えば６Ｖ）を印加することにより、しきい値電圧を上げないようにする。消去動作では、ワード線に負の高電圧（例えば−１７Ｖ）をかけ、メモリセルのしきい値電圧を低くする。
【００２４】
各書込み及び消去動作は、メモリ内部の制御回路（不図示）により自動的に行なわれる。自動書込み動作では、１セクタ単位に、書込みパルス印加とメモリセルが所望の範囲内のしきい値電圧になったか否かを判定する書込みベリファイとが繰り返され、全てのメモリセルのしきい値電圧が所望の範囲内になった時点で終了し、外部のシステムに書込み動作が完了したことを知らせる。
【００２５】
図２は、本実施の形態１に係る多値フラッシュメモリにおける書込み動作についてのフローチャートである。なお、この多値フラッシュメモリでは、図１３及び１４に示されるものと同様に、メモリセルに付与される各データに応じて、しきい値電圧が規定されている。書込み動作が開始されると、データが入力される（Ｓ１１）。データ入力後、まず、“０１”状態が書き込まれるべきメモリセルに対して、（例えば１８Ｖの）書込みパルスが印加される（Ｓ１２）。そして、この書込みパルスの印加に伴ない、電圧ＶＦ３で書込みべリファイが行なわれる（Ｓ１３）。この書込みベリファイでは、例えばワード線電圧に所定のベリファイ電圧を印加することによりメモリセルのデータを読み出し、この読み出したデータと書き込まれるべきデータとを比較することにより、データの書込みが正常に行なわれたか否かが判定される。かかる書込みパルス印加及び書込みベリファイは、データの書込みが正常に行なわれたと判定されるまで、所定の間隔で繰り返される。規定回数（例えば１０回）に至るまでに全てのメモリセルについてべリファイ動作がパスすると、次に、“００”の書込みパルス印加（Ｓ１４）に移る。但し、既にしきい値電圧がＶＦ３以上になったメモリセルに対しては、書込みパルスがそれ以上印加されないようにする。他方、規定回数になっても書込みべリファイがパスしない場合、すなわちしきい値電圧がＶＦ３以上でないメモリセルが存在する場合にはタイムオーバーとなり、エラー終了する。
Ｓ１４及びＳ１５，Ｓ１６及びＳ１７では、それぞれ、“００”，“１０”状態について、前述した“０１”状態と同様に、書込みパルス印加及び書込みベリファイを行なう。“００”及び“１０”状態に対応する書込みパルス印加の場合には、“０１”の書込みパルス印加の場合と書込みパルスの電圧値やべリファイ動作の規定回数を変えてもよい。
【００２６】
Ｓ１２〜Ｓ１７において、“０１”，“００”，“１０”の書込みパルス印加及び書込みべリファイが正常に終了すると、引き続き、“１１”，“１０”，“００”状態の上裾べリファイ動作を行なう（Ｓ１８〜Ｓ２０）。上裾ベリファイとは、しきい値電圧が高くなりすぎたメモリセルを検出する動作である。上裾ベリファイが、“１１”，“１０”，“００”の全てについてパスした場合には、書込み動作は正常に終了する。他方、例えば“００”状態にあるべきメモリセルのしきい値電圧がＶＦＵ２以上になっていた場合には、上裾べリファイはフェイルと認識され、フェイルが２回目であるか否かが判定される（Ｓ２１）。フェイルが１回目である場合には、消去が行なわれ（Ｓ２２）、更に、２回目の書込み動作の条件が変更される（Ｓ２３）。このとき、図３及び４を参照して詳細に説明するが、再書込み動作において、１回目の書込み動作の場合と比較して、再書込み動作開始直後のベリファイの間隔が狭くなるように、書込み動作の条件が変更される。その上で、再度、Ｓ１２より１回目と同様の書込み動作が行なわれる。
【００２７】
図３（ａ）及び（ｂ）には、それぞれ、多値フラッシュメモリでの１回目の書込み動作及び再書込み動作における各書込みパルス印加の時間間隔（以下、書込みパルス幅という）が示される。この実施の形態１では、書込みパルス幅の初期値が、１回目の書込み動作について、５μｓに設定され、他方、再書込み動作については、１回目の書込み動作における初期値の半分である２．５μｓに設定されている。１回目の書込み動作及び再書込み動作に用いられる書込みパルス幅は、その初期値以降、各々が１つ前の書込みパルス幅の２倍の幅を有するように増加する。
【００２８】
このように、再書込み動作における書込みパルス幅の初期値として、１回目の書込み動作と比較して短い幅を用いることにより、再書込み動作開始直後のベリファイの間隔を狭くすることができる。その結果、図４を参照して説明するように、再書込み動作において、書込み不良率を抑制することが可能となる。
【００２９】
図４に、本実施の形態１に係る上記多値フラッシュメモリの書込み動作における、書込みパルス時間と予め設定されたメモリセルのしきい値電圧との関係を示す。図４（ａ）及び（ｂ）は、それぞれ、１回目の書込み動作および再書込み動作に関するものである。例として“１０”状態が書き込まれるべきメモリセルの中に、書込み動作が速いメモリセルが存在する場合を考える。
【００３０】
図４（ａ）に示すように、書込みパルスをＮ回印加した後のベリファイＮでは、しきい値電圧がＶＦ１以下であり、そのため、書込み動作は未終了である。再度書込みパルス印加後、ベリファイ（Ｎ＋１）を行なうと、書込み動作が速いメモリセルについて、点Ｐ１で示すように、しきい値電圧はＶＦＵ１よりも高くなる。すなわち、“１０”の上裾ベリファイではフェイルとなり、エラー終了になってしまう。この場合には、消去を行なった上で、引き続き、再書込み動作が行なわれるが、前述したように、再書込み動作では、書込みパルス幅の初期値として、１回目の書込み動作と比較して短い幅が用いられ、これにより、書込み動作開始直後に、ベリファイが細かく行なわれるようになる（図４（ｂ）参照）。その結果、１回目の書込み動作でエラー終了になったしきい値電圧は、点Ｐ２で示すように、ベリファイ（Ｎ'＋１）にて、予め設定された所定のしきい値電圧範囲内に収まり、パスされることになる。
【００３１】
このように、再書込み動作における書込みパルス幅の初期値が、１回目の書込み動作のそれよりも小さく設定されることにより、再書込み動作開始直後に、ベリファイが細かく行なわれるようになり、その結果、再書込み動作において、書込み不良率を抑制することができる。また、１回目の書込みのベリファイを粗く設定し、２回目の書込みのベリファイを１回目のそれよりも細かくすることで、書込み不良率を今までと同程度に確保しつつ、平均的な書込み速度を一層上げることができる。
【００３２】
なお、前述した実施の形態１では、再書込み動作における書込みパルス幅の初期値を、１回目の書込み動作の場合よりも短くし、かつ、初期値以降、各々が１つ前の書込みパルス幅の２倍の幅を有するように設定したが、これに限定されることなく、再書込み動作開始直後にベリファイがより細かく行なわれるのであれば、いかなる設定をも適用可能である。例えば、図５に示すように、１回目の書込み動作における書込みパルス幅が、初期値以降、各々が１つ前の書込みパルス幅の２倍の幅を有するように設定されるに対して、再書込み動作における書込みパルス幅が、初期値以降、各々が１つ前の書込みパルス幅の１．５倍の幅を有するように設定されてもよい。また、図６に示すように、１回目の書込み動作における書込みパルス幅が、一様に、各々が１つ前の書込みパルス幅の２倍の幅を有するように設定されるのに対して、再書込み動作における書込みパルス幅は、再書込み動作開始後の所定数（この例では４つ）の書込みパルスについて、等幅を有するとともに、それ以降の書込みパルスについて、各々が１つ前の書込みパルス幅の２倍の幅を有するように設定されてもよい。
【００３３】
これら図５及び図６に示すように、書込みパルス幅の設定を行なった場合にも、上記実施の形態１における場合と同様に、再書込み動作において、書込み不良率を抑制することができる。また、また、１回目の書込みのベリファイを粗く設定し、２回目の書込みのベリファイを１回目のそれよりも細かくすることで、書込み不良率を今までと同程度に確保しつつ、平均的な書込み速度を一層上げることができる。
【００３４】
以下、本発明の別の実施の形態について説明する。
実施の形態２．
図７に、本発明の実施の形態２に係る多値フラッシュメモリの書込み動作における書込みパルス時間と予め設定されたメモリセルのしきい値電圧との関係を示す。この実施の形態２では、１回目の書込み動作と再書込み動作とで、ワード線に印加される書込みパルスの電圧値が変更される。かかる書込み条件の変更を、“１０”の書込みパルス印加が１回目の書込み動作でフェイルする場合について説明する。１回目の書込み動作において、“１０”の書込みパルス印加に用いる電圧（以下、書込み電圧という）が１７．０Ｖに設定され、これが、点Ｐ３で示すように、ベリファイ（Ｎ＋１）にてフェイルになるとする。このフェイルを解消すべく、再書込み動作では、書込み電圧が１６．５Ｖに設定され、１回目の書込み電圧よりも低い値が用いられる。
【００３５】
これにより、同じ書込みパルス幅であっても、メモリセルのしきい値電圧の変動が小さくなるため、１回目の書込み動作でエラー終了になったしきい値電圧は、点Ｐ４で示すように、ベリファイ（Ｎ＋１）にて、予め設定された所定のしきい値電圧範囲内に収まり、パスされることになる。その結果、再書込み動作において、書込み不良率を抑制することができる。また、１回目の書込みパルスの電圧値を高く設定し、２回目の書込みパルスの電圧値を１回目のそれよりも低くすることで、書込み不良率を今までと同程度に確保しつつ、平均的な書込み速度を一層上げることができる。
【００３６】
実施の形態３．
図８に、本発明の実施の形態３に係る多値フラッシュメモリの１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す。この実施の形態３では、再書込み動作における上裾ベリファイの電圧レベル（すなわちメモリセルに設定されたしきい値電圧の基準範囲の上限をなす電圧レベル）が、１回目の書込み動作のそれよりも高く設定される。１回目の書込み動作では、“１１”の上裾ベリファイの電圧ＶＦＵ０を１．７Ｖ，“１０”の上裾ベリファイの電圧ＶＦＵ１を２．７Ｖ，“００”の上裾ベリファイの電圧ＶＦＵ２を３．７Ｖとする。これに対して、再書込み動作では、上裾ベリファイの電圧レベルとして、上記電圧レベルＶＦＵ０〜ＶＦＵ２をそれぞれ０．１Ｖ上げてなる電圧レべルＶＦＵ０’〜ＶＦＵ２’が用いられる。これにより、許容されるメモリセルのしきい値電圧範囲が広くなる。その結果、再書込み動作において、書込み不良率を抑制することができる。
【００３７】
なお、この場合、“１０”状態と“００”状態とのしきい値電圧の電圧差は、１回目の書込み動作において０．６Ｖ確保されているのに対して、再書込み動作では０．５Ｖしかなく、データの信頼性としては０．６Ｖ確保される場合に比べ劣ることが知られている。しかしながら、一般に、１回目の書込み動作でフェイルする確率が十分に小さい（例えば１０-5）ならば、このことは、ほとんど問題にならないとされている。
【００３８】
この方法に関連して、図９に、上記実施の形態３の変形例に係る１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す。この変形例では、再書込み動作における書込みベリファイの電圧レベル（すなわちメモリセルに設定されたしきい値電圧の基準範囲の下限をなす電圧レベル）が、１回目の書込み動作のそれよりも低く設定される。図から分かるように、再書込み動作における書込みベリファイの電圧レベルとして、１回目の書込み動作における書込みベリファイの電圧レベルＶＦ１及びＶＦ２をそれぞれ０．１Ｖ下げてなる電圧レべルＶＦ１’〜ＶＦ２’が用いられる。これにより、上記実施の形態３における場合と同様に、許容されるメモリセルのしきい値電圧範囲が広くなる。その結果、再書込み動作において、書込み不良率を抑制することができる。
【００３９】
実施の形態４．
図１０に、本発明の実施の形態４に係る１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す。この実施の形態４では、１回目の書込み動作でフェイルが生じた場合に、メモリセルに書き込まれるデータとしきい値電圧との対応関係を変更した上で再書込み動作が行なわれる。図１０に示すように、１回目の書込み動作では、メモリセルのしきい値電圧が低い状態から順に、“１１”，“１０”，“００”，“０１”に対応させて書込み動作が行なわれる。この場合に、“００”状態に書き込まれるべきメモリセルの中に書込み動作が速いメモリセルが存在し、“００”の上裾ベリファイでフェイルが生じるとする。
【００４０】
１回目の書込み動作において“００”の上裾ベリファイで生じたフェイルを解消するために、再書込み動作では、メモリセルのしきい値電圧が低い状態から順に、“１１”，“０１”，“１０”，“００”に対応させるように変更を行なう。これにより、フェイルとなったメモリセルは、しきい値電圧の最も高い状態に書き込まれることになる。しきい値電圧が最も高い書込みレベルでは、該しきい値電圧が高くなりすぎても、上裾ベリファイを行なわないので問題はなく、フェイルが生じることはない。
【００４１】
この実施の形態４では、前述したように、多値フラッシュメモリに対するデータの書込み時に、メモリセルのしきい値電圧とデータとの対応関係を変更した後、その多値フラッシュメモリからのデータの読出し時に、データが正常に読み出されるべく、次の構成を用いるようにしてもよい。例えば、１本のワード線につき、通常のメモリセルと同様の構成を備えたメモリセルを通常のメモリセルとは別に４つ設ける。これらの４つのメモリセル（以下、ＥＭＣ（１），ＥＭＣ（２），ＥＭＣ（３），ＥＭＣ（４）とあらわす）を外部からのアクセスを通常不可能とし、データの書込み時に、必ず、メモリ内部の動作によって、ＥＭＣ（１）〜ＥＭＣ（４）に対し、それぞれ、”０１”，”００”，”１０”，”１１”を入力するようにする。
【００４２】
この構成では、データの書込み時にメモリセルのしきい値電圧とデータとの対応関係が変更されなかった場合、そのワード線からデータが読み出されるに際して、ＥＭＣ（１）〜ＥＭＣ（４）の”０１”，”００”，”１０”，”１１”が読み出され、通常のメモリセルに書き込まれたデータと照合される。この場合、通常のメモリセルに書込まれたデータは、ＥＭＣ（１）〜ＥＭＣ（４）に入力されたデータと同じであり、そのまま外部に出力される。
【００４３】
また、一方、データの書込み時にメモリセルのしきい値電圧とデータとの対応関係が変更された場合には、そのワード線からデータが読み出されるに際して、ＥＭＣ（１）〜ＥＭＣ（４）に入力された”０１”，”００”，”１０”，”１１”が読み出され、通常のメモリセルに書き込まれたデータと照合される。この場合には、書込み時にメモリ内部で”０１”及び”００”の対応関係が変更されたことが認識され、通常のメモリセルに書き込まれたデータの”０１”と”００”が入れ替えられた上で、外部に出力される。
【００４４】
このように、通常のメモリセルとは別に、常時一定の電圧値が入力されるようなメモリセルを設けることにより、メモリセルのしきい値電圧とデータとの対応関係がどのように変更されても、データの読出し時にデータが正常に読み出されるようにすることができる。
【００４５】
図１１には、データが書き込まれるべきメモリセルとＹアドレス（データＩ／Ｏ）との対応関係を１回目の書込み動作と再書込み動作とで変更する例を示す。１回目の書込み動作では、４つのメモリセルＭ０，Ｍ１，Ｍ２，Ｍ３について、Ｍ０の下位ビット及び上位ビットが、それぞれ、Ｉ／Ｏ＝０，４に対応させられ、Ｍ１の下位ビット及び上位ビットが、それぞれ、Ｉ／Ｏ＝１，５に対応させられ、また、Ｍ２の下位ビット及び上位ビットが、それぞれ、Ｉ／Ｏ＝２，６に対応させられ、更に、Ｍ３の下位ビット及び上位ビットが、それぞれ、Ｉ／Ｏ＝３，７に対応させられる。このとき、Ｍ２のＩ／Ｏ＝２，６に対して、データ“０”，“０”が書込みデータとして入力されると、メモリセルＭ２のしきい値電圧は、“００”状態に書き込まれる。“００”の書込みでフェイルが発生して再書込みを行なう際には、メモリセルとＩ／Ｏとの関係を変更する。
【００４６】
この変更に際して、例えばＭ１にＩ／Ｏ＝２，６を対応させ、Ｍ２にはＩ／Ｏ＝３，７を対応させることにより、１回目の書込み動作における場合とは異なるデータを書き込むことができる。かかる方法は、１回目の書込みでフェイルとなったメモリセルが再書込み時にもフェイルする確率が比較的高い場合に、書込み不良率を抑制するのに有効である。
【００４７】
実施の形態５．
前述した実施の形態１〜４では、書込み動作時における書込み速度の向上や書込み不良率の抑制が図られていたが、図１２に示すように、１回目の消去動作と再消去動作とで書戻しの条件を変更することにより、再消去動作時の消去不良率を抑制することも可能である。図１２は、本発明の実施の形態５に係る消去動作についてのフローチャートである。消去動作が開始されると、まず、負の高電圧である消去パルスが印加される（Ｓ３１）。この消去パルスの印加に伴ない、メモリセルのしきい値電圧が、所定のベリファイ電圧以下になったかを判定する消去ベリファイが行なわれる（Ｓ３２）。消去パルス印加及び消去ベリファイは、データの消去が正常に行なわれたと判定されるまで、所定の間隔で繰り返される。規定回数（例えば１０回）に至るまでに全てのメモリセルについてべリファイ動作がパスすると、次に、デプリートチェック（Ｓ３３）に移る。他方、規定回数になっても消去べリファイがパスしない場合、すなわちしきい値電圧がＶＥＲ以下でないメモリセルが存在する場合にはタイムオーバーとなり、エラー終了する。
【００４８】
Ｓ３３のデプリートチェックでは、しきい値電圧が低くなりすぎたメモリセルがないかを判定する。このデプリートチェックがパスすれば、消去動作は正常終了となる。デプリートチェックにてＮＧと判定された場合には、メモリセルのしきい値電圧が所定値以上になるように、“１１”の書戻しパルスが印加される（Ｓ３４）。この書戻しパルスの印加に伴ない、全てのメモリセルのしきい値電圧が所定値以上であるか否かを判定する書戻しベリファイが行なわれる（Ｓ３５）。書戻しベリファイがパスすると、引き続き、“１１”の上裾ベリファイが行なわれ（Ｓ３６）、しきい値電圧がＶＦＵ０以上になったメモリセルが検出される。この“１１”の上裾ベリファイがＯＫと判定された場合には、正常終了となる。他方、“１１”の上裾ベリファイがフェイルと判定された場合には、フェイルが２回目であるか否かが判定される（Ｓ３７）。フェイルが１回目である場合には、例えば書戻しパルスやベリファイ電圧などの書戻し条件が変更される（Ｓ３８）。その上で、再度、Ｓ３１より１回目と同様の消去動作が行なわれる。
【００４９】
消去動作での“１１”の書戻しパルス印加に伴ない、“１１”の上裾ベリファイでフェイルする確率は非常に小さい。その上、再消去動作に際して、実施の形態１〜３で説明したような方法を用いることにより、２回目でフェイルする確率を下げれば、消去不良率を抑制することができる。また、この消去不良率の抑制に伴ない、平均的な消去速度を上げることができる。
【００５０】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【００５１】
【発明の効果】
本発明の一態様によれば、書込み動作を再度実行する際に、書き込まれるデータと上記メモリセルのしきい値電圧との間の対応関係が変更されるため、書込み不良率を抑制することができ、これに伴ない、平均的な書込み速度を上げることができる。
【００５２】
本発明の他の態様によれば、書込み動作を再度実行する際に、データが書き込まれるメモリセルとデータのＹアドレスとの対応関係が変更されるため、書込み不良率を抑制することができ、これに伴ない、平均的な書込み速度を上げることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る多値フラッシュメモリに含まれるメモリセルの回路図の一部である。
【図２】 上記実施の形態１に係る多値フラッシュメモリの書込み動作についてのフローチャートである。
【図３】 上記多値フラッシュメモリの書込み動作に関して設定された書込みパルス幅を示す図である。
【図４】 上記多値フラッシュメモリの書込み動作における、書込みパルス時間とメモリセルのしきい値電圧との関係を示す図である。
【図５】 上記多値フラッシュメモリに関して設定された書込みパルス幅の第１の変形例を示す図である。
【図６】 上記多値フラッシュメモリに関して設定された書込みパルス幅の第２の変形例を示す図である。
【図７】 本発明の実施の形態２に係る多値フラッシュメモリの書込み動作における書込みパルス時間と予め設定されたメモリセルのしきい値電圧との関係を示す図である。
【図８】 本発明の実施の形態３に係る多値フラッシュメモリの１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す図である。
【図９】 上記実施の形態３の変形例に係る１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す図である。
【図１０】 本発明の実施の形態４に係る１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す図である。
【図１１】 データが書き込まれるべきメモリセルとＹアドレスとの対応関係を１回目の書込み動作と再書込み動作とで変更する例を示す図である。
【図１２】 本発明の実施の形態５に係る多値フラッシュメモリにおける消去動作についてのフローチャートである。
【図１３】 多値フラッシュメモリのメモリセルに付与される各データに応じて規定されたしきい値電圧（書込みベリファイ電圧）の一例を示す図である。
【図１４】 多値フラッシュメモリのメモリセルに付与される各データに応じて規定されたしきい値電圧（上裾ベリファイ電圧）の一例を示す図である。
【図１５】 従来の多値フラッシュメモリにおける書込み動作についてのフローチャートである。
【図１６】 従来の多値フラッシュメモリにおける消去状態のメモリセルのしきい値電圧とベリファイ電圧との関係の一部を示す図である。
【図１７】 従来の多値フラッシュメモリにおける消去動作についてのフローチャートである。
【図１８】 従来の多値フラッシュメモリの書込み動作に関して設定された書込みパルス幅を示す図である。
【符号の説明】
００１ メモリセル，００２，００３ 選択トランジスタ，ＧＢＬ グローバルビット線，ＷＬ（０）〜ＷＬ（ｎ） ワード線，ＳＬ ソース線，ＳＢＬ サブビット線
【発明の属する技術分野】
本発明は、フラッシュメモリ等の電気的に書込み及び消去が可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、その低コスト性や電気的消去機能を有することから、ゲート〜チャネル間に電荷蓄積層であるフローティングゲートを備えた複数のメモリセルを有し、電気的に書込み及び消去可能な不揮発性半導体記憶装置（所謂フラッシュメモリ）が、デジタルスチルカメラやデジタルオーディオ，フラッシュカードなどのデータストレージ用途に多く利用されるようになっている。かかるフラッシュメモリでは、従来、高速な書換え動作とともに、大容量化が求められおり、この大容量化を図る技術の１つとして、多値技術が知られている。２値フラッシュメモリでは、メモリセルのしきい値電圧の低い状態を“１”（又は“０”）に、また、メモリセルのしきい値電圧の高い状態を“０”（又は“１”）に対応させるのに対して、多値技術を用いたフラッシュメモリ（以下、多値フラッシュメモリという）では、メモリセルのしきい値電圧を３つ以上の複数の状態に対応させるように制御が行なわれる。
【０００３】
例えば４つの値を記憶させるには、メモリセルのしきい値電圧を４つの状態にして、それぞれ、“１１”，“１０”，“００”，“０１”に対応させればよい。ここで、“１１”は、しきい値電圧の最も低い状態に対応し、“０１”は、しきい値電圧の最も高い状態を対応するものとする。これにより、１つのメモリセルに２ビットのデータを記憶させることが可能となる。
【０００４】
図１３及び１４には、多値フラッシュメモリのメモリセルに付与される各データに応じて規定されたしきい値電圧の一例を示す。この例では、“１１”に対応する最も低い状態であるしきい値電圧がＶＦ０〜ＶＦＵ０（例えば１Ｖ〜１．７Ｖ），“１０”に対応する状態のしきい値電圧がＶＦ１〜ＶＦＵ１（例えば２．３Ｖ〜２．７Ｖ），“００”に対応する状態のしきい値電圧がＶＦ２〜ＶＦＵ２（例えば３．３Ｖ〜３．７Ｖ），“０１”に対応する状態のしきい値電圧がＶＦ３以上（例えば４．３Ｖ以上）と規定されている。
このように、多値フラッシュメモリでは、通常、各データに対応する複数のしきい値電圧が並列して規定される。かかる場合には、従来の２値フラッシュメモリと比較して、メモリセルのしきい値電圧をより精度良く制御する必要がある。
【０００５】
図１５に、従来の多値フラッシュメモリにおける書込み動作の手順を示す。書込み動作が開始されると、データが入力される（Ｓ５１）。データ入力後、まず、“０１”状態が書き込まれるべきメモリセルに対して、（例えば１８Ｖの）書込みパルスが印加される（Ｓ５２）。そして、この書込みパルスの印加に伴ない、電圧ＶＦ３で書込みべリファイが行なわれる（Ｓ５３）。この書込みベリファイでは、例えばワード線電圧に所定のベリファイ電圧を印加することによりメモリセルのデータを読み出し、この読み出したデータと書き込まれるべきデータとを比較することにより、データの書込みが正常に行なわれたか否かが判定される。かかる書込みパルス印加及び書込みベリファイは、データの書込みが正常に行なわれたと判定されるまで、所定の間隔で繰り返される。規定回数（例えば１０回）に至るまでに全てのメモリセルについてべリファイ動作がパスすると、次に、“００”の書込みパルス印加（Ｓ５４）に移る。但し、既にしきい値電圧がＶＦ３以上になったメモリセルに対しては、書込みパルスがそれ以上印加されないようにする。他方、規定回数になっても書込みべリファイがパスしない場合、すなわちしきい値電圧がＶＦ３以上でないメモリセルが存在する場合にはタイムオーバーとなり、エラー終了する。
Ｓ５４及びＳ５５，Ｓ５６及びＳ５７では、それぞれ、“００”，“１０”状態について、前述した“０１”状態と同様に、書込みパルス印加及び書込みベリファイを行なう。
【０００６】
Ｓ５２〜Ｓ５７において、“０１”，“００”，“１０”の書込みパルス印加及び書込みべリファイが正常に終了すると、引き続き、“１１”，“１０”，“００”状態の上裾べリファイ動作を行なう（Ｓ５８〜Ｓ６０）。上裾ベリファイとは、しきい値電圧が高くなりすぎたメモリセルを検出する動作である。上裾ベリファイが、“１１”，“１０”，“００”の全てについてパスした場合には、書込み動作は正常に終了する。他方、例えば“００”状態にあるべきメモリセルのしきい値電圧がＶＦＵ２以上になっていた場合には、上裾べリファイは「書込み不良（以下、フェイルという）」と認識され、フェイルが２回目か否かが判定される（Ｓ６１）。フェイルが１回目である場合には、消去が行なわれ（Ｓ６２）、セクタ内のメモリセルのしきい値電圧を“１１”状態に戻した上で、再度、Ｓ５２より１回目と同様の書込み動作を行なう。
【０００７】
次に、図１６及び１７を参照して、従来の多値フラッシュメモリにおける消去動作について説明する。図１６は、消去状態のメモリセルのしきい値電圧とベリファイ電圧との関係の一部を示す図であり、図１７は、上記消去動作についてのフローチャートである。多値フラッシュメモリにおける消去動作は、２値フラッシュメモリの場合と同様である。消去動作が開始されると、まず、負の高電圧である消去パルスが印加される（Ｓ７１）。この消去パルスの印加に伴ない、メモリセルのしきい値電圧が、図１６に示すように、所定のベリファイ電圧（例えば１．６ＶであるＶＥＲ）以下になったかを判定する消去ベリファイが行なわれる（Ｓ７２）。消去パルス印加及び消去ベリファイは、データの消去が正常に行なわれたと判定されるまで、所定の間隔で繰り返される。規定回数（例えば１０回）に至るまでに全てのメモリセルについてべリファイ動作がパスすると、次に、デプリートチェック（Ｓ７３）に移る。他方、規定回数になっても消去べリファイがパスしない場合、すなわちしきい値電圧がＶＥＲ以下でないメモリセルが存在する場合にはタイムオーバーとなり、エラー終了する。
【０００８】
Ｓ７３のデプリートチェックでは、しきい値電圧が低くなりすぎた（ＶＦ０）メモリセルがないかを判定する。このデプリートチェックがパスすれば、消去動作は正常終了となる。デプリートチェックにてＮＧと判定された場合には、メモリセルのしきい値電圧がＶＦ０以上になるように、“１１”の書戻しパルスが印加される（Ｓ７４）。この書戻しパルスの印加に伴ない、全てのメモリセルのしきい値電圧がＶＦ０以上であるか否かを判定する書戻しベリファイが行なわれる（Ｓ７５）。書戻しベリファイがパスすると、引き続き、“１１”の上裾ベリファイが行なわれ（Ｓ７６）、しきい値電圧がＶＦＵ０以上になったメモリセルが検出される。この“１１”の上裾ベリファイがＯＫと判定された場合には、正常終了となる。他方、“１１”の上裾ベリファイがフェイルと判定された場合には、フェイルが２回目であるか否かが判定される（Ｓ７７）。フェイルが１回目である場合には、再度、Ｓ７１より１回目と同様の消去動作を行なう。
【０００９】
【発明が解決しようとする課題】
ところで、書込み動作においては、メモリセルのしきい値電圧を所望の範囲内に制御するためには、比較的短い時間の書込みパルス印加及び書込みベリファイを繰り返す必要がある。通常、これに応じて、図１８に示すように、最初は短いパルスで書込みを行ない、徐々に長い書込みパルスが印加されるようになっており、これによって、しきい値電圧を精度良く制御し、トータルの書込み時間を短くすることができる。しかしながら、それでもなお、不規則な挙動により、あるメモリセルのしきい値電圧が所望の範囲内に収まらない場合がある。例えば、図１４において“００”状態に書き込んだメモリセルのうちの１つのみについて、しきい値電圧がＶＦＵ２以上になった場合には、“００”の上裾ベリファイでフェイルとなり、セクタ消去した上で再書込みが行なわれる。再書込みを行なうとほとんどの場合にはパスとなるが、稀に再度フェイルすることもあり、この場合、エラー終了となってしまう。
【００１０】
書込み不良を抑制するには、１回の書込みパルス印加の時間を更に短くするか若しくは書込みパルスの電圧値を低く設定することにより、１回の書込みパルス印加によるメモリセルのしきい値電圧の変動を小さくする方法が考えられる。しかしながら、このような方法を用いた場合、書込み動作が正常に終了するまでの時間が長くなる。かかる問題は、消去動作時の“１１”の書戻しパルス印加についても同様に当てはまる。
【００１１】
本発明は、上記技術的課題に鑑みてなされたもので、正常に書込み及び消去動作が終了するまでに要する平均時間を短縮化し、また、書込み及び消去動作の不良率を抑制することができる不揮発性半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の一態様において、不揮発性半導体記憶装置は、ワード線及びビット線に対する所定の幅及び電圧を有する書込みパルスの印加に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータが書き込まれるメモリセルを有し、データの書込み動作において、上記書込みパルスの印加毎に、データをそのしきい値電圧から判定するベリファイを行なう不揮発性半導体装置において、
１回目のデータの書込み動作にて上裾ベリファイ不良となり書込み動作を再度実行する際に、前記上裾ベリファイ不良が生じたメモリセルに書き込むべきデータを該上裾ベリファイ不良が生じたメモリセルとは異なるメモリセルに書き込むとともに、該上裾ベリファイ不良が生じたメモリセルには、しきい値電圧が最も高くなる書き込みレベルに対応するデータが書き込まれるように、書き込まれるデータと上記メモリセルのしきい値電圧との対応関係が変更されることを特徴とする。
【００１３】
本発明の他の態様において、不揮発性半導体記憶装置は、ワード線及びビット線に対する所定の幅及び電圧を有する書込みパルスの印加に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータが書き込まれるメモリセルを有し、データの書込み動作において、上記書込みパルスの印加毎に、データをそのしきい値電圧から判定するベリファイを行なう不揮発性半導体装置において、
１回目のデータの書込み動作にて上裾ベリファイ不良となり書込み動作を再度実行する際に、前記上裾ベリファイ不良が生じたメモリセルに書き込むべきデータを該上裾ベリファイ不良が生じたメモリセルとは異なるメモリセルに書き込むとともに、該上裾ベリファイ不良が生じたメモリセルには、しきい値電圧が最も高くなる書き込みレベルに対応するデータが書き込まれるように、データが書き込まれるメモリセルとデータのＹアドレスとの対応関係が変更されることを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。
実施の形態１．
図１に、データストレージ用途に用いられるＡＮＤ型の多値フラッシュメモリに含まれた複数のメモリセルアレイの回路図の一部を示す。この多値フラッシュメモリは、ワード線およびビット線への印加電圧に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有しており、データを該メモリセルに書き込む動作および書き込まれたデータをそのしきい値電圧の範囲に基づき判定するベリファイ動作を複数回（実施の形態では２回）行なう。各メモリセル（００１）は１トランジスタで構成され、各メモリセルは、ゲート，ドレイン及びソースを有している。ゲートはワード線（ＷＬ）に接続され、ドレインはサブビット線（ＳＢＬ）及び選択トランジスタ（００２）を介してグローバルビット線（ＧＢＬ）に接続され、ソースは、選択トランジスタ（００３）を介してソース線（ＳＬ）に接続されている。メモリセルでの書込み動作及び消去動作は、通常、１ワード線単位（以下、１セクタ単位という）で行なわれる。書込みは、ワード線（ＷＬ）に正の高電圧（例えば１８Ｖ）をかけ、メモリセルのしきい値電圧を上げることにより行なわれる。但し、書込みをしたくないメモリセルに対してはドレインに正の書込み阻止電圧（例えば６Ｖ）を印加することにより、しきい値電圧を上げないようにする。消去動作では、ワード線に負の高電圧（例えば−１７Ｖ）をかけ、メモリセルのしきい値電圧を低くする。
【００２４】
各書込み及び消去動作は、メモリ内部の制御回路（不図示）により自動的に行なわれる。自動書込み動作では、１セクタ単位に、書込みパルス印加とメモリセルが所望の範囲内のしきい値電圧になったか否かを判定する書込みベリファイとが繰り返され、全てのメモリセルのしきい値電圧が所望の範囲内になった時点で終了し、外部のシステムに書込み動作が完了したことを知らせる。
【００２５】
図２は、本実施の形態１に係る多値フラッシュメモリにおける書込み動作についてのフローチャートである。なお、この多値フラッシュメモリでは、図１３及び１４に示されるものと同様に、メモリセルに付与される各データに応じて、しきい値電圧が規定されている。書込み動作が開始されると、データが入力される（Ｓ１１）。データ入力後、まず、“０１”状態が書き込まれるべきメモリセルに対して、（例えば１８Ｖの）書込みパルスが印加される（Ｓ１２）。そして、この書込みパルスの印加に伴ない、電圧ＶＦ３で書込みべリファイが行なわれる（Ｓ１３）。この書込みベリファイでは、例えばワード線電圧に所定のベリファイ電圧を印加することによりメモリセルのデータを読み出し、この読み出したデータと書き込まれるべきデータとを比較することにより、データの書込みが正常に行なわれたか否かが判定される。かかる書込みパルス印加及び書込みベリファイは、データの書込みが正常に行なわれたと判定されるまで、所定の間隔で繰り返される。規定回数（例えば１０回）に至るまでに全てのメモリセルについてべリファイ動作がパスすると、次に、“００”の書込みパルス印加（Ｓ１４）に移る。但し、既にしきい値電圧がＶＦ３以上になったメモリセルに対しては、書込みパルスがそれ以上印加されないようにする。他方、規定回数になっても書込みべリファイがパスしない場合、すなわちしきい値電圧がＶＦ３以上でないメモリセルが存在する場合にはタイムオーバーとなり、エラー終了する。
Ｓ１４及びＳ１５，Ｓ１６及びＳ１７では、それぞれ、“００”，“１０”状態について、前述した“０１”状態と同様に、書込みパルス印加及び書込みベリファイを行なう。“００”及び“１０”状態に対応する書込みパルス印加の場合には、“０１”の書込みパルス印加の場合と書込みパルスの電圧値やべリファイ動作の規定回数を変えてもよい。
【００２６】
Ｓ１２〜Ｓ１７において、“０１”，“００”，“１０”の書込みパルス印加及び書込みべリファイが正常に終了すると、引き続き、“１１”，“１０”，“００”状態の上裾べリファイ動作を行なう（Ｓ１８〜Ｓ２０）。上裾ベリファイとは、しきい値電圧が高くなりすぎたメモリセルを検出する動作である。上裾ベリファイが、“１１”，“１０”，“００”の全てについてパスした場合には、書込み動作は正常に終了する。他方、例えば“００”状態にあるべきメモリセルのしきい値電圧がＶＦＵ２以上になっていた場合には、上裾べリファイはフェイルと認識され、フェイルが２回目であるか否かが判定される（Ｓ２１）。フェイルが１回目である場合には、消去が行なわれ（Ｓ２２）、更に、２回目の書込み動作の条件が変更される（Ｓ２３）。このとき、図３及び４を参照して詳細に説明するが、再書込み動作において、１回目の書込み動作の場合と比較して、再書込み動作開始直後のベリファイの間隔が狭くなるように、書込み動作の条件が変更される。その上で、再度、Ｓ１２より１回目と同様の書込み動作が行なわれる。
【００２７】
図３（ａ）及び（ｂ）には、それぞれ、多値フラッシュメモリでの１回目の書込み動作及び再書込み動作における各書込みパルス印加の時間間隔（以下、書込みパルス幅という）が示される。この実施の形態１では、書込みパルス幅の初期値が、１回目の書込み動作について、５μｓに設定され、他方、再書込み動作については、１回目の書込み動作における初期値の半分である２．５μｓに設定されている。１回目の書込み動作及び再書込み動作に用いられる書込みパルス幅は、その初期値以降、各々が１つ前の書込みパルス幅の２倍の幅を有するように増加する。
【００２８】
このように、再書込み動作における書込みパルス幅の初期値として、１回目の書込み動作と比較して短い幅を用いることにより、再書込み動作開始直後のベリファイの間隔を狭くすることができる。その結果、図４を参照して説明するように、再書込み動作において、書込み不良率を抑制することが可能となる。
【００２９】
図４に、本実施の形態１に係る上記多値フラッシュメモリの書込み動作における、書込みパルス時間と予め設定されたメモリセルのしきい値電圧との関係を示す。図４（ａ）及び（ｂ）は、それぞれ、１回目の書込み動作および再書込み動作に関するものである。例として“１０”状態が書き込まれるべきメモリセルの中に、書込み動作が速いメモリセルが存在する場合を考える。
【００３０】
図４（ａ）に示すように、書込みパルスをＮ回印加した後のベリファイＮでは、しきい値電圧がＶＦ１以下であり、そのため、書込み動作は未終了である。再度書込みパルス印加後、ベリファイ（Ｎ＋１）を行なうと、書込み動作が速いメモリセルについて、点Ｐ１で示すように、しきい値電圧はＶＦＵ１よりも高くなる。すなわち、“１０”の上裾ベリファイではフェイルとなり、エラー終了になってしまう。この場合には、消去を行なった上で、引き続き、再書込み動作が行なわれるが、前述したように、再書込み動作では、書込みパルス幅の初期値として、１回目の書込み動作と比較して短い幅が用いられ、これにより、書込み動作開始直後に、ベリファイが細かく行なわれるようになる（図４（ｂ）参照）。その結果、１回目の書込み動作でエラー終了になったしきい値電圧は、点Ｐ２で示すように、ベリファイ（Ｎ'＋１）にて、予め設定された所定のしきい値電圧範囲内に収まり、パスされることになる。
【００３１】
このように、再書込み動作における書込みパルス幅の初期値が、１回目の書込み動作のそれよりも小さく設定されることにより、再書込み動作開始直後に、ベリファイが細かく行なわれるようになり、その結果、再書込み動作において、書込み不良率を抑制することができる。また、１回目の書込みのベリファイを粗く設定し、２回目の書込みのベリファイを１回目のそれよりも細かくすることで、書込み不良率を今までと同程度に確保しつつ、平均的な書込み速度を一層上げることができる。
【００３２】
なお、前述した実施の形態１では、再書込み動作における書込みパルス幅の初期値を、１回目の書込み動作の場合よりも短くし、かつ、初期値以降、各々が１つ前の書込みパルス幅の２倍の幅を有するように設定したが、これに限定されることなく、再書込み動作開始直後にベリファイがより細かく行なわれるのであれば、いかなる設定をも適用可能である。例えば、図５に示すように、１回目の書込み動作における書込みパルス幅が、初期値以降、各々が１つ前の書込みパルス幅の２倍の幅を有するように設定されるに対して、再書込み動作における書込みパルス幅が、初期値以降、各々が１つ前の書込みパルス幅の１．５倍の幅を有するように設定されてもよい。また、図６に示すように、１回目の書込み動作における書込みパルス幅が、一様に、各々が１つ前の書込みパルス幅の２倍の幅を有するように設定されるのに対して、再書込み動作における書込みパルス幅は、再書込み動作開始後の所定数（この例では４つ）の書込みパルスについて、等幅を有するとともに、それ以降の書込みパルスについて、各々が１つ前の書込みパルス幅の２倍の幅を有するように設定されてもよい。
【００３３】
これら図５及び図６に示すように、書込みパルス幅の設定を行なった場合にも、上記実施の形態１における場合と同様に、再書込み動作において、書込み不良率を抑制することができる。また、また、１回目の書込みのベリファイを粗く設定し、２回目の書込みのベリファイを１回目のそれよりも細かくすることで、書込み不良率を今までと同程度に確保しつつ、平均的な書込み速度を一層上げることができる。
【００３４】
以下、本発明の別の実施の形態について説明する。
実施の形態２．
図７に、本発明の実施の形態２に係る多値フラッシュメモリの書込み動作における書込みパルス時間と予め設定されたメモリセルのしきい値電圧との関係を示す。この実施の形態２では、１回目の書込み動作と再書込み動作とで、ワード線に印加される書込みパルスの電圧値が変更される。かかる書込み条件の変更を、“１０”の書込みパルス印加が１回目の書込み動作でフェイルする場合について説明する。１回目の書込み動作において、“１０”の書込みパルス印加に用いる電圧（以下、書込み電圧という）が１７．０Ｖに設定され、これが、点Ｐ３で示すように、ベリファイ（Ｎ＋１）にてフェイルになるとする。このフェイルを解消すべく、再書込み動作では、書込み電圧が１６．５Ｖに設定され、１回目の書込み電圧よりも低い値が用いられる。
【００３５】
これにより、同じ書込みパルス幅であっても、メモリセルのしきい値電圧の変動が小さくなるため、１回目の書込み動作でエラー終了になったしきい値電圧は、点Ｐ４で示すように、ベリファイ（Ｎ＋１）にて、予め設定された所定のしきい値電圧範囲内に収まり、パスされることになる。その結果、再書込み動作において、書込み不良率を抑制することができる。また、１回目の書込みパルスの電圧値を高く設定し、２回目の書込みパルスの電圧値を１回目のそれよりも低くすることで、書込み不良率を今までと同程度に確保しつつ、平均的な書込み速度を一層上げることができる。
【００３６】
実施の形態３．
図８に、本発明の実施の形態３に係る多値フラッシュメモリの１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す。この実施の形態３では、再書込み動作における上裾ベリファイの電圧レベル（すなわちメモリセルに設定されたしきい値電圧の基準範囲の上限をなす電圧レベル）が、１回目の書込み動作のそれよりも高く設定される。１回目の書込み動作では、“１１”の上裾ベリファイの電圧ＶＦＵ０を１．７Ｖ，“１０”の上裾ベリファイの電圧ＶＦＵ１を２．７Ｖ，“００”の上裾ベリファイの電圧ＶＦＵ２を３．７Ｖとする。これに対して、再書込み動作では、上裾ベリファイの電圧レベルとして、上記電圧レベルＶＦＵ０〜ＶＦＵ２をそれぞれ０．１Ｖ上げてなる電圧レべルＶＦＵ０’〜ＶＦＵ２’が用いられる。これにより、許容されるメモリセルのしきい値電圧範囲が広くなる。その結果、再書込み動作において、書込み不良率を抑制することができる。
【００３７】
なお、この場合、“１０”状態と“００”状態とのしきい値電圧の電圧差は、１回目の書込み動作において０．６Ｖ確保されているのに対して、再書込み動作では０．５Ｖしかなく、データの信頼性としては０．６Ｖ確保される場合に比べ劣ることが知られている。しかしながら、一般に、１回目の書込み動作でフェイルする確率が十分に小さい（例えば１０-5）ならば、このことは、ほとんど問題にならないとされている。
【００３８】
この方法に関連して、図９に、上記実施の形態３の変形例に係る１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す。この変形例では、再書込み動作における書込みベリファイの電圧レベル（すなわちメモリセルに設定されたしきい値電圧の基準範囲の下限をなす電圧レベル）が、１回目の書込み動作のそれよりも低く設定される。図から分かるように、再書込み動作における書込みベリファイの電圧レベルとして、１回目の書込み動作における書込みベリファイの電圧レベルＶＦ１及びＶＦ２をそれぞれ０．１Ｖ下げてなる電圧レべルＶＦ１’〜ＶＦ２’が用いられる。これにより、上記実施の形態３における場合と同様に、許容されるメモリセルのしきい値電圧範囲が広くなる。その結果、再書込み動作において、書込み不良率を抑制することができる。
【００３９】
実施の形態４．
図１０に、本発明の実施の形態４に係る１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す。この実施の形態４では、１回目の書込み動作でフェイルが生じた場合に、メモリセルに書き込まれるデータとしきい値電圧との対応関係を変更した上で再書込み動作が行なわれる。図１０に示すように、１回目の書込み動作では、メモリセルのしきい値電圧が低い状態から順に、“１１”，“１０”，“００”，“０１”に対応させて書込み動作が行なわれる。この場合に、“００”状態に書き込まれるべきメモリセルの中に書込み動作が速いメモリセルが存在し、“００”の上裾ベリファイでフェイルが生じるとする。
【００４０】
１回目の書込み動作において“００”の上裾ベリファイで生じたフェイルを解消するために、再書込み動作では、メモリセルのしきい値電圧が低い状態から順に、“１１”，“０１”，“１０”，“００”に対応させるように変更を行なう。これにより、フェイルとなったメモリセルは、しきい値電圧の最も高い状態に書き込まれることになる。しきい値電圧が最も高い書込みレベルでは、該しきい値電圧が高くなりすぎても、上裾ベリファイを行なわないので問題はなく、フェイルが生じることはない。
【００４１】
この実施の形態４では、前述したように、多値フラッシュメモリに対するデータの書込み時に、メモリセルのしきい値電圧とデータとの対応関係を変更した後、その多値フラッシュメモリからのデータの読出し時に、データが正常に読み出されるべく、次の構成を用いるようにしてもよい。例えば、１本のワード線につき、通常のメモリセルと同様の構成を備えたメモリセルを通常のメモリセルとは別に４つ設ける。これらの４つのメモリセル（以下、ＥＭＣ（１），ＥＭＣ（２），ＥＭＣ（３），ＥＭＣ（４）とあらわす）を外部からのアクセスを通常不可能とし、データの書込み時に、必ず、メモリ内部の動作によって、ＥＭＣ（１）〜ＥＭＣ（４）に対し、それぞれ、”０１”，”００”，”１０”，”１１”を入力するようにする。
【００４２】
この構成では、データの書込み時にメモリセルのしきい値電圧とデータとの対応関係が変更されなかった場合、そのワード線からデータが読み出されるに際して、ＥＭＣ（１）〜ＥＭＣ（４）の”０１”，”００”，”１０”，”１１”が読み出され、通常のメモリセルに書き込まれたデータと照合される。この場合、通常のメモリセルに書込まれたデータは、ＥＭＣ（１）〜ＥＭＣ（４）に入力されたデータと同じであり、そのまま外部に出力される。
【００４３】
また、一方、データの書込み時にメモリセルのしきい値電圧とデータとの対応関係が変更された場合には、そのワード線からデータが読み出されるに際して、ＥＭＣ（１）〜ＥＭＣ（４）に入力された”０１”，”００”，”１０”，”１１”が読み出され、通常のメモリセルに書き込まれたデータと照合される。この場合には、書込み時にメモリ内部で”０１”及び”００”の対応関係が変更されたことが認識され、通常のメモリセルに書き込まれたデータの”０１”と”００”が入れ替えられた上で、外部に出力される。
【００４４】
このように、通常のメモリセルとは別に、常時一定の電圧値が入力されるようなメモリセルを設けることにより、メモリセルのしきい値電圧とデータとの対応関係がどのように変更されても、データの読出し時にデータが正常に読み出されるようにすることができる。
【００４５】
図１１には、データが書き込まれるべきメモリセルとＹアドレス（データＩ／Ｏ）との対応関係を１回目の書込み動作と再書込み動作とで変更する例を示す。１回目の書込み動作では、４つのメモリセルＭ０，Ｍ１，Ｍ２，Ｍ３について、Ｍ０の下位ビット及び上位ビットが、それぞれ、Ｉ／Ｏ＝０，４に対応させられ、Ｍ１の下位ビット及び上位ビットが、それぞれ、Ｉ／Ｏ＝１，５に対応させられ、また、Ｍ２の下位ビット及び上位ビットが、それぞれ、Ｉ／Ｏ＝２，６に対応させられ、更に、Ｍ３の下位ビット及び上位ビットが、それぞれ、Ｉ／Ｏ＝３，７に対応させられる。このとき、Ｍ２のＩ／Ｏ＝２，６に対して、データ“０”，“０”が書込みデータとして入力されると、メモリセルＭ２のしきい値電圧は、“００”状態に書き込まれる。“００”の書込みでフェイルが発生して再書込みを行なう際には、メモリセルとＩ／Ｏとの関係を変更する。
【００４６】
この変更に際して、例えばＭ１にＩ／Ｏ＝２，６を対応させ、Ｍ２にはＩ／Ｏ＝３，７を対応させることにより、１回目の書込み動作における場合とは異なるデータを書き込むことができる。かかる方法は、１回目の書込みでフェイルとなったメモリセルが再書込み時にもフェイルする確率が比較的高い場合に、書込み不良率を抑制するのに有効である。
【００４７】
実施の形態５．
前述した実施の形態１〜４では、書込み動作時における書込み速度の向上や書込み不良率の抑制が図られていたが、図１２に示すように、１回目の消去動作と再消去動作とで書戻しの条件を変更することにより、再消去動作時の消去不良率を抑制することも可能である。図１２は、本発明の実施の形態５に係る消去動作についてのフローチャートである。消去動作が開始されると、まず、負の高電圧である消去パルスが印加される（Ｓ３１）。この消去パルスの印加に伴ない、メモリセルのしきい値電圧が、所定のベリファイ電圧以下になったかを判定する消去ベリファイが行なわれる（Ｓ３２）。消去パルス印加及び消去ベリファイは、データの消去が正常に行なわれたと判定されるまで、所定の間隔で繰り返される。規定回数（例えば１０回）に至るまでに全てのメモリセルについてべリファイ動作がパスすると、次に、デプリートチェック（Ｓ３３）に移る。他方、規定回数になっても消去べリファイがパスしない場合、すなわちしきい値電圧がＶＥＲ以下でないメモリセルが存在する場合にはタイムオーバーとなり、エラー終了する。
【００４８】
Ｓ３３のデプリートチェックでは、しきい値電圧が低くなりすぎたメモリセルがないかを判定する。このデプリートチェックがパスすれば、消去動作は正常終了となる。デプリートチェックにてＮＧと判定された場合には、メモリセルのしきい値電圧が所定値以上になるように、“１１”の書戻しパルスが印加される（Ｓ３４）。この書戻しパルスの印加に伴ない、全てのメモリセルのしきい値電圧が所定値以上であるか否かを判定する書戻しベリファイが行なわれる（Ｓ３５）。書戻しベリファイがパスすると、引き続き、“１１”の上裾ベリファイが行なわれ（Ｓ３６）、しきい値電圧がＶＦＵ０以上になったメモリセルが検出される。この“１１”の上裾ベリファイがＯＫと判定された場合には、正常終了となる。他方、“１１”の上裾ベリファイがフェイルと判定された場合には、フェイルが２回目であるか否かが判定される（Ｓ３７）。フェイルが１回目である場合には、例えば書戻しパルスやベリファイ電圧などの書戻し条件が変更される（Ｓ３８）。その上で、再度、Ｓ３１より１回目と同様の消去動作が行なわれる。
【００４９】
消去動作での“１１”の書戻しパルス印加に伴ない、“１１”の上裾ベリファイでフェイルする確率は非常に小さい。その上、再消去動作に際して、実施の形態１〜３で説明したような方法を用いることにより、２回目でフェイルする確率を下げれば、消去不良率を抑制することができる。また、この消去不良率の抑制に伴ない、平均的な消去速度を上げることができる。
【００５０】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【００５１】
【発明の効果】
本発明の一態様によれば、書込み動作を再度実行する際に、書き込まれるデータと上記メモリセルのしきい値電圧との間の対応関係が変更されるため、書込み不良率を抑制することができ、これに伴ない、平均的な書込み速度を上げることができる。
【００５２】
本発明の他の態様によれば、書込み動作を再度実行する際に、データが書き込まれるメモリセルとデータのＹアドレスとの対応関係が変更されるため、書込み不良率を抑制することができ、これに伴ない、平均的な書込み速度を上げることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る多値フラッシュメモリに含まれるメモリセルの回路図の一部である。
【図２】 上記実施の形態１に係る多値フラッシュメモリの書込み動作についてのフローチャートである。
【図３】 上記多値フラッシュメモリの書込み動作に関して設定された書込みパルス幅を示す図である。
【図４】 上記多値フラッシュメモリの書込み動作における、書込みパルス時間とメモリセルのしきい値電圧との関係を示す図である。
【図５】 上記多値フラッシュメモリに関して設定された書込みパルス幅の第１の変形例を示す図である。
【図６】 上記多値フラッシュメモリに関して設定された書込みパルス幅の第２の変形例を示す図である。
【図７】 本発明の実施の形態２に係る多値フラッシュメモリの書込み動作における書込みパルス時間と予め設定されたメモリセルのしきい値電圧との関係を示す図である。
【図８】 本発明の実施の形態３に係る多値フラッシュメモリの１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す図である。
【図９】 上記実施の形態３の変形例に係る１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す図である。
【図１０】 本発明の実施の形態４に係る１回目の書込み動作及び再書込み動作について設定されるメモリセルのしきい値電圧を示す図である。
【図１１】 データが書き込まれるべきメモリセルとＹアドレスとの対応関係を１回目の書込み動作と再書込み動作とで変更する例を示す図である。
【図１２】 本発明の実施の形態５に係る多値フラッシュメモリにおける消去動作についてのフローチャートである。
【図１３】 多値フラッシュメモリのメモリセルに付与される各データに応じて規定されたしきい値電圧（書込みベリファイ電圧）の一例を示す図である。
【図１４】 多値フラッシュメモリのメモリセルに付与される各データに応じて規定されたしきい値電圧（上裾ベリファイ電圧）の一例を示す図である。
【図１５】 従来の多値フラッシュメモリにおける書込み動作についてのフローチャートである。
【図１６】 従来の多値フラッシュメモリにおける消去状態のメモリセルのしきい値電圧とベリファイ電圧との関係の一部を示す図である。
【図１７】 従来の多値フラッシュメモリにおける消去動作についてのフローチャートである。
【図１８】 従来の多値フラッシュメモリの書込み動作に関して設定された書込みパルス幅を示す図である。
【符号の説明】
００１ メモリセル，００２，００３ 選択トランジスタ，ＧＢＬ グローバルビット線，ＷＬ（０）〜ＷＬ（ｎ） ワード線，ＳＬ ソース線，ＳＢＬ サブビット線
Claims (2)
- ワード線及びビット線に対する所定の幅及び電圧を有する書込みパルスの印加に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータが書き込まれるメモリセルを有し、データの書込み動作において、上記書込みパルスの印加毎に、データをそのしきい値電圧から判定するベリファイを行なう不揮発性半導体装置において、
１回目のデータの書込み動作にて上裾ベリファイ不良となり書込み動作を再度実行する際に、前記上裾ベリファイ不良が生じたメモリセルに書き込むべきデータを該上裾ベリファイ不良が生じたメモリセルとは異なるメモリセルに書き込むとともに、該上裾ベリファイ不良が生じたメモリセルには、しきい値電圧が最も高くなる書き込みレベルに対応するデータが書き込まれるように、書き込まれるデータと上記メモリセルのしきい値電圧との対応関係が変更されることを特徴とする不揮発性半導体記憶装置。 - ワード線及びビット線に対する所定の幅及び電圧を有する書込みパルスの印加に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータが書き込まれるメモリセルを有し、データの書込み動作において、上記書込みパルスの印加毎に、データをそのしきい値電圧から判定するベリファイを行なう不揮発性半導体装置において、
１回目のデータの書込み動作にて上裾ベリファイ不良となり書込み動作を再度実行する際に、前記上裾ベリファイ不良が生じたメモリセルに書き込むべきデータを該上裾ベリファイ不良が生じたメモリセルとは異なるメモリセルに書き込むとともに、該上裾ベリファイ不良が生じたメモリセルには、しきい値電圧が最も高くなる書き込みレベルに対応するデータが書き込まれるように、データが書き込まれるメモリセルとデータのＹアドレスとの対応関係が変更されることを特徴とする不揮発性半導体記憶装置。
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