JP2000123584A - 不揮発性半導体メモリおよびそれを内蔵した半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリにおいては、所定のパル
ス幅を有する書込みパルスや消去パルスを選択された憶
素子に印加してしきい値をシフトさせデータの記憶を行
なうようにしているが、実際の製品では同一のパルス幅
を有する書込みパルスや消去パルスを印加した場合でも
書込み不良（書込み不足および過剰書込みを含む）や消
去不良が発生するという課題があった。 【解決手段】 記憶素子に対する書込み、消去電圧を、
対象となる記憶素子の特性（イニシャルしきい値）に応
じて補正するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書込み消
去可能な不揮発性半導体メモリにおける書込み、消去方
式に適用して有効な技術に関し、例えばブロック単位で
一括してデータの消去が可能なフラッシュメモリチップ
およびそれを内蔵したマイクロコンピュータに利用して
有効な技術に関する。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、１個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、消去動作では、図９（Ａ）に示すよ
うに不揮発性記憶素子のドレイン領域Ｄの電圧を例えば
６Ｖ（ボルト）にし、コントロールゲートＣ−ＧＡＴＥ
が接続されたワード線を例えば−１０Ｖにすることによ
り、フローティングゲートＦ−ＧＡＴＥから電荷をドレ
イン領域Ｄへ引き抜いて、しきい値電圧を低い状態（論
理“０”）にする。また、書込み動作では、図９（Ｂ）
に示すように、ソース領域Ｓおよび基体Ｐ−ＳＵＢを例
えば−１０Ｖにし、コントローゲートＣ−ＧＡＴＥを１
２Ｖのような高電圧にしてフローティングゲートＦ−Ｇ
ＡＴＥに負電荷を注入してしきい値を高い状態（論理
“１”）にする。これにより１つの記憶素子に１ビット
のデータを記憶させるようにしている。

【０００３】なお、フラッシュメモリにおいては、一般
に書込みは例えばセクタ単位すなわちワード線を共通に
する１行分のメモリセルに対して同時に行なわれ、消去
はブロック単位すなわちウェル領域を共通にする複数の
セクタに対して同時に行なわれるようになっており、本
発明の実施例においても特に言及しない限りそのように
構成されているものとする。

【０００４】

【発明が解決しようとする課題】フラッシュメモリにお
いては、上述のように、フローティングゲートへ電荷を
注入もしくはフローティングゲートから電荷を放出させ
ることでしきい値を変化させる書込み動作および消去動
作を行なうが、通常は所定のパルス幅を有する書込みパ
ルスや消去パルスを選択された記憶素子に印加してしき
い値をシフトさせるようにしている。

【０００５】しかし、実際の製品では同一のパルス幅を
有する書込みパルスや消去パルスを印加した場合でも書
込み不良（書込み不足および過剰書込みを含む）や消去
不良が発生することがある。ここで、書込み不良には書
込み不足および過剰書込みが含まれ、消去不良には消去
不足および過剰消去が含まれる。特に、過剰書込みの場
合には、しきい値が０Ｖ以下になってしまういわゆるデ
プリート状態の記憶素子（デプリートビット）が発生す
ることがある。デプリートビットが発生すると非選択状
態でリーク電流が流れてしまうため、データの誤読み出
しが行なわれてしまうという問題がある。

【０００６】本発明者は、このような書込み不良や消去
不良が発生する原因について考察を行なった結果、製造
直後の記憶素子のしきい値（以下、イニシャルしきい値
と称する）のばらつきに関係することを見出した。しか
も、イニシャルしきい値は製品毎のみならず同一製品の
メモリアレイ内においても発生することが明らかとなっ
た。

【０００７】この発明の目的は、書込み不良や消去不良
を減少させ歩留まりを向上させることが可能な不揮発性
半導体メモリおよびそれを内蔵したマイクロコンピュー
タ等の半導体集積回路を提供することにある。

【０００８】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１０】すなわち、記憶素子のしきい値を印加する
電圧を制御して変化させデータを記憶させるように構成
された不揮発性半導体メモリもしくはそれを内蔵した半
導体集積回路において、記憶素子に対する書込み、消去
電圧を、対象となる記憶素子の特性（イニシャルしきい
値）に応じて補正するようにしたものである。

【００１１】上記した手段によれば、記憶素子それぞれ
にとって最適の条件で書込み、消去が行なわれるため、
歩留まりが向上するようになる。

【００１２】また、電源電圧を昇圧もしくは降圧して書
込みもしくは消去に必要な電圧を発生する昇圧回路と、
該昇圧回路で発生された電圧を補正可能な電圧補正回路
とを設ける。これによって、外部から最適な書込み電圧
や消去電圧を与える必要がないため、ユーザーの負担が
軽減されるとともに、システムの実装密度も向上され
る。

【００１３】さらに、上記電圧補正回路は、昇圧回路で
発生された電圧を分圧する複数の直列抵抗からなる分圧
回路と、前記直列抵抗の幾つかと各々並列に接続された
複数のスイッチ素子とにより構成し、これらのスイッチ
素子のオン、オフ状態に応じて上記分圧回路の分圧比を
決定し、発生される分圧を補正可能に構成する。これに
よって、極めて簡単な回路でかつ容易に書込み電圧また
は消去電圧を補正することができる。

【００１４】また、上記電圧補正回路を構成するスイッ
チ素子をオン、オフ制御する制御情報が入力可能な入力
端子を設け、該入力端子から入力された制御情報により
スイッチ素子のオン、オフ状態を制御して、発生電圧を
変更可能に構成すると良い。これによって、外部から自
由に書込み電圧や消去電圧を補正することができるよう
になる。

【００１５】さらに、上記のような不揮発性半導体メモ
リと、該不揮発性半導体メモリを制御して書込みおよび
読出し動作を行なって最適な書込み電圧もしくは消去電
圧を決定する制御回路とを半導体集積回路に内蔵させる
ようにする。これによって、メモリと別個に制御回路を
設ける必要がなくなるため、ユーザーの負担が軽減され
るとともに、システムの実装密度も向上される。

【００１６】また、上記制御回路は、上記電圧補正回路
を制御する制御情報を設定可能な切替え制御レジスタを
備え、記憶素子の特性に応じて上記切替え制御レジスタ
を書き換えて書込み電圧もしくは消去電圧を補正するよ
うに構成する。これによって、レジスタの内容を読み出
すことで容易に電圧の補正状態を知ることができるよう
になる。

【００１７】

【発明の実施の形態】以下、本発明を、一つの記憶素子
に１ビットの情報を記憶するようにしたフラッシュメモ
リに適用した場合の実施例を、図面を用いて説明する。

【００１８】図１には、本発明を適用したフラッシュメ
モリにおける書込み電圧決定動作の制御手順の一実施例
が示されている。この実施例では、ワード線に印加され
る書込み電圧として、予め設計値に基づいて設定された
所定レベルの書込み電圧Ｖｗ（例えば１２Ｖ）とこの電
圧を補正して出力できるようにする電圧補正回路と、こ
の補正回路による補正量を設定する制御情報を設定可能
なレジスタもしくは外部から入力可能な外部端子をフラ
ッシュメモリに設けておく。

【００１９】そして、書込み電圧の決定に際しては、ま
ず書込み電圧Ｖｗを設計に従った初期電圧（例えば１２
Ｖ）に設定して（ステップＳ１）から、書込みデータを
フラッシュメモリ内のデータラッチ１２に格納する（ス
テップＳ２）。次に、データラッチ１２に格納された書
込みデータに従って書き込み回路１３によって書込みパ
ルスを生成し選択されている記憶素子に印加する（ステ
ップＳ３）。

【００２０】それから、所定レベルの読出し電圧Ｖvw
（例えば２．０Ｖ）をワード線に印加して読み出しを行
なう（ステップＳ４）。続いて、書込み後のビットのし
きい値Ｖｔｈ’が所定のレベルＶ１以上か判定する（ス
テップＳ５）。そして、しきい値が所定レベルＶ１以上
でないと判定されたときは、補正回路による補正量を規
定する制御情報を設定するレジスタもしくは外部から入
力する制御情報を変更して補正回路によって書込み電圧
Ｖｗを補正する（ステップＳ６）。

【００２１】次に、ステップＳ３へ戻って補正された書
込み電圧（例えば１２．５Ｖ）を用いて書込みパルスを
形成し書込みおよび読出しを行なう（ステップＳ４）。
そして、書込み後のしきい値が所定のレベルＶ１以上か
判定し、しきい値が所定レベル以上でないと判定された
ときは、制御情報もしくは制御信号を変更して補正回路
による書込み電圧Ｖｗをさらに補正する（ステップＳ
６）。

【００２２】図３には、書込み電圧が一定の場合の書込
み電圧の補正対象となる書込み不良の記憶素子と正常な
記憶素子の書込み特性の相違を示す。図３に示されてい
るように、正常な記憶素子では、書込みパルスが５μＳ
程度で書込み後のしきい値Ｖｔｈ’が３Ｖ以上に上昇す
るが、消去不良の記憶素子は１００μＳ以上の書込みパ
ルスを印加しないとでしきい値が３Ｖ以上に上昇しない
ことが分かる。しかして、この実施例のフローチャート
に従って書込みおよび読出し制御を行なった場合には、
書込み不良の記憶素子に対しては高い電圧の書込みパル
スが印加されるため書込み不良が回避され、トータルの
書込み所要時間が短縮される。

【００２３】なお、上記実施例では、記憶素子一つにつ
いて書込み特性を判定して全体の書込み電圧を補正する
ようにした方式について説明したが、メモリアレイ内の
各ブロック毎に切替え制御レジスタを設けておいて、各
ブロック内の一つの記憶素子についてその書込み特性を
判定して同一のブロック内の残り記憶素子に対しては判
定結果に応じた書込み電圧に従って書込みを行なうよう
にしても良い。

【００２４】さらに、上記実施例では、書込み電圧を記
憶素子の特性に応じて高くする方向へ補正する場合を説
明したが、異なる電圧による読出しを２回行なって、書
込み後のしきい値が所定レベル（上限値）よりも高いか
否か判定し、高いとき（過剰書込みのとき）は、書込み
電圧を低くする方向へ補正するようにすると良い。

【００２５】図２には、本発明を適用したフラッシュメ
モリにおける消去電圧決定動作の制御手順の一実施例が
示されている。この実施例では、ワード線に印加される
消去電圧として、予め設計値に基づいて設定された所定
レベルの消去電圧Ｖｅ（例えば−１０Ｖ）とこの電圧を
補正して出力できるようにする電圧補正回路と、この補
正回路による補正量を設定する制御情報を設定可能なレ
ジスタもしくは外部から制御信号を入力可能な外部端子
をフラッシュメモリに設けておく。

【００２６】そして、消去電圧の決定に際しては、まず
消去電圧Ｖｅを設計に従った初期電圧（例えば−１０
Ｖ）に設定して（ステップＳ１１）から、消去するブロ
ックを選択する（ステップＳ１２）。次に、消去回路１
７によって消去パルスを生成し選択されている記憶素子
に印加させる（ステップＳ１３）。

【００２７】それから、所定レベルの読出し電圧Ｖve
（例えば１．０Ｖ）をワード線に印加して読み出しを行
なう（ステップＳ１４）。続いて、読み出された消去後
のビットのしきい値Ｖｔｈ’が所定のレベルＶ２以下か
判定する（ステップＳ１５）。そして、しきい値が所定
レベル以下でないと判定されたときは、補正回路による
補正量を規定する制御情報を設定するレジスタもしくは
外部から入力される制御情報を変更して補正回路によっ
て消去電圧Ｖｅを補正する（ステップＳ１６）。

【００２８】次に、ステップＳ１３へ戻って補正された
消去電圧（例えば−１０．５Ｖ）を用いて消去パルスを
形成し消去および読出しを行なう（ステップＳ１４）。
そして、消去後のしきい値が所定のレベルＶ２以下か判
定し、しきい値が所定レベルＶ２以下でないと判定され
たときは、レジスタの制御情報を変更して補正回路によ
る消去電圧Ｖｅをさらに補正する（ステップＳ１６）。
一つのブロックに対する消去が終了すると、ステップＳ
１２へ戻ってブロックを切替えて別のブロックの消去を
行なう。

【００２９】なお、上記実施例では、消去電圧を記憶素
子の特性に応じて低くする方向へ補正する場合を説明し
たが、異なる電圧による読出しを２回行なって、消去後
のしきい値が所定レベル（下限値）よりも低いか否か判
定して低いとき（過剰消去のとき）は、消去電圧を高く
する方向へ補正するようにすると良い。

【００３０】図４には、書込み（消去）電圧を補正する
回路の具体例が示されている。この実施例の書込み電圧
補正回路は、チャージポンプ等の昇圧回路（もしくは降
圧回路）３０から出力される電圧を、直列形態の抵抗
（もしくはダイオード）で分割する分圧回路４１と、分
圧回路４１を構成する直列抵抗Ｒのうち幾つかと並列に
接続されたＭＯＳＦＥＴ Ｑａ，Ｑｂ，Ｑｃ，Ｑｄ，Ｑ
ｅとから構成されている。

【００３１】そして、これらのＭＯＳＦＥＴ Ｑａ〜Ｑ
ｅのゲート端子に、例えば所定の切替え制御レジスタか
ら出力される制御信号Ｓａ〜Ｓｅが入力され、この制御
信号Ｓａ〜Ｓｅに応じてＱａ〜Ｑｅがオン状態またはオ
フ状態にされることにより分圧回路４１による分圧比が
設定され、その分圧比に応じた電圧が書込み電圧Ｖｗ
（もしくは消去電圧Ｖｅ）として出力されるように構成
されている。

【００３２】この実施例の電圧補正回路４０は、電圧を
調整しない初期状態で例えばＭＯＳＦＥＴ Ｑａ〜Ｑｅ
のうち半数がオン状態になるような制御情報を切替え制
御レジスタに設定しておく。そして、前記フローチャー
トに従って書込みを行なって書込み不良が検出されたと
きは、ＭＯＳＦＥＴ Ｑａ〜Ｑｅのうちオフ状態のもの
が多くなるようにレジスタの制御情報を変更する。これ
によって、分圧回路４１から出力される電圧が高い方へ
シフトされる。一方、書込みを行なって過剰書込みが検
出されたときは、ＭＯＳＦＥＴ Ｑａ〜Ｑｅのうちオン
状態のものが多くなるようにレジスタの制御情報を変更
する。これによって、分圧回路４１から出力される電圧
が低い方へシフトされる。

【００３３】図５には、書込み（消去）電圧を補正する
回路の他の具体例が示されている。この実施例の書込み
電圧補正回路は、チャージポンプ等の昇圧回路（もしく
は降圧回路）３０から出力される電圧を、直列形態の抵
抗（もしくはダイオード）で分割する分圧回路４１と、
分圧回路４１を構成する直列抵抗Ｒのうち幾つかと並列
に接続されたＭＯＳＦＥＴ Ｑａ，Ｑｂ，Ｑｃ，Ｑｄ，
Ｑｅとから構成されている点で、図４の補正回路と同様
である。しかして、この実施例では、各ＭＯＳＦＥＴ
Ｑａ〜Ｑｅのしきい値が互いに異なるように設計されて
いる。そして、各各ＭＯＳＦＥＴ Ｑａ〜Ｑｅのゲート
端子には制御電圧Ｖａが共通に印加されており、この制
御電圧Ｖａのレベルに応じてオン状態にされるＭＯＳＦ
ＥＴの数すなわち分圧回路４１の分圧比が変更され、書
込み（消去）電圧が補正されるように構成されている。
なお、上記制御電圧Ｖａは、例えば図４の制御信号Ｓａ
〜ＳｅをＤＡ変換するＤＡ変換器を設けることで生成す
ることができる。

【００３４】なお、上記実施例では、電圧補正回路を構
成する分圧回路の抵抗と並列に複数のＭＯＳＦＥＴを設
けてオンさせるＭＯＳＦＥＴの数を変えることで発生す
る電圧を補正するようにしているが、ＭＯＳＦＥＴの代
わりにフューズ素子を設けてその切断の有無によって電
圧を補正するように構成することも可能である。

【００３５】図６には、本発明を適用したフラッシュメ
モリ全体の構成例が示されている。図６において、１１
は図９に示されているようなフローティングゲートを有
するＭＯＳＦＥＴからなる不揮発性記憶素子としてのメ
モリセルがマトリックス状に配置されたメモリアレイ、
１２は外部から入力された書込みデータを保持するデー
タレジスタ、１３はこのデータレジスタ１２に保持され
たデータに基づいて上記メモリアレイ１１に対して書込
みを行なう書込み回路である。

【００３６】また、１４はアドレス信号を保持するアド
レスレジスタ、１５はメモリアレイ１１内のワード線の
中から上記アドレスレジスタ１４に取り込まれたＸアド
レスに対応した１本のワード線を選択するＸデコーダ、
１６はアドレスレジスタ１４に取り込まれたＹアドレス
をデコードして１セクタ内の１バイト（あるいは１ワー
ド）のデータを選択するＹデコーダ、１７は消去の際に
ブロック（マット）の選択等を行なう消去制御回路、１
８はメモリセルアレイ１１より読み出されたデータを増
幅して出力するセンスアンプである。

【００３７】さらに、この実施例のフラッシュメモリに
は、上記各回路ブロックの他、外部からの制御信号をフ
ラッシュメモリ内の各回路への制御信号に変換する制御
回路２７、アドレス信号やデータ信号の入出力を行なう
Ｉ／Ｏバッファ回路２３、チャージポンプのような昇圧
および降圧手段を備え外部から供給される電源電圧Ｖcc
に基づいて書込み電圧Ｖｗ、消去電圧Ｖｅ、読出し電圧
Ｖｒ、ベリファイ電圧Ｖwv，Ｖer等チップ内部で必要と
される電圧を生成する電源回路２５、メモリの動作状態
に応じてこれらの電圧の中から所望の電圧を選択してメ
モリアレイ１１に供給する電源切替回路２６等が設けら
れている。

【００３８】図７には、本発明の応用例としてフラッシ
ュメモリ内蔵したマイクロコンピュータ（フラッシュマ
イコン）の概略構成を示す。特に制限されないが、図７
に示されている各回路ブロックは、単結晶シリコンのよ
うな１個の半導体チップ上に形成されている。

【００３９】図７において、ＦＬＡＳＨは図９に示され
ているようなフローティングゲートを有するＭＯＳＦＥ
Ｔからなる不揮発性記憶素子としてのメモリセルがマト
リックス状に配置されたメモリアレイおよびメモリセル
選択用のアドレスデコーダ、アドレス及びデータのラッ
チ回路、データ増幅用のセンスアンプ、データの書込
み，消去，読出しに必要とされる電圧を発生する電源回
路等の周辺回路からなる図６に示すような構成を有する
フラッシュメモリ回路、ＦＬＣは該フラッシュメモリ回
路ＦＬＡＳＨに対する書込みや消去、読出し（ベリファ
イ読出しを含む）等の制御を行なうフラッシュコントロ
ーラ、ＣＰＵはチップ全体の制御を司る中央処理装置、
ＲＡＭはデータを一時記憶したり中央処理装置ＣＰＵの
作業領域を提供する高速のランダムアクセスメモリ、Ｂ
ＵＳは上記中央処理装置ＣＰＵとフラッシュメモリ回路
ＦＬＡＳＨ、フラッシュコントローラＦＬＣ、高速メモ
リＲＡＭ間を接続するバス、ＢＳＣはこのバスの占有権
の制御等を行なうバスコントローラである。

【００４０】なお、図７には示されていないが、シング
ルチップマイコンのようなマイクロコンピュータの場合
には、上記回路ブロックの他に、内部のメモリと外部の
メモリ等との間のＤＭＡ（ダイレクトメモリアクセス）
転送を制御するＤＭＡ転送制御回路や、ＣＰＵに対する
割込み要求の発生および優先度を判定して割り込みをか
ける割込み制御回路、外部装置との間でシリアル通信を
行なうシリアルコミュニケーションインタフェース回
路、各種タイマ回路、アナログ信号とディジタル信号の
変換を行なうＡ／Ｄ変換回路、システム監視用のウォッ
チドッグタイマ、システムの動作に必要なクロック信号
を発生する発振器などが必要に応じて設けられる。

【００４１】フラッシュコントローラＦＬＣの詳細な構
成の説明は省略するが、この実施例のフラッシュコント
ローラＦＬＣは複数のコントロールレジスタを備え、Ｃ
ＰＵがＲＡＭ内に格納されたプログラムに従って、上記
コントロールレジスタに書込みを行なうと、フラッシュ
コントローラＦＬＣがコントロールレジスタのビット状
態に応じてフラッシュメモリ回路ＦＬＡＳＨに対する制
御信号を形成して書込みや消去、読出し、ベリファイ等
の動作を行なわせるように構成されている。

【００４２】図８には、上記コントロールレジスタのう
ち書込み、消去制御用のコントロールレジスタＣＮＴＲ
の構成例が示されている。この実施例のレジスタは、不
用意に書込み、消去動作が行われないようにプロテクト
をかけるためのビットＦＷＥと、電源回路２５に対する
電源オンを指示するビットＳＷＥ、デコーダの出力の極
性や電源切替え等メモリアレイおよびその周辺回路を書
込み準備状態にさせる書込みセットアップビットＰＳ
Ｕ、書込みパルスを与えるように指示するビットＰ、メ
モリアレイおよびその周辺回路を消去準備状態にさせる
消去セットアップビットＥＳＵ、消去パルスを与えるよ
うに指示するビットＥ、消去ベリファイを行なうように
指示するビットＥＶ、書込みベリファイを行なうように
指示するビットＰＶなどから構成されている。

【００４３】フラッシュコントローラＦＬＣには、上記
書込み消去制御用のコントロールレジスタＣＮＴＲの他
に、本発明に係る書込み、消去電圧を記憶素子の特性に
応じて切り替えるための制御情報を設定する切替え制御
レジスタＣＣＲ、消去時にメモリアレイ内の複数のブロ
ックのうち消去ブロックを選択するための消去選択レジ
スタ、メモリアレイ内の欠陥ビットを含むメモリ列を予
備のメモリ列に置き換えるための救済情報を保持するレ
ジスタが設けられている。

【００４４】一般的なメモリの中には、外部のＣＰＵ等
から与えられるコマンドをデコードしてそのデコード結
果に基づいて当該コマンドに対応した処理を実行すべく
メモリ内部の各回路に対する制御信号を順次形成して出
力する制御回路（シーケンサ）を備え、その制御回路
は、例えばマイクロプログラム方式のＣＰＵの制御部と
同様に、コマンド（命令）を実行するのに必要な一連の
マイクロ命令郡が格納されたＲＯＭ（リードオンリメモ
リ）からなるものがあるが、この実施例では、フラッシ
ュコントローラＦＬＣが上記のようなコントロールレジ
スタＣＮＴＲを備え、ＣＰＵがＲＡＭ内に格納されたプ
ログラムに従って、上記コントロールレジスタに書込み
を行なうとフラッシュコントローラＦＬＣがコントロー
ルレジスタＣＮＴＲのビット状態に応じてフラッシュメ
モリ回路ＦＬＡＳＨに対する制御信号を形成して書込み
や消去、読出し、ベリファイ等の動作を行なわせるよう
に構成されているため、一般的なコマンド方式のコント
ローラに比べてハードウェアの規模を小さくすることが
できるという利点がある。

【００４５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、書込み動作によって記憶素子のしきい値
を高くし消去によって記憶素子のしきい値を低くする形
式のフラッシュメモリについて説明したが、この発明は
それに限定されず、消去によってしきい値を高くし書込
みによって記憶素子のしきい値を低くする形式のフラッ
シュメモリおよびそれを内蔵した半導体集積回路におい
ても同様に適用することができる。

【００４６】また、実施例では、一つの記憶素子に１ビ
ットのデータを記憶させるようにしたフラッシュメモリ
に適用した場合を説明したが、本発明は、記憶素子のし
きい値を３段階以上に切り替えて一つの記憶素子に２ビ
ット以上のデータを記憶させるように構成されたいわゆ
る多値メモリに対しても適用することができる。さら
に、実施例では、書込み、消去パルスを一定にして書込
み、消去電圧を切り替えるようにしているが、書込み、
消去電圧を一定にし、記憶素子の特性に応じてパルス幅
を切り替えるようにしても良い。切り替えるパルスは２
段階でも３段階以上であってもよい。

【００４７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリとそれを内蔵したマイクロコンピュータに適
用した場合について説明したが、この発明はそれに限定
されるものでなく、不揮発性メモリおよびそれを内蔵し
た半導体集積回路に広く利用することができる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４９】すなわち、この発明に従うと、不揮発性半
導体メモリおよびそれを内蔵したマイクロコンピュータ
等の半導体集積回路における書込み不良や消去不良を減
少させ歩留まりを向上させることができるという効果が
得られる。

【図面の簡単な説明】

【図１】本発明を適用したフラッシュメモリにおける書
込み電圧の決定手順の一例を示すフローチャートであ
る。

【図２】本発明を適用したフラッシュメモリにおける消
去電圧の決定手順の一例を示すフローチャートである。

【図３】本発明を適用して好適なフラッシュメモリにお
ける記憶素子の書込み特性を示すグラフである。

【図４】本発明を適用したフラッシュメモリに設けられ
る電圧補正回路の一実施例を示す回路構成図である。

【図５】本発明を適用したフラッシュメモリに設けられ
る電圧補正回路の他の実施例を示す回路構成図である。

【図６】本発明を適用したフラッシュメモリを内蔵した
マイクロコンピュータの一実施例の概略を示す全体ブロ
ック図である。

【図７】フラッシュメモリ回路部の構成例を示すブロッ
ク図である。

【図８】フラッシュコントローラ内の制御用レジスタの
構成例を示す説明図である。

【図９】フラッシュメモリの記憶素子の代表的な構造と
書込み動作モードおよび消去動作モードでの印加電圧の
一例を示す断面説明図である。

【符号の説明】

１１ メモリアレイ １２ データレジスタ １３ 書込み回路 １４ アドレスレジスタ １５ Ｘデコーダ １６ Ｙデコーダ ２５ 電源回路 ２６ 電源切替回路 ３０ 昇圧回路（チャージポンプ） ４０ 電圧補正回路 ４１ 分圧回路 ＦＬＣ フラッシュコントローラ ＣＮＴＲ コントロールレジスタ ＣＣＲ 切替え制御レジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD08 AD10 AE08

Claims (6)

【特許請求の範囲】
1. 【請求項１】 印加する電圧を制御して記憶素子のしき
   い値を変化させデータを記憶させるように構成された不
   揮発性半導体メモリにおいて、記憶素子に対する書込み
   電圧もしくは消去電圧を、記憶素子の特性に応じて補正
   するように構成されていることを特徴とする不揮発性半
   導体メモリ。
2. 【請求項２】 電源電圧を昇圧もしくは降圧して書込み
   もしくは消去に必要な電圧を発生する昇圧回路と、該昇
   圧回路で発生された電圧を補正可能な電圧補正回路とが
   設けられてなることを特徴とする請求項１に記載の不揮
   発性半導体メモリ。
3. 【請求項３】 上記電圧補正回路は、上記昇圧回路で発
   生された電圧を分圧する複数の直列抵抗からなる分圧回
   路と、前記直列抵抗の幾つかと各々並列に接続された複
   数のスイッチ素子とからなり、これらのスイッチ素子の
   オン、オフ状態に応じて上記分圧回路の分圧比が決定さ
   れ、発生される電圧を補正可能に構成されてなることを
   特徴とする請求項２に記載の不揮発性半導体メモリ。
4. 【請求項４】 上記電圧補正回路を構成するスイッチ素
   子をオン、オフ制御する制御信号が入力可能な入力端子
   を備え、該入力端子から入力された制御信号によりスイ
   ッチ素子のオン、オフ状態が制御され、発生電圧が変更
   可能に構成されていることを特徴とする請求項３に記載
   の不揮発性半導体メモリ。
5. 【請求項５】 請求項１、２、３または４に記載の不揮
   発性半導体メモリと、該不揮発性半導体メモリを制御し
   て書込みおよび読出し動作を行なって最適な書込み電圧
   もしくは消去電圧を決定する制御回路とを内蔵してなる
   ことを特徴とする半導体集積回路。
6. 【請求項６】 上記制御回路は、上記電圧補正回路を制
   御する制御情報を設定可能な切替え制御レジスタを備
   え、記憶素子の特性に応じて上記切替え制御レジスタを
   書き換えて書込み電圧もしくは消去電圧を補正するよう
   に構成されていることを特徴とする請求項５に記載の半
   導体集積回路。