JP2010080031A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置の消去電圧を発生する回路の能力を十分に利用して消去動作に要する時間を低減する。
【解決手段】内部電圧発生回路（３０）が生成する消去電圧（Ｖｓｌ）の電圧レベルを検知回路（３２）で検知し、その検知結果に従って、内部電圧発生回路の電流供給能力が、メモリマット（１０）におけるセルの消去時に消費される電流量よりも大きいかを供給能力判定回路（３４）により判定する。その判定結果に従って消去条件調整部（３６）により消去条件を更新する。
【選択図】図３

Description

この発明は、不揮発性半導体記憶装置に関し、特に、ホットキャリアを生成して電荷蓄積膜にキャリアを格納するセル構造を有する不揮発性半導体記憶装置に関する。より特定的には、この発明は、絶縁膜に電荷を蓄積するメモリセルの消去に要する時間を短縮するとともに、消去電圧発生回路の電流供給能力を効率的に利用するための構成に関する。

マイクロコンピュータなどのプロセッサにおいては、ＲＯＭ（読出専用メモリ）に代えて、データの書替えが可能な不揮発性メモリが内蔵メモリとして利用される。電気的に書替え可能な不揮発性メモリを内蔵メモリとして利用することにより、その記憶するプログラムの内容を用途等に応じての書替え、およびバグなどの修正を容易にする。

この電気的に書替え可能な不揮発性メモリとして、プロセッサの製造工程との整合性を維持するために、絶縁膜に電荷を蓄積するＭＯＮＯ（金属−酸化膜−窒化膜−酸化膜）構造のメモリセルが利用される。フローティングゲート型フラッシュメモリセル構造のように、導電性のフローティングゲートに電荷を蓄積し、その蓄積電荷量に応じてメモリセルトランジスタのしきい値電圧を調整する構造と異なり、フローティングゲートが不要となり、プロセッサのロジックトランジスタとの製造工程とほぼ同一の製造工程でメモリセルを製造することができ、また、メモリセルトランジスタとロジックトランジスタとの段差も小さくすることができる。

この内蔵不揮発性メモリにおいては、プロセッサなどからの消去コマンドおよび書込コマンドに従ってデータの消去および書込（プログラム）が実行される。消去動作時においては、不揮発性メモリに含まれる内部の電圧発生回路から消去に必要な電圧を生成する。通常、この消去／書込に必要な電圧を発生するためには、チャージポンプ回路が利用される。チャージポンプ回路においては、クロック信号に従ってキャパシタの電極間電圧を変化させ、キャパシタのチャージポンプ動作を利用して、必要とされるレベルの電圧を生成する。

この不揮発性メモリにおける消去電圧をチャージポンプ回路を用いて生成する構成の一例が、特許文献１（特開２００６−３１８２１号公報）に示されている。この特許文献１においては、メモリセルとして、セルトランジスタ側壁に形成されるＭＯＮＯ積層構造の絶縁膜に電荷を蓄積する「サイドウォール型メモリセル」を利用する。
特開２００６−３１８２１号公報

絶縁膜に電荷を蓄積し、その蓄積電荷量に応じて情報を記憶する不揮発性メモリセルにおいては、ホットキャリアを利用して、絶縁膜に電荷を蓄積する。すなわち、書込時においては、ホットエレクトロンを生成し、一方、消去時においては、ホットホールを生成する。書込時においては、チャネル電流からホットエレクトロンを生成して、絶縁膜（窒化膜）にエレクトロンを注入する。

消去時においては、ホットホールを絶縁膜（窒化膜）に注入して絶縁膜中のエレクトロンと結合させる。このホットホール注入時においては、バンド間トンネリング現象を利用する。このバンド間トンネリングを生じさせるために、通常、メモリセルの基板領域とドレイン不純物領域の間のＰＮ接合に、高い逆方向電圧を印加する。また、絶縁膜上のメモリゲートに負電圧を印加して、ＰＮ接合のバンドの勾配をさらに急峻にして、トンネリングを生じさせやすくしている。すなわち、この消去時のホットホール注入時においては、本質的にＰＮ接合の降伏現象を利用しており、この不揮発性メモリセルを消去する際にメモリセルを流れる電流（消去電流）の消費量は、ＦＮ（ファウラー−ノルドハイム）トンネリング現象を利用するフラッシュメモリセルに比べて大きくなる。この消去時の消費電流は、以下の要因に依存する：
（ａ） 消去パルスが印加されるメモリセルの数、
（ｂ） メモリセルへ印加される電圧レベル、
（ｃ） ゲート長および初期しきい値電圧などのメモリセルの特性、および
（ｄ） 現在のしきい値電圧（不揮発性メモリセルの絶縁膜の蓄積電荷が存在しない場合のしきい値電圧）および動作温度等のメモリセルの状態。

上述の要因（ｃ）においてゲート長に応じてチャネル部の抵抗が異なり、また、メモリセルトランジスタを流れる電流（消去電流）量が異なるため、ホットホールの注入効率が変化する。また、初期しきい値電圧に応じて、メモリセルを消去状態とするためのしきい値電圧変化量が異なり、応じて消去状態とするための注入ホットホール量が異なる。また、しきい値電圧により、電荷蓄積膜下部の反転層抵抗が異なり、応じてホットホール生成効率が異なる。従って、この要因（ｃ）により、消去電流量が異なる。

また、上述の要因（ｄ）において、温度が異なる場合、消去電流量が異なる。すなわち、高温ほど周辺トランジスタのオフリーク電流が多くなり、多くの消去電流を流す必要がある。また、そのときのしきい値電圧により、このメモリセルを消去状態とするために必要とされるホットホール量が異なり、応じて消去電流量も異なる。また、現実のしきい値電圧により、メモリセルを流れる消去電流量も異なり、応じて生成されるホットホール量も異なる。

この消去時に必要とされる消去電圧は、通常、チャージポンプ回路から供給される。消去時に消費される電流量は、チャージポンプ回路の電流供給能力以内とする必要がある。したがって、前述の要因（ａ）および（ｂ）は、変動要因（ｃ）および（ｄ）の最悪ケースを考慮して設定する必要がある。

上述の特許文献１に示される構成においては、メモリアレイが複数の消去ブロックに分割され、各消去ブロックが、さらに複数のセクタに分割される。消去時においては、１または複数のセクタ単位で時分割的に消去を実行する。これにより、上述のような要因（ａ）において、消去ブロックのメモリセルすべてに対して並行して消去パルスを印加する一括消去を行なう場合の、消去時の消費電流がチャージポンプ回路の電流供給能力を超えるという問題を回避する。また、並行して消去されるセクタの数を、所定数に制限することにより、消去時の消費電流を抑制し、チャージポンプ回路の電流消費能力内に制限する。

また、この特許文献１においては、電流供給能力検出部を利用して、チャージポンプ回路の電流供給能力を検出する。この検出された電流供給能力に応じて並行して消去されるセクタの数を調整する。チャージポンプ回路の電流供給能力内で供給可能な最大消去電流となる最大セクタサイズ単位で消去し、消去回数を低減して消去時間の短縮を図る。この電流供給能力検出は、チャージポンプ回路に供給される電源電圧のレベルを検出することにより行われる。電源電圧のレベルにより、チャージポンプ回路の容量の電極電圧振幅が変動し、また供給されるクロック信号振幅および周波数が変化し、応じてチャージポンプ回路の電流供給能力が変化することを利用する。

この場合、特許文献１においては、電源電圧レベルと、消去時に並行して消去されるセクタの数との対応関係は、一意的に定められる。上述のように、消去時の消費電流は、変動要因（ｃ）および（ｄ）に依存して変化する。これらの変動要因（ｃ）および（ｄ）は、チップ間またはチップ内においてばらつきが生じる。従って、特許文献１の構成においては、電源電圧レベルと並行して消去されるセクタの数との対応の設定時において、基準となるチャージポンプ回路の電流供給能力を、変動要因（ｃ）および（ｄ）の最悪ケースを想定して設定し、この基準電流供給能力に基いて対応関係を設定する必要がある。したがって、実際の半導体チップにおける消去時においては、チャージポンプ回路の電流供給能力にある余裕が生じ、消去電圧を生成するチャージポンプ回路の能力を十分に発揮することができない。

また、通常、消去時においては、メモリセルへ印加される電圧は、メモリセルのしきい値電圧のシフト量を想定して、その電圧レベルが設定される。この場合、しきい値電圧のシフト量を予め定め、消去電圧パルス幅および高さを設定する。消去時のベリファイ回数に応じて、このパルス幅またはパルス高さを調整する。この場合においても、変動要因（ｃ）および（ｄ）の最悪ケースを想定して定めており、消去時の消費電流は、チャージポンプ回路の可能な電流供給能力よりも小さくされる。

したがって、特許文献１のように、電源電圧のレベルを検出して、消去セクタ数を設定する場合、チャージポンプ回路の電流供給能力を、十分に利用することができず、消去時間の短縮にも、限度が生じる。

それゆえ、この発明の目的は、消去電圧を発生する回路の電流供給能力を十分に利用して消去動作時間を低減することのできる不揮発性半導体記憶装置を提供することである。

この発明に係る不揮発性半導体記憶装置は、消去電圧を発生する回路の出力する消去電圧のレベルを検出し、その検出結果に従って消去電圧発生回路の電流供給能力と消去に消費される電流量の大小判断を行い、この判断結果に従って以降の消去条件を調整する。

実際に消費される消去電流と消去電圧発生回路の実際の供給可能電流との大小を判断し、その判断結果に応じて消去条件を調整している。したがって、消去電圧発生回路の消去電流供給能力を最大限利用することができ、消去動作に要する時間を低減することができる。

［実施の形態１］
図１は、この発明に従う不揮発性半導体記憶装置において用いられるメモリセルの断面構造の一例を概略的に示す図である。図１において、メモリセルは、半導体基板領域１上に間をおいて形成される不純物領域２および３と、不純物領域２の一部と重なり合うように半導体基板領域１表面にゲート絶縁膜４を介して形成される選択ゲート５と、選択ゲート５の側壁および半導体基板領域１表面上に形成される絶縁膜７と、この絶縁膜７上に形成されるメモリゲート６とを含む。

不純物領域２および３は、それぞれ、ビット線ＢＬおよびソース線ＳＬに結合される。選択ゲート５およびメモリゲート６は、それぞれ、選択ゲート線ＣＧおよびメモリゲート線ＭＧに結合される。メモリゲート６は、選択ゲート５のサイドウォールスペーサ（side wall spacer）と同様の手法を用いて形成される。すなわち、選択ゲート５上にたとえばポリシリコン膜を堆積し、このポリシリコン膜をエッチングによりパターニングする。メモリゲート長は、このポリシリコン膜の膜厚で調整することができる。したがって、選択ゲート５およびメモリゲート６の２つのゲートが設けられる構成においても、メモリゲート６を選択ゲート５に比べて十分に短くすることができ、メモリセルサイズの増加は十分に抑制される。

絶縁膜７は、ボトム酸化膜（Ｏ膜）７ａと窒化膜（Ｎ膜）７ｂとトップ酸化膜（Ｏ膜）７ｃの積層構造を有する。窒化膜７ｂに電荷を蓄積し、その蓄積電荷量に応じてデータ（情報）を記憶する。

この図１に示すメモリセルの構成においては、選択ゲート５、不純物領域２および半導体基板領域１により、選択トランジスタが形成される。メモリゲート６、不純物領域３、および半導体基板領域１によりメモリトランジスタが形成される。

図２は、図１に示すメモリセルの電気的等価回路を示す図である。図２に示すように、ビット線ＢＬとソース線ＳＬの間に、選択トランジスタＳＴとメモリトランジスタＭＴとが直列に接続される。図１および図２に示すメモリセルの書込（プログラム）および消去、読出および保持は、以下のようにして行なわれる。

書込（プログラム）時には、不純物層３にソース線ＳＬを介して正電位を与え、メモリゲート６にはメモリゲート線ＭＧを介してソース線ＳＬの電圧よりも高いメモリゲート書込電圧を印加する。選択ゲート５へは、選択ゲート線ＣＧを介して選択トランジスタＳＴのしきい値電圧よりも少し高い電圧を印加する。ビット線ＢＬには、半導体基板領域１と同じたとえば接地電位レベルのビット線書込電圧が与えられる。

この状態においては、メモリトランジスタＭＴにおいて絶縁膜７の下部にチャネルが形成され、ソース線ＳＬからビット線ＢＬへ向かって電流が流れる。選択トランジスタＳＴは、選択ゲート５の電圧がそのしきい値電圧よりも少し高い電圧レベルに設定され、弱いオン状態にある。従って、選択ゲート５下部にチャネルが形成されても、そのチャネル抵抗は比較的高い。このため、メモリトランジスタＭＴおよび選択トランジスタＳＴの境界付近に強い電界が生じ、メモリトランジスタＭＴのチャネル電流において多くのホットエレクトロンが発生する。このホットエレクトロンが、メモリゲート６下部の絶縁膜７（窒化膜７ｂ）に注入されてトラップされる。この書込（プログラム）状態は、メモリトランジスタＭＴのしきい値電圧が高い状態であり、一般に、データ“０”を記憶する状態に対応付けられる。

消去時においては、メモリゲート６にメモリゲート線ＭＧを介して負電位を与える。ソース線ＳＬを介して不純物領域３に正電位を与える。選択ゲート線ＣＧと、ビット線ＢＬおよび半導体基板領域１が同一電位に設定され、選択トランジスタＳＴは、オフ状態である。この状態においては、メモリゲート６のソース線ＳＬに接続される不純物領域３端部とメモリゲート６が重なり合う領域で強い反転が生じ、バンド間トンネリング現象が生じ、ホールが生成される。この発生したホール（ホットホール）がメモリゲート６の負バイアスにより加速され、メモリゲート６下部の絶縁膜７（窒化膜７ｂ）中に注入される。先に書込時に注入されたエレクトロンとこの注入されたホールとが結合し、窒化膜７ａが電気的に中和されて、メモリトランジスタＭＴのしきい値電圧が低下する。この消去状態は、メモリトランジスタＭＴのしきい値電圧が低い状態であり、一般に、データ“１”を記憶する状態に対応付けられる。

データ読出時においては、選択ゲート線ＣＧを介して選択ゲート５に正の電圧を印加し、選択ゲート５直下の半導体基板領域１の表面にチャネルを形成する。メモリゲート６にはメモリゲート線ＭＧを介して消去状態と書込状態のそれぞれのしきい値電圧の間の正の電圧を印加する。絶縁膜７に蓄積される電荷量に応じてメモリゲート６下部の半導体基板領域１表面に選択的にチャネルが形成される。このビット線ＢＬおよびソース線ＳＬの間にメモリセルを介して流れる電流量を検出することにより、メモリセルの記憶データの読出を行なう。

保持状態（スタンバイ状態）においては、データは、メモリゲート６下部の絶縁膜７に注入された電荷（エレクトロンまたはホール）として保持される。この絶縁膜（窒化膜７ｂ）中での電荷の移動は小さくまたは遅い。これにより、メモリゲート６に電圧が印加されていない状態では、絶縁膜７、すなわち窒化膜７ｂ中に電荷が保持される。

消去時においては、上述のように、不純物領域３とその基板領域１表面のチャネル（反転層）の間のＰＮ接合が逆バイアス状態に設定され、いわゆるＰＮ接合の降伏が生じ、バンド間トンネリングによりホールが絶縁膜７の窒化膜７ｂに注入される。したがって、絶縁膜をトンネリングするファウラー−ノルドハイム（ＦＮ）トンネリング電流よりも多くの電流が流れ、消費電流が高くなる（ＦＮトンネリング現象においては、フローティングゲートに蓄積されるエレクトロンを引き抜くだけであり、電流量は小さい）。一方、メモリゲート６は、基板領域および不純物領域３と絶縁膜７により分離されており、メモリゲート線ＭＧの充放電だけであり、電流の消費はそれほど多くない。

メモリトランジスタＭＴの特性のバラツキにより、窒化膜７ｂに対するホールの注入効率が変動し、消去時に単位時間当たりに生成されるホールおよび絶縁膜に注入されるホール量が異なる。このホールを十分に生成するために、消去時に消費される電流量を十分に補償することができるように、消去電圧発生部の電流供給能力が、最悪ケースを想定して設定される。

また、ソース線ＳＬにできるだけ大きな消去電圧を供給することにより、バンドの勾配をより急峻とすることができ、また、ホットホールを多く生成することができ、効率的にホールを発生して絶縁膜（窒化膜７ｂ）に注入して消去を行なうことができ、応じて消去に要する時間を短縮することができる。

本発明においては、消去電圧発生部の生成する消去電圧のレベルを検出し、その検出結果に基づいて消去電圧発生部の電流供給能力が最大限発揮されているかを識別し、その識別結果に従って消去条件を変更する。

図３は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図３において、この発明の実施の形態１に従う不揮発性半導体記憶装置は、複数のメモリセルが配置されるメモリマット１０と、このメモリマット１０のメモリセルを指定するアドレスを生成するアドレスバッファ１２と、アドレスバッファ１２からの内部アドレスに従ってメモリマット１０のアドレス指定されたメモリセルを選択するＸデコーダ１４およびＹデコーダ１６とを含む。

メモリマット１０は、その構成は後に詳細に説明するが、複数の消去ブロックに分割され、各消去ブロックが、複数の消去パルス印加単位に分割される。消去時においては、消去ブロック単位でメモリセルの記憶データの消去が実行される（１または複数の消去パルス印加単位毎に）。メモリマット１０に含まれるメモリセルは図１および図２に示す構成を有する。

アドレスバッファ１２は、この不揮発性半導体記憶装置へのアクセス時（消去、書込および読出時）、与えられたアドレスＡＤに従って内部アドレスを生成する。アドレスバッファ１２から生成される内部アドレスの構成は、動作モード、すなわち読出モード、消去モードおよび書込モードに応じて異なる。消去モード時においては、内部アドレスは、消去対象のブロックを指定する消去ブロックアドレスと、この消去ブロック内の消去パルス印加単位を指定する消去アドレスとを含む。消去アドレスは、後に説明するように、内部行アドレスから生成される。

Ｘデコーダ１４は、このアドレスバッファ１２からの内部アドレス信号に従ってメモリマット１０のメモリセル行を選択状態へ駆動する（消去パルス印加単位が、１または複数のメモリセル行で構成される）。メモリマット１０においては、メモリセル行に対応してコントロールゲート線ＣＧおよびメモリゲート線ＭＧが配置され、また、メモリセル行に対応してソース線ＳＬが配置される。メモリセル列に対応してビット線ＢＬが配置される。各信号線の選択状態の電圧レベルは、動作モードに応じて異なる。消去モード時においては、選択消去ブロックのメモリセル行のメモリゲート線ＭＧおよびソース線ＳＬに、それぞれ負および正の消去電圧−ＶｍｇおよびＶｓｌが印加され、選択行のメモリセルに対する消去が実行される（１または複数のメモリセル行が、消去パルス印加単位を構成する）。

この不揮発性半導体記憶装置は、さらに、メモリマット１０のメモリセル列（ビット線）を選択するＹゲート１８を含む。このＹゲート１８は、Ｙデコーダ１６からの列選択信号に従ってメモリマット１０のアドレス指定された列に対応するビット線を選択する。消去動作モード時においては、Ｙゲート１８は、非導通状態に維持される。

この不揮発性半導体記憶装置は、さらに、内部動作を制御する制御論理部２０と、書込モード時、内部書込データＤｍを生成するライトドライバ２２と、データ読出時、メモリセルデータ（ビット線電流）ＱＭに従って内部読出データＱＩを生成するセンスアンプ２４と、外部との間でのデータの入出力を行なうＩ／Ｏバッファ２６とを含む。

制御論理部２０は、たとえばシーケンスコントローラで構成され、外部からの動作モードを指定するコマンドＣＭＤに従って、指定された動作モードの実行に必要な内部動作制御を行なう。

ライトドライバ２２は、制御論理部２０からの内部書込データＷＤＩに従ってメモリセルに対する書込データをＤｍを生成する。ライトドライバ２２からのセル書込データＤｍが、Ｙゲート１８を介してメモリマット１０のビット線へ与えられる。このメモリセルへの書込データＤｍに従って、メモリセルを書込状態（プログラム状態）に設定する場合に、選択列のビット線がたとえば接地電圧レベルに設定され、データ“１”が書込まれる、すなわち消去状態に維持されるメモリセルに対するビット線は、選択ゲート線と同程度の電圧レベルに設定される。この不揮発性半導体記憶装置においては、コマンドＣＭＤとして、消去動作を示す消去コマンドとデータ書込（プログラム）を行なう書込コマンドとは別々に与えられ、消去状態のメモリブロックに対するデータ書込（プログラム）が指定され、データ“０”の書込が実行される。

センスアンプ２４は、制御論理部２０からのセンス制御信号φＳに従ってＹゲート１８を介して選択されたメモリセル列（ビット線）を流れる電流（セルデータ）Ｑｍを検知し、検知結果に従って内部読出データＱＩを生成する。

Ｉ／Ｏバッファ２６は、データ読出時、センスアンプ２４からの内部読出データＱＩに従って外部読出データＤＱを生成し、データ書込モード時、外部からの書込データＤＱに従って内部書込データＤＩを生成して制御論理部２０へ与える。このＩ／Ｏバッファ２６から与えられる内部書込データＤＩは、また、消去／書込ベリファイを行うベリファイモード時のベリファイ読出データであってもよい。すなわち、センスアンプ２４が、外部へのデータ読出を行なう読出モード時にメモリセルデータ読出のために利用され、また、ベリファイモード時のメモリセルの状態を検証するためのメモリセルデータ読出のためにも利用されてもよい。

この不揮発性半導体記憶装置は、さらに、各動作モードに応じて必要とされる内部電圧を発生する内部電圧発生回路３０と、内部電圧発生回路３０の生成する内部電圧のレベルを検出する電圧レベル検知回路３２と、この電圧レベル検知回路３２の検知結果に従って内部電圧発生回路３０の電流供給能力を判定する供給能力判定回路３４とを含む。

内部電圧発生回路３０は、ビット線へ伝達されるビット線電圧Ｖｂｌ、選択ゲート線ＣＧへ与えられる選択ゲート電圧Ｖｃｇ、メモリゲート線ＭＧへ与えられるメモリゲート電圧Ｖｍｇ、およびソース線ＳＬへ与えられるソース線電圧Ｖｓｌを生成する。この内部電圧発生回路３０は、制御論理部２０からの第１の制御信号ＣＴＬ１に従って、その内部電圧発生動作が制御される。

電圧レベル検知回路３２は、各動作モードに応じて、内部電圧発生回路３０が生成する内部電圧レベルを、制御論理部２０からの電圧レベル指定信号ＬＶに従って調整する。すなわち、電圧レベル検知回路３２は、電圧レベル指定信号ＬＶに従って検知電圧レベルを設定し、内部電圧発生回路３０が生成する内部電圧の電圧レベルが、指定された電圧レベルにあるかを検知し、その検知結果に従って内部電圧発生回路３０の内部電圧発生動作を制御する。本実施の形態１においては、この電圧レベル検知回路３２は、特に、消去モード時に内部電圧発生回路３０が生成するソース線電圧Ｖｓｌの電圧レベルを検知する。

具体的に、内部電圧発生回路３０は、チャージポンプ回路で構成され、制御論理部２０からの第１の制御信号ＣＴＬ１に従って内部電圧発生動作を開始する。電圧レベル検知回路３２が、消去モード時、ソース線電圧Ｖｓｌが電圧レベル指定信号ＬＶが指定する電圧レベルにあるかを識別し、その識別結果を示す第２の制御信号（ポンプ動作制御信号）ＣＴＬ２を生成する。この第２の制御信号ＣＴＬ２に従って、内部電圧発生回路３０が選択的にチャージポンプ動作を実行して、ソース線電圧のレベルを調整する（ソース線に電荷を供給する）。

供給能力判定回路３４は、この電圧レベル検知回路３２からの第２の制御信号（ポンプ動作制御信号）ＣＴＬ２に従って、消去モード時、内部電圧発生回路３０のソース線消去電圧発生部（チャージポンプ回路）の電流供給能力に余裕があるかまたは最大限利用されているかを判定する。この供給能力判定回路３４からの判定結果指示信号ＤＥＴは、制御論理部２０に含まれる消去条件調整部３６へ与えられる。

この消去条件調整部３６は、供給能力判定回路３４からの判定結果指示信号ＤＥＴに従って以後の消去条件（消去電圧レベル、消去単位ブロックサイズ、およびパルス幅等）を調整する。供給能力判定回路３４は、消去モード時、制御論理部２０から与えられるリセット信号ＲＳＴに従って判定結果指示信号ＤＥＴを初期状態にリセットする。

制御論理部２０は、また消去モード時および書込モード時においては、内部で消去／書込およびベリファイを実行するため、外部からのアクセスを禁止するために、レディ／ビジー信号に相当する消去／書込完了指示信号ＰＥＥＮＤを外部のたとえばプロセッサに供給する。

図４は、図３に示すメモリマット１０の構成を概略的に示す図である。図４において、メモリマット１０は、複数の消去ブロックＥＢ１−ＥＢｎに分割される。これらの消去ブロックＥＢ１−ＥＢｎは、記憶データの属性に応じて、ブロックサイズ（容量）は異なっていてもよい。消去時においては、この消去ブロックＥＢ１−ＥＢｎの１つが外部からのアドレスにより指定され（通常制御論理部２０に含まれるレジスタに消去対象のブロックを指定するビットがセットされる）、指定された消去ブロック全体に対して消去が実行される。これらの消去ブロックＥＢ１−ＥＢｎは、各々、通常のデータ書込時の書込単位よりも大きなブロックサイズを有している。

図５は、図４に示す消去ブロックＥＢｉ（ｉ＝１−ｎ）の構成を概略的に示す図である。図５において、消去ブロックＥＢｉは、ｍ個の消去パルス印加単位ＥＰＵ１−ＥＰＵｍに分割される。これらの消去パルス印加単位ＥＰＵ１−ＥＰＵｍは、消去ブロックＥＢｉにおけるアドレス領域を示し、メモリマット１０内におけるメモリセルの具体的配置には正確には対応しない。

消去ブロックＥＢｉを複数の消去パルス印加単位ＥＰＵ１−ＥＰＵｍに分割し、所定数の消去パルス印加単位毎に消去を行なうことにより、消去ブロックＥＢｉ全体に対し同時に消去を行なう場合に比べて消去時の消費電流を低減する。

図６は、図４に示すメモリマット１０に含まれる消去ブロックＥＢｉの構成およびその周辺回路の構成を概略的に示す図である。図６においては、２行４列に配置されるメモリセルＭＣの配置および関連の周辺回路の構成を代表的に示す。

メモリセルＭＣは、図１および図２に示すように、選択トランジスタＳＴおよびメモリトランジスタＭＴの直列体で構成される。Ｘ方向に整列するメモリセルの選択トランジスタＳＴに対し共通に選択ゲート線ＣＧ（ＣＧａ、ＣＧｂ）が設けられ、また、Ｘ方向に整列するメモリセルＭＣのメモリトランジスタＭＴに対し共通に、メモリゲート線ＭＧ（ＭＧａ、ＭＧｂ）が配設される。

Ｙ方向に整列するメモリセルに対しサブビット線ＳＢＬａ、ＳＢＬｂ、ＳＢＬｃおよびＳＢＬｄがそれぞれ設けられる。これらのサブビット線ＳＢＬａ−ＳＢＬｄの各々は、対応の列のメモリセルＭＣの選択トランジスタＳＴにビット線コンタクトＢＣＴを介して接続される。ここで、サブビット線ＳＢＬ（ＳＢＬａ−ＳＢＬｄ）を用いているのは、複数の消去ブロックに共通にグローバルビット線が設けられ、このグローバルビット線を介して、センスアンプおよびライトドライバにより、データの書込／読出が実行されるためである。

選択ゲート線ＣＧａおよびＣＧｂに対し、選択ゲートドライブ回路４０ａおよび４０ｂが設けられ、メモリゲート線ＭＧａおよびＭＧｂに対しメモリゲートドライブ回路４２ａおよび４２ｂが設けられる。ソース線ＳＬａが、２行に配列されるメモリセルに共通に設けられ、ソース線ドライバ回路４４ａにより、その電圧レベルが設定される。

選択ゲートドライブ回路４０ａ、４０ｂ、ソース線ドライブ回路４４ａ、およびメモリゲートドライブ回路４２ａおよび４２ｂは、図３に示すＸデコーダ１４に含まれる。選択ゲートドライブ回路４０ａに対し選択ゲート電圧Ｖｃｇが一方動作電源電圧として供給され、メモリゲートドライブ回路４２ａおよび４２ｂに対しメモリゲート電圧Ｖｍｇが与えられる。ソース線ドライブ回路４４ａに対しソース線電圧Ｖｓｌが与えられる。

サブビット線ＳＢＬａ−ＳＢＬｂに対しビット線周辺回路５０が設けられる。このビット線周辺回路５０は、図示しないグローバルビット線、および図３に示すＹデコーダ１６、Ｙゲート１８、センスアンプ２４およびライトドライバ２２を含む。

図６に示すメモリマット１０（消去ブロックＧＢｉ）の構成において、消去パルス印加単位は、１行のメモリセルであってもよく、また、２行のメモリセルであってもよく、また、それよりも多数の行のメモリセルで構成されても良い。図３に示す内部電圧発生回路３０の電流供給能力に応じて、最小サイズの消去パルス印加単位を構成するメモリセルの配置は適宜定められる。

消去動作時、１つの消去パルス印加単位において、選択ゲートドライブ回路４０（４０ａ，４０ｂ）により選択ゲート線ＣＧ（ＣＧａ、ＣＧｂ）が非選択状態に維持され、一方、メモリゲートドライブ回路４２（４２ａ、４２ｂ）により、負のメモリゲート電圧Ｖｍｇがメモリゲート線ＭＧへ与えられる。ソース線ＳＬａに対しては、ソース線ドライブ回路４４ａにより、正の消去電圧Ｖｓｌが供給される。サブビット線ＳＢＬａ−ＳＢＬｄは、すべて非選択状態（選択ゲート線ＣＧと同一電圧レベル）に維持される。

したがって、消去パルス印加単位内のメモリセルＭＣにおいてメモリトランジスタＭＴのメモリゲートと対応のソース線ＳＬ（ＳＬａ、ＳＬｂ）に消去電圧が印加され、消去パルス印加単位内のメモリセルに対するホットホールの注入が実行される。

図７は、この発明の実施の形態１に従う不揮発性半導体記憶装置の消去時の動作を示すフロー図である。以下、図７を参照して、図３から図６に示す不揮発性半導体記憶装置（フラッシュメモリ）の消去動作について説明する。

図３に示す制御論理部２０は、外部からのコマンドＣＭＤをモニタし、コマンドＣＭＤとして、消去モードを指定する消去コマンドが与えられるのを待つ（ステップＳ１）。

消去コマンドが与えられると、制御論理部２０は、消去動作に必要な動作制御信号を所定のシーケンスで活性／非活性化する。また、内部電圧発生回路３０に対し制御信号ＣＴＬ１を与え、内部電圧発生回路３０に内部電圧を発生させる。また、電圧レベル検知回路３２（図３参照）は、制御論理部２０からの電圧レベル指定信号ＬＶにより、検知対象の電圧レベルが設定される。また、図示しないアドレスＡＤがレジスタに格納され、消去対象のブロック（消去ブロック）を示すアドレスがセットされる（ステップＳ２）。

まず、この消去ブロックアドレスに従って消去対象のブロックＥＢｉが消去状態にあるかの判定を行なう消去ベリファイが実行される（ステップＳ３）。この消去ベリファイ時においては、内部電圧発生回路３０が生成する内部電圧は、ベリファイ電圧レベルに設定され、このベリファイ電圧レベルは、図３に示す電圧レベル検知回路３２に対するレベル指定信号ＬＶにより設定される。このベリファイ動作により、対象の消去ブロックＥＢｉのメモリセルのデータの読出が行われる。

次いで、この消去対象のブロックのメモリセルがすべて消去状態にあるかの判定が行なわれる（ステップＳ４）。この消去対象のメモリセルの記憶データが、すべて消去状態を示すとき（論理値“１”）の場合、対象の消去ブロックＥＢｉのメモリセルはすべて消去状態にあるため、消去ベリファイＯＫであり（パス：Ｐａｓｓ）であり、これ以上対象ブロックに対する消去を行なう必要はなく、消去動作は終了する。

一般に、消去コマンドが与えられた場合、対象のブロックは、未消去状態であり、書込状態のメモリセルが存在するため、ベリファイ結果は、未消去状態を示すベリファイ不良（フェイル（Ｆａｉｌ））となり、対象のブロックに対する消去が実行される（ステップＳ５）。この消去ブロックにおける消去パルス印加領域ＥＰＲとして、まず初期領域ＥＰＲ（０）を設定し、所定のサイズの消去パルス印加領域（１または複数の消去パルス印加単位）を規定する。この初期領域ＥＰＲ（０）が指定する消去パルス印加領域は、消去対象の消去ブロックＥＢｉ全体であってもよい。

この消去パルス印加領域ＥＰＲを設定した後、消去パルス印加領域ＥＰＲに対し消去パルス（ＥＰ）を印加する（ステップＳ６）。この消去パルス印加時においては、図３に示す内部電圧発生回路３０からはメモリゲート電圧Ｖｍｇおよびソース線電圧Ｖｓｌは、それぞれ、消去電圧レベルに設定され、その電圧レベルが、電圧レベル検知回路（３２）により検知されており、内部電圧発生回路（３０）の電圧発生動作が、この電圧レベル検知回路の検知結果（制御信号ＣＴＬ２）に従って選択的に活性／非活性化される。

この消去パルス印加時において、消費される消去電流が、内部電圧発生回路（３０）が供給可能な消費電流量以下であるかを、図３に示す供給能力判定回路（３４）により、電圧レベル検知回路３２の出力するポンプ動作制御信号をモニタして識別する（ステップＳ７）。この消費される消去電流と内部電圧発生回路の供給可能な消費電流量の大小関係を識別する構成については、後に詳細に説明する。簡略化して説明すると、以下のようになる。内部電圧発生回路３０はチャージポンプ動作により消去電圧を発生しており、そのチャージポンプ動作の停止／実行の有無により、消費された消去電流量と内部電圧発生回路３０のチャージポンプの供給可能な電流量の大小を判定する。

このステップＳ７において、消費される消去電流量が、内部電圧発生回路３０が供給可能な電流量以上と判定された場合には、ホットホールを十分に発生することができず、指定された時間内に消去を終わることができないために（消去ベリファイ不良となるため）、消去パルス印加領域ＥＰＲを小さな領域に低減する（ステップＳ８）。図７に示すフロー図においては、出発消去パルス印加領域ＥＰＲのサイズを１／２倍に設定する処置を行なう。一例として、消去パルス印加領域アドレスを１ビット下位方向に縮退状態から有効状態に更新することにより、消去パルス印加領域のサイズ更新は実現される。

このステップＳ８において消去パルス印加領域のサイズ調整が行なわれた後、再びステップＳ６へ戻り、この指定された消去パルス印加領域におけるメモリセルに対する消去パルスが印加され、次いで、ステップＳ７において、この消去パルス印加時に消去電流と内部電圧発生回路の供給電流量の大小が比較される。このステップＳ６からステップＳ８のループは、ステップＳ７において消去電流の消費量が、内部電圧発生回路の供給可能な電流量以下となるまで繰返し実行される。

ステップＳ７において、消去パルス印加領域における消去電流の消費量が、内部電圧発生回路３０の供給可能な電流量よりも小さいと識別されると、この消去対象領域（消去ブロック）の全領域（全消去パルス印加単位）に対する消去パルス印加が行なわれたかの識別が行なわれる（ステップＳ９）。この消去対象の領域すなわち消去ブロックにおいてまだ消去パルスが印加されていない消去パルス印加単位が残っている場合には、次の消去パルス印加領域ＥＰＲに対し、消去パルスを印加する（ステップＳ１０）。この消去パルス印加は、ステップＳ８において設定された消去パルス印加領域のサイズを維持して行われる。すなわち、このステップＳ７において消去電流量が、内部電圧発生回路の消去電流供給量よりも小さい消去パルス印加領域のサイズで消去が実行される。

このステップＳ１０の完了後、再びステップＳ９に戻る。ステップＳ９において、消去対象の領域、すなわち消去ブロックの全消去パルス印加単位のメモリセルに対し消去パルスが印加されたと判定されると、ステップＳ３に戻り、消去ベリファイが実行される。この消去ブロックのメモリセルがすべて消去状態のときには、消去動作が完了する。消去ベリファイの結果、未消去状態のメモリセルが存在する場合（消去ベリファイ不良の場合）、再び、この消去ブロックに対し、ステップＳ５以下の消去動作が実行される。

したがって、消去時に消費される電流量（消去電流量）は、内部電圧発生回路の消去電圧を生成する部分（チャージポンプ回路）の供給可能電流量以下の領域のうち、最大サイズの消去パルス印加領域単位で消去を行なうことができる。したがって、最悪ケースとして、最小サイズの消去パルス印加単位（ＥＰＵ）毎に消去を行なう場合と同様の消去時間が要求されるだけであり、複数の消去パルス印加単位に対し並行して消去を行なうことが可能となるため、消去時間を低減することができる。

また、消去電圧発生回路の電流供給能力を最大限利用することができ、チップ（不揮発性半導体記憶装置）の実力に応じた消去時間を設定することができる。

図８は、この消去パルス印加領域ＥＰＲが、最小サイズの消去パルス印加単位ＥＰＵの場合の消去動作シーケンスを示すタイミング図である。図８に示すように、消去パルス印加単位毎に順次消去を行う選択消去の場合、消去パルス印加単位ＥＰＵ１−ＥＰＵｍに対して、順次消去が実行される。消去パルス印加単位ＥＰＵ１−ＥＰＵｍ各々において消去時間Ｔが要するとすると、消去ブロック（消去パルス印加単位ＥＰＵ１−ＥＰＵｍ）の消去に要する時間は、Ｔ・ｍとなる。消去時間Ｔにおいて、消去パルスが複数回連続的に印加されても良く、時間Ｔの幅のパルスが、消去パルスとして印加されても良い。消去パルスは、選択ゲート線およびソース線にパルス状に印加される消去電圧を示す。

図９は、消去パルス印加領域が消去ブロック全体の場合の消去動作を示すタイミング図である。図９に示すシーケンスにおいては、消去ブロックの消去パルス印加単位ＥＰＵ１−ＥＰＵｍに対して共通に消去が並行して行なわれる。従って、この消去ブロックの消去に要する時間は、各消去パルス印加単位の消去に要する時間と同じＴである。この場合には、消去パルス印加単位毎に消去を行う場合に比べて、消去時間を１／ｍ倍に低減することができる。

図１０は、消去パルス印加領域ＥＰＲが、２つの消去パルス印加単位の場合の消去シーケンスを示すタイミング図である。図１０に示すシーケンスにおいては、アドレスが隣接する２つの消去パルス印加単位ＥＰＵｉおよびＥＰＵｉ＋１に対し並行して消去パルスが印加される。したがって、消去パルス印加単位ＥＰＵｉの消去時間がＴの場合、消去ブロック全体の消去に要する時間は、Ｔ・ｍ／２となる。したがって、消去電圧を発生する部分の電流供給能力を最大限利用して消去を行なうことにより、消去に要する時間を短縮することができる。

図１１は、図３に示す内部電圧発生回路３０、電圧レベル検知回路３２および供給能力判定回路３４の構成の一例を概略的に示す図である。図１１において、内部電圧発生回路３０は、第１の制御信号ＣＴＬ１に従ってイネーブルされて発振動作を行なう発振回路６０と、発振回路６０からの発振信号（ポンプクロック信号）ＰＣＬＫに従ってチャージポンプ動作を行なってソース線電圧Ｖｓｌを生成するチャージポンプ回路６２とを含む。

発振回路６０は、たとえば、リングオシレータで構成され、第１の制御信号ＣＴＬ１が活性化状態（たとえばＨレベル）に設定されるとイネーブルされて発振動作を行ない、電圧レベル検知回路３２からの第２の制御信号（ポンプ動作制御信号）ＣＴＬ２が非活性状態（Ｌレベル）のとき、発振動作を停止する。この電圧レベル検知回路３２からの第２の制御信号ＣＴＬ２は、ソース線電圧Ｖｓｌが所定の消去電圧レベル以上のときに非活性状態とされ、発振回路６０の発振動作を停止させる。

チャージポンプ回路６２は、キャパシタを含み、発振信号ＰＣＬＫをポンプクロック信号として利用して、チャージポンプ動作を行なって、その出力ノードに電荷を供給してソース線電圧Ｖｓｌを生成する。

電圧レベル検知回路３２は、内部電圧発生回路３０からのソース線電圧Ｖｓｌのレベルをシフトするレベルシフタ７０と、図３に示す制御論理部からの電圧レベル指定信号ＬＶに従って消去電圧レベルの比較基準電圧Ｖｅｒｓを生成する比較基準電圧発生回路７４と、この比較基準電圧Ｖｅｒｓとレベルシフタ７０のシフト後のソース線電圧Ｖｓｌｓとを比較する比較回路７２を含む。

レベルシフタ７０は、消去モード時、ソース線電圧Ｖｓｌの電圧レベルをシフトダウンして、シフトソース線電圧Ｖｓｌｓを生成する。比較基準電圧発生回路７４は、電圧レベル指定信号ＬＶに従って、この消去モード時のソース線電圧Ｖｓｌの電圧レベルを規定する比較基準電圧Ｖｅｒｓを生成する。

比較回路７２は、レベルシフタ７０からのシフト後のソース線電圧Ｖｓｌｓが比較基準電圧Ｖｅｒｓよりも高いときには、第２の制御信号（ポンプ動作制御信号）ＣＴＬ２を非活性状態として、発振回路６０の発振動作を停止させて、チャージポンプ回路６２のポンプ動作を停止させる。レベルシフタ７０からのシフト後のソース線電圧Ｖｓｌｓが比較基準電圧Ｖｅｒｓよりも低いときには、比較回路７２は、第２の制御信号ＣＴＬ２を活性状態に設定して、発振回路６０を発振させて、チャージポンプ回路６２にポンプ動作を実行させる。

供給能力判定回路３４は、第２の制御信号（ポンプ動作制御信号）ＣＴＬ２をバッファ処理するバッファ８０と、バッファ８０の出力信号の立下がりをカウントするＮビットカウンタ８２と、カウンタ８２のＮビットカウントの各ビットの論理和をとるＯＲゲート８４を含む。このＯＲゲート８４から能力検出信号（能力判定結果指示信号）ＤＥＴが出力される。

バッファ８０は、波形整形の機能を有し、電圧レベル検知回路３２の比較回路７２からの第２の制御信号ＣＴＬ２がノイズなどの影響を受けて瞬間的に変動する場合、また、微小振幅で振動する場合などの影響を除去する。カウンタ８２は、消去パルス印加時、制御論理部からのリセット信号ＲＳＴに従ってそのカウント値が初期値の“０（１０進）”に設定される。ＯＲゲート８４は、カウンタ８２のカウント値の少なくとも１ビットが“１”のときに、能力判定結果指示信号ＤＥＴをＨレベル（“１”）に設定する。

図１２は、図１１に示す回路の消去時の動作を示すタイミング図である。以下、図１２を参照して、図１１に示す内部電圧発生回路３０、電圧レベル検知回路３２および供給能力判定回路３４の動作について説明する。

消去コマンドが印加され、消去モードが指定されると、制御論理部２０は、第１の制御信号ＣＴＬ１を活性化し、内部電圧発生回路３０をイネーブルし、内部動作に必要な電圧を発生させる。この第１の制御信号ＣＴＬ１に従って発振回路６０が発振動作を行なう（このときには第２の制御信号ＣＴＬ２は活性状態にある）。この発振回路６０からの発振信号ＰＣＬＫに従ってチャージポンプ回路６２がポンプ動作を行ない、ソース線電圧Ｖｓｌの電圧レベルを上昇させる。

一方、比較基準電圧発生回路７４へは、図３に示す制御論理部２０からのレベル指定信号ＬＶが与えられ、消去時のソース線の電圧を規定するソース線消去電圧Ｖｅｒｓを設定し、その電圧レベルが規定された電圧レベルに設定される。これにより、電源のセットアップが行なわれる。

消去実行前に、消去ベリファイが実行される。このベリファイ時においては、内部電圧発生回路３０からのソース線電圧Ｖｓｌは、利用されず、ソース線は、接地電圧レベルに設定される。この内部電圧発生回路３０において、図示しない回路部分において、選択ゲート線およびメモリゲート線に対して伝達される消去ベリファイ電圧が生成され、行選択回路（Ｘデコーダ）へ与えられる。

この消去ベリファイ後の消去動作開始前において、まずリセット信号ＲＳＴが活性化され、カウンタ８２のカウント値が初期値の“０（１０進）”に設定される。

電源セットアップに従って、チャージポンプ回路６２が、ポンプ動作を行い、ソース線電圧Ｖｓｌの電圧レベルが上昇する。また、比較基準電圧Ｖｅｒｓが、電圧レベル指定信号ＬＶに従って所定の電圧レベルに設定される。

内部電圧発生回路３０からのソース線電圧Ｖｓｌが比較基準電圧Ｖｅｒｓの電圧レベルが規定する電圧レベルよりも高くなると、すなわち、レベルシフタ７０からのシフトソース線電圧Ｖｓｌｓが比較基準電圧Ｖｅｒｓの電圧レベルよりも高くなると、比較回路７２からの第２の制御信号ＣＴＬ２が非活性化される。ここで、図１２においては、レベルシフタ７０からのシフト電圧Ｖｓｌｓが比較基準電圧Ｖｅｒｓを超えてから、第２の制御信号ＣＴＬ２が非活性化されているのは、以下の理由による。電源セットアップ時において、ソース線電圧（消去電圧）Ｖｓｌが安定化した時、すなわち、比較基準電圧発生回路７４からの比較基準電圧Ｖｅｒｓが安定化し、正確なレベル判定が行なわれるタイミングで、比較回路７２の出力信号を有効とするためである。

この消去パルス印加期間が始まる前に、ソース線電圧Ｖｓｌの消費は行なわれていないため、ソース線電圧Ｖｓｌは、所定の電圧レベルを超え、応じて、一旦、第２の制御信号ＣＴＬ２がＬレベルに立下がる。この状態による判定誤動作を防止するために、消去パルスの印加期間Ｔの開始時に、リセット信号ＲＳＴが活性化され、カウンタ８２からのカウント値が、初期値に設定される。なお、リセット信号ＲＳＴが、電源セットアップ時に活性化され、カウンタ８２において、１回目の第２の制御信号ＣＴＬ２の立下がりを無視する構成が、利用されても良い。

消去パルス印加期間Ｔが始まると、ソース線電圧Ｖｓｌが、選択消去パルス印加領域のメモリセルのソース線に供給される。このとき、消去電流の消費により、ソース線電圧Ｖｓｌが低下する。ソース線電圧Ｖｓｌの電圧レベルが、比較基準電圧Ｖｅｒｓが規定する電圧レベルよりも低下すると、比較回路７２からの第２の制御信号ＣＴＬ２が活性化される。応じて、発振回路６０が再び発振動作を行ない、発振信号（ポンプクロック信号）ＰＣＬＫに従ってチャージポンプ回路６２がポンプ動作を行なって、ソース線電圧（消去電圧）Ｖｓｌの電圧レベルを上昇させようとする。

チャージポンプ回路６２の電荷供給能力（電流供給能力）が消去電流により消費される電流量よりも大きい場合には、ソース線電圧Ｖｓｌは、比較基準電圧Ｖｅｒｓが規定する電圧レベルよりも高くなり、第２の制御信号ＣＴＬ２が非活性化され、チャージポンプ回路６２のポンプ動作が停止される。ポンプ動作が停止しても、電荷供給がある期間持続するため、ソース線電圧Ｖｓｌの電圧レベルは、上昇する。この場合、消去パルスは、消去期間Ｔにおいて、間歇的に生成されてメモリセルに与えられても良い。

この第２の制御信号ＣＴＬ２の非活性化（立下がり）に従って、カウンタ８２がカウント動作を行い、ＯＲゲート８４からの能力判定結果指示信号ＤＥＴがＨレベルの活性状態に駆動される。

以降、ポンプ動作停止時において消去電流が消費されるため、ソース線電圧Ｖｓｌが電圧Ｖｅｒｓが規定する電圧レベル以下に低下する毎に、第２の制御信号ＣＴＬ２が活性／非活性化を繰返し実行し、カウンタ８２のカウント値が増分される。カウンタ８２のカウント値は、リセット信号ＲＳＴが与えられるまで維持されるため、能力判定結果指示信号ＤＥＴは活性状態（Ｈレベル）を維持する。

消去パルス印加期間Ｔが完了すると、比較基準電圧発生回路７４が、電圧レベル指定信号に従って動作を停止し、比較基準電圧Ｖｅｒｓが初期値に設定される。この過渡期において、電圧Ｖｓｌが、比較基準電圧Ｖｅｒｓが規定する電圧レベルが高いため、第２の制御信号ＣＴＬ２は非活性状態を維持し、発振回路６０は、第１の制御信号ＣＴＬ１が活性状態であっても発振動作を停止する。応じてチャージポンプ回路６２のポンプ動作は停止され、信号線における放電またはリークにより、ソース線電圧Ｖｓｌの電圧レベルが低下する。所定期間が経過すると、第１の制御信号ＣＴＬ１が非活性化され、発振回路６０の発振動作が停止される。この後、次の消去パルス印加領域に対する消去が行われ、消去ブロックの消去が完了すると、ベリファイ動作が実行される。

したがって、消去電流の消費量が、チャージポンプ回路６２の電流供給能力よりも小さい場合には、チャージポンプ回路６２は、ポンプ動作の活性／非活性化を繰返すため、この非活性状態への移行が生じた場合、チャージポンプ回路６２の電流供給能力は消去電流の消費量よりも大きいと識別することができる。

図１３は、図１１に示すチャージポンプ回路の消去電流供給能力が、消費される消去電流よりも小さい場合の動作を示すタイミング図である。以下、図１３を参照して、図１１に示すチャージポンプ回路６２の電流供給能力が、消去電流の消費電流量よりも小さい場合の動作について説明する。

消去パルス印加前の動作は、図１２に示す動作と同じであり、比較基準電圧発生回路７４からの比較基準電圧Ｖｅｒｓが、電圧レベル指定信号ＬＶが指定する電圧レベルに設定される。また、チャージポンプ回路６２がポンプクロック信号ＰＣＬＫに従ってポンプ動作を実行する。消去パルス印加前に、リセット信号ＲＳＴに従ってカウンタ８２のカウント値が初期値の“０”に設定される。

消去パルス印加動作が始まると、ソース線電圧Ｖｓｌに従ってホットホールが生成されるため、消去電流が流れ、その電圧レベルが低下し、シフトソース線電圧Ｖｓｌｓが、比較基準電圧Ｖｅｒｓの電圧レベルよりも低下する。応じて、比較回路７２からの第２の制御信号（ポンプ動作制御信号）ＣＴＬ２が活性化される。この場合、消去電流は、チャージポンプ回路６２から供給される電流（電荷量）よりも多く消費されるため、ソース線電圧Ｖｓｌは、比較基準電圧Ｖｅｒｓが規定する電圧レベルよりも低い状態に維持される。ソース線電圧Ｖｓｌが低下した状態では、生成されるホットホール量が低減され、消費電流量が少し低下するため、ソース線電圧Ｖｓｌの電圧レベル低下速度は、少し遅くなる。しかしながら、この場合、ソース線電圧Ｖｓｌは、比較基準電圧Ｖｅｒｓが規定する電圧レベルよりも低い電圧レベルであり、第２の制御信号ＣＴＬ２は非活性状態（Ｌレベル）に維持され、発振回路６０は、制御信号ＣＴＬ１およびＣＴＬ２に従って発振動作を行なって、ポンプクロック信号ＰＣＬＫを生成する。

したがって、チャージポンプ回路の電流供給能力が消費電流量よりも小さい場合には、第２の制御信号ＣＴＬ２の立下がりは生じないため、カウンタ８２のカウント値は初期値（“０”）に維持され、ＯＲゲート８４からの能力判定結果指示信号ＤＥＴはＬレベルの非活性状態に維持される。

消去パルス印加時間Ｔが完了すると、ソース線電圧Ｖｓｌの消費期間が完了し、その電圧レベルが上昇する。このとき、過渡期間において、比較基準電圧Ｖｅｒｓの電圧レベルが初期値に復帰し、シフト後のソース線電圧Ｖｓｌｓよりも低くなるため、第２の制御信号ＣＴＬ２が立下がる。このときには、消去パルス印加時間Ｔは完了しているため、判定信号ＤＥＴが破線で示すように立上がっても何ら判定動作には影響は及ぼさない（制御論理部においては消去パルス印加期間Ｔにおける信号ＤＥＴのレベルを検知して能力判定を行なう）。

以上のように、チャージポンプ回路６２の電流供給能力と消去時に消費される消去電流量との大小関係に応じて、第２の制御信号ＣＴＬ２に従って、カウンタ８２のカウント値が初期値またはそれ以外の値に設定される。したがって、能力判定結果指示信号ＤＥＴの論理レベルを識別することにより、チャージポンプ回路６２の電流供給能力が、消去電流の消費電流量よりも大きいか小さいかを識別することができる。

［電圧レベル検知回路の変更例］
図１４は、図１に示す電圧レベル検知回路の変更例の構成を概略的に示す図である。図１４においては、内部電圧発生回路３０および供給能力判定回路３４の構成は、図１１に示す構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。但し、供給能力判定回路３４からの出力信号は、補の供給能力判定結果指示信号ＺＤＥＴである。

電圧レベル検知回路３２は、第１および第２のレベル検知回路３２Ａおよび３２Ｂを含む。第１のレベル検知回路３２Ａは、図１１に示す電圧レベル検知回路３２の構成と同じであり、ソース線電圧Ｖｓｌをシフトダウンするレベルシフタ７０、比較基準電圧Ｖｅｒｓを生成する比較基準電圧発生回路７４、およびレベルシフタ７０からのシフトソース線電圧Ｖｓｌｓと比較基準電圧Ｖｅｒｓを比較して第２の制御信号（ポンプ動作制御信号）ＣＴＬ２を生成する比較回路７２を含む。この第２の制御信号ＣＴＬ２は、図１１に示す構成と異なり、発振回路６０の発振動作を制御するために利用されるものの、供給能力判定回路３４においては利用されない。

供給能力判定回路３４は、第２のレベル検知回路３２Ｂの出力信号ＣＴＬ３に従って内部電圧発生回路の電流供給能力を判定する。この第２のレベル検知回路３２Ｂは、レベルシフタ７５、比較基準電圧発生回路７９および比較回路７７を含む。レベルシフタ７５は、ソース線電圧Ｖｓｌをシフトダウンする。比較基準電圧発生回路７９は、制御論理部（図３参照）からの第２の電圧レベル指定信号ＬＶ２に従って、所定の電圧Ｖｍｏｎを生成する。この所定の電圧Ｖｍｏｎは、一定の電圧であり、例えば、ソース線電圧Ｖｓｌの許容下限値を規定する電圧レベルである。

比較回路７７は、レベルシフタ７５からのシフトソース線電圧Ｖｓｌｓ２と所定電圧Ｖｍｏｎとを比較し、シフトソース電圧Ｖｓｌｓ２が所定電圧Ｖｍｏｎよりも高い時には、出力制御信号ＣＴＬ３をＨレベル（論理値“１”）に設定する。シフトソース線電圧Ｖｓｌｓ２が、所定電圧Ｖｍｏｎよりも低いときには、出力制御信号ＣＴＬ３は、Ｌレベル（論理値“０”）に設定される。所定電圧Ｖｍｏｎとシフトソース線電圧Ｖｓｌｓ２が等しいときには、出力制御信号ＣＴＬ３が、ＨレベルおよびＬレベルのいずれに設定されるかは、能力判定基準に応じて適宜定められれば良い。

この図１４に示す構成においては、内部電圧発生回路３０のポンプ動作は、図１１に示す構成と同様レベル貴低電圧Ｖｅｒｓとソース線電圧Ｖｓｌとの関係に応じて制御される。一方、供給能力判定回路３４の動作は、第２のレベル検知回路３２Ｂからの出力制御信号ＣＴＬ３に従って行われる。すなわち、ソース線電圧Ｖｓｌが所定電圧Ｖｍｏｎが規定する電圧よりも低いときには、出力制御信号ＣＴＬ３がＬレベルとなり、供給能力判定回路３４のカウンタ８２がカウント動作を行い、ＯＲゲート８４からの能力判定結果指示信号ＤＥＴがＨレベルの活性状態に駆動される。

以降、内部電圧発生回路３０のポンプ動作の活性／非活性に係わらず、ソース電圧Ｖｓｌが所定電圧Ｖｍｏｎが規定する電圧レベル以下に低下する毎に出力制御信号ＣＴＬ３が活性／非活性化され、カウンタ８２のカウント値が増分される。従って、ソース線電圧Ｖｓｌが所定電圧Ｖｍｏｎが規定する電圧レベルよりも低下すると、能力判定結果指示信号ＺＤＥＴは、リセット信号ＲＳＴが与えられるまでＨレベルに維持される。

従って、この図１４に示す回路構成の動作は、図１２および１３において、能力判定結果指示信号ＤＥＴのレベル遷移タイミングが、ソース線電圧規定電圧Ｖｅｒｓに代えて所定電圧Ｖｍｏｎにより規定されることを除いて同じである。

すなわち、ポンプ動作を行ってソース線電圧Ｖｓｌが電圧Ｖｅｒｓが規定する電圧レベルを基準として振動する場合においても、ソース線電圧Ｖｓｌが所定電圧Ｖｍｏｎが規定する電圧レベル以上であれば、能力判定結果指示信号ＺＤＥＴがＬレベルに維持され、チャージポンプ回路６２のポンプ能力は、消費消去電流量を満たす条件にあると判定される。一方、ソース線電圧Ｖｓｌが、一度でも所定電圧Ｖｍｏｎが規定する電圧レベル以下となると、能力判定結果指示信号ＺＤＥＴがカウンタ８２のカウント値に従ってＨレベルとされ、チャージポンプ回路６２のポンプ能力は、消費消去電流量を満たすことができないと判定される。

従って、この図１４に示す構成を利用しても、図１１に示す構成と同様、チャージポンプ回路６２の電流供給能力と消去時に消費される消去電流量との大小関係に応じて、出力制御信号ＣＴＬ３に従って、カウンタ８２のカウント値が初期値またはそれ以外の値に設定される。消去パルス印加期間Ｔにおける信号ＺＤＥＴの論理レベルを制御論理部において検知、識別することにより、チャージポンプ回路６２の電流供給能力が、消去電流の消費電流量よりも大きいか小さいかを識別することができる。この判定結果に従って、図１１に示す構成と同様にして、ソース線電圧Ｖｓｌ、すなわち貴低電圧Ｖｅｒｓの電圧レベルが調整される。

図１５は、図３に示す消去条件調整部３６の構成の一例を概略的に示す図である。図１５においては、消去パルス印加単位ＥＰＵｉが、８ビットの相補アドレスａ０，／ａ０−ａ７，／ａ７により指定される場合の構成を一例として示す。また、消去パルス印加領域の初期領域は、消去ブロックＥＢｉの１／２倍のサイズの領域が指定される場合を示す。

図１５において、消去条件調整部３６は、８ビットカウンタ９０と、電源電圧ＶＣＣを伝達して７ビット情報を生成する櫛型配線９２と、能力判定結果信号ＤＥＴに従ってタイミング信号を生成するタイミング制御回路９４と、タイミング制御回路９４の出力信号に従って櫛型配線９２および８ビットカウンタ９０の生成値を選択して、制御パルス印加単位アドレスａ０，／ａ０−ａ７，／ａ７を生成するシフトセレクタ９６を含む。

８ビットカウンタ９０は、カウント指示信号ＣＮＴに従ってカウント動作を行ない、８ビットカウントｂ０−ｂ７を生成する。このカウント指示信号は、消去パルス印加期間毎に活性化され、カウンタ９０は、消去パルス印加領域更新毎にカウント値を更新する。

櫛型配線９２は、７つの分岐配線９２ａ−９２ｇに分岐され、これらの分岐配線９２ａ−９２ｇにより７ビットの“１”のデータを生成する。

タイミング制御回路９４は、能力判定結果指示信号ＤＥＴがＨレベルに設定されると、所定のタイミングで、シフトセレクタ９６における選択経路をシフトするシフト制御信号ＳＦＴＤを生成する。シフトセレクタ９６は、初期状態においては、分岐配線９２ａ−９２ｇの生成する７ビットデータと、８ビットカウンタ９０の最下位ビットｂ０とを選択し、分岐配線９２ａ−９２ｇからのビット“１”を下位側ビットとし、カウンタ９０のカウント値ｂ０を最上位ビットとして８ビットアドレスａ０−ａ７，／ａ０−／ａ７を生成する。

ここで、上記状態においては、消去パルス印加領域（ＥＰＲ）の初期領域（ＥＰＲ（０））は、全消去ブロックの全体の１／２倍の領域である。初期領域ＥＰＲ（０）が、消去ブロック全体の場合には、分岐配線９２として８分岐配線を利用することにより、８ビット全ビットが“１”のアドレスを生成して、消去ブロック全体を指定することができる。

シフトセレクタ９６は、タイミング制御回路９４からのシフト制御信号ＳＦＴＤに従って、カウンタ９０のカウントビットから選択するカウントビット数を１ビットずつ増大し、かつ分岐配線９２ａ−９２ｇから選択するビット数を１ビットずつ低減し、サイズが順次低減された消去パルス印加領域を指定する８ビットのアドレスを生成する。

図１６から図１９は、図１５に示す消去条件調整部３６の消去パルス印加領域の更新シーケンスを概略的に示す図である。以下、図１６から図１９を参照して、この図１５に示す消去条件調整部３６のサイズ更新動作について説明する。

まず、図１６（Ａ）に示すように、初期状態として、分岐配線９２ａ−９２ｇからの７ビットの“１”がシフトセレクタ９６により選択され、消去パルス印加単位アドレスビットａ６，／ａ６−ａ０−／ａ０がすべて縮退状態に設定される。ここで、縮退状態は、相補ビットａｊおよび／ａｊが、ともに“１”に設定される状態を示す。一方、シフトセレクタ９６は、８ビットカウンタ９０の最下位カウントビットｂ０を選択して、消去パルス印加単位アドレスの最上位ビットａ７，／ａ７を生成する。

この状態においては、図１６（Ｂ）に示すように、消去ブロックＥＢｉの半分の領域ＨＲＡおよびＨＲＢが、アドレスビットａ７の“１”および“０”に従って指定される。アドレスビットａ６，／ａ６−ａ０−／ａ０が縮退状態であるため、この初期状態の消去パルス印加領域は、半分の領域ＨＲＡまたはＨＲＢとなる。

この半分の領域ＨＲＡまたはＨＲＢの消費消去電流が、チャージポンプ回路の電流供給能力よりも大きい場合、能力判定結果指示信号ＤＥＴに従って消去パルス印加領域のサイズ調整が行なわれる。この場合、図１７（Ａ）に示すように、シフトセレクタ９６は、タイミング制御回路９４からのシフト制御信号ＳＦＴＤに従って、分離配線９２ｇ−９２ｂからの６ビットの“１”を選択して消去パルス印加単位アドレスａ５，／ａ５−ａ０，／ａ０を生成する。これらのアドレスビットａ５，／ａ５−ａ０，／ａ０は縮退状態にある。また、シフトセレクタ９６は、この８ビットカウンタ９０の２ビット下位カウント値ｂ０およびｂ１を選択し、上位消去パルス印加単位アドレスビットａ７，／ａ７およびａ６，／ａ６を生成する。

この状態においては、図１７（Ｂ）に示すように、消去ブロックＥＢｉは、上位ビット（ａ７，ａ６）のビット値に従って４つの領域ＱＲＡ−ＱＲＤに分割され、この４分割領域ＱＲＡ−ＱＲＤ各々を消去パルス印加領域として消去を実行する。

この４分割領域ＱＲＡ−ＱＲＤに対する消去を行なう際の消去電流消費量が、内部電圧発生回路に含まれるチャージポンプ回路の電流供給能力よりも大きいときには、再び、能力判定結果指示信号ＤＥＴがＨレベルの活性状態とされ、図１５に示すセレクタ９６がタイミング制御回路９４からのシフト制御信号ＳＦＴＤに従って選択態様を１つシフトする。以降、この動作を繰返し実行する。これにより、縮退アドレスビットの数が順次低減され、有効アドレスビット数が順次増大され、消去パルス印加領域のサイズが１／２ずつ低減される。

すなわち、図１８（Ａ）において、シフトセレクタ９６は、分岐配線９２ｇからのビット“１”を選択して、縮退消去パルス印加単位アドレスの最下位ビットａ０，／ａ０を生成し、また、８ビットカウンタ９０のカウント値ｂ０−ｂ６を選択して有効消去パルス印加単位アドレスビットａ７，／ａ７−ａ１，／ａ１を生成する。この状態においては、アドレスビットａ０，／ａ０が縮退状態であるため、図１８（Ｂ）に示すように、消去ブロックＥＢｉにおいてアドレスビットａ０の“０”および“１”の２つの領域ＥＰＵＡおよびＥＰＵＢが並行して選択されて、消去が実行される。すなわち、この状態においては、最小サイズの消去パルス印加単位ＥＰＵを２つ選択して消去が実行される。

１つの消去パルス印加単位ＥＰＵｉ毎に消去が実行される場合には、図１９（Ａ）に示すように、シフトセレクタ９６は、８ビットカウンタのカウントビットｂ０−ｂ７を選択して、８ビット有効消去パルス印加単位アドレスａ７，／ａ７−ａ０，／ａ０を生成する。この場合には、ビットａ７，／ａ７−ａ０，／ａ０はすべて有効状態であるため、図１９（Ｂ）に示すように、消去ブロックＥＢｉに含まれる消去パルス印加単位ＥＰＵ１−ＥＰＵｍに対し、順次消去パルス印加単位毎に消去が実行される。

したがって，図１５に示す消去条件調整部３６の構成を利用し、供給能力判定結果信号ＤＥＴに従ってシフトセレクタ９６の選択態様をシフトさせることにより、消去パルス印加領域のサイズを順次低減することができる。

［変更例］
図２０は、この発明の実施の形態１に従う不揮発性半導体記憶装置の制御論理部に含まれる供給能力判定回路３４の変更例の構成を概略的に示す図である。この図２０に示す供給能力判定回路３４の構成は、以下の点で、図１１に示す供給能力判定回路の構成と異なる。すなわち、Ｎビットカウンタ８２からのＮビットカウント値が、能力判定結果指示信号ＤＥＴＮとして消去条件調整部３６へ与えられる。この供給能力判定回路３４の他の構成は、図１１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図２０に示す供給能力判定回路３４の構成において、多ビット供給能力判定結果指示信号ＤＥＴＮの値を、消去条件調整部３６が、予め定められた値と比較し、その比較結果に従って消去パルス印加領域のサイズの調整を行なう。この場合、図１２に示すように、消去パルス印加期間Ｔにおいてソース線電圧Ｖｓｌが基準電圧Ｖｅｒｓが決定する電圧レベルに対して振動する場合においても、その振動回数に基づいて、消去時の消費電流が、チャージポンプ回路（６２）の電源供給能力よりもどの程度大きいか小さいかの判定を行なう。これにより、内部電圧発生回路のチャージポンプ回路６２の電流供給能力を最大限に利用して、消去を行なうことができる。

以上のように、この発明の実施の形態１に従えば、消去動作時、その消去電流量と内部電圧発生回路（チャージポンプ回路）の電流供給能力との比較に基づいて消去パルス印加領域のサイズを調整している。したがって、この内部電圧発生回路に含まれるチャージポンプ回路の電流供給能力を最大限利用して消去を行なうことができ、消去に要する時間を短縮することができる。

また、消去電圧レベルを検出して大小判定を行なっており、半導体記憶装置個々にメモリセルおよび消去電圧発生回路の特性に応じて、最適なサイズの消去パルス印加領域を設定して消去を行なうことができる。

［実施の形態２］
図２１は、この発明の実施の形態２に従う不揮発性半導体記憶装置の消去時の動作を示すフロー図である。この発明の実施の形態２における不揮発性半導体記憶装置の全体の構成は、図３に示す構成と同じであり、また、メモリマット、および消去ブロックの構成も、図４および５に示す構成と同じである。以下、図２１を参照して、この発明の実施の形態２に従う不揮発性半導体記憶装置の消去時の動作について説明する。

まず、外部から消去を示す消去コマンドが印加されるのを待つ（ステップＳ２０）。消去コマンドが印加されると、消去対象のブロックおよびこの消去ブロック内の消去パルス印加単位のアドレスをセットし、また、消去に必要な電圧を生成する内部電圧発生回路のセットアップを実行する（ステップＳ２１）。

次いで、消去電圧レベルを決定する設定値Ｖｓｅｔを初期値Ｖ（初期値）に設定する（ステップＳ２２）。ここで、ステップＳ２２における消去電圧の設定値を初期値とする構成においては、予め定められた消去電圧の設定値が、初期値Ｖ（初期値）として利用される。

次いで、指定された消去対象のブロックに対し消去ベリファイを実行する（ステップＳ２３）。消去ベリファイが行なわれ、この消去対象のブロック（消去ブロック）のメモリセルがすべて消去状態の場合には、消去ベリファイＯＫ（パスＰａｓｓ）であり、この消去対象のブロックに対して消去を行なう必要はなく、消去動作は完了する。

今、消去対象の消去ブロックは、未消去状態であり、ベリファイ不良となる。この消去ベリファイ不良（Ｆａｉｌ）の場合には、設定値Ｖｓｅｔに従って消去電圧レベルを規定する電圧Ｖｅｒｓの電圧レベルを設定する（ステップＳ２４）。図２１においては、設定値Ｖｓｅｔが、消去電圧比較基準値Ｖｅｒｓとして設定される場合を一例として示す。

次いで、消去パルスを、消去ブロック内の先頭の消去パルス印加単位ＥＰＵへ印加する（ステップＳ２５）。

この消去パルス印加時において、１つの消去パルス印加単位ＥＰＵの消去パルス印加期間を分割する。各消去分割期間毎に、消去電流の消費電流量が、内部電圧発生回路の電流供給能力を超えているかの判定を行なう（ステップＳ２６）。この消去時の消費電流が、内部電圧発生回路（チャージポンプ回路）の電流供給能力を超えているかの判定は、先の実施の形態１において用いた手法と同様の手法を用いて実行される。

この消去時の消費電流がチャージポンプ回路（内部電圧発生回路）の電流供給能力を超えていない場合には、消去電圧の比較基準電圧ＶｅｒｓのレベルをΔＶだけ高くする（ステップＳ２７）。この消去電圧の基準電圧Ｖｅｒｓを所定値ΔＶ高くすることにより、メモリセルのしきい値電圧低下に伴うゲート−ソース間電界低下を補償して、消去速度を維持する。

一方、消去時の消費電流が内部電圧発生回路の電流供給能力よりも大きい場合には、この消去電圧の設定値を維持するかまたはΔＶ低くする（ステップＳ２８）。この消去電圧レベルの調整後、消去パルス印加期間が完了したかの判断が行なわれる（ステップＳ２９）。

まだ消去パルス印加期間が完了していない場合には、再びステップＳ２６に戻り、消去パルスを印加するとともに、この消去時の消費電流をモニタする。ここで、消去パルス印加期間中、消去パルス印加期間内の分割単位毎に消費電流の大小判定を行ない、消去パルスは連続的に、この消去パルス印加期間（Ｔ）の間印加される。

一方、ステップＳ２９において消去パルス印加期間が完了したと判定されると、そのときの消去電圧レベルを規定する基準電圧Ｖｅｒｓが図示しないレジスタに格納される（ステップＳ３０）。

次いで、この消去ブロック内のすべての消去パルス印加単位の消去が完了したかの判定が行なわれる（ステップＳ３１）。まだ消去ブロック内のすべてのパルス印加単位に対して消去パルスが印加されていない場合には、次の消去パルス印加単位ＥＰＵを指定し（ステップＳ３２）、次いで、ステップＳ２４へ戻る。

この消去ブロック内のすべての消去パルス印加単位ＥＰＵに対する消去パルス印加が完了すると、設定値Ｖｓｅｔとして、ステップＳ３０においてレジスタに格納された消去電圧Ｖｅｒｓで更新する（ステップＳ３３）。この後、ステップＳ２３に戻ってこの消去ブロックに対する消去ベリファイを実行する。

図２２は、この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図２２においては、図１１に示す構成と同様に、内部電圧発生回路３０、電圧レベル検知回路３２および供給能力判定回路３４の構成を示す。この図２２に示す構成は、以下の点で、電圧レベル検知回路３２の構成が、図１１に示す回路の構成と異なる。すなわち、電圧レベル検知回路３２において、比較基準電圧発生回路１００は、電圧選択信号ＶＳＥＬに従って比較基準電圧Ｖｅｒｓの電圧レベルを調整する。初期設定値は、電圧レベル指定信号ＬＶを含む電圧選択信号ＶＳＥＬにより設定される。能力判定回路３４において、ＯＲゲート８４から能力判定結果指示信号ＤＥＴＡが生成される。この図２２に示す電圧レベル検知回路３２の他の構成および内部電圧発生回路３０、および供給能力判定回路３４の構成は、図１１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２３は、図２２に示す回路構成の動作を示すタイミング図である。以下、図２３を参照して、この図２２に示す回路構成の消去時の動作について説明する。

消去パルス印加期間Ｔにおいて、連続的に消去パルスＥＰが印加される。まず、第１の制御信号ＣＴＬ１に従って内部電圧発生回路３０がチャージポンプ動作により、消去時のソース線電圧Ｖｓｌを生成する。電圧レベル検知回路３２においては、比較基準電圧発生回路１００が、電圧選択信号ＶＳＥＬに従ってその検出レベルが設定値Ｖｅｒｓ０（＝Ｖｓｅｔ＝Ｖ（初期値））に設定される。この状態で消去パルスＥＰが生成される。

消去動作開始時において、チャージポンプ回路６２は、ポンプ動作を停止している。消去動作に従って、消去電流が流れ、消去電圧（ソース線電圧Ｖｓｌ）のレベルが低下する。このソース線電圧の低下に従って比較回路７２の出力するポンプ動作制御信号ＣＴＬ２が活性化され、チャージポンプ回路６２がポンプ動作を行って、ソース線電圧のレベルを上昇させる。チャージポンプ回路６２の電流供給能力が大きい場合には、ソース線電圧Ｖｓｌの電圧レベルが比較基準電圧Ｖｅｒｓが規定する電圧レベルよりも上昇し、ポンプ動作制御信号ＣＴＬ２が非活性化される。応じて、カウンタ８２がカウント動作を行い、判定結果指示信号ＤＥＴＡが活性化される。

この判定結果指示信号ＤＥＴＡの活性化に従って電圧選択信号ＶＳＥＬの状態が更新され、比較基準電圧発生回路１００が生成する比較基準電圧Ｖｅｒｓの電圧レベルが、ΔＶ高くされ、電圧Ｖｅｒｓ１に設定される。この電圧設定後にリセット信号ＲＳＴが活性化され、カウンタ８２のカウント値が初期値に設定され、判定結果指示信号ＤＥＴＡが、非活性化される。リセット信号ＲＳＴは、消去パルス印加期間Ｔにおいて期間Ｔ０ごとに生成され、この期間Ｔ０が消去電流消費量検出期間として設定される。

ソース線電圧Ｖｓｌの電圧レベルが更新後の比較基準電圧よりも高くなると、ポンプ動作制御信号ＣＴＬ２が非活性化され、ポンプ動作が停止する。この制御信号ＣＴＬ２の非活性化は、リセット信号ＲＳＴにより、カウントされない。再び、消去電流の消費により、ソース線電圧Ｖｓｌが低下すると、ポンプ動作制御信号ＣＴＬ２が活性化され、ソース線電圧Ｖｓｌの電圧レベルが上昇する。

ソース線電圧Ｖｓｌの電圧レベルが比較基準電圧Ｖｅｒｓ１が規定する電圧レベルを超えると，ポンプ動作制御信号ＣＴＬ２が非活性化される。応じて、カウンタ８２のカウント値が更新され、判定結果指示信号ＤＥＴＡが活性化される。この判定結果指示信号ＤＥＴＡの活性化に従って、電圧選択信号ＶＳＥＬが更新され、比較基準電圧が更新され、電圧Ｖｅｒｓ１から、さらに電圧Ｖｅｒｓ２に更新される。

この比較基準電圧Ｖｅｒｓの更新に従って、ポンプ動作制御信号ＣＴＬ２が活性化され、チャージポンプ回路６２がポンプ動作を行い、ソース線電圧Ｖｓｌのレベルを上昇させる。ソース線電圧Ｖｓｌのレベル上昇に従って、消去電流消費量が増大する。この消去電流の消費量とチャージポンプ回路６２の電流供給能力（電荷供給能力）がほぼ等しいか、消費消去電流量が大きくなると、ポンプ動作制御信号ＣＴＬ２は活性状態を維持し、チャージポンプ回路６２が継続してポンプ動作を行って電荷を供給する。この状態においては、判定結果指示信号ＤＥＴＡは、非活性状態に維持される。従って、期間Ｔ０経過後にリセットパルスＲＳＴが活性化される前には、この非活性状態の判定結果指示信号ＤＥＴＡに従って電圧選択信号ＶＳＥＬの状態は更新されないか、または、比較基準電圧Ｖｅｒｓの電圧レベルが低下される。この比較基準電圧Ｖｅｒｓの電圧レベル低化時の降下ステップは、上昇ステップと同じとされても良く、異なっても良い（電圧上昇時の電圧ステップと電圧低下時の電圧ステップとが変更されてもよい）。

消去パルス印加期間Ｔが経過すると、比較基準電圧Ｖｅｒｓが所定の初期値に変更され、ソース線電圧Ｖｓｌが、比較基準電圧Ｖｅｒｓよりも高くなり、ポンプ動作制御信号ＣＴＬ２が非活性化される。このときには、消去パルス印加期間Ｔは完了しており、このポンプ動作制御信号ＣＴＬ２の非活性化は無視される。

したがって、この消去パルス印加期間Ｔを複数のレベル判定期間Ｔ０に分割し、各分割判定期間毎に、ソース線電圧Ｖｓｌの電圧レベルに従って、ソース線電圧（消去電圧）レベルを調整することにより、正確に、内部電圧発生回路の電流供給能力を十全に利用して消去動作を行なうことができ、また、チャージポンプ回路６２が供給可能な消去電圧レベルの最大値を利用することができ、消去パルス印加回数およびベリファイ回数を低減でき、消去時間を短縮することができる。

なお、図２３に示す動作タイミングにおいては、連続的に消去パルスが印加されている。しかしながら、この消去パルス印加期間Ｔにおいて、分割消去パルスが、判定期間Ｔ０の周期で生成されても良い。この場合の判定動作は、図１２に示すタイミングにおいてパルス印加期間Ｔを判定期間Ｔ０と読み替えることにより、示すことができる。

図２４は、この発明の実施の形態２に従う制御論理部に含まれる消去条件調整部３６の構成の一例を概略的に示す図である。図２４においては、電圧レベル検知回路に含まれる比較基準電圧発生回路１００の構成をあわせて示す。

図２４において、比較基準電圧発生回路１００は、定電流を生成する定電流源１１０と、この定電流源１１０からの定電流を電圧に変換する可変抵抗１１２を含む。この可変抵抗１１２は、その抵抗値が電圧選択信号ＶＳＥＬに従って設定され、その抵抗値に従って比較基準電圧Ｖｅｒｓの電圧レベルが設定される。

消去条件調整部３６は、第１の制御信号ＣＴＬ１の活性化時、判定結果指示信号ＤＥＴＡをカウントするカウンタ１１６と、カウンタ１１６のカウント値をデコードして、電圧選択信号ＶＳＥＬを生成するデコーダ１１４を含む。このデコーダ１１４の初期値は、比較基準電圧Ｖｅｒｓを設定値（初期設定値：Ｖｅｒｓ０）に設定するレベル指定信号ＬＶにより規定される。

この図２４に示す構成においては、１つの消去パルス印加単位に対する消去動作時、第１の制御信号ＣＴＬ１は活性状態にあり、カウンタ１１６がイネーブルされる。この間、カウンタ１１６は、判定結果指示信号ＤＥＴＡの活性化に従ってそのカウント値が更新される。デコーダ１１４は、このカウンタ１１６のカウント値をデコードし、電圧選択信号ＶＳＥＬを生成する。したがって、消去パルス印加期間Ｔにおいて各判定期間Ｔ０ごとに判定結果指示信号ＤＥＴＡが、活性化されるかまたは非活性状態に維持される。従って、カウンタ１１６のカウント値は、信号ＤＥＴＡの活性化毎に増分される。応じて、順次、電圧選択信号ＶＳＥＬは、レベル指定信号ＬＶにより指定された初期値から、カウンタ１１６のカウント値に従って、可変抵抗器１１２の抵抗値を高くするように設定される。

可変抵抗器１１２は、複数の単位抵抗素子とこれらの単位抵抗素子と並列に接続されるスイッチング素子を含み、このスイッチング素子を選択的に電圧選択信号ＶＳＥＬにより導通／非導通状態に設定し、その抵抗値が調整される。これにより、比較基準電圧Ｖｅｒｓの電圧レベルを調整することができる。

この比較基準電圧Ｖｅｒｓの電圧レベルを低下させる場合には、この能力判定結果信号ＤＥＴＡが能力判定期間Ｔ０中Ｌレベルに維持されている場合にカウンタ１１６のカウント値を逆方向に変更する（信号ＤＥＴＡの活性化時カウント値が増分される場合にはそのカウント値を減分する）。

この場合、可変抵抗素子１１２に対し、電圧Ｖｅｒｓの上昇ステップΔＶｕと比較基準電圧Ｖｅｒｓの減分ステップΔＶｄの幅を異ならせ、減分時には、その電圧レベルステップ幅が小さくされてもよい。カウンタ１１６の増分時のカウント幅と減分時のカウント変化幅を異ならせてもよい。

以上のように、この発明の実施の形態２に従えば、消去パルス印加単位に対し、その消去電流は、消去電圧発生部の供給能力の大小に応じてその消去電圧レベルを調整している。したがって、このチャージポンプ回路の電流供給能力範囲内で、最大限、消去パルス電圧レベルを上昇させることができ、消去パルス印加時間を短縮することできる。

［実施の形態３］
図２５は、この発明の実施の形態３に従う不揮発性半導体記憶装置の消去時の動作を示すフロー図である。この図２５に示す消去動作のフローは、以下の点で、図７に示す実施の形態１に従う不揮発性半導体記憶装置の消去動作と異なる。

すなわち、ステップＳ７において、電流供給能力と消費電流との大小比較判定が行なわれ、消費電流量が電流供給能力よりも大きいと判定されると、次いで、この消去パルス印加領域ＥＰＲが、最小サイズの消去パルス印加単位ＥＰＵに等しいかの判定が行なわれる（ステップＳ４０）。このステップＳ４０において指定されたパルス印加領域ＥＰＲが、最小サイズの消去パルス印加単位ＥＰＵに等しい場合には、この消去時の比較基準電圧Ｖｅｒｓの電圧レベルを増分する（ΔＶだけ）（ステップＳ４２）。このステップＳ４２において消去パルス印加単位に対する消去電圧レベルを上昇させた後、再びステップＳ６へ戻る。

一方、ステップＳ４０において、消去パルス印加領域ＥＰＲが最小サイズの消去パルス印加単位ＥＰＵにまで低減されていない場合には、ステップＳ８において、消去パルス印加領域ＥＰＲのサイズを低減した後に、ステップＳ６に戻る。これらのステップＳ４０およびＳ４２の追加のステップが、図７に示す実施の形態１に示す消去動作フローと異なる。それ以外の消去動作は、図７に示す実施の形態１に従う不揮発性半導体記憶装置の消去動作と同じであり、対応する動作ステップには同一のステップ番号を付し、その詳細説明は省略する。

この図２５に示す動作フローは、実質的に、実施の形態１および２の組合せである。したがって、消去パルスの印加時間を低減でき、また消去パルス印加単位ＥＰＵに対する消去を行なう場合においても消去電圧を高くして、消去を行なうことができ、高速で消去状態へ移行させることができ、ベリファイ回数を低減できる。

図２６は、この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図２６においては、図２４に示す比較基準電圧発生回路と制御論理部に含まれる消去条件調整部３６（図３参照）に対応する部分の構成を示す。

図２６に示す消去条件調整部３６は、以下の点で、図２４に示す消去条件調整部３６と、その構成が異なる。すなわち、タイミング制御信号ＳＦＴＤをカウントするサイズカウント回路１２２が設けられる。このサイズカウント回路１２２からのカウントアップ信号および供給能力判定結果指示信号ＤＥＴＡがカウンタ１２０へ与えられる。カウンタ１２０は、サイズカウント回路１２２からのカウントアップ信号が発生されると、第１の制御信号ＣＴＬ１に従ってカウント動作がイネーブルされる。カウンタ１２０のカウント値が、デコーダ１１４へ与えられ、そのデコード結果に従って比較基準電圧発生回路００に対する電圧選択信号ＶＳＥＬが生成される。

この図２６に示す比較基準電圧発生回路１００の構成は、図２４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

カウント回路１２２へ与えられるシフトタイミング制御信号ＳＦＴＤは、図１５に示すタイミング制御回路９４からシフトセレクタ９６へ与えられる制御信号である。したがって、このシフトタイミング制御信号ＳＦＴＤの数をカウントすることにより、初期設定された消去パルス印加領域のサイズから、最小サイズの消去パルス印加単位にまで消去パルス印加領域のサイズが低減されたかの識別を行なうことができる。

サイズカウント回路１２２は、そのカウント値が所定値に到達し、消去パルス印加領域のサイズが消去パルス印加単位と等しくなったときにカウントアップ信号を生成する。カウンタ１２０は、サイズカウント回路１２２からカウントアップ信号が与えられるまで、カウント動作は停止する。したがって、カウンタ１２０は、この消去パルス印加領域のサイズが最小サイズの消去パルス印加単位に到達したときに、イネーブルされ、能力判定結果指示信号ＤＥＴＡの数をカウントする。

デコーダ１１４は、レベル指定信号ＬＶに従ってその初期値が設定され電圧選択信号ＶＳＥＬを生成し、消去比較基準電圧Ｖｅｒｓの電圧レベルを初期設定する。したがって、消去サイズが、消去パルス印加単位になったときに、カウンタ１２０のカウント値に従ってデコーダ１１４が電圧選択信号ＶＳＥＬを生成し、その消去電圧レベルを調整する。

すなわち、サイズカウント回路１２２のカウントアップ信号に従って図２５に示すステップＳ４０における判定処理が実行される。消去パルス印加領域のサイズ更新は、信号ＤＥＴに従って実施の形態１と同様の態様で実行される。

［変更例１］
図２７は、この発明の実施の形態３に従う不揮発性半導体記憶装置の変更例１の消去時の動作を示すフロー図である。この図２７に示す消去動作のフローは、以下の点で、図７に示す実施の形態１に従う不揮発性半導体記憶装置の消去動作と異なる。

すなわち、ステップＳ４において消去ベリファイ判定を行なった後、ステップＳ５０において、このベリファイ回数が所定値ｋ（≧２）に到達しているかの判定を行なう。ベリファイ回数が所定値ｋに到達するまでは、消去パルス印加領域ＥＰＲとして、最小ブロックサイズの消去パルス印加単位ＥＰＵの先頭単位ＥＰＵ（０）を設定する（ステップＳ５２）。次いで、この設定された消去パルス印加単位ＥＰＵ（０）に対し消去パルスを印加する（ステップＳ５４）。

この後、ステップＳ９において、すべての消去対象の領域に対し消去パルスの印加が行なわれたかの識別が行なわれる。未消去領域が残っている場合には、消去対象の消去ブロックの消去パルス印加単位について消去パルスが印加される（処理ステップＳ９およびＳ１０）。消去対象のブロックの全領域に対する消去が完了すると、再びステップＳ３からの処理が実行される。ベリファイ回数が所定値ｋに到達すると、ステップＳ５以下の実施の形態１と同様の動作が実行される。この場合には、消去パルス印加領域ＥＰＲとして初期値ＥＰＲ（０）に設定され、この消去パルス印加領域に対し消去パルスが印加される。以降、実施の形態１と同様の処理が実行される。

したがって、この変更例１における消去動作においては、ベリファイ回数が所定値ｋに到達するまでは、消去パルス印加単位毎に消去パルスを印加し、消去および消去ベリファイを実行する。ベリファイ回数が所定値ｋに到達すると、消去パルス印加領域サイズを更新して、チャージポンプ回路（内部電圧発生回路の消去電圧発生部）の電流供給能力に応じたサイズの消去パルス印加領域に対して消去を実行する。したがって、ベリファイ回数が所定値ｋ到達した後の消去パルス印加期間を短くすることができ、全体としての消去時間を短縮することができる。

図２８は、この発明の実施の形態３の変更例１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図２８においては、図１１および図１５に示す回路に対応する部分の構成、すなわち、内部電圧発生回路３０、電圧レベル検知回路３２、供給能力判定回路３４および消去条件調整部３６の構成を示す。

消去条件調整部３６においては、８ビットカウンタ９０からのカウントアップ信号ＣＵＰをカウントするベリファイカウント回路１３０が設けられる。このベリファイカウント回路１３０からの制御信号ＶＫが、供給能力判定回路３４に含まれるカウンタ８２へ与えられ、また、シフトセレクタ９６へ与えられる。この図２８に示す内部電圧発生回路３０および電圧レベル検知回路３２および供給能力判定回路３４および消去条件調整部３６の構成は、図１１および図１５にそれぞれ示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

シフトセレクタ９６は、ベリファイカウント回路１３０からの制御信号ＶＫが非活性状態のときには、８ビットカウンタ９０からのカウントビットｂ０−ｂ７を選択して相補アドレスビットａ０，／ａ０−ａ７，／ａ７を生成する。このアドレスビットに従って消去ブロックの消去パルス印加単位毎に消去が実行される。

この８ビットカウンタ９０からのカウントアップ信号ＣＵＰが活性化されると、消去ブロック内の消去パルス印加単位にすべて消去パルスが与えられ、次いで、消去エリファイが実行される。したがって、ベリファイ回数、すなわちカウントアップ信号ＣＵＰがｋ回生成されるまでは、制御信号ＶＫがカウンタ８２のカウント動作を停止させ、能力判定結果指示信号ＤＥＴを非活性状態に維持する。また、この制御信号ＶＫに従って、シフトセレクタ９６は、タイミング制御信号ＳＦＴＤを無視し、接続経路のシフト動作は実行せず、８ビットカウンタ９０のカウントビットｂ０−ｂ７を選択する。

一方、ベリファイ回数がｋ回に到達すると、ベリファイカウント回路１３０からの制御信号ＶＫが活性化され、カウンタ８２がイネーブルされ、また、シフトセレクタ９６が初期状態に設定され、分岐配線９２ａ−９２ｆとカウントビットｂ０を選択する状態に設定される。ベリファイカウント回路１３０は、ベリファイ回数がｋ回に到達すると、以後、この状態を維持する。したがって、ベリファイ回数がｋ回に到達した後には、シフトセレクタ９６からのアドレスビットに従って、消去パルス印加領域ＥＰＲが初期領域ＥＰＲ（０）に指定された後、供給能力判定結果指示信号ＤＥＴに従って、その選択態様を１ビットずつずらせて消去パルス印加領域のサイズを低減し、実施の形態１と同様の消去動作が実行される。

これにより、ベリファイ回数がｋ回に到達した後に、実施の形態１と同様にして、消去パルス印加領域のサイズを調整して、チャージポンプ回路の電流供給能力を最大限利用して消去を行なって、消去時間を短縮することができる。

［変更例２］
図２９は、この発明の実施の形態３の変更例２に従う不揮発性半導体記憶装置の消去動作フローを示す図である。この図２９に示す消去動作フローは、以下の点で、図２１に示す消去動作フローと異なる。すなわち、消去ベリファイ判定完了後、ステップＳ２４において消去電圧Ｖｅｒｓを設定値Ｖｓｅｔに設定した後、ベリファイ回数が所定値ｋ回に到達しているかの判定を行なう（ステップＳ６０）。ベリファイ回数がｋ回に到達していない場合には、消去パルスを、最小サイズの消去パルス印加単位ＥＰＵへ消去パルス期間Ｔの間印加する（ステップＳ６２）。その後、ステップＳ３１へ移り、消去ブロックの全領域（消去パルス印加単位）に対して、消去が行なわれたかの判定が行なわれる。この消去ブロックの全領域に対して消去が行われるまで、消去パルス印加単位毎に順次消去が行われる。

一方、ステップＳ６０において、ベリファイ回数がｋ回に到達している場合には、図２１に示す実施の形態２と同様、ステップＳ２５からの処理が実行される。すなわち、消去パルス印加期間Ｔにおいて、分割所定期間Ｔ０ごとに、消去電流が、消去電圧供給用のチャージポンプ回路の供給可能電流よりも大きいか否かの判定が行なわれ、その判定結果に従って消去電圧レベルが調整される。

この図２９に示す消去動作フローの他のステップは、図２１に示す消去動作フローと同じであり、対応する処理ステップに対しては同じステップ番号を付し、その詳細説明は省略する。

この図２９に示し消去動作時においては、ベリファイ回数が所定値のｋ回に到達するまでは、各消去パルス印加単位で消去を実行する。ベリファイ回数がｋ回に到達し、依然消去ベリファイ不良の場合には、チャージポンプ回路の供給可能電流の範囲で消去電圧レベルをできるだけ高くして消去を実行する。この消去電圧レベルの調整においては、消去電圧を発生するチャージポンプ回路の電流供給能力をモニタして消去を実行する。したがって、単に消去パルス印加回数に応じて消去パルス幅およびパルス高さを調整する消去動作制御フローに比べて、より効率的に、消去電圧発生用チャージポンプ回路の電流供給能力を利用して、消去を行なうことができる。

図３０は、図２９に示す消去動作を実行するための消去条件調整部３６の構成を概略的に示す図である。図３０においては、また、消去比較基準電圧Ｖｅｒｓを発生する比較基準電圧発生回路１００の構成を併せて示す。この図３０に示す消去条件調整部３６においては、図２６に示す構成におけるサイズカウント回路に代えて、ＥＰＵアドレスカウント回路１３３と、ベリファイカウント回路１３５とが設けられる。ＥＰＵアドレスカウント回路１３３は、各消去パルス印加期間毎に、消去パルス印加単位を指定するＥＰＵアドレスを生成する。

ベリファイカウント回路１３５は、このＥＰＵアドレスカウント回路１３３のカウントアップ信号をカウントする。すなわち、このベリファイカウント回路１３５は、消去ブロックの最終の消去パルス印加単位に対する消去完了後、カウント値を更新する。消去ブロックの全領域に対する消去完了後に消去ベリファイが実行されるため、ベリファイカウント回路１３５は、消去ベリファイ回数をカウントする。

このベリファイカウント回路１３５は、そのカウント値が所定値ｋに到達すると、制御信号ＶＫａを活性状態に設定する。カウンタ１２０は、この制御信号ＶＫａが非活性状態であり、ベリファイ回数が所定値ｋ回に到達していない間、第１の制御信号ＣＴＬ１が活性化されても、カウント動作が停止される。したがって、比較基準電圧発生回路１００からの消去比較基準電圧Ｖｅｒｓは、電圧選択信号ＶＳＥＬに従って、初期設定値Ｖｓｅｔに対応する電圧に設定される。

ベリファイカウント回路１３５のカウント値が所定値（ｋ回）に到達すると、制御信号ＶＫａが活性化され、カウンタ１２０がカウント動作可能となる。このカウンタ１２０は、制御信号ＶＫａの活性化に応答してカウント値が１増分される。応じて、デコーダ１１４の電圧選択信号ＶＳＥＬが更新され、電圧レベルＶｅｒｓが１つ調整される。以後は、能力判定結果指示信号ＤＥＴＡの活性化をカウントして、カウンタ１２０のカウント値が更新される。

この図３０に示す構成を利用することにより、ベリファイ回数が所定値のｋ回に到達すると、実施の形態２と同様にして、この能力判定結果信号ＤＥＴＡに従ってカウンタ１２０がカウント動作を行ない、電圧選択信号ＶＳＥＬを調整して、消去電圧レベルを規定する信号Ｖｅｒｓのレベルを調整する。ベリファイ回数が所定値に到達後、消去電圧レベルを調整することにより、チャージポンプ回路の電流供給能力を最大限利用して消去を行なうことができる。

以上のように、この発明の実施の形態３に従えば、この消去ブロックの消去列に応じて消去条件の調整を選択的に実行している。これにより、消去時間を短縮することができ、また、消去電圧を発生するチャージポンプ回路の能力を十全に利用することができる。

この発明は、ホットキャリアを用いて消去を行なう不揮発性半導体記憶装置に対して適用することにより、消去時間を短縮して、チャージポンプ回路（消去電圧発生回路）の能力を十全に利用して効率的に消去を行なうことができる。

この不揮発性半導体記憶装置としては、個別装置であってもよく、またプロセッサなどに組込まれた混載メモリであってもよい。

また、メモリセルの構造としては、図１および図２に示す構造に限定されず、ホットキャリアを用いて消去を行う不揮発性メモリセル構造であれば、本発明は適用可能である。

この発明の実施の形態１において利用される不揮発性メモリセルの断面構造を概略的に示す図である。 図１に示す不揮発性メモリセルの電気的等価回路を示す図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。 図１に示すメモリマットの消去ブロックの配置を概略的に示す図である。 図４に示す消去ブロック内の消去単位の配置を概略的に示す図である。 １つの消去単位メモリセルおよび周辺回路の配置を概略的に示す図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置の消去動作を示すフロー図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置の消去シーケンスを概略的に示す図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置の消去シーケンスの別の例を概略的に示す図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置の消去シーケンスのさらに別の例を示す図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 図１１に示す回路の動作を示すタイミング図である。 図１１に示す回路の動作を示すタイミング図である。 図１に示す電圧レベル検知回路の変更例の構成を示す図である。 図３に示す消去条件調整部の構成の一例を概略的に示す図である。 （Ａ）および（Ｂ）は、図１５に示す消去条件調整部のアドレスビットおよび消去パルス印加領域の構成を概略的に示す図である。 （Ａ）および（Ｂ）は、図１５に示す消去条件調整部の生成する消去パルス印加領域アドレスおよび消去パルス印加領域の配置をそれぞれ概略的に示す図である。 （Ａ）および（Ｂ）は、図１５に示す消去条件調整部の生成するアドレスビットおよび消去パルス印加領域の配置を概略的に示す図である。 （Ａ）および（Ｂ）は、それぞれ、図１５に示す消去条件調整部の生成する消去パルス印加領域アドレスおよび消去パルス印加領域の配置を概略的に示す図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置の変更例の要部の構成を概略的に示す図である。 この発明の実施の形態２に従う不揮発性半導体記憶装置の消去動作を示すフロー図である。 この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 図２２に示す回路の動作を示すタイミング図である。 図２２に示す比較基準電圧発生回路および消去条件調整部の構成を概略的に示す図である。 この発明の実施の形態３に従う不揮発性半導体記憶装置の消去動作を示すフロー図である。 この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態３の変更例１に従う不揮発性半導体記憶装置の消去動作を示すフロー図である。 図２７に示す消去動作を実現するために設けられる不揮発性半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態３の変更例２に従う不揮発性半導体記憶装置の消去動作を示すフロー図である。 この発明の実施の形態３の変更例２の不揮発性半導体記憶装置の要部の構成を概略的に示す図である。

符号の説明

ＳＴ 選択トランジスタ、ＭＴ メモリトランジスタ、ＣＧ 選択ゲート線、ＭＧ メモリゲート線、ＢＬ ビット線、ＳＬ ソース線、１０ メモリマット、１４ Ｘデコーダ、１６ Ｙデコーダ、１８ Ｙゲート、２０ 制御論理部、２２ ライトドライバ、２４ センスアンプ、２６ Ｉ／Ｏバッファ、３０ 内部電圧発生回路、３２ 電圧レベル検知回路、３４ 供給能力判定回路、３６ 消去条件調整部、ＥＶ１−ＥＶｎ 消去ブロック、ＥＰＵ１−ＥＰＵｍ 消去パルス印加単位、４０ａ，４０ｂ 選択ゲートドライブ回路、４２ａ，４２ｂ メモリゲートドライブ回路、４４ａ ソース線ドライブ回路、６０ 発振回路、６２ チャージポンプ回路、７２ 比較回路、７４ 比較基準電圧発生回路、８０ バッファ、８２ カウンタ、９０ ８ビットカウンタ、９２ 櫛型配線、９２ａ−９２ｇ 分岐配線、９４ タイミング制御回路、９６ シフトセレクタ、１００ 比較基準電圧発生回路、１０２ カウンタ、１１４ デコーダ、１１６ カウンタ、１１０ 定電流源、１１２ 可変抵抗器、１２０ カウンタ、１２２ サイズカウント回路、１３０ ベリファイカウント回路、１３３ ＥＰアドレスカウント回路、１３５ ベリファイカウント回路。

Claims (7)

1. 各々が複数の不揮発性メモリセルを有する複数の消去パルス印加単位に各々が分割される複数の消去ブロックを有するメモリアレイ、
   消去動作時、消去電圧を生成する消去電圧発生回路、
   消去コマンドに従って、指定された消去ブロックのメモリセルに前記消去電圧を印加し、前記指定された消去ブロックのメモリセルを消去状態にするための消去制御回路、および
   前記消去電圧発生回路の出力する消去電圧の電圧レベルを検出し、該検出結果に従って前記指定された消去ブロックの消去条件を調整する消去条件検出調整回路を備える、不揮発性半導体記憶装置。
2. 前記消去条件は、前記指定された消去ブロックにおいて消去が並行して実行される消去パルス印加単位の数である、請求項１に記載の不揮発性半導体記憶装置。
3. 前記消去条件は、前記消去電圧の電圧レベルである、請求項１に記載の不揮発性半導体記憶装置。
4. 前記消去条件検出調整回路は、所定回数初期設定された条件で消去を実行した後に前記消去電圧の電圧レベルに従って前記消去条件の調整を行なう、請求項１記載の不揮発性半導体記憶装置。
5. 前記消去条件検出調整回路は、予め消去パルス印加単位に対して割当てられた消去時間を分割し、該分割された消去時間毎に消去電圧レベルに応じて消去条件を調整する、請求項１記載の不揮発性半導体記憶装置。
6. 前記消去電圧発生回路は、第１の活性化信号の活性化時イネーブルされて前記消去電圧を生成し、
   前記消去条件検出調整回路は、
   前記消去電圧の電圧レベルを検出し、該検出結果に従って前記消去電圧発生回路の消去電圧生成動作を活性／非活性化する第２の活性化信号を生成する電圧レベル検知回路と、
   前記第２の活性化信号の活性化／非活性化に従って前記消去条件を調整するか否かを示す能力判定結果指示信号を生成する能力判定回路と、
   前記能力判定結果指示信号に従って前記消去条件を調整する消去条件調整部とを備える、請求項１記載の不揮発性半導体記憶装置。
7. 前記消去条件検出調整回路は、さらに、
   前記指定された消去ブロック全体に対する消去電圧印加回数をカウントし、該カウント値が所定値に到達するまで、前記能力判定結果指示信号に従う消去条件調整を停止させる回路を備える、請求項６記載の不揮発性半導体記憶装置。

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