WO2013054389A1 - 半導体装置 - Google Patents

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WO2013054389A1
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伊藤　孝
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Definitions

  • the present invention relates to a non-volatile semiconductor memory, and further to a semiconductor device such as a microcomputer in which a non-volatile semiconductor memory is mounted together with a central processing unit (CPU), and in particular, a voltage generated inside the non-volatile semiconductor memory.
  • a semiconductor device such as a microcomputer in which a non-volatile semiconductor memory is mounted together with a central processing unit (CPU), and in particular, a voltage generated inside the non-volatile semiconductor memory.
  • CPU central processing unit
  • the present invention relates to a semiconductor device that operates by using it.
  • the microcomputer In order to detect a drop in power supply or shutdown of the microcomputer, the microcomputer is provided with a power-on reset circuit and an LVD (Low Voltage Directive) circuit.
  • LVD Low Voltage Directive
  • the state of the power supply inside the nonvolatile semiconductor memory included in the microcomputer is detected by the power-on reset circuit and the LVD circuit due to various factors such as the use of different power supplies, differences in sensitivity to noise, layout and wiring. There are cases where it is impossible
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2010-2328478 describes a method of discharging as follows as a method of discharging electric charge remaining after the power supply is shut off.
  • the discharge circuit includes a plurality of discharge NMOS transistors, a potential compensation NMOS transistor, and a DMOS transistor that lowers the potential of the wiring by a coupling capacitor.
  • the potential of the wiring is lowered to a negative potential by the DMOS transistor and the potential compensating NMOS transistor, and a plurality of NMOS transistors for discharge operate to lower the residual charge of the wiring and discharge.
  • Patent Document 1 it may be difficult to detect the instantaneous power failure depending on the state of the instantaneous power failure, for example, the amount of voltage change or the width, and a circuit with high accuracy and a large area is required as a countermeasure. There is. In addition, it is difficult to apply to the discharge of voltage wiring having a large load capacity, and there is a possibility that a high voltage remains.
  • an object of the present invention is to provide a semiconductor device that can reliably discharge a charge remaining due to a power supply abnormality.
  • a control logic unit that generates a control signal that is activated when a power supply is operating normally, and a voltage control line that is supplied with a voltage generated by a voltage generation circuit are provided.
  • a charge circuit connected to a certain first node for charging a capacitor element; a first discharge circuit connected to a charge storage node of the charge circuit for discharging the stored charge when the control signal is activated;
  • a second discharge circuit is provided for discharging the first node when the charge storage node exceeds a predetermined potential.
  • FIG. 3 is a cross-sectional view showing a configuration of a memory cell MC included in a nonvolatile semiconductor memory.
  • FIG. It is a figure which shows the electrical equivalent circuit of the memory cell MC. It is a figure which shows the structure of memory block MB, and the structure of its peripheral circuit. It is a figure showing the structure of a power supply instantaneous power failure detection and high voltage discharge circuit, and a reset request circuit. It is a normal timing chart without the instantaneous power failure of an internal power supply at the time of writing in the first embodiment.
  • 6 is a timing chart when an instantaneous power failure of the internal power supply occurs during writing in the first embodiment. It is a normal timing chart without the instantaneous power failure of an internal power supply at the time of conventional writing. It is a timing chart when the instantaneous power failure of an internal power supply generate
  • FIG. 1 is a configuration diagram of a microcomputer equipped with a nonvolatile semiconductor memory according to an embodiment of the present invention.
  • the microcomputer 51 controls the peripheral circuit 52, the oscillation circuit 53 that generates the reference clock clk0, the frequency dividing circuit 54 that divides the reference clock clk0 generated by the oscillation circuit 53, and the transmission of the signal that flows through the bus 72.
  • a bus controller 56 controls the RAM (Random Access Memory) 57, a CPU 58, and a system controller 71 that controls the overall operation of the microcomputer 51.
  • the microcomputer 51 includes a nonvolatile semiconductor memory 55, a nonvolatile semiconductor memory controller 59 that controls writing to the nonvolatile semiconductor memory in accordance with an instruction from the CPU 58, an input for outputting a signal to the outside and receiving a signal from the outside. And an output port 60.
  • the nonvolatile semiconductor memory 55 outputs an activated control signal volt_down to the system controller 71 when it detects a momentary power interruption in the nonvolatile semiconductor memory 55.
  • the system controller 71 receives the activated control signal volt_down from the nonvolatile semiconductor memory 55, the system controller 71 sends a reset signal RST to each component of the microcomputer 51 to cause initialization processing.
  • FIG. 2 is a circuit block diagram of the nonvolatile semiconductor memory.
  • the nonvolatile semiconductor memory 55 includes a memory mat 10 in which a plurality of memory cells MC are arranged, an address buffer 12 that generates an address specifying the memory cell MC of the memory mat 10, and an address buffer 12.
  • X decoder 14 and Y decoder 16 for selecting the addressed memory cell of memory mat 10 in accordance with the internal address of the memory mat 10.
  • the memory mat 10 is divided into a plurality of memory blocks MB, and each memory block MB includes a plurality of memory cells MC.
  • Memory cell MC included in memory block MB has the configuration shown in FIGS.
  • control gate line CG and memory gate line MG are arranged corresponding to each memory cell row
  • source line SL is arranged corresponding to each memory cell row.
  • a common bit line BL is arranged corresponding to each memory cell column.
  • a global bit line GBL common to a plurality of memory blocks MB is arranged corresponding to each memory cell column. The voltage level in the selected state of each signal line varies depending on the operation mode.
  • the address buffer 12 generates an internal address in accordance with a given address AD when accessing the nonvolatile semiconductor memory 55 (when erasing, writing and reading).
  • X decoder 14 drives the memory cell row of memory mat 10 to the selected state in accordance with the internal address signal from address buffer 12.
  • the nonvolatile semiconductor memory 55 further includes a Y gate 18 for selecting a memory cell column (global bit line GBL) of the memory mat 10.
  • Y gate 18 selects global bit line GBL corresponding to the addressed column of memory mat 10 in accordance with a column selection signal from Y decoder 16. In the erase operation mode, Y gate 18 is maintained in a non-conductive state.
  • the nonvolatile semiconductor memory 55 further includes a control logic unit 20 that controls internal operations, a write driver 22 that generates internal write data Dm during a write operation, and memory cell data (bit line current) Qm during a read operation.
  • Sense amplifier 24 for generating internal read data QI and I / O buffer 26 for inputting / outputting data to / from the outside.
  • the control logic unit 20 is composed of, for example, a sequence controller, and performs internal operation control necessary for execution of the designated operation mode in accordance with a command CMD that designates an operation mode from the outside of the nonvolatile semiconductor memory 55. For example, the control logic unit 20 initializes each component in the nonvolatile semiconductor memory 55 when a reset signal RST which is a kind of command CMD is input. In addition, the control logic unit 20 receives the reference clock clk0 from the outside of the nonvolatile semiconductor memory 55 and generates the internal clock clk.
  • control logic unit 20 includes a reset request circuit 41.
  • the reset request circuit 41 outputs a control signal “voltdown” requesting resetting of the entire microcomputer 51 to the system controller 71 when an instantaneous power failure of the internal power supply is detected.
  • the control logic unit 20 further includes a discharge control unit 44.
  • the discharge control unit 44 generates a control signal live_pulse for controlling discharge according to the internal clock clk, and supplies the control signal live_pulse to the power supply instantaneous power failure detection / high voltage discharge circuit 40.
  • the write driver 22 generates write data Dm for the memory cell MC according to the internal write data WDI from the control logic unit 20.
  • Write data Dm from write driver 22 is applied to bit line BL of the selected column via Y gate 18.
  • bit line BL of the selected column is set to the ground voltage level, for example, and data “0” is written. Is included.
  • the bit line BL for the memory cell MC maintained in the erased state is set to a voltage level comparable to that of the selected memory gate line MG.
  • the sense amplifier 24 detects a current (cell data) Qm flowing through the memory cell column (bit line BL) selected via the Y gate 18 in accordance with the sense control signal ⁇ S from the control logic unit 20, and performs internal reading according to the detection result.
  • Data QI is generated.
  • I / O buffer 26 generates external read data DQ according to internal read data QI from sense amplifier 24 during a read operation, and internal write data DI according to external write data DQ during a write operation. It is generated and given to the control logic unit 20.
  • the nonvolatile semiconductor memory 55 further includes an internal voltage generation circuit 30 that generates an internal voltage required according to each operation mode, and a voltage level detection that detects the level of the internal voltage generated by the internal voltage generation circuit 30. Circuit 32.
  • the internal voltage generation circuit 30 includes a VDD generation circuit 91, a Vmg generation circuit 92, a Vsl generation circuit 93, a Vbl generation circuit 94, and a Vcg generation circuit 95.
  • the internal voltage generation circuit 30 includes an internal reference voltage VDD, a bit line voltage Vbl transmitted to the bit line BL, a control gate voltage Vcg applied to the control gate line CG, and a memory from the power supply voltage VCC outside the nonvolatile semiconductor memory 55 Internal voltages used in the nonvolatile semiconductor memory 55 such as the memory gate voltage Vmg applied to the gate line MG and the source line voltage Vsl applied to the source line SL are generated. When the power supplied to the nonvolatile semiconductor memory 55 is momentarily interrupted, the reference voltage VDD, the bit line voltage Vbl, the control gate voltage Vcg, the memory gate voltage Vmg, and the source line voltage Vsl are indefinite.
  • the reference voltage VDD is used as a so-called power source in various circuits in the nonvolatile semiconductor memory 55, particularly in the control logic circuit 20. For this reason, when the reference voltage VDD becomes indefinite, the signal generated by each component in the nonvolatile semiconductor memory 55 operating at the reference voltage VDD and the clock clk become undefined.
  • the internal voltage generation circuit 30 generates an internal voltage according to the control signal CTL from the control logic unit 20.
  • the control signal vmg_on which is a kind of the control signal CTL
  • the memory gate voltage Vmg is boosted.
  • the memory gate voltage Vmg is boosted to a high voltage (for example, 10 V or more) at the time of writing.
  • the memory gate voltage Vmg is supplied to the X decoder 14 by the voltage control line MMG.
  • the power supply interruption detection / high voltage discharge circuit 40 plays such a role. The configuration and operation of the instantaneous power failure detection / high voltage discharge circuit 40 will be described later.
  • the voltage level detection circuit 32 adjusts the internal voltage level generated by the internal voltage generation circuit 30 according to the voltage level designation signal LV from the control logic unit 20 according to each operation mode. That is, the voltage level detection circuit 32 sets the detection voltage level according to the voltage level designation signal LV, detects whether the voltage level of the internal voltage generated by the internal voltage generation circuit 30 is at the designated voltage level, and The internal voltage generation operation of the internal voltage generation circuit 30 is controlled according to the detection result.
  • FIG. 3 is a cross-sectional view showing the configuration of the memory cell MC included in the nonvolatile semiconductor memory.
  • the memory cell MC stores data according to the level change of the threshold voltage.
  • the memory cell MC includes a gate insulating film 4 on the surface of the semiconductor substrate region 1 so as to overlap with impurity regions 2 and 3 formed on the semiconductor substrate region 1 and a part of the impurity region 2.
  • Impurity regions 2 and 3 are coupled to bit line BL and source line SL, respectively.
  • Control gate 5 and memory gate 6 are coupled to control gate line CG and memory gate line MG, respectively.
  • the memory gate 6 is formed using the same method as the side wall spacer of the control gate 5. That is, for example, a polysilicon film is deposited on the control gate 5, and this polysilicon film is patterned by etching. The memory gate length can be adjusted by the thickness of the polysilicon film. Therefore, even in the configuration in which two gates of the control gate 5 and the memory gate 6 are provided, the memory gate 6 can be made sufficiently shorter than the control gate 5, and an increase in the memory cell size is sufficiently suppressed.
  • the insulating film 7 has a laminated structure of a bottom oxide film (O film) 7a, a nitride film (N film) 7b, and a top oxide film (O film) 7c. Electric charges are accumulated in the nitride film 7b, and data (information) is stored according to the accumulated electric charge amount.
  • a select transistor ST is formed by the control gate 5, the impurity region 2 and the semiconductor substrate region 1, and a memory transistor MT is formed by the memory gate 6, the impurity region 3 and the semiconductor substrate region 1.
  • FIG. 4 is a diagram showing an electrical equivalent circuit of the memory cell MC.
  • a select transistor ST and a memory transistor MT are connected in series between a bit line BL and a source line SL.
  • Writing (programming), erasing, reading and holding of data in the memory cell MC are performed as follows.
  • a positive voltage is applied to the impurity region 3 via the source line SL, and a memory gate voltage Vmg higher than the voltage of the source line SL is applied to the memory gate 6 via the memory gate line MG.
  • a voltage slightly higher than the threshold voltage of the selection transistor ST is applied to the control gate 5 via the control gate line CG.
  • the same bit line write voltage as that of semiconductor substrate region 1 is applied to bit line BL.
  • This write (program) state is a state in which the threshold voltage of the memory transistor MT is high, and is generally associated with a state in which data “0” is stored.
  • a negative voltage is applied to the memory gate 6 via the memory gate line MG.
  • a positive voltage is applied to impurity region 3 through source line SL.
  • the control gate line CG, the bit line BL, and the semiconductor substrate region 1 are set to the same voltage, and the selection transistor ST is in an off state. In this state, strong inversion occurs in the region where the end of the impurity region 3 connected to the source line SL of the memory gate 6 and the memory gate 6 overlap, causing an interband tunneling phenomenon and generating holes.
  • the generated holes (hot holes) are accelerated by the negative bias of the memory gate 6 and injected into the insulating film 7 (nitride film 7b) below the memory gate 6.
  • This erase state is a state in which the threshold voltage of the memory transistor MT is low, and is generally associated with a state in which data “1” is stored.
  • a positive voltage is applied to the control gate 5 through the control gate line CG, and a channel is formed on the surface of the semiconductor substrate region 1 immediately below the control gate 5.
  • a positive voltage between the threshold voltages of the erase state and the write state is applied to the memory gate 6 via the memory gate line MG.
  • a channel is selectively formed on the surface of the semiconductor substrate region 1 below the memory gate 6 in accordance with the amount of charge accumulated in the insulating film 7.
  • the data is held as charges (electrons or holes) injected into the insulating film 7 below the memory gate 6.
  • the movement of charges in the insulating film (nitride film 7b) is small or slow.
  • electric charge is held in the insulating film 7, that is, the nitride film 7b.
  • FIG. 5 is a diagram showing the configuration of the memory block MB and the configuration of its peripheral circuits. Although the memory block MB actually includes a large number of memory cells MC, FIG. 5 shows eight memory cells MC in two rows and four columns for the sake of simplicity.
  • the memory cell MC is configured by a serial body of a selection transistor ST and a memory transistor MT.
  • a control gate line CG is commonly provided for the select transistors ST of the four memory cells MC aligned in the X direction, and a memory gate is commonly provided for the memory transistors MT of the four memory cells MC aligned in the X direction.
  • a line MG is provided.
  • a bit line BL is provided in common for the two memory cells MC aligned in the Y direction.
  • Bit line BL is connected to select transistor ST of memory cell MC in the corresponding column via bit line contact BCT.
  • Each bit line BL is connected to the global bit line GBL in the corresponding column.
  • a source line SL is provided in common for the eight memory cells MC arranged in two rows.
  • a control gate drive circuit CGD is provided for each control gate line CG, a source line drive circuit SLD is provided for the source line SL, and a memory gate drive circuit MGD is provided for each memory gate line MG.
  • the control gate drive circuit CGD sets the voltage level of the corresponding control gate line CG.
  • the source line drive circuit SLD sets the voltage level of the corresponding source line SL.
  • Memory gate drive circuit MGD is connected to voltage control line MMG, and supplies the voltage of voltage control line MMG to a corresponding memory gate line MG selected by an address signal (not shown) to set the voltage level.
  • Control gate drive circuit CGD, source line drive circuit SLD, and memory gate drive circuit MGD are included in X decoder 14 shown in FIG.
  • a bit line peripheral circuit 34 is provided for the four bit lines BL. Bit line peripheral circuit 34 rewrites and reads data via bit line BL. Bit line peripheral circuit 34 includes global bit line BL, Y decoder 16, Y gate 18, sense amplifier 24, and write driver 22.
  • FIG. 6 is a diagram illustrating the configuration of the power supply instantaneous power failure detection / high voltage discharge circuit and the reset request circuit.
  • the instantaneous power failure detection / high voltage discharge circuit 40 includes a charge circuit 83, a first discharge circuit 82, and a second discharge circuit 84.
  • the charge circuit 83 is connected to the node ND1 of the voltage control line MMG through which the memory gate voltage Vmg is transmitted.
  • the charge circuit 83 includes a node ND2, an NMOS transistor N3 functioning as a load provided between the nodes ND1 and ND2, and a capacitive element CP provided between the node ND2 and the ground.
  • the NMOS transistor N3 is diode-connected.
  • the charge circuit 83 can store charges with a time constant of R ⁇ C.
  • C is the capacitance element CP
  • R is the load resistance value of the N-channel MOS transistor N3.
  • the voltage stored by the capacitive element CP that is, the voltage vmg_charge of the node ND2 can be discharged by activating the first discharge circuit 82. Since the resistance of the NMOS transistor N3 is high, the voltage at the node ND1 does not decrease due to the discharge by the first discharge circuit 82.
  • the first discharge circuit 82 includes an NMOS transistor N1 provided between the node ND2 and the ground.
  • a control signal live_pulse is input to the gate of the NMOS transistor N1.
  • the control signal live_pulse is activated to the “H” level, the NMOS transistor N1 is turned on.
  • the node ND2 and the ground are connected, and the voltage vmg_charge of the node ND2 is discharged.
  • the second discharge circuit 84 includes an NMOS transistor N2 provided between the node ND1 and the ground.
  • the gate of the NMOS transistor N2 is connected to the node ND2 and the reset request circuit 41.
  • the NMOS transistor N2 is turned on when the voltage vmg_charge at the node ND2 exceeds a threshold voltage TH (about 1 V).
  • a threshold voltage TH about 1 V.
  • C of the capacitor CP is about 5 ⁇ F
  • L of the transistor N1 is about 1 ⁇ m
  • W is about 10 ⁇
  • L of the transistor N2 is about 1 ⁇ m
  • W is about 20 ⁇
  • L is about 200 ⁇ m
  • W is about 1 ⁇ m.
  • C is the capacitance of the capacitor
  • L is the gate length of the transistor
  • W is the gate width of the transistor.
  • the reset request circuit 41 included in the control logic unit 20 includes a front-stage inverter IV1 composed of a PMOS transistor P4 and an NMOS transistor N4, and a rear-stage inverter IV2 composed of a PMOS transistor P5 and an NMOS transistor N5.
  • the input of inverter IV1 is connected to node ND2.
  • the inverter IV2 outputs a control signal voltdown requesting resetting of the entire microcomputer 51.
  • the threshold voltages of the inverters IV1 and IV2 are the same as the threshold voltage TH of the NMOS transistor N2.
  • the reset request circuit 41 activates the control signal voltdown to “H” level when the voltage of the node ND2 exceeds the threshold voltage TH.
  • FIG. 7 is a normal timing chart in which there is no instantaneous power failure of the internal power supply at the time of writing in the first embodiment.
  • control logic unit 20 activates control signal vmg_on to “H” level in synchronization with clock clk, and internal voltage generation circuit 30 sets memory gate voltage.
  • Vmg is boosted.
  • the voltages of the voltage control line MMG (not shown) and the selected memory gate line MG also increase.
  • the memory gate voltage Vmg increases, charges are accumulated in the capacitive element CP of the charge circuit 83, and the voltage vmg_charge of the node ND2 increases at a lower speed than the rate at which the memory gate voltage Vmg increases.
  • the discharge control unit 44 of the control logic unit 20 sets the control signal live_pulse to the “H” level with a cycle of dividing the internal clock clk by two. Activate with.
  • the NMOS transistor N1 of the first discharge circuit 82 When the control signal live_pulse becomes “H” level, the NMOS transistor N1 of the first discharge circuit 82 is turned on to discharge the voltage vmg_charge of the node ND2. Thereafter, when the control signal live_pulse returns to the “L” level, the NMOS transistor N1 of the first discharge circuit 82 is turned off, the voltage vmg_charge of the node ND2 increases again, and then the control signal live_pulse becomes “H”. Sometimes the increased voltage vmg_charge of the node ND2 is discharged again.
  • the control logic unit 20 deactivates the control signal vmg_on to “L” level in synchronization with the clock clk, and the internal voltage generation circuit 30 reduces the memory gate voltage Vmg. Is done. As a result, the voltages of the voltage control line MMG and the selected memory gate line MG are also reduced.
  • the memory gate voltage Vmg reaches the ground level, no charge is accumulated in the capacitive element CP of the charge circuit 83, and the voltage vmg_charge of the node ND2 also decreases to the ground level.
  • the second discharging is performed.
  • the circuit 84 does not operate, and the memory gate voltage Vmg is applied to the selected memory gate line MG via the voltage control line MMG and used for normal rewriting.
  • FIG. 8 is a timing chart when an internal power failure occurs during writing in the first embodiment.
  • the reference voltage VDD the clock clk
  • the control signal vmg_on the memory gate voltage Vmg
  • the voltage of the voltage control line MMG not shown
  • the voltage of the selected memory gate line MG the control The signal voltdown is indefinite.
  • the control signal live_pulse is not periodically activated with a one-shot pulse. Therefore, the voltage vmg_charge at the node ND2 is not discharged by the first discharge circuit 82 and continues to rise.
  • the NMOS transistor N2 of the second discharge circuit 84 When the voltage vmg_charge of the node ND2 exceeds the threshold voltage TH, the NMOS transistor N2 of the second discharge circuit 84 is turned on, and the memory gate voltage Vmg is discharged to the ground level. As a result, the voltages of the voltage control line MMG and the selected memory gate line MG are also reduced to the ground level.
  • the reset request circuit 41 activates the control signal volt_down to “H” level.
  • the system controller 71 that has received the “H” level control signal volt_down resets the entire microcomputer 51.
  • FIG. 9 is a normal timing chart in which there is no instantaneous power failure of the internal power supply during conventional writing.
  • the memory gate voltage Vmg is increased or decreased by activation or inactivation of the control signal vmg_on, so that the memory gate voltage Vmg is not maintained at a high voltage.
  • FIG. 10 is a timing chart in the case where a momentary power failure of the internal power supply occurs at the time of conventional writing.
  • the reference voltage VDD, the clock clk, and the control signal vmg_on are undefined.
  • the memory gate voltage Vmg and the voltage of the selected memory gate line MG also become unstable and may be maintained at a high voltage.
  • the discharge by the second discharge circuit 84 is substantially performed by the memory gate voltage Vmg itself that is desired to be discharged. Therefore, there is no problem even if the other power supply voltage is lowered.
  • the memory gate voltage Vmg can be reduced. Therefore, adverse effects on the reliability of the transistor due to erroneous rewriting of the memory cell or application of a high voltage for a long time can be prevented.
  • the system controller 71 controls the entire microcomputer, the system controller notifies the instantaneous power failure of the internal power source. It becomes possible to reset the entire computer, and it is possible to prevent the influence of the instantaneous power interruption in the nonvolatile semiconductor memory from adversely affecting other components in the microcomputer.
  • control logic unit 20 activates the control signal live_pulse to the “H” level with a one-shot pulse in a cycle obtained by dividing the internal clock clk by 2, but the present invention is not limited to this.
  • a periodic activation is performed from a sequencer in the system controller that controls the entire semiconductor device.
  • the control signal live_pulse to be converted may be received.
  • the charge circuit 83 does not include the NMOS transistor N3, but the charge circuit 85 may include the resistance element R as shown in FIG.
  • a periodic one-shot shot pulse is used as the control signal live_pulse.
  • the control signal live_pulse supplied to the first discharge circuit 82 is at the “H” level unless an instantaneous power failure of the internal power supply occurs. Any signal may be used as long as the signal is activated and is deactivated to the “L” level when an internal power failure occurs.
  • the control signal live_pulse whose level changes in this way will be described.
  • FIG. 12 is a diagram illustrating the configuration of the discharge control unit 44 according to the second embodiment.
  • the discharge control unit 44 includes a plurality of flip-flops 61_1 to 61_N and an AND circuit 62 that outputs a logical product of the outputs of the plurality of flip-flops 61_1 to 61_N.
  • the size (gate length and gate width) of the MOS transistor that constitutes at least one of the flip-flops 61_1 to 61_N is different from the size of the MOS transistors that constitute the other flip-flops.
  • each flip-flop may be configured with a different size MOS transistor.
  • the power supply of the plurality of flip-flops is the reference voltage VDD.
  • the control signal live_pulse is set to the “H” level by controlling the datah signal and the set signal which are the inputs of the flip-flops 61_1 to 61_N to store and output the “H” level.
  • the control signal live_pulse is at the “H” level.
  • control signal live_pulse is set to the “L” level by controlling the datah signal and the set signal which are the inputs of the flip-flops 61_1 to 61_N to store and output the “L” level in the flip-flops 61_1 to 61_N. To do.
  • the outputs of the plurality of flip-flops 61_1 to 61_N maintain the “H” level, and the control signal live_pulse maintains the “H” level. While the control signal live_pulse is at “H” level, the voltage vmg_charge of the node ND2 is maintained at the ground level.
  • the sizes of the plurality of flip-flops 61_1 to 61_N are not uniform, and therefore, some of the plurality of flip-flops 61_1 to 61_N have the “H” level. Output, and the rest outputs “L” level. As a result, the control signal live_pulse becomes “L” level. When live_pulse becomes “L” level, the voltage of the node ND2 gradually increases. When the voltage vmg_charge of the node ND2 exceeds the threshold voltage TH, the memory gate voltage Vmg, which is a high voltage of the node ND1, is directly discharged by the second discharge circuit as in the first embodiment.
  • FIG. 13 is a timing chart when an internal power failure occurs during writing in the second embodiment.
  • control logic unit 20 activates control signal vmg_on to “H” level in synchronization with clock clk, and internal voltage generation circuit 30 activates the memory gate voltage.
  • Vmg increases.
  • the voltage of the selected memory gate line MG also increases.
  • the discharge control unit 44 of the control logic unit 20 outputs the “H” level live_pulse in synchronization with the clock clk, and thereafter continues to output while maintaining the “H” level.
  • the NMOS transistor N1 of the first discharge circuit 82 is turned on, so that no charge is accumulated in the capacitive element CP of the charge circuit 83, and the voltage vmg_charge of the node ND2 does not increase.
  • the control signal live_pulse output from the discharge control unit 44 of the control logic unit 20 is not indefinite and changes to the “L” level.
  • the NMOS transistor N1 of the first discharge circuit 82 is turned off, charge is accumulated in the capacitive element CP of the charge circuit 83, and the voltage vmg_charge of the node ND2 continues to rise.
  • the NMOS transistor N2 of the second discharge circuit 84 When the voltage vmg_charge of the node ND2 exceeds the threshold voltage TH, the NMOS transistor N2 of the second discharge circuit 84 is turned on, and the memory gate voltage Vmg is discharged to the ground level. As a result, the voltage of the selected memory gate line MG is also reduced to the ground level.
  • the reset request circuit 41 activates the control signal volt_down to “H” level.
  • the system controller 71 resets the entire microcomputer 51.
  • the discharge by the second discharge circuit is performed by the memory gate voltage Vmg itself, so even if the other power supply voltage is lowered.
  • the memory gate voltage Vmg can be reduced without any problem.
  • the system controller can be connected to the power supply in the nonvolatile semiconductor memory. Since the instantaneous power failure is notified, the entire microcomputer can be reset on the system controller side.
  • an inverter is provided in a part of the plurality of flip-flops of the discharge control circuit, and the datah signal and the set signal are controlled to “L” in some of the flip-flops before rewriting.
  • the remaining flip-flops are set to the level, and the datah signal and the set signal are controlled and set to the “H” level before rewriting, whereby the detection accuracy of the instantaneous power failure of the internal power supply can be further increased.
  • the memory gate voltage Vmg is discharged by an instantaneous power interruption of the internal power supply.
  • the present invention is not limited to this.
  • the bit line voltage Vbl, the control gate voltage Vcg, and the source line voltage Vsl, which are other voltages generated by the internal voltage generation circuit 30, may be discharged.
  • the reference voltage VDD that is generated in the internal voltage generation circuit 30 by receiving the power supply VCC is used as the power supply for the control logic unit 20 (including the discharge control unit 44).
  • the control logic unit 20 is inevitably used.
  • the power supply VCC is also used as the power supply (including the discharge control unit 44). Even in such a case, the control logic unit 20 detects the abnormality of the VCC that is the power supply, and transmits it to the power supply instantaneous power failure detection / high voltage discharge circuit 40 by the control signal to perform the discharge operation.
  • the power supply of the plurality of flip-flops has been described as being the reference voltage VDD, but may be VCC.
  • the control logic unit 20 composed of a sequence controller that performs internal operation control necessary for executing the operation mode of the nonvolatile semiconductor memory 55 is provided in the nonvolatile semiconductor memory 55.
  • the present invention is also applicable to the case where it is arranged in the nonvolatile semiconductor memory controller 59.

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Abstract

　制御論理部（２０）は、電源が正常に動作している場合に、活性化される制御信号を生成する。チャージ回路は、電圧発生回路で発生した電圧が供給される電圧制御線上にある第１のノードと接続され容量素子に電荷をチャージする。第１放電回路は、チャージ回路の電荷蓄積ノードに接続され、制御信号が活性化されたときに蓄積された電荷を放電する。第２放電回路は、電荷蓄積ノードが所定の電位を越えたときに第１のノードを放電する。

Description

半導体装置
　本発明は、不揮発性半導体メモリ、更には中央処理装置（ＣＰＵ（Central　Processing　Unit））と共に不揮発性半導体メモリを搭載したマイクロコンピュータなどの半導体装置に関し、特に、不揮発性半導体メモリ内部で生成した電圧を使用して動作する半導体装置に関する。
　マイクロコンピュータの電源の低下、遮断を検出するために、マイクロコンピュータには、パワーオンリセット回路やＬＶＤ（Low　Voltage　Directive）回路が設けられている。しかし、マイクロコンピュータに含まれている不揮発性半導体メモリ内部の電源の状態は、異なる電源の使用、ノイズに対する感度の違い、配置や配線など様々な要因によって、このパワーオンリセット回路やＬＶＤ回路では検出できない場合がある。
　不揮発性半導体メモリでは、書込み消去動作の制御の為に内部で様々な電圧が必要とされ、生成される。内部の電源が何らかの要因で瞬停した場合に、この異常を検知できないと、生成された電圧が供給されている特定のノードにおいては、残留する電荷の放電に長い時間を有してしまうことがある。
　このような問題に対して、従来から、電源の遮断後に残留する電荷を放電させる方式が提案されている。
　たとえば、特許文献１（特開２０１０－２３２８４８号公報）には、電源の遮断後に残留する電荷を放電させる方式として、以下のようにして放電する方式が記載されている。
　放電回路が、放電用の複数のＮＭＯＳトランジスタ、電位補償用のＮＭＯＳトランジスタ、およびカップリング容量により配線の電位を引き下げるＤＭＯＳトランジスタを含んで構成されている。電源電圧の遮断時に、ＤＭＯＳトランジスタおよび電位補償用のＮＭＯＳトランジスタにより配線の電位がマイナス電位に引き下げられ、放電用の複数のＮＭＯＳトランジスタが動作して、配線の残留電荷を引き下げ、放電する。
特開２０１０－２３２８４８号公報
　しかしながら、特許文献１の方式では、瞬停の状態、例えば電圧変化量や幅によっては瞬停の検知が難しい場合があり、それらの対策として高精度で面積の大きい回路が必要となってしまう場合がある。また、負荷容量の大きな電圧配線の放電には、適用が困難であり、高電圧が残留する可能性がある。
　それゆえに、本発明の目的は、電源の異常によって残留した電荷を確実に放電することができる半導体装置を提供することである。
　本発明の一実施形態によれば、電源が正常に動作している場合に、活性化される制御信号を生成する制御論理部と、電圧発生回路で発生した電圧が供給される電圧制御線上にある第１のノードと接続され容量素子に電荷をチャージするチャージ回路と、チャージ回路の電荷蓄積ノードに接続され、制御信号が活性化されたときに蓄積された電荷を放電する第１放電回路と、電荷蓄積ノードが所定の電位を越えたときに第１のノードを放電する第２放電回路を提供する。
　本発明の一実施形態によれば、内部電源の異常によって残留した電荷を確実に放電することができる。
本発明の実施形態の不揮発性半導体メモリを搭載したマイクロコンピュータの構成図である。 不揮発性半導体メモリの回路ブロック図である。 不揮発性半導体メモリに含まれるメモリセルＭＣの構成を示す断面図である。 メモリセルＭＣの電気的等価回路を示す図である。 メモリブロックＭＢの構成およびその周辺回路の構成を示す図である。 電源瞬停検出・高電圧放電回路およびリセット要求回路の構成を表わす図である。 第１の実施形態での書込み時に内部電源の瞬停がない通常のタイミングチャートである。 第１の実施形態での書込み中に内部電源の瞬停が起こった場合のタイミングチャートである。 従来での書込み時に内部電源の瞬停がない通常のタイミングチャートである。 従来での書込み時に内部電源の瞬停が発生した場合のタイミングチャートである。 チャージ回路の変形例を表わす図である。 第２の実施形態の放電制御部の構成を表わす図である。 第２の実施形態での書込み時に内部電源の瞬停が発生した場合のタイミングチャートである。
　以下、本発明の実施の形態について図面を用いて説明する。
　［第１の実施形態］
　（マイクロコンピュータ）
　図１は、本発明の実施形態の不揮発性半導体メモリを搭載したマイクロコンピュータの構成図である。
　マイクロコンピュータ５１は、周辺回路５２と、基準クロックｃｌｋ０を生成する発振回路５３と、発振回路５３で生成された基準クロックｃｌｋ０を分周する分周回路５４と、バス７２に流れる信号の伝送を制御するバスコントローラ５６と、ＲＡＭ（Random　Access　Memory）５７と、ＣＰＵ５８と、マイクロコンピュータ５１の全体の動作を制御するシステムコントローラ７１とを備える。さらに、マイクロコンピュータ５１は、不揮発性半導体メモリ５５と、ＣＰＵ５８の指示に従って不揮発性半導体メモリへの書込みを制御する不揮発性半導体メモリコントローラ５９と、外部へ信号を出力するととともに外部からの信号を受ける入出力ポート６０とを備える。
　不揮発性半導体メモリ５５は、不揮発性半導体メモリ５５内の電源の瞬停を検出したときには、活性化された制御信号ｖｏｌｔ＿ｄｏｗｎをシステムコントローラ７１へ出力する。システムコントローラ７１は、不揮発性半導体メモリ５５から活性化された制御信号ｖｏｌｔ＿ｄｏｗｎを受けたときには、リセット信号ＲＳＴをマイクロコンピュータ５１の各構成要素に送って、初期化処理をさせる。
　（不揮発性半導体メモリ）
　図２は、不揮発性半導体メモリの回路ブロック図である。
　図２において、この不揮発性半導体メモリ５５は、複数のメモリセルＭＣが配置されるメモリマット１０と、このメモリマット１０のメモリセルＭＣを指定するアドレスを生成するアドレスバッファ１２と、アドレスバッファ１２からの内部アドレスに従ってメモリマット１０のアドレス指定されたメモリセルを選択するＸデコーダ１４およびＹデコーダ１６とを備える。
　メモリマット１０は、複数のメモリブロックＭＢに分割され、各メモリブロックＭＢは複数のメモリセルＭＣを含む。メモリブロックＭＢに含まれるメモリセルＭＣは図３および図４に示す構成を有する。メモリブロックＭＢにおいては、各メモリセル行に対応して制御ゲート線ＣＧおよびメモリゲート線ＭＧが配置され、また、各メモリセル行に対応してソース線ＳＬが配置される。各メモリセル列に対応して、共通のビット線ＢＬが配置される。各メモリセル列に対応して、複数のメモリブロックＭＢに共通のグローバルビット線ＧＢＬが配置される。各信号線の選択状態の電圧レベルは、動作モードに応じて異なる。
　アドレスバッファ１２は、この不揮発性半導体メモリ５５へのアクセス時（消去、書込みおよび読出時）、与えられたアドレスＡＤに従って内部アドレスを生成する。Ｘデコーダ１４は、このアドレスバッファ１２からの内部アドレス信号に従ってメモリマット１０のメモリセル行を選択状態へ駆動する。
　この不揮発性半導体メモリ５５は、さらに、メモリマット１０のメモリセル列（グローバルビット線ＧＢＬ）を選択するＹゲート１８を備える。このＹゲート１８は、Ｙデコーダ１６からの列選択信号に従ってメモリマット１０のアドレス指定された列に対応するグローバルビット線ＧＢＬを選択する。消去動作モード時においては、Ｙゲート１８は、非導通状態に維持される。
　この不揮発性半導体メモリ５５は、さらに、内部動作を制御する制御論理部２０と、書込動作時に内部書込データＤｍを生成するライトドライバ２２と、読出動作時にメモリセルデータ（ビット線電流）Ｑｍに従って内部読出データＱＩを生成するセンスアンプ２４と、外部との間でのデータの入出力を行なうＩ／Ｏバッファ２６とを備える。
　制御論理部２０は、たとえばシーケンスコントローラで構成され、この不揮発性半導体メモリ５５の外部からの動作モードを指定するコマンドＣＭＤに従って、指定された動作モードの実行に必要な内部動作制御を行なう。たとえば制御論理部２０は、コマンドＣＭＤの一種であるリセット信号ＲＳＴが入力された場合には、不揮発性半導体メモリ５５内の各構成要素を初期化させる。また、制御論理部２０は、不揮発性半導体メモリ５５の外部から基準クロックｃｌｋ０を受けて内部クロックｃｌｋを生成する。
　また、制御論理部２０は、リセット要求回路４１を含む。リセット要求回路４１は、内部の電源の瞬停が検出されたときには、マイクロコンピュータ５１全体のリセットを要求する制御信号ｖｏｌｔｄｏｗｎをシステムコントローラ７１へ出力する。
　制御論理部２０は、さらに、放電制御部４４を含む。放電制御部４４は、内部クロックｃｌｋにしたがって、放電を制御する制御信号ｌｉｖｅ＿ｐｕｌｓｅを生成して、電源瞬停検出・高電圧放電回路４０へ供給する。
　ライトドライバ２２は、制御論理部２０からの内部書込データＷＤＩに従ってメモリセルＭＣに対する書込データＤｍを生成する。ライトドライバ２２からの書込データＤｍが、Ｙゲート１８を介して選択列のビット線ＢＬへ与えられる。このメモリセルＭＣへの書込データＤｍに従って、メモリセルＭＣを書込状態（プログラム状態）に設定する場合に、選択列のビット線ＢＬがたとえば接地電圧レベルに設定され、データ“０”が書込まれる。消去状態に維持されるメモリセルＭＣに対するビット線ＢＬは、選択されたメモリゲート線ＭＧと同程度の電圧レベルに設定される。
　センスアンプ２４は、制御論理部２０からのセンス制御信号φＳに従ってＹゲート１８を介して選択されたメモリセル列（ビット線ＢＬ）を流れる電流（セルデータ）Ｑｍを検知し、検知結果に従って内部読出データＱＩを生成する。Ｉ／Ｏバッファ２６は、読出動作時は、センスアンプ２４からの内部読出データＱＩに従って外部読出データＤＱを生成し、書込動作時は、外部からの書込データＤＱに従って内部書込データＤＩを生成して制御論理部２０へ与える。
　この不揮発性半導体メモリ５５は、さらに、各動作モードに応じて必要とされる内部電圧を発生する内部電圧発生回路３０と、内部電圧発生回路３０の生成する内部電圧のレベルを検出する電圧レベル検知回路３２とを備える。
　内部電圧発生回路３０は、ＶＤＤ発生回路９１と、Ｖｍｇ発生回路９２と、Ｖｓｌ発生回路９３と、Ｖｂｌ発生回路９４と、Ｖｃｇ発生回路９５とを備える。
　内部電圧発生回路３０は、不揮発性半導体メモリ５５外部の電源電圧ＶＣＣから、内部の基準電圧ＶＤＤ、ビット線ＢＬへ伝達されるビット線電圧Ｖｂｌ、制御ゲート線ＣＧへ与えられる制御ゲート電圧Ｖｃｇ、メモリゲート線ＭＧへ与えられるメモリゲート電圧Ｖｍｇ、およびソース線ＳＬへ与えられるソース線電圧Ｖｓｌ等の不揮発性半導体メモリ５５内で使用する内部電圧を生成する。不揮発性半導体メモリ５５内に供給される電源が瞬停した場合には、基準電圧ＶＤＤ、ビット線電圧Ｖｂｌ、制御ゲート電圧Ｖｃｇ、メモリゲート電圧Ｖｍｇ、ソース線電圧Ｖｓｌが不定となる。また、この例では、基準電圧ＶＤＤは、不揮発性半導体メモリ５５内の種々の回路、特に制御論理回路２０において、所謂電源として使用されている。その為、基準電圧ＶＤＤが不定となると、この基準電圧ＶＤＤで動作している不揮発性半導体メモリ５５内部の各構成要素で生成される信号および、クロックｃｌｋが不定となる。
　この内部電圧発生回路３０は、制御論理部２０からの制御信号ＣＴＬに従って、内部電圧を生成する。具体的な一例として、制御信号ＣＴＬの一種である制御信号ｖｍｇ＿ｏｎが「Ｈ」レベルに活性化されると、メモリゲート電圧Ｖｍｇを昇圧する。メモリゲート電圧Ｖｍｇは、書込み時には高電圧（例えば１０Ｖ以上）に昇圧される。メモリゲート電圧Ｖｍｇは、電圧制御線ＭＭＧによってＸデコーダ１４へ供給される。不揮発性半導体メモリ５５内に供給される電源が何らかの要因により瞬停を起こしたときには、選択されたメモリゲート線ＭＧおよび電圧制御線ＭＭＧに高電圧が印加されたまま、すなわち、配線にかなりの電荷が蓄積されたままになることがある。このような事態を回避するために、不揮発性半導体メモリ５５内部の電源の瞬停を含む異常を検出し、高電圧を放電する回路が必要となる。このような役目を担うのが電源瞬停検出・高電圧放電回路４０である。電源瞬停検出・高電圧放電回路４０の構成と動作は、後述する。
　電圧レベル検知回路３２は、各動作モードに応じて、内部電圧発生回路３０が生成する内部電圧レベルを、制御論理部２０からの電圧レベル指定信号ＬＶに従って調整する。すなわち、電圧レベル検知回路３２は、電圧レベル指定信号ＬＶに従って検知電圧レベルを設定し、内部電圧発生回路３０が生成する内部電圧の電圧レベルが、指定された電圧レベルにあるかを検知し、その検知結果に従って内部電圧発生回路３０の内部電圧発生動作を制御する。
　（メモリセルの構成）
　図３は、不揮発性半導体メモリに含まれるメモリセルＭＣの構成を示す断面図である。このメモリセルＭＣは、しきい値電圧のレベル変化によってデータを記憶する。
　図３において、メモリセルＭＣは、半導体基板領域１上に間をおいて形成される不純物領域２，３と、不純物領域２の一部と重なり合うように半導体基板領域１表面にゲート絶縁膜４を介して形成される制御ゲート５と、制御ゲート５の側壁および半導体基板領域１表面上に形成される絶縁膜７と、この絶縁膜７上に形成されるメモリゲート６とを含む。
　不純物領域２，３は、それぞれビット線ＢＬおよびソース線ＳＬに結合される。制御ゲート５およびメモリゲート６は、それぞれ制御ゲート線ＣＧおよびメモリゲート線ＭＧに結合される。メモリゲート６は、制御ゲート５のサイドウォールスペーサ（side　wall　spacer）と同様の手法を用いて形成される。すなわち、制御ゲート５上にたとえばポリシリコン膜を堆積し、このポリシリコン膜をエッチングによりパターニングする。メモリゲート長は、このポリシリコン膜の膜厚で調整することができる。したがって、制御ゲート５およびメモリゲート６の２つのゲートが設けられる構成においても、メモリゲート６を制御ゲート５に比べて十分に短くすることができ、メモリセルサイズの増加は十分に抑制される。
　絶縁膜７は、ボトム酸化膜（Ｏ膜）７ａと窒化膜（Ｎ膜）７ｂとトップ酸化膜（Ｏ膜）７ｃの積層構造を有する。窒化膜７ｂに電荷を蓄積し、その蓄積電荷量に応じてデータ（情報）を記憶する。このメモリセルＭＣでは、制御ゲート５、不純物領域２および半導体基板領域１によって選択トランジスタＳＴが形成され、メモリゲート６、不純物領域３、および半導体基板領域１によってメモリトランジスタＭＴが形成される。
　（メモリセルＭＣの等価回路）
　図４は、メモリセルＭＣの電気的等価回路を示す図である。
　図４に示すように、ビット線ＢＬとソース線ＳＬの間に、選択トランジスタＳＴとメモリトランジスタＭＴとが直列に接続される。このメモリセルＭＣのデータの書込（プログラム）、消去、読出および保持は、以下のようにして行なわれる。
　書込動作時には、不純物領域３にソース線ＳＬを介して正電圧を与え、メモリゲート６にはメモリゲート線ＭＧを介してソース線ＳＬの電圧よりも高いメモリゲート電圧Ｖｍｇを印加する。制御ゲート５へは、制御ゲート線ＣＧを介して選択トランジスタＳＴのしきい値電圧よりも少し高い電圧を印加する。ビット線ＢＬには、半導体基板領域１と同じたとえば接地電圧レベルのビット線書込電圧が与えられる。
　この状態においては、メモリトランジスタＭＴにおいて絶縁膜７の下部にチャネルが形成され、ソース線ＳＬからビット線ＢＬへ向かって電流が流れる。選択トランジスタＳＴは、制御ゲート５の電圧がそのしきい値電圧よりも少し高い電圧レベルに設定され、弱いオン状態にある。したがって、制御ゲート５下部にチャネルが形成されても、そのチャネル抵抗は比較的高い。このため、メモリトランジスタＭＴおよび選択トランジスタＳＴの境界付近に強い電界が生じ、メモリトランジスタＭＴのチャネル電流において多くのホットエレクトロンが発生する。このホットエレクトロンが、メモリゲート６下部の絶縁膜７（窒化膜７ｂ）に注入されてトラップされる。この書込（プログラム）状態は、メモリトランジスタＭＴのしきい値電圧が高い状態であり、一般に、データ“０”を記憶する状態に対応付けられる。
　消去動作時においては、メモリゲート６にメモリゲート線ＭＧを介して負電圧を与える。ソース線ＳＬを介して不純物領域３に正電圧を与える。制御ゲート線ＣＧと、ビット線ＢＬおよび半導体基板領域１が同一電圧に設定され、選択トランジスタＳＴは、オフ状態である。この状態においては、メモリゲート６のソース線ＳＬに接続される不純物領域３端部とメモリゲート６が重なり合う領域で強い反転が生じ、バンド間トンネリング現象が生じ、ホールが生成される。この発生したホール（ホットホール）がメモリゲート６の負バイアスにより加速され、メモリゲート６下部の絶縁膜７（窒化膜７ｂ）中に注入される。先に書込み時に注入されたエレクトロンとこの注入されたホールとが結合し、窒化膜７ｂが電気的に中和されて、メモリトランジスタＭＴのしきい値電圧が低下する。この消去状態は、メモリトランジスタＭＴのしきい値電圧が低い状態であり、一般に、データ“１”を記憶する状態に対応付けられる。
　データ読出時においては、制御ゲート線ＣＧを介して制御ゲート５に正の電圧を印加し、制御ゲート５直下の半導体基板領域１の表面にチャネルを形成する。メモリゲート６にはメモリゲート線ＭＧを介して消去状態と書込状態のそれぞれのしきい値電圧の間の正の電圧を印加する。絶縁膜７に蓄積される電荷量に応じてメモリゲート６下部の半導体基板領域１表面に選択的にチャネルが形成される。このビット線ＢＬおよびソース線ＳＬの間にメモリセルを介して流れる電流量を検出することにより、メモリセルＭＣの記憶データの読出を行なう。
　保持状態（スタンバイ状態）においては、データは、メモリゲート６下部の絶縁膜７に注入された電荷（エレクトロンまたはホール）として保持される。この絶縁膜（窒化膜７ｂ）中での電荷の移動は小さくまたは遅い。これにより、メモリゲート６に電圧が印加されていない状態では、絶縁膜７、すなわち窒化膜７ｂ中に電荷が保持される。
　（メモリブロック）
　図５は、メモリブロックＭＢの構成およびその周辺回路の構成を示す図である。メモリブロックＭＢは実際には多数のメモリセルＭＣを含むが、図５では図面の簡単化のため、２行４列の８個のメモリセルＭＣが示されている。
　メモリセルＭＣは、図３および図４に示すように、選択トランジスタＳＴおよびメモリトランジスタＭＴの直列体で構成される。Ｘ方向に整列する４つのメモリセルＭＣの選択トランジスタＳＴに対して共通に制御ゲート線ＣＧが設けられ、また、Ｘ方向に整列する４つのメモリセルＭＣのメモリトランジスタＭＴに対して共通にメモリゲート線ＭＧが配設される。
　Ｙ方向に整列する２つのメモリセルＭＣに対して共通にビット線ＢＬが設けられる。ビット線ＢＬは、対応の列のメモリセルＭＣの選択トランジスタＳＴにビット線コンタクトＢＣＴを介して接続される。また、各ビット線ＢＬは対応の列のグローバルビット線ＧＢＬに接続される。２行に配列される８個のメモリセルＭＣに共通にソース線ＳＬ設けられる。
　各制御ゲート線ＣＧに対して制御ゲートドライブ回路ＣＧＤが設けられ、ソース線ＳＬに対してソース線ドライブ回路ＳＬＤが設けられ、各メモリゲート線ＭＧに対してメモリゲートドライブ回路ＭＧＤが設けられる。制御ゲートドライブ回路ＣＧＤは、対応の制御ゲート線ＣＧの電圧レベルを設定する。ソース線ドライブ回路ＳＬＤは、対応のソース線ＳＬの電圧レベルを設定する。メモリゲートドライブ回路ＭＧＤは、電圧制御線ＭＭＧと接続され、電圧制御線ＭＭＧの電圧を図示しないアドレス信号により選択される対応のメモリゲート線ＭＧに供給し電圧レベルを設定する。制御ゲートドライブ回路ＣＧＤ、ソース線ドライブ回路ＳＬＤ、およびメモリゲートドライブ回路ＭＧＤは、図２に示すＸデコーダ１４に含まれる。
　４本のビット線ＢＬに対してビット線周辺回路３４が設けられる。ビット線周辺回路３４は、ビット線ＢＬを介してデータの書換え、読出を行なう。ビット線周辺回路３４は、グローバルビット線ＢＬ、Ｙデコーダ１６、Ｙゲート１８、センスアンプ２４およびライトドライバ２２を含む。
　（電源瞬停検出・高電圧放電回路、リセット要求回路）
　図６は、電源瞬停検出・高電圧放電回路およびリセット要求回路の構成を表わす図である。
　電源瞬停検出・高電圧放電回路４０は、チャージ回路８３と、第１放電回路８２と、第２放電回路８４とを備える。
　チャージ回路８３は、メモリゲート電圧Ｖｍｇが伝送される電圧制御線ＭＭＧのノードＮＤ１と接続される。チャージ回路８３は、ノードＮＤ２と、ノードＮＤ１とノードＮＤ２との間に設けられた負荷として機能するＮＭＯＳトランジスタＮ３と、ノードＮＤ２とグランドとの間に設けられた容量素子ＣＰとを備える。
　ＮＭＯＳトランジスタＮ３は、ダイオード接続される。チャージ回路８３は、Ｒ×Ｃの時定数で電荷を蓄積することができる。ここで、Ｃは容量素子ＣＰの、ＲはＮチャネルＭＯＳトランジスタＮ３の負荷抵抗値である。
　容量素子ＣＰによって蓄えられた電圧、つまりノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅは、第１放電回路８２を活性化することによって放電することができる。ＮＭＯＳトランジスタＮ３の抵抗は高いため、第１放電回路８２による放電によってノードＮＤ１の電圧は低下しない。
　第１放電回路８２は、ノードＮＤ２とグランドとの間に設けられるＮＭＯＳトランジスタＮ１を備える。ＮＭＯＳトランジスタＮ１のゲートには、制御信号ｌｉｖｅ＿ｐｕｌｓｅが入力される。制御信号ｌｉｖｅ＿ｐｕｌｓｅが「Ｈ」レベルに活性化されたときに、ＮＭＯＳトランジスタＮ１がオンとなる。これによって、ノードＮＤ２とグランドとが接続されて、ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅは、放電される。
　第２放電回路８４は、ノードＮＤ１とグランドとの間に設けられたＮＭＯＳトランジスタＮ２を備える。ＮＭＯＳトランジスタＮ２のゲートは、ノードＮＤ２およびリセット要求回路４１に接続される。ＮＭＯＳトランジスタＮ２は、ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅが閾値電圧ＴＨ（１Ｖ程度）を越えたときに、オンとなる。これによってノードＮＤ１とグランドとが接続され、ノードＮＤ１のメモリゲート電圧Ｖｍｇは、直接グランドへ放電される（引き抜かれる）。
　上述のトランジスタおよび容量素子の特性は、たとえば、容量素子ＣＰのＣを５μＦ程度、トランジスタＮ１のＬを１μｍ、Ｗを１０μ程度とし、トランジスタＮ２のＬを１μｍ、Ｗを２０μ程度とし、トランジスタＮ３のＬを２００μｍ、Ｗを１μ程度とする。ただし、Ｃは容量素子の容量、Ｌはトランジスタのゲート長、Ｗはトランジスタのゲート幅とする。
　制御論理部２０に含まれるリセット要求回路４１は、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４で構成される前段のインバータＩＶ１と、ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５で構成される後段のインバータＩＶ２とを備える。インバータＩＶ１の入力はノードＮＤ２と接続される。インバータＩＶ２はマイクロコンピュータ５１全体のリセットを要求する制御信号ｖｏｌｔｄｏｗｎを出力する。インバータＩＶ１およびインバータＩＶ２の閾値電圧は、ＮＭＯＳトランジスタＮ２の閾値電圧ＴＨと同じである。
　このような構成によって、リセット要求回路４１は、ノードＮＤ２の電圧が閾値電圧ＴＨを越えたときに、制御信号ｖｏｌｔｄｏｗｎを「Ｈ」レベルに活性化する。
　（内部電源の瞬停がない場合の動作）
　図７は、第１の実施形態での書込み時に内部電源の瞬停がない通常のタイミングチャートである。
　図７を参照して、書込みコマンドが入力されると、制御論理部２０によって、クロックｃｌｋに同期して制御信号ｖｍｇ＿ｏｎが「Ｈ」レベルに活性化されて、内部電圧発生回路３０によってメモリゲート電圧Ｖｍｇが昇圧される。これによって、電圧制御線ＭＭＧ（図示せず）および選択されたメモリゲート線ＭＧの電圧も増加する。メモリゲート電圧Ｖｍｇが増加すると、チャージ回路８３の容量素子ＣＰに電荷が蓄積されて、ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅが、メモリゲート電圧Ｖｍｇが増加する速度よりも低速で増加する。
　一方、制御論理部２０の放電制御部４４は、制御信号ｖｍｇ＿ｏｎが「Ｈ」レベルに活性化されると、内部クロックｃｌｋを２分周した周期で制御信号ｌｉｖｅ＿ｐｕｌｓｅを「Ｈ」レベルにワンショットパルスで活性化する。
　制御信号ｌｉｖｅ＿ｐｕｌｓｅが「Ｈ」レベルとなると、第１放電回路８２のＮＭＯＳトランジスタＮ１がオンとなって、ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅを放電する。その後、制御信号ｌｉｖｅ＿ｐｕｌｓｅが「Ｌ」レベルに戻ると、第１放電回路８２のＮＭＯＳトランジスタＮ１がオフとなってノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅが再び増加し、次に制御信号ｌｉｖｅ＿ｐｕｌｓｅが「Ｈ」となったときに、増加したノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅが再び放電される。
　以上の動作を繰返し、書込みが終了すると、制御論理部２０によって、クロックｃｌｋに同期して制御信号ｖｍｇ＿ｏｎが「Ｌ」レベルに非活性化されて、内部電圧発生回路３０によってメモリゲート電圧Ｖｍｇが降圧される。これによって、電圧制御線ＭＭＧおよび選択されたメモリゲート線ＭＧの電圧も減少する。メモリゲート電圧Ｖｍｇがグランドレベルに達すると、チャージ回路８３の容量素子ＣＰに電荷が蓄積されず、ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅもグランドレベルに低下する。
　図７で示したように、内部の電源の瞬停が起きずに、第１放電回路８２によって、チャージ回路８３で充電された電圧が周期的にグランドレベルに放電される場合は、第２放電回路８４は動作せず、メモリゲート電圧Ｖｍｇは、電圧制御線ＭＭＧを経由して選択されたメモリゲート線ＭＧに印加されて正常な書き換えに利用される。
　（内部の電源の瞬停がある場合の動作）
　図８は、第１の実施形態での書込み中に内部の電源の瞬停が起こった場合のタイミングチャートである。
　内部の電源が瞬停した場合には、基準電圧ＶＤＤ、クロックｃｌｋ、制御信号ｖｍｇ＿ｏｎ、メモリゲート電圧Ｖｍｇ、電圧制御線ＭＭＧ（図示せず）の電圧、選択されたメモリゲート線ＭＧの電圧、制御信号ｖｏｌｔｄｏｗｎは不定となる。
　クロックｃｌｋが不定となるため、制御信号ｌｉｖｅ＿ｐｕｌｓｅはワンショットパルスで定期的に活性化されない。そのため、ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅは第１放電回路８２によって放電されず、上昇を続ける。
　ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅが閾値電圧ＴＨを越えたときには、第２放電回路８４のＮＭＯＳトランジスタＮ２がオンとなって、メモリゲート電圧Ｖｍｇがグランドレベルまで放電される。これによって、電圧制御線ＭＭＧおよび選択されたメモリゲート線ＭＧの電圧もグランドレベルまで減少する。
　また、ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅが閾値電圧ＴＨを越えると、リセット要求回路４１によって、制御信号ｖｏｌｔ＿ｄｏｗｎが「Ｈ」レベルに活性化される。「Ｈ」レベルの制御信号ｖｏｌｔ＿ｄｏｗｎを受取ったシステムコントローラ７１は、マイクロコンピュータ５１の全体をリセットする。
　（参考）
　次に、電源瞬停検出・高電圧放電回路４０を有しない従来例の動作を説明する。
　図９は、従来での書込み時に、内部電源の瞬停がない通常のタイミングチャートである。
　内部の電源の瞬停がない場合は、制御信号ｖｍｇ＿ｏｎの活性化、不活性化によって、メモリゲート電圧Ｖｍｇが増加、減少するので、メモリゲート電圧Ｖｍｇが高電圧のまま維持されることはない。
　図１０は、従来での書込み時に内部電源の瞬停が発生した場合のタイミングチャートである。
　内部の電源の瞬停が発生した場合は、基準電圧ＶＤＤ、クロックｃｌｋ、制御信号ｖｍｇ＿ｏｎが不定となる。その結果、メモリゲート電圧Ｖｍｇおよび選択されたメモリゲート線ＭＧの電圧も不定となって、高電圧のまま維持される可能性がある。
　以上のように、本実施の形態によれば、第２放電回路８４による放電は、実質的に、放電したいメモリゲート電圧Ｖｍｇ自身によって行われるため、他の電源電圧が低下していても問題なくメモリゲート電圧Ｖｍｇを低下させることができる。その為、メモリセルに誤った書き換えがなされたり、長時間高電圧が印加されることに起因するトランジスタの信頼性への悪影響を防止できる。
　また、マイクロピュータ全体を制御しているシステムコントローラ７１で検知できない不揮発性半導体メモリ５５内部の電源瞬停であっても、システムコントローラにこの内部電源の瞬停を通知するので、システムコントローラ側でマイクロコンピュータ全体をリセットすることが可能となり、不揮発性半導体メモリ内部の電源の瞬停の影響がマイクロコンピュータ内の他の構成要素に悪影響を与えないようにすることができる。
　なお、本実施の形態では、制御論理部２０が、内部クロックｃｌｋを２分周した周期で制御信号ｌｉｖｅ＿ｐｕｌｓｅを「Ｈ」レベルにワンショットパルスで活性化したが、これに限定するものではない。たとえば、制御信号ｌｉｖｅ＿ｐｕｌｓｅを生成する回路の電源と不揮発性半導体メモリ５５内の電源との関係を考慮した上で、半導体装置全体を制御しているシステムコントローラ内のシーケンサからこのような周期的に活性化する制御信号ｌｉｖｅ＿ｐｕｌｓｅを受取ることとしてもよい。
　また、図６のように、チャージ回路８３は、ＮＭＯＳトランジスタＮ３を含むのではなく、図１１に示すように、チャージ回路８５は抵抗素子Ｒを含むものとしてもよい。
　［第２の実施形態］
　第１の実施形態では、制御信号ｌｉｖｅ＿ｐｕｌｓｅとして周期的なワンショショットパルスを使用していたが、第１放電回路８２に与える制御信号ｌｉｖｅ＿ｐｕｌｓｅは、内部の電源の瞬停が起こらなければ「Ｈ」レベルに活性化され、内部の電源の瞬停が起こったときに「Ｌ」レベルに非活性化されるような信号であれば、どのようなものでもよい。本実施の形態では、このようにレベルが変化する制御信号ｌｉｖｅ＿ｐｕｌｓｅの別の例を説明する。
　（放電制御部）
　図１２は、第２の実施形態の放電制御部４４の構成を表わす図である。
　図１２に示すように、この放電制御部４４は、複数のフリップフロップ６１＿１～６１＿Ｎと、複数のフリップフロップ６１＿１～６１＿Ｎの出力の論理積を出力する論理積回路６２とを備える。フリップフロップ６１＿１～６１＿Ｎのうちの少なくとも１つフリップフロップを構成するＭＯＳトランジスタのサイズ（ゲート長およびゲート幅）は、他のフリップフロップを構成するＭＯＳトランジスタのサイズと異なるものとする。または、フリップフロップごとに異なるサイズのＭＯＳトランジスタで構成されるものとしてもよい。
　図１２の例では、複数のフリップフロップの電源が基準電圧ＶＤＤである。
　書換え前に、フリップフロップ６１＿１～６１＿Ｎの入力であるdatah信号とset信号を制御して、「Ｈ」レベルを記憶、出力させることによって、制御信号ｌｉｖｅ＿ｐｕｌｓｅを「Ｈ」レベルにする。複数のフリップフロップ６１＿１～６１＿Ｎの出力がすべて「Ｈ」レベルの場合には、制御信号ｌｉｖｅ＿ｐｕｌｓｅは「Ｈ」レベルとなる。
　書換え終了後に、フリップフロップ６１＿１～６１＿Ｎの入力であるdatah信号とset信号を制御して、フリップフロップ６１＿１～６１＿Ｎに「Ｌ」レベルを記憶、出力させることによって、制御信号ｌｉｖｅ＿ｐｕｌｓｅを「Ｌ」レベルにする。
　書き換え中に、内部の電源の瞬停が起こらない場合には、複数のフリップフロップ６１＿１～６１＿Ｎの出力は「Ｈ」レベルを維持するので、制御信号ｌｉｖｅ＿ｐｕｌｓｅは「Ｈ」レベルを維持する。制御信号ｌｉｖｅ＿ｐｕｌｓｅは「Ｈ」レベルの間は、ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅは、グランドレベルを維持する。
　書き換え中に、内部電源の瞬停が起こった場合には、複数のフリップフロップ６１＿１～６１＿Ｎのサイズが統一されていないため、複数のフリップフロップ６１＿１～６１＿Ｎのうちの一部は「Ｈ」レベルを出力し、残りは「Ｌ」レベルを出力する。その結果、制御信号ｌｉｖｅ＿ｐｕｌｓｅは「Ｌ」レベルとなる。ｌｉｖｅ＿ｐｕｌｓｅは「Ｌ」レベルとなると、ノードＮＤ２の電圧が次第に増加する。ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅが閾値電圧ＴＨを越えると、第１の実施形態と同様に、第２放電回路によって、ノードＮＤ１の高電圧であるメモリゲート電圧Ｖｍｇが直接放電される。
　（動作）
　図１３は、第２の実施形態での書込み時に内部の電源の瞬停が発生した場合のタイミングチャートである。
　図１３を参照して、書込みコマンドが入力されると、制御論理部２０によって、クロックｃｌｋに同期して制御信号ｖｍｇ＿ｏｎが「Ｈ」レベルに活性化されて、内部電圧発生回路３０によってメモリゲート電圧Ｖｍｇが増加する。これによって、選択されたメモリゲート線ＭＧの電圧も増加する。
　一方、制御論理部２０の放電制御部４４は、クロックｃｌｋに同期して「Ｈ」レベルのｌｉｖｅ＿ｐｕｌｓｅを出力し、その後も「Ｈ」レベルを維持して出力し続ける。これによって、第１放電回路８２のＮＭＯＳトランジスタＮ１がオンとなるので、チャージ回路８３の容量素子ＣＰに電荷が蓄積されず、ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅは増加しない。
　内部電源が瞬停した場合には、基準電圧ＶＤＤ、クロックｃｌｋ、制御信号ｖｍｇ＿ｏｎ、メモリゲート電圧Ｖｍｇ、選択されたメモリゲート線ＭＧの電圧、制御信号ｖｏｌｔｄｏｗｎは不定となる。一方、制御論理部２０の放電制御部４４から出力される制御信号ｌｉｖｅ＿ｐｕｌｓｅは不定とはならず、「Ｌ」レベルに変化する。これによって、第１放電回路８２のＮＭＯＳトランジスタＮ１がオフとなるので、チャージ回路８３の容量素子ＣＰに電荷が蓄積され、ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅは上昇し続ける。
　ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅが閾値電圧ＴＨを越えたときには、第２放電回路８４のＮＭＯＳトランジスタＮ２がオンとなって、メモリゲート電圧Ｖｍｇがグランドレベルまで放電される。これによって、選択されたメモリゲート線ＭＧの電圧もグランドレベルまで減少する。
　また、ノードＮＤ２の電圧ｖｍｇ＿ｃｈａｒｇｅが閾値電圧ＴＨを越えると、リセット要求回路４１によって、制御信号ｖｏｌｔ＿ｄｏｗｎが「Ｈ」レベルに活性化される。「Ｈ」レベルの制御信号ｖｏｌｔ＿ｄｏｗｎが入力されると、システムコントローラ７１は、マイクロコンピュータ５１の全体をリセットする。
　以上のように、本実施の形態によれば、第１の実施形態と同様に、第２放電回路による放電は、メモリゲート電圧Ｖｍｇ自身によって行われるため、他の電源電圧が低下していても問題なくメモリゲート電圧Ｖｍｇを低下させることができる。また、本実施の形態によれば、第１の実施形態と同様に、システムコントローラで検知できない不揮発性半導体メモリ内部の電源の瞬停であっても、システムコントローラに不揮発性半導体メモリ内部の電源の瞬停を通知するので、システムコントローラ側でマイクロピュータ全体をリセットすることが可能となる。
　なお、放電制御回路の複数のフリップフロップのうちの一部には、後段にインバータを設けることとし、この一部のフリップフロップには、書換え前にdatah信号とset信号を制御して「Ｌ」レベルにセットし、残りのフリップルフロップは、書換え前にdatah信号とset信号を制御して「Ｈ」レベルにセットすることによって、内部電源の瞬停の検出精度をより高くすることができる。
　また、第１および第２の実施形態では、内部電源の瞬停によって、メモリゲート電圧Ｖｍｇを放電するものとしたが、これに限定するものではない。内部電圧発生回路３０で生成されるその他の電圧であるビット線電圧Ｖｂｌ、制御ゲート電圧Ｖｃｇ、ソース線電圧Ｖｓｌを放電することとしてもよい。
　さらに、第１および第２の実施の形態では、制御論理部２０（放電制御部４４を含む）の電源として、電源ＶＣＣを受け内部電圧発生回路３０内で生成される基準電圧ＶＤＤを用いているがこれに限定するものではない。例えば、不揮発性半導体メモリ５５が基準電圧ＶＤＤ生成回路を持たず、マイクロコンピュータ５１の外部から与えられる電源ＶＣＣを直接的に電源として用いるような構成の場合には、必然的に、制御論理部２０（放電制御部４４を含む）の電源としても電源ＶＣＣが用いられることになる。そして、そのような場合においても、制御論理部２０がその電源であるＶＣＣの異常検知し、制御信号によって電源瞬停検出・高電圧放電回路４０に伝え、放電動作を実施する。
　第２の実施形態では、複数のフリップフロップの電源が基準電圧ＶＤＤであるとして説明したが、ＶＣＣであってもよい、
　第１および第２の実施の形態では、この不揮発性半導体メモリ５５の動作モードの実行に必要な内部動作制御を行なうシーケンスコントローラで構成されている制御論理部２０が、不揮発性半導体メモリ５５内部に配置されるものとして説明しているが、不揮発性半導体メモリコントローラ５９内に配置される場合にも適用可能である。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　半導体基板領域、２，３　不純物領域、４　ゲート絶縁膜、５　選択ゲート、７　絶縁膜、７ａ　ボトム酸化膜、７ｂ　窒化膜、７ｃ　トップ酸化膜、１０　メモリマット、１２　アドレスバッファ、１４　Ｘデコーダ、１６　Ｙデコーダ、１８　Ｙゲート、２０　制御論理部、２２　ライトドライバ、２４　センスアンプ、２６　Ｉ／Ｏバッファ、３０　内部電圧発生回路、３２　電圧レベル検知回路、３４　ビット線周辺回路、４０，４２　電源瞬停検出・高電圧放電回路、４１　リセット要求回路、４４　放電制御回路、５１　マイクロコンピュータ、５２　周辺回路、５３　発振回路、５４　分周回路、５５　不揮発性半導体メモリ、５６　バスコントローラ、５７　ＲＡＭ、５８　ＣＰＵ、５９　不揮発性メモリコントーラ、６０　入出力ポート、６１＿１～６１＿Ｎ　フリップフロップ、６２　論理積回路、７１　システムコントローラ、７２　バス、８２　第１放電回路、８３，８５　チャージ回路、８４　第２放電回路、ＢＣＴ　ビット線コンタクト、ＢＬ　ビット線、ＣＧ　制御ゲート線、ＣＧＤ　制御ゲートドライブ回路、ＭＢ　メモリブロック、ＭＣ　メモリセル、ＭＧ　メモリゲート線、ＭＭＧ　電圧制御線、ＭＧＤ　メモリゲートドライブ回路、ＭＴ　メモリトランジスタ、ＳＢＬ　サブビット線、ＳＬ　ソース線、ＳＬＤ　ソース線ドライブ回路、ＳＴ　選択トランジスタ、ＩＶ１,ＩＶ２　インバータ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５　ＮＭＯＳトランジスタ、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５　ＰＭＯＳトランジスタ、ＣＰ　容量素子、Ｒ　抵抗素子。

Claims (10)

  1. 　各々がしきい値電圧のレベル変化によってデータを記憶する複数のメモリセルと、
    　前記メモリセルに与える電圧を発生する電圧発生回路と、
    　電源が正常に供給されている場合に、活性化される制御信号を生成する制御論理部と、
    　前記電圧発生回路で発生した電圧が供給される電圧制御線上にある第１のノードと接続されるチャージ回路と、前記チャージ回路は、第２のノードと、前記第２のノードと接続される容量素子とを含み、
    　前記第２のノードと接続され、前記制御信号が活性化されたときに、前記第２のノードとグランドとを接続する第１放電回路と、
    　前記第２のノードの電圧が閾値を越えたときに、前記第１のノードと前記グランドとを接続する第２放電回路とを備えた、半導体装置。
  2. 　前記制御論理部は、電源供給の正常を周期的に活性化されることによって示す前記制御信号を生成する、請求項１記載の半導体装置。
  3. 　前記制御論理部は、電源供給の正常を活性化状態の維持によって示す前記制御信号を生成する、請求項１記載の半導体装置。
  4. 　前記制御論理部は、
    　複数個のフリップフロップと、
    　前記複数個のフリップフロップの出力の論理積を前記制御信号として出力する論理回路とを備え、
    　前記複数個のフリップフロップの少なくとも１つのフリップフロップを構成するトランジスタのサイズは、他のフリップフロップを構成するトランジスタのサイズと同一ではない、請求項３記載の半導体装置。
  5. 　前記第１放電回路は、前記第２のノードとグランドとの間に設けられて、制御電極に前記制御信号が入力されるトランジスタを含む、請求項１記載の半導体装置。
  6. 　前記第２放電回路は、前記第１のノードとグランドとの間に設けられて、制御電極が前記第２のノードと接続されるトランジスタを含む、請求項１記載の半導体装置。
  7. 　前記チャージ回路は、前記第１のノードと前記第２のノードの間に設けられる負荷素子と、前記第２のノードとグランドの間に設けられる前記容量素子とを含む、請求項１記載の半導体装置。
  8. 前記半導体装置は、システムコントローラを更に備えたマイクロコンピュータであり、
    　前記第２のノードの電圧が前記閾値を越えたときに、前記システムコントローラに前記不揮発性半導体メモリが含まれるマイクロコンピュータのリセットを要求するための通知信号を活性化するリセット要求回路をさらに備える、請求項１記載の半導体装置。
  9. 　前記電圧発生回路で発生されて前記電圧制御線に供給される電圧は、前記メモリセルのメモリゲートに与えられるメモリゲート電圧である、請求項１記載の半導体装置。
  10. 　各々がしきい値電圧のレベル変化によってデータを記憶する複数のメモリセルと、
    　前記メモリセルに与える電圧を発生する電圧発生回路と、
    　定期的に活性化されることによって電源の正常供給を示す制御信号を生成する制御論理部と、
    　前記制御信号を受け、前記制御信号が定期的に活性化されないことによって前記電源の瞬停を検知して、前記電圧発生回路で発生した電圧が供給される電圧制御線上にある第１のノードの電圧を放電する回路とを備えた半導体装置。
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