JPWO2013054389A1 - 半導体装置 - Google Patents
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Abstract
Description
[第1の実施形態]
(マイクロコンピュータ)
図1は、本発明の実施形態の不揮発性半導体メモリを搭載したマイクロコンピュータの構成図である。
図2は、不揮発性半導体メモリの回路ブロック図である。
図3は、不揮発性半導体メモリに含まれるメモリセルMCの構成を示す断面図である。このメモリセルMCは、しきい値電圧のレベル変化によってデータを記憶する。
図4は、メモリセルMCの電気的等価回路を示す図である。
図5は、メモリブロックMBの構成およびその周辺回路の構成を示す図である。メモリブロックMBは実際には多数のメモリセルMCを含むが、図5では図面の簡単化のため、2行4列の8個のメモリセルMCが示されている。
図6は、電源瞬停検出・高電圧放電回路およびリセット要求回路の構成を表わす図である。
図7は、第1の実施形態での書込み時に内部電源の瞬停がない通常のタイミングチャートである。
図8は、第1の実施形態での書込み中に内部の電源の瞬停が起こった場合のタイミングチャートである。
次に、電源瞬停検出・高電圧放電回路40を有しない従来例の動作を説明する。
第1の実施形態では、制御信号live_pulseとして周期的なワンショショットパルスを使用していたが、第1放電回路82に与える制御信号live_pulseは、内部の電源の瞬停が起こらなければ「H」レベルに活性化され、内部の電源の瞬停が起こったときに「L」レベルに非活性化されるような信号であれば、どのようなものでもよい。本実施の形態では、このようにレベルが変化する制御信号live_pulseの別の例を説明する。
図12は、第2の実施形態の放電制御部44の構成を表わす図である。
書換え前に、フリップフロップ61_1〜61_Nの入力であるdatah信号とset信号を制御して、「H」レベルを記憶、出力させることによって、制御信号live_pulseを「H」レベルにする。複数のフリップフロップ61_1〜61_Nの出力がすべて「H」レベルの場合には、制御信号live_pulseは「H」レベルとなる。
図13は、第2の実施形態での書込み時に内部の電源の瞬停が発生した場合のタイミングチャートである。
第1および第2の実施の形態では、この不揮発性半導体メモリ55の動作モードの実行に必要な内部動作制御を行なうシーケンスコントローラで構成されている制御論理部20が、不揮発性半導体メモリ55内部に配置されるものとして説明しているが、不揮発性半導体メモリコントローラ59内に配置される場合にも適用可能である。
Claims (10)
- 各々がしきい値電圧のレベル変化によってデータを記憶する複数のメモリセルと、
前記メモリセルに与える電圧を発生する電圧発生回路と、
電源が正常に供給されている場合に、活性化される制御信号を生成する制御論理部と、
前記電圧発生回路で発生した電圧が供給される電圧制御線上にある第1のノードと接続されるチャージ回路と、前記チャージ回路は、第2のノードと、前記第2のノードと接続される容量素子とを含み、
前記第2のノードと接続され、前記制御信号が活性化されたときに、前記第2のノードとグランドとを接続する第1放電回路と、
前記第2のノードの電圧が閾値を越えたときに、前記第1のノードと前記グランドとを接続する第2放電回路とを備えた、半導体装置。 - 前記制御論理部は、電源供給の正常を周期的に活性化されることによって示す前記制御信号を生成する、請求項1記載の半導体装置。
- 前記制御論理部は、電源供給の正常を活性化状態の維持によって示す前記制御信号を生成する、請求項1記載の半導体装置。
- 前記制御論理部は、
複数個のフリップフロップと、
前記複数個のフリップフロップの出力の論理積を前記制御信号として出力する論理回路とを備え、
前記複数個のフリップフロップの少なくとも1つのフリップフロップを構成するトランジスタのサイズは、他のフリップフロップを構成するトランジスタのサイズと同一ではない、請求項3記載の半導体装置。 - 前記第1放電回路は、前記第2のノードとグランドとの間に設けられて、制御電極に前記制御信号が入力されるトランジスタを含む、請求項1記載の半導体装置。
- 前記第2放電回路は、前記第1のノードとグランドとの間に設けられて、制御電極が前記第2のノードと接続されるトランジスタを含む、請求項1記載の半導体装置。
- 前記チャージ回路は、前記第1のノードと前記第2のノードの間に設けられる負荷素子と、前記第2のノードとグランドの間に設けられる前記容量素子とを含む、請求項1記載の半導体装置。
- 前記半導体装置は、システムコントローラを更に備えたマイクロコンピュータであり、
前記第2のノードの電圧が前記閾値を越えたときに、前記システムコントローラに不揮発性半導体メモリが含まれるマイクロコンピュータのリセットを要求するための通知信号を活性化するリセット要求回路をさらに備える、請求項1記載の半導体装置。 - 前記電圧発生回路で発生されて前記電圧制御線に供給される電圧は、前記メモリセルのメモリゲートに与えられるメモリゲート電圧である、請求項1記載の半導体装置。
- 各々がしきい値電圧のレベル変化によってデータを記憶する複数のメモリセルと、
前記メモリセルに与える電圧を発生する電圧発生回路と、
定期的に活性化されることによって電源の正常供給を示す制御信号を生成する制御論理部と、
前記制御信号を受け、前記制御信号が定期的に活性化されないことによって前記電源の瞬停を検知して、前記電圧発生回路で発生した電圧が供給される電圧制御線上にある第1のノードの電圧を放電する回路とを備えた半導体装置。
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