JP5766137B2 - 半導体装置 - Google Patents

Description

本発明は不揮発性メモリを備える半導体装置に関し、たとえば、電源遮断時にデータ書き込み可能な不揮発性メモリを備える半導体装置に関する。

半導体装置に対する低消費電力性能が求められるシステムでは、その電源が不安定な環境にあることが多い。例えば、非接触方式のＩＣカードに内蔵される半導体装置は、ＩＣカードが内蔵するアンテナコイルで生成した電圧で動作する。さらに、半導体装置が内蔵する不揮発性メモリの書き込みおよび消去動作に必要な高電圧は、半導体装置が内蔵する昇圧回路で生成する。従って、供給される電源が不安定な状況にある不揮発性メモリを内蔵する半導体装置において、書き込みデータの信頼性を向上させることが求められる。

電気的に情報の消去や書き込みが可能な不揮発性メモリに関し、その消去や書き込み動作の制御方法として、以下の特許文献が知られている。

特開２００８−１５３６７８号公報（特許文献１）は、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の絶縁層にホットエレクトロンを注入してデータの書込を行い、バンド間トンネル現象でＭＯＮＯＳ構造の絶縁層にホールを注入する構成および方法を開示する。

特開２００４−１１８９０８号公報（特許文献２）は、メモリセルへの書き込みまたは消去動作中に外部電源の供給が遮断されたことを検知すると処理中の動作を中断し、そのメモリセルの閾値電圧を高い値に書き戻す処理方法を開示する。書き込み動作中に電源が遮断された場合、書き戻し処理を実行することでデプリート状態のメモリセル発生を防止する。

特開２００６−１５５７６５号公報（特許文献３）は、ウエル電位およびメモリゲート電極の電位を制御することにより、電荷蓄積性絶縁膜とウエル領域間との電子の移動をＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流で制御する構成および方法を開示する。国際公開第１９９９／０６５０８３号（特許文献４）は、電荷を蓄積する絶縁膜トラップ領域へホットエレクトロンを注入し、絶縁膜トラップ領域から基板へ電子を放出する不揮発性メモリセルを開示する。

特開２００８−１５３６７８号公報 特開２００４−１１８９０８号公報 特開２００６−１５５７６５号公報 国際公開第１９９９／０６５０８３号

不揮発性メモリの書き込み動作中に半導体装置に供給される電源が遮断された場合、記録されているデータの正常・異常を半導体装置に記録する必要がある。電源が遮断される前の不揮発性メモリに対するデータ書き込み動作は低消費電力であることが求められ、一方、電源遮断後のデータの正常・異常の記録（書き込み動作）は高速性が求められる。しかしながら、各特許文献に開示された構成では、電源遮断前後の書き込み動作に求められる異なる書き込み特性（消費電力と書き込み速度）を両立させることは困難である。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体基板に形成されたソース領域、ドレイン領域、電荷蓄積部、およびゲート電極を有する複数の不揮発性メモリセルと、ワード線の電圧を制御する第１の選択回路と、ソース領域およびドレイン領域の電圧を制御する第２の選択回路と、第１の電源電圧および第２の電源電圧に基づき、第１の選択回路または第２の選択回路へ供給する電源電圧を生成する電源回路と、第１の電源電圧の値と所定電圧値との比較結果に基づきモニタ信号を出力する電圧監視回路と、を備え、第２の選択回路は、モニタ信号に応答して、電荷蓄積部への電子の注入を、半導体基板の電子のトンネル電流からソース領域およびドレイン領域間に生成されるホットエレクトロンに切替える、半導体装置である。

前記一実施の形態によれば、不揮発性メモリセルへのデータ書き込みを、半導体装置に供給される電源が遮断される前は低消費電力で、電源遮断後は高速に行うことが可能となる。

実施の形態に係るＩＣカードのブロック図である。 実施の形態に係る電源回路および電圧監視回路の構成図である。 実施の形態に係る不揮発性メモリのブロック図である。 実施の形態に係る不揮発性メモリの主要回路図である。 実施の形態に係る不揮発性メモリの主要回路部が有する寄生容量の分布を示す図である。 実施の形態に係るメモリセルの消去動作および書き込み動作を説明するタイミングチャートである。 実施の形態に係るメモリセルの消去動作を説明する図である。 実施の形態に係るメモリセルの書き込み動作を説明する図である。 実施の形態に係る、電源遮断が発生した場合のメモリセルの書き込み動作を説明する図である。 実施の形態に係る、電源遮断が発生した場合のメモリセルの書き込み動作を模式的に説明する図である。 実施の形態に係る、電源遮断前後における書き込み動作の電圧供給タイミングを説明する図である。 実施の形態の変形例１に係る、電源遮断が発生した場合のメモリセルの書き込み動作を説明する図である。 実施の形態の変形例１に係る、電源遮断が発生した場合のメモリセルの書き込み動作を模式的に説明する図である。 実施の形態の変化例１に係る、電源遮断後における書き込み動作の電源供給タイミングを説明する図である。 実施の形態の変形例２に係る、書き込み動作の電圧供給タイミングを説明する図である。 実施の形態およびその変形例における電源方式を説明する図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。

＜実施の形態＞
図１を参照して、実施の形態に係るＩＣカードＩＣＤのブロック図を説明する。

ＩＣカードＩＣＤは、電源端子ＶＣＣ、Ｉ／Ｏ端子Ｉ／Ｏ、リセット端子／ＲＥＳ、クロック端子ＣＬＫ，電源端子ＶＳＳ、および半導体装置ＬＳＩを備える。本実施の形態に係るＩＣカードＩＣＤとして接触型ＩＣカードを想定しているが、非接触型ＩＣカードにも適用可能である。ＩＣカードＩＣＤをカードリーダ／ライタ（図示せず）に挿入することで、ＩＣカードＩＣＤの各端子は、カードリーダ／ライタが備える対応する端子と各々電気的に接続される。なお、以下において、記号ＶＣＣおよび記号ＶＳＳは、各々、各端子に印加される電源電圧をも意味するものとする。

半導体装置ＬＳＩは、電源回路ＰＷＲ、電圧監視回路Ｖ＿ＤＴＣ、Ｉ／Ｏポート１、中央処理装置ＣＰＵ、ＲＡＭ２、ＲＯＭ３、不揮発性メモリＮＶＭ、およびクロック生成回路４の各種機能ブロックを有する。さらに、半導体装置ＬＳＩは、制御バスＣＮＴ＿ＢＵＳ、アドレスバスＡ＿ＢＵＳ、およびデータバスＤ＿ＢＵＳを有する。

中央処理装置ＣＰＵは制御バスＣＮＴ＿ＢＵＳ、アドレスバスＡ＿ＢＵＳ、およびデータバスＤ＿ＢＵＳを介して、半導体装置ＬＳＩを構成する各種機能ブロックの動作を制御する。クロック生成回路４は、半導体装置ＬＳＩを構成する機能ブロックへ、適宜、クロックを供給する。

電源回路ＰＷＲは、ＩＣカードＩＣＤに供給される電源電圧ＶＣＣを昇圧または降圧して、電源電圧ＶＰＰ、電源電圧ＶＤＤ、および電源電圧ＶＤＤ３Ｘを生成する。

電圧監視回路Ｖ＿ＤＴＣは電源電圧ＶＣＣと所定の基準電圧Ｖｒｅｆとを比較し、その結果を２値の値を有するモニタ信号ＥＲＲ＿ＤＴＣとして制御バスＣＮＴ＿ＢＵＳへ出力する。モニタ信号ＥＲＲ＿ＤＴＣは、制御バスＣＮＴ＿ＢＵＳを介して、中央処理装置ＣＰＵ処理に入力される。電源電圧ＶＣＣが基準電圧Ｖｒｅｆ以上の場合、モニタ信号ＥＲＲ＿ＤＴＣはハイレベルを維持する。電源電圧ＶＣＣが低下して基準電圧Ｖｒｅｆ未満となると、モニタ信号ＥＲＲ＿ＤＴＣはロウレベルに遷移する。

例えば、ユーザがカードリーダ／ライタからＩＣカードＩＣＤを引き抜いた場合や、ＩＣカードＩＣＤが挿入されているカードリーダ／ライタの電源電圧ＶＣＣが何らかの原因で低下した場合、モニタ信号ＥＲＲ＿ＤＴＣはハイレベルからロウレベルに変化する。つまり、モニタ信号ＥＲＲ＿ＤＴＣは半導体装置ＬＳＩへの電源電圧ＶＣＣの供給が遮断（以下、電源遮断、とも記載する。）されたことを検知する信号である。

Ｉ／Ｏポート１はＩ／Ｏ端子Ｉ／Ｏとのデータ入出力を行う。ＲＡＭ２およびＲＯＭ３は、各々、半導体装置ＬＳＩに内蔵されたＳＲＡＭ等の揮発性メモリおよびマスクＲＯＭ等の読み出し専用メモリである。ＲＡＭ２およびＲＯＭ３とも、制御バスＣＮＴ＿ＢＵＳを介して中央処理装置ＣＰＵにより動作状態が制御される。ＲＡＭ２およびＲＯＭ３は、指定された動作状態と動作特性に応じ、アドレスバスＡ＿ＢＵＳおよびデータバスＤ＿ＢＵＳと必要なデータのやり取りを行う。

不揮発性メモリＮＶＭは、制御バスＣＮＴ＿ＢＵＳを介して、中央処理装置ＣＰＵにより動作モード（読み出し・消去・書き込み）が制御され、各動作モードに必要なアドレスおよびデータを、各々、アドレスバスＡ＿ＢＵＳおよびデータバスＤ＿ＢＵＳとやり取りする。モニタ信号ＥＲＲ＿ＤＴＣがハイレベルからロウレベルに変化すると、中央処理装置ＣＰＵは、不揮発性メモリＮＶＭに対して電源遮断の発生を通知する。後述する通り、書き込み動作中に電源遮断の発生を通知された不揮発性メモリＮＶＭは、電源遮断が発生したことを不揮発性メモリセル（以下、単にメモリセルとも記載する。）にデータとして書き込む。

図２を参照して、実施の形態に係る電源回路ＰＷＲおよび電圧監視回路Ｖ＿ＤＴＣの構成を説明する。

電源回路ＰＷＲは、内部電圧発生回路２０、発振器２１、発振器２２、周波数制御回路２３、検出回路２４、昇圧回路２５、昇圧回路２６、ｔｒ／ｔｆ制御回路２７、および基準電圧発生回路ＢＧＲを備える。

内部電圧発生回路２０は、電源電圧ＶＣＣを降圧して電源電圧ＶＤＤを出力する。電源電圧ＶＤＤは半導体装置ＬＳＩを構成する各回路に供給される。昇圧回路２５および昇圧回路２６は電源電圧ＶＣＣを昇圧して、各々、電源電圧ＶＰＰおよび電源電圧ＶＤＤ３Ｘを生成する。電源電圧ＶＤＤ３Ｘは、データ転送するためのトランスファーＭＯＳトランジスタのゲートに印加される。

周波数制御回路２３は、発振器２１および発振器２２が出力するクロックの周波数に基づき、電源電圧ＶＰＰおよび電源電圧ＶＤＤ３Ｘを所定の値に維持する。検出回路２４は昇圧回路２５の出力と基準電圧発生回路ＢＧＲが生成する基準電圧Ｖｒｅｆとを比較し、その結果を周波数制御回路２３へ出力する。このフィードバック制御により、メモリセルの消去・書き込み動作に伴う電源電圧ＶＰＰの電圧低下は迅速に回復する。なお、昇圧回路２５の出力波形の傾斜はｔｒ／ｔｆ制御回路２７で調整され、出力電圧ＶＰＰとして消去・書き込み系回路に供給される。

電圧監視回路Ｖ＿ＤＴＣは、電源電圧ＶＣＣおよび基準電圧発生回路ＢＧＲが出力する基準電圧Ｖｒｅｆの比較結果をモニタ信号ＥＲＲ＿ＤＴＣとして出力する。半導体装置ＬＳＩへ正常に電源電圧ＶＣＣが供給されている場合、モニタ信号ＥＲＲ＿ＤＴＣはハイレベルの値を有する。電源遮断の発生により電源電圧ＶＣＣが低下した場合、モニタ信号ＥＲＲ＿ＤＴＣはハイレベルからロウレベルに遷移する。なお、電圧監視回路Ｖ＿ＤＴＣは電源電圧ＶＣＣと基準電圧Ｖｒｅｆとを直接比較してもよいし、電源電圧ＶＣＣに基づき生成した電圧と基準電圧Ｖｒｅｆとを比較してもよい。

図３を参照して、実施の形態に係る不揮発性メモリＮＶＭのブロック図を説明する。
不揮発性メモリＮＶＭは、メモリセルアレイＭＡ、読み出し系ＸデコーダＸＤＥＣ＿Ｒ、消去／書き込み系ＸデコーダＸＤＥＣ＿ＥＷ、ＹデコーダＹＤＥＣ、ＹセレクタＹＳＥＬ，センスアンプ／ラッチＳＡ＿Ｅ／Ｗ、ウエル制御回路Ｗ＿ＣＴＬ、消去／書き込み制御回路ＥＷ＿ＣＴＬ、およびＩ／Ｏバッファ３０を備える。

メモリセルアレイＭＡはアレイ状に配置された複数のメモリセルと、それらメモリセルが形成されるウエル領域（図示せず）を備える。ウエル制御回路Ｗ＿ＣＴＬには、電源配線３１を介して、電源回路ＰＷＲで生成された電源電圧が供給される。読み出し系ＸデコーダＸＤＥＣ＿ＲにはアドレスバスＡ＿ＢＵＳからＸアドレスＸ＿ＡＤＤが入力され、ＹデコーダＹＤＥＣにはアドレスバスＡ＿ＢＵＳからＹアドレスＹ＿ＡＤＤが入力される。メモリセルアレイＭＡおよびデータバスＤ＿ＢＵＳは、ＹセレクタＹＳＥＬ、センスアンプ／ラッチＳＡ＿Ｅ／Ｗ、内部バスＩＮＴ＿ＢＵＳ、およびＩ／Ｏバッファ３０を介して、メモリセルの読み出しデータや書き込みデータのやり取りを行う。

消去／書き込み制御回路ＥＷ＿ＣＴＬには、信号３２が入力される。この信号３２は、電圧監視回路Ｖ＿ＤＴＣが出力するモニタ信号ＥＲＲ＿ＤＴＣを受けた中央処理装置ＣＰＵが制御バスＣＮＴ＿ＢＵＳに出力する信号である。信号３２を受けた消去／書き込み制御回路ＥＷ＿ＣＴＬは、ＹデコーダＹＤＥＣへ書き込み方式制御信号ＦＮ＿ＨＥを出力する。つまり、電圧監視回路Ｖ＿ＤＴＣが電源遮断を検出すると、中央処理装置ＣＰＵは、消去／書き込み制御回路ＥＷ＿ＣＴＬへ書き込み方式制御信号ＦＮ＿ＨＥを出力するように指示する。

図４を参照して、実施の形態に係る不揮発性メモリＮＶＭの主要回路図を説明する。
不揮発性メモリＮＶＭは、ウエル制御回路Ｗ＿ＣＴＬ、メモリセルアレイＭＡ、読み出し系ＸデコーダＸＤＥＣ＿Ｒ、読み出し系分離回路Ｘ＿ＳＰＴ、消去／書き込み系ＸデコーダＸＤＥＣ＿ＥＷ、ＹセレクタＹＳＥＬ、ＹデコーダＹＤＥＣ、およびセンスアンプ／ラッチＳＡ＿Ｅ／Ｗを備える。

メモリセルアレイＭＡは、メモリセルＭＣ１１からメモリセルＭＣｍｎの総計ｍと
ｎの積算数のメモリセルを有する。メモリセルアレイＭＡは、データ領域ＤＲおよび情報領域ＩＲで構成される。データ領域ＤＲはメモリセルＭＣ１１からメモリセルＭＣｍｎ−１のメモリセルを有し、情報領域ＩＲはメモリセルＭＣ１ｎからメモリセルＭＣｍｎのメモリセルを有する。各メモリセルは、フローティングゲート構造またはＭＯＮＯＳ構造の電荷蓄積部を有するｎ型トランジスタの不揮発性メモリセルであり、ｎ型のソース領域およびｎ型のドレイン領域を有する。

メモリセルアレイＭＡを構成する各メモリセルは図示しないｐウエル領域に形成される。このｐウエル領域は半導体基板（図示せず）に形成されたｐ型不純物領域である。不揮発性メモリメモリセルがｐ型トランジスタの場合、メモリセルアレイＭＡはｎウエル領域に形成される。ｐウエル領域に設けられたウエル端子ＷＥＬＬを介して、ｐウエル領域の電位はウエル制御回路Ｗ＿ＣＴＬの出力で制御される。

Ｘ方向（行方向とも記載する。）に配置されたメモリセルＭＣ１１からメモリセルＭＣ１ｎの各ゲート電極は、ワード線ＷＬ１と接続される。同様に、メモリセルＭＣｍ１からメモリセルＭＣｍｎの各ゲート電極はワード線ＷＬｍと接続される。ワード線ＷＬ１とワード線ＷＬｍとの間には、図示しない同様の接続関係を有するメモリセルが配置されている。

データ領域ＤＲにおいて、Ｙ方向（列方向とも記載する。）に配置されたメモリセルＭＣ１１からメモリセルＭＣｍ１のソース領域およびドレイン領域は、各々、ソース線ＳＬおよびデータ線ＤＬと共通に接続される。同様に、メモリセルＭＣ１ｎ−１からメモリセルＭＣｍｎ−１のソース領域およびドレイン領域は、各々、ソース線ＳＬおよびデータ線ＤＬと共通に接続される。上記Ｙ方向に配置された２つのメモリセル列の間には、図示しない同様の接続関係を有するメモリセルが配置されている。

情報領域ＩＲにおいて、Ｙ方向に配置された一列のメモリセルＭＣ１ｎからメモリセルＭＣｍｎのソース領域およびドレイン領域は、各々、ソース線ＳＬＷおよびデータ線ＤＬＷと共通に接続される。なお、メモリセルアレイＭＡにおける情報領域ＩＲの配置は図４に示すものに限定されない。情報領域ＩＲを、データ領域ＤＲを分割する位置、即ち、２つのデータ領域ＤＲに挟まれる位置や、メモリアレイＭＡの左端側に配置してもよい。

ワード線ＷＬ１からワード線ＷＬｍの一端（図４では左端）には、読み出し系分離回路Ｘ＿ＳＰＴを介して読み出し系ＸデコーダＸＤＥＣ＿Ｒが接続される。読み出し系ＸデコーダＸＤＥＣ＿ＲはＸアドレスＸ＿ＡＤＤで指定されたワード線を選択する。読み出し系ＸデコーダＸＤＥＣ＿Ｒの出力とワード線との間に接続される読み出し系分離回路Ｘ＿ＳＰＴは、高耐圧系ＭＯＳトランジスタＭｓ１からＭｓｍで構成される。メモリセルの消去・書き込み動作時はこの高耐圧系ＭＯＳトランジスタＭｓ１からＭｓｍを非導通状態とし、消去・書き込み時のワード線に印加される高電圧により、読み出し系ＸデコーダＸＤＥＣ＿Ｒを構成するＭＯＳトランジスタが破壊されることを防ぐ。

ワード線ＷＬ１からワード線ＷＬｍの他端（図４では右側）には、消去／書き込み系ＸデコーダＸＤＥＣ＿ＥＷが接続される。消去／書き込み系ＸデコーダＸＤＥＣ＿ＥＷは高耐圧系のドライバＤＲＶ１からＤＲＶｍで構成され、ＸアドレスＸ＿ＡＤＤで指定されたワード線を選択し、メモリセルの消去または書き込みを行う。

ソース線ＳＬ、ソース線ＳＬＷ、データ線ＤＬ、およびデータ線ＤＬＷはＹセレクタＹＳＥＬと接続される。ＹセレクタＹＳＥＬは、ドレインがソース線ＳＬと接続され、ソースに電源電圧ＶＳＳが印加される高耐圧ＭＯＳトランジスタＭ１〜Ｍｎ−１と、ドレインがソース線ＳＬＷと接続され、ソースに電源電圧ＶＳＳが印加される高耐圧ＭＯＳトランジスタＭｗとを有する。高耐圧ＭＯＳトランジスタＭ１〜Ｍｎ−１は、各ゲート電極に各々印加されるソース選択信号Ｒｅａｄ＿Ｓにより選択（導通状態）される。高耐圧ＭＯＳトランジスタＭｗは、ゲート電極に印加される情報ソース選択信号Ｒｅａｄ＿ＷＲにより選択される。

ＹセレクタＹＳＥＬは、さらに、ソース／ドレインの一方がデータ線ＤＬまたはＤＬＷに接続され、ソース／ドレインの他方が内部Ｉ／Ｏ回路Ｅ／Ｗに接続される高耐圧ＭＯＳトランジスタＮ１〜Ｎｎ―１およびＮｗと、ソース／ドレインの一方がデータ線ＤＬまたはＤＬＷに接続され、ソース／ドレインの他方がセンスアンプＳＡに接続される高耐圧ＭＯＳトランジスタＮＳ１〜ＮＳｎ−１およびＮＳｗを有する。高耐圧ＭＯＳトランジスタＮ１〜Ｎｎ−１は各ゲート電極に印加されるデータ線選択信号ＥＲ＿ｄにより選択され、高耐圧ＭＯＳトランジスタＮＳ１〜ＮＳｎ−１およびＮＳｗは各ゲート電極に印加されるデータ線読み出し信号Ｒｅａｄ＿ＳＡにより選択される。

センスアンプ／ラッチＳＡ＿Ｅ／Ｗは、複数の内部Ｉ／Ｏ回路Ｅ／ＷおよびセンスアンプＳＡを有する。内部Ｉ／Ｏ回路Ｅ／Ｗは、メモリセルへの書き込みデータを内部バスＩＮＴ＿ＢＵＳから取込み保持するデータラッチ回路およびそのデータをレベル変換してデータ線ＤＬまたはＤＬＷへ出力するレベル変換回路を有する（いずれも図示せず。）。センスアンプＳＡは、データ線ＤＬおよびＤＬＷを介して、メモリセルのデータを内部バスＩＮＴ＿ＢＵＳへ出力する。内部Ｉ／Ｏ回路Ｅ／Ｗには電源電圧ＶＰＰ、ＶＤＤ３Ｘ、ＶＤＤ、およびＶＳＳが供給され、センスアンプＳＡには電源電圧ＶＤＤおよびＶＳＳが供給される。

ＹデコーダＹＤＥＣは、ＹアドレスＹ＿ＡＤＤに基づき、ソース選択信号Ｒｅａｄ＿Ｓ、データ線選択信号ＥＲ＿ｄ、およびデータ線読み出し信号Ｒｅａｄ＿ＳＡの電位を制御する。情報ソース選択信号Ｒｅａｄ＿ＷＲは、書き込み方式制御信号ＦＮ＿ＨＥによりその電位が制御される。

図５を参照して、実施の形態に係る不揮発性メモリＮＶＭの主要回路部が有する寄生容量の分布を説明する。

メモリセルアレイＭＡを構成する各メモリセルのゲート電極およびウエル領域間の寄生容量は各ワード線とウエル領域間に並列接続され、１ワード線あたり寄生容量Ｃｇｗとなる。各メモリセルのソース領域およびドレイン領域とｐウエル領域間には、各々、寄生容量Ｃｓｗおよび寄生容量Ｃｄｗが形成される。

さらに、電源電圧ＶＤＤおよび電源電圧ＶＳＳを供給する電源配線も、各々、寄生容量ＣｄｄおよびＣｓｓを有する。メモリセルアレイＭＡが有するワード線ＷＬ、ソース線ＳＬ・ＳＬＷ、およびデータ線ＤＬ・ＤＬＷも寄生容量を有する。例えば、メモリセルアレイＭＡが６４ｋＢに相当するメモリセルを有する場合、不揮発性メモリＮＶＭの主要回路部が有する上記寄生容量の総計値は５００ｐＦ以上となる。

メモリセルアレイＭＡの周辺に配置されるウエル制御回路Ｗ＿ＣＴＬ、読み出し系分離回路Ｘ＿ＳＰＴ、消去／書き込み系ＸデコーダＸＤＥＣ＿ＥＷ、ＹセレクタＹＳＥＬ、およびセンスアンプ／ラッチＳＡ＿Ｅ／Ｗには、電源回路ＰＷＲから電源電圧ＶＰＰ、電源電圧ＶＤＤ,電源電圧ＶＳＳ、または電源電圧ＶＤＤ３Ｘが供給される。従って、電源遮断が発生した場合、半導体装置ＬＳＩが保持する上記電源電圧は急激に低下することなく、上記寄生容量にしばらく保持される。

図６を参照して、実施の形態に係るメモリセルの消去動作および書き込み動作を説明する。

図６（ａ）は、消去期間および書き込み期間におけるメモリセルへの印加電圧の波形を示す。縦軸の電圧は、メモリセルアレイＭＡが形成されるｐウエル領域の電位を基準（０Ｖ）としている。時刻ｔ１から時刻ｔ２は事前書き込み（ｐｒｅ−Ｗｒｉｔｅ）の期間である。事前書き込みは、その後に実施する消去動作による過消去を防止するために行う。時刻ｔ１からメモリセルのゲート電圧を段階的に０Ｖから１３Ｖまで上昇させ、例えば、２７０μｓ経過後の時刻ｔ２に０Ｖに戻す。

図６（ｂ）および（ｃ）は、事前書き込み、消去、および書き込み動作によるメモリセルの閾値電圧の時間的変化を示す。縦軸は閾値電圧を示し、縦軸の矢印方向に向かって閾値電圧が増大する。閾値電圧Ｖｔｈｒの値は０Ｖである。

以降の説明において、消去とはメモリセルの電荷蓄積部へホールを注入することを意味し、書き込みとは電荷蓄積部へ電子を注入することを意味する。従って、メモリセルを消去（データ”１”を保持）するとその閾値電圧は低下し、メモリセルにデータ”０”を書き込みを行うとその閾値電圧は増加する。なお、閾値電圧の大小とデータ”０”および”１”との対応付けは、本明細書では図６の通りとする。

図６（ｂ）において、閾値電圧がＶｔｈ１以上でＶｔｈ０以下の範囲をメモリセルがデータ”０”を保持する範囲とし、閾値電圧がＶｔｈ３以上でＶｔｈ２以下の範囲をメモリセルがデータ”１”を保持する範囲とする。さらに、閾値電圧がＶｔｈ２より大きくＶｔｈ１未満の範囲をデータ不確定領域とする。閾値電圧Ｖｔｈ０を有するメモリセルはデータ”０”を１０年間保持可能であり、閾値電圧Ｖｔｈ３を有するメモリセルはデータ”１”を１０年間保持可能である。データ不確定領域の上限または下限の閾値電圧を有するメモリセルは、書込まれた各データを１週間程度保持するに過ぎない。

図６（ｂ）に示す通り、事前書き込み前の時刻ｔ０においてデータ”０”を保持していたメモリセルの閾値電圧Ｖｔｈ０は、事前書き込みが終了する時刻ｔ２においてもその閾値電圧を維持する。図６（ｃ）に示す通り、時刻ｔ０においてデータ”１”を保持していたメモリセルの閾値電圧Ｖｔｈ３は、時刻ｔ２において、データ”０”領域の閾値電圧まで上昇する。

図６（ａ）に戻り、時刻ｔ２から時刻ｔ３の消去期間（例えば、８５０μｓ）におけるメモリセルへの印加電圧を説明する。メモリセルのソース電圧およびドレイン電圧を０Ｖに維持した状態で、ゲートに０Ｖから１１Ｖまで段階的に負の高電圧を印加する。この消去動作によりメモリセルの電荷蓄積部へホールが注入され、メモリセルの閾値電圧はデータ”１”領域の下限となる閾値電圧Ｖｔｈ３に設定される（図６（ｂ）、（ｃ））。

図６（ａ）の時刻ｔ３から時刻ｔ４の書き込み期間（例えば、８００μｓ）におけるメモリセルへの印加電圧を説明する。メモリセルのゲートには０Ｖから１３Ｖまで段階的に高電圧が印加される。この期間、書き込み対象の選択メモリセルのソースおよびドレインには０Ｖが印加され、書き込み対象外の非選択メモリセルのソースおよびドレインには６．５Ｖが印加される。

図６（ｂ）および（ｃ）の時刻ｔ３から時刻ｔ４における波形は、消去動作によりデータ”１”が書き込まれているメモリセルへ、データ”０”を書き込んだ場合の閾値電圧の変化を実線で示し、データ”１”を書き込んだ場合の閾値電圧の変化を破線で示す。時刻ｔ３の時点でホールが注入されているメモリセル（データ”１”を保持）へデータ”０”を書込むと、電荷蓄積部へ電子が注入される結果、メモリセルの閾値電圧はデータ”１”の下限となる閾値電圧Ｖｔｈ３からデータ”０”の上限となる閾値電圧Ｖｔｈ０まで上昇する（”１”→”０”）。メモリセル（データ”１”を保持）へデータ”１”を書込んでもメモリセルの閾値電圧は書き込み前の閾値電圧Ｖｔｈ３を維持する（”１”→”１”）。時刻ｔ３から時刻ｔ４の書き込み期間は、例えば、８００μｓである。

図７を参照して、実施の形態に係るメモリセルの消去動作を説明する。
図７（ａ）は、電源遮断が無い場合の、消去動作時におけるメモリセルへの印加電圧を説明する回路図である。破線で囲んだデータ領域ＤＲのメモリセルＭＣｋ１および情報領域ＩＲのメモリセルＭＣｋｎが消去対象のメモリセルであり、データ”１”を保持させる対象となる。メモリセルアレイＭＡが形成されるｐウエル領域には０Ｖの電源電圧ＶＳＳが印加される。

消去対象のメモリセルＭＣｋ１およびメモリセルＭＣｋｎの各ゲートにはワード線ＷＬｋの負の高電圧−１１．５Ｖが印加され、データ線ＤＬおよびデータ線ＤＬＷには、いずれも０Ｖが印加される。ソース線ＳＬおよびソース線ＳＬＷはＹセレクタＹＳＥＬによりハイインピーダンスＨ−Ｚとされる。消去対象外のメモリセルＭＣｊ１およびメモリセルＭＣｊｎの各ゲートにはワード線ＷＬｊの電圧０Ｖが印加される。なお、ハイインピーダンスＨ−Ｚに設定される各メモリセルのソース線ＳＬおよびソース線ＳＬＷは、消去動作時に消去対象以外のメモリセルで消去状態のメモリセルにより導通状態となるため、データ線ＤＬおよびデータ線ＤＬＷと同電位となる。

図７（ｂ）は、図７（ａ）に示す消去動作を模式的に説明するメモリセルの断面図である。ウエル端子ＷＥＬＬに０Ｖが印加（ＷＥＬＬ＝０Ｖ）され、消去対象セルであるメモリセルＭＣｋ１およびＭＣｋｎが形成されるｐウエル領域の電圧は０Ｖとなる。従って、ゲート電極に負の高電圧−１１．５Ｖが印加されている消去対象セルにおいて、ｐウエル領域（半導体基板）のホールが、ＦＮトンネル電流により電荷蓄積領域に注入される。

この結果、図６（ｂ）または（ｃ）に示す通り、データ”０”に対応した正の閾値電圧Ｖｔｈ０を有するメモリセルＭＣｋ１およびメモリセルＭＣｋｎの閾値電圧は、データ”１”に対応した負の閾値電圧Ｖｔｈ３に変化し、消去が完了する。

図８を参照して、実施の形態に係るメモリセルの書き込み動作を説明する。
図８（ａ）は、電源遮断の発生がない場合の、書き込み動作時におけるメモリセルへの印加電圧を説明する回路図である。破線で囲んだデータ領域ＤＲのメモリセルＭＣｋ１が書き込み対象のメモリセルであり、データ”０”を書込む対象となる。メモリセルアレイＭＡが形成されるｐウエル領域には０Ｖの電源電圧ＶＳＳが印加される。メモリセルＭＣｋｎは書き込み対象外のメモリセルであり、データ”１”を保持している。

書き込み対象のメモリセルＭＣｋ１および書き込み対象外のメモリセルＭＣｋｎの各ゲートにはワード線ＷＬｋの正の高電圧１３Ｖが印加される。書き込み対象のメモリセルＭＣｋ１のデータ線ＤＬは０Ｖ、およびソース線ＳＬはハイインピーダンスＨ−Ｚに、各々設定される。一方、書き込み対象外のメモリセルＭＣｋｎのデータ線ＤＬＷは正の高電圧６．５Ｖ、およびソース線ＳＬＷはハイインピーダンスＨ−Ｚに、各々設定される。

なお、ハイインピーダンスＨ−Ｚに設定される各メモリセルのソース線ＳＬは、書き込み動作時のメモリセルＭＣｋ１および書き込み対象以外のワード線のメモリセルで消去状態のメモリセルにより、データ線ＤＬと同電位になる。また、ソース線ＳＬＷは、書き込み対象ワード線ＷＬｋと接続されている書き込み対象外メモリセルＭＣｋｎが導通状態となるため、データ線ＤＬＷと同電位となる。

図８（ｂ）は、図８（ａ）に示す書き込み動作を模式的に説明するメモリセルの断面図である。ウエル端子ＷＥＬＬに０Ｖが印加（ＷＥＬＬ＝０Ｖ）され、書き込み対象のメモリセルＭＣｋ１および書き込み対象外のメモリセルＭＣｋｎが形成されるｐウエル領域の電位は０Ｖとなる。従って、正の高電圧１３Ｖが印加されているメモリセルＭＣｋ１において、ｐウエル領域（半導体基板）の電子が、ＦＮトンネル電流により電荷蓄積領域に注入される。この結果、図６（ｂ）または（ｃ）に示す通り、時刻ｔ３においてデータ”１”に対応した負の閾値電圧Ｖｔｈ３の領域の閾値電圧を有するメモリセルＭＣｋ１の閾値電圧は、時刻ｔ４においてデータ”０”に対応した正の閾値電圧Ｖｔｈ０に変化し、書き込みが完了する。

一方、書き込み対象外のメモリセルＭＣｋｎは、そのソース線ＳＬＷおよびデータ線ＤＬＷは正の高電圧６．５Ｖに設定されているため、ｐウエル領域の電子のＦＮトンネル電流による電荷蓄積部へ注入は抑制される。従って、メモリセルＭＣｋｎの電荷蓄積部はホールの正電荷を保持し、メモリセルＭＣｋｎはデータ”１”に対応した負の閾値電圧Ｖｔｈ３を維持する。

図９を参照して、実施の形態に係る、電源遮断が発生した場合のメモリセルの書き込み動作を説明する。

図９（ａ）は、書き込み動作中に電源遮断が発生する直前までのメモリセルＭＣｋ１への印加電圧を説明する回路図である。データ領域ＤＲおよび情報領域ＩＲの各メモリセルに対する供給電圧は図８（ａ）と同じであり、説明は省略する。

図９（ｂ）は、書き込み動作中に電源遮断が発生した直後におけるメモリセルへの印加電圧を説明する回路図である。図９（ａ）と比較すると、書き込み対象のメモリセルがデータ領域ＤＲのメモリセルＭＣｋ１から情報領域ＩＲのメモリセルＭＣｋｎに変化している点が異なる。さらに、メモリセルＭＣｋｎのソース線ＳＬＷの電圧は、ハイインピーダンスＨ−Ｚ（６．５Ｖ）から０Ｖに変化する。

図１０を参照して、実施の形態に係る、電源遮断が発生した場合のメモリセルの書き込み動作を模式的に説明する。

図１０（ａ）は、書き込み動作中に電源遮断が発生する直前までのメモリセルＭＣｋ１の書き込み動作を模式的に説明する断面図である。ウエル端子ＷＥＬＬに０Ｖが印加（ＷＥＬＬ＝０Ｖ）され、書き込み対象のメモリセルＭＣｋ１および書き込み対象外のメモリセルＭＣｋｎが形成されるｐウエル領域の電位は０Ｖとなる。従って、正の高電圧１３Ｖが印加されているメモリセルＭＣｋ１において、ｐウエル領域（半導体基板）の電子が、ＦＮトンネル電流により電荷蓄積領域に注入される。

一方、書き込み対象外のメモリセルＭＣｋｎは、そのソース線ＳＬＷおよびデータ線ＤＬＷは正の高電圧６．５Ｖに設定されているため、ｐウエル領域の電子のＦＮトンネル電流による電荷蓄積部へ注入は抑制される。従って、メモリセルＭＣｋｎの電荷蓄積部はホールの正電荷を保持し、メモリセルＭＣｋｎはデータ”１”に対応した閾値電圧Ｖｔｈ３を維持する。

図１０（ｂ）は、書き込み動作中に電源遮断が発生した直後におけるメモリセルＭＣｋ１およびメモリセルＭＣｋｎの動作を模式的に説明する断面図である。メモリセルＭＣｋ１のソース、ドレイン、およびゲート電極に供給される電源電圧は、図１０（ａ）と同じである。つまり、メモリセルＭＣｋ１の電荷蓄積部へのＦＮトンネル電流による電子の注入は継続される。しかしながら、ＦＮトンネル電流による書き込み時間は電源遮断後に半導体装置ＬＳＩが書き込み動作を維持する時間（詳細は後述）以上を要するため、メモリセルＭＣｋ１への書き込みは正常に終了しない。

一方、メモリセルＭＣｋｎのソースへ電圧を供給するソース線ＳＬＷの電圧は、電源遮断に応答して、６．５Ｖから０Ｖに変化する。この結果、メモリセルＭＣｋｎのソース−ドレイン間に６．５Ｖの電圧が印加され、ドレイン近傍で発生したホットエレクトロンが電荷蓄積部へ注入される。このときデータ線ＤＬＷから供給される電流は１０μＡ／ｂｉｔ程度と、セル書き込みに必要なＦＮトンネル電流値と比較して非常に大きい。一方、ホットエレクトロンによる書き込みは数１０μｓ程度で完了し、ＦＮトンネル電流と比較して非常に短い。

図１１を参照して、実施の形態に係る、電源遮断前後における書き込み動作の電圧供給タイミングを説明する。

図１１（ａ）は、電源遮断前後における情報領域ＩＲのメモリセルＭＣｋｎへ電圧を供給するソース線ＳＬＷ、データ線ＤＬＷ、およびワード線ＷＬｋの電圧変化を示す。時刻ｔ０から時刻ｔ３は、途中で電源遮断が発生しない場合に、メモリセルをＦＮトンネル電流で書込むのに必要な時間Ｔｗであり、５００μｓから数ｍｓの時間を要する。この時間Ｔｗにわたり、半導体装置ＬＳＩは書き込みに必要な高電圧を生成・維持する必要がある。

時刻ｔ０に書き込みが開始されると、ワード線ＷＬｋは１３Ｖまで、ソース線ＳＬＷおよびデータ線ＤＬＷは６．５Ｖまで上昇する。時刻ｔ０から電源遮断が発生する時刻ｔ１の期間におけるメモリセルＭＣｋｎの状況は図１０（ａ）に示す通りである。消去期間中に電荷蓄積部に注入されたホールは、メモリセルＭＣｋ１の書き込み期間中も維持される。

時刻ｔ１に電源遮断が発生すると、電源電圧ＶＣＣおよび電源電圧ＶＳＳに基づき生成される電源電圧ＶＰＰ等は低下する。この影響で、ワード線ＷＬｋの電圧も１３Ｖから低下を開始する。時刻ｔ１の電源遮断に応答して、ソース線ＳＬＷの電圧は６．５Ｖから０Ｖに設定される。データ線ＤＬＷは６．５Ｖの電圧を維持し、時刻ｔ１から時刻ｔ２の時間に、ホットエレクトロン注入によるメモリセルＭＣｋ１の書き込みが完了する。

図１１（ｂ）は、図１１（ａ）の時刻ｔ１から時刻ｔ２の時間軸を拡大したタイミング図である。時刻ｔ１に電源遮断が発生する前は、図１０（ａ）に示す通り、データ領域ＤＲのメモリセルＭＣｋ１をＦＮトンネル電流により書き込みを行う。しかしながら、書き込みが開始される時刻ｔ０から電源遮断が発生する時刻ｔ１までの時間は、メモリセルＭＣｋ１をＦＮトンネル電流で書き込むのに必要な時間Ｔｗ（図１１（ａ））より短い。従って、時刻ｔ１におけるメモリセルＭＣｋ１は、その閾値電圧がデータ”０”を１０年間保持可能な閾値電圧Ｖｔｈ０に達しておらず、書き込みデータが確定していない不安定な状態にある。

ＩＣカードＩＣＤが内蔵する不揮発性メモリＮＶＭへデータを書き込み中に電源遮断が発生した場合、その発生事実を不揮発性メモリＮＶＭに情報として記録しておく必要がある。その記録情報に基づき、電源遮断前に正常に書き込みが完了したメモリセルと電源遮断により正常に書き込みが終了しなかったメモリセルとを判別することにより、不揮発性メモリＮＶＭのデータ修復が可能となる。

図１１（ｂ）において、時刻ｔ１に電源遮断が発生した以降は、図１０（ｂ）に示す通り、情報領域ＩＲのメモリセルＭＣｋｎをホットエレクトロンで書き込みを行う。ホットエレクトロンによる書き込みは、時刻ｔ１から数１０μｓ経過後の時刻ｔ２で完了する。この電源遮断後の書き込み動作は、図５に示す不揮発性メモリＮＶＭの主要回路部が有する寄生容量に蓄積されているエネルギーを利用して行われる。数１０μｓという短時間のうちに、情報領域ＩＲのメモリセルに安定したデータ”０”が書込まれる。このデータにより電源遮断発生が記録され、その記録データに基づき電源遮断発生時に書込んでいたワード線のアドレスが特定され、データ修復が可能となる。

図３および図４を参照して、図１１に示す電源遮断発生後のソース線ＳＬＷの電圧変更方法を説明する。図３に示す電圧監視回路Ｖ＿ＤＴＣは、電源遮断が発生するとモニタ信号ＥＲＲ＿ＤＴＣを制御バスＣＮＴ＿ＢＵＳへ出力する。このモニタ信号ＥＲＲ＿ＤＴＣは、中央処理装置ＣＰＵおよび消去／書き込み制御回路ＥＷ＿ＣＴＬを経由して、書き込み方式制御信号ＦＮ＿ＨＥとしてＹデコーダＹＤＥＣへ出力される。

図４に示すＹデコーダＹＤＥＣは、書き込み方式制御信号ＦＮ＿ＨＥに応答して、情報ソース選択信号Ｒｅａｄ＿ＷＲをロウレベルからハイレベルに変化させる。この変化により、高耐圧系ＭＯＳトランジスタＭｗが導通状態となり、情報領域ＩＲに含まれるメモリセルのソース線ＳＬＷの電圧は６．５Ｖから電源電圧ＶＳＳ（０Ｖ）に引き下げられる。メモリセルのデータ線ＤＬＷには、データ線選択信号ＥＲ＿ｄで導通状態が制御される高耐圧系ＭＯＳトランジスタＮｗを介して、内部Ｉ／Ｏ回路Ｅ／Ｗから出力される６．５Ｖの電圧が供給される。

実施の形態に係る半導体装置ＬＳＩの効果を説明する。
低消費電力のシステムに採用される半導体装置に対し、その半導体装置が内蔵する不揮発性メモリセルの書き込みおよび消去動作時の低消費電力化が求められている。この要求に対する回答として、ＦＮトンネル電流による書き込みおよび消去方法が知られている。しかしながら、ＦＮトンネル電流による書き込みや消去には５００μｓから数ｍｓ程度の時間が必要となる。一方で、書き込み速度が数１０μｓ程度の高速書き込みが可能なホットエレクトロンも知られているが、消費電力が大きいため低消費電力のシステムには不適切である。

低消費電力のシステムは蓄電池や非接触ＲＦ電源等の不安定な電源の環境下にあり、電源遮断発生の危険性も高くなる。電源遮断発生後にシステムを正常に再起動させるには、不揮発性メモリセルに記憶されている情報が正常か異常かを判定する必要がある。従来は、電源遮断への対応として、データ記憶領域とは別領域に同一情報を別タイミングで記憶する方法（データの二重化）や、管理領域に別タイミングで管理情報を記憶する方法が行われている。他の方法として、電源遮断時から半導体装置の内部処理が完了するまで電源供給可能な蓄電機能を付加することも行われている。

データの二重化や管理領域の設定は、メモリ領域の増加をもたらす。また、蓄電機能を半導体装置に付与する場合は、大きな蓄電容量が必要となる。

実施の形態に係る半導体装置ＬＳＩは、不揮発性メモリＮＶＭへの書き込みを、電源遮断が発生するまではＦＮトンネル電流で行い、電源遮断発生後はホットエレクトロンで行う。この構成により、電源遮断が発生する前は低消費電力でメモリセルへデータを書き込み、電源遮断が発生した場合は高速にメモリセルへデータを書き込むことが実現可能となる。従って、データの二重化や、書き込み処理とは別のタイミングでバックアップデータや管理データを記録する必要がない。

高速にメモリセルへ書き込まれるデータに基づき、電源遮断の発生事実が情報として半導体装置ＬＳＩに記録される。ＩＣカードＩＣＤがカードリーダ／ライタから正常な電源電圧の供給をうけると、両者間で電源遮断状態からの復帰が行われる。

実施の形態に係る半導体装置ＬＳＩは、メモリセルの消去や書き込み動作に必要な高電圧が印加される寄生容量を有している。この寄生容量に蓄積されたエネルギーを利用して、電源遮断後のメモリセルへの情報書き込みを短時間に行うことにより、特別な電源保持機構は不要となる。

＜実施の形態の変形例１＞
図１２を参照して、実施の形態の変形例１に係る、電源遮断が発生した場合のメモリセルの書き込み動作を説明する。

図１２（ａ）は、書き込み動作中に電源遮断が発生する直前までのメモリセルＭＣｋ１の印加電圧を説明する回路図である。データ領域ＤＲおよび情報領域ＩＲの各メモリに対する供給電圧は図９（ａ）と同じであり、説明は省略する。

図１２（ｂ）は、書き込み動作中に電源遮断が発生した直後におけるメモリセルへの印加電圧を説明する回路図である。図９（ｂ）と比較すると、書き込み対象のメモリセルを情報領域ＩＲのメモリセルへ変更せず、データ領域ＤＲのメモリセルＭＣｋ１を維持している点が異なる。さらに、メモリセルＭＣｋ１のソース線ＳＬの電圧は、ハイインピーダンスＨ−Ｚ（０Ｖ）から６．５Ｖに変化している。

図１３を参照して、実施の形態の変形例１に係る、電源遮断が発生した場合のメモリセルの書き込み動作を模式的に説明する。

図１３（ａ）は、書き込み動作中に電源遮断が発生する直前までのメモリセルＭＣｋ１の書き込み動作を模式的に説明する断面図である。ウエル端子ＷＥＬＬに０Ｖが印加（ＷＥＬＬ＝０Ｖ）され、書き込み対象のメモリセルＭＣｋ１および書き込み対象外のメモリセルＭＣｋｎが形成されるｐウエル領域の電位は０Ｖとなる。従って、正の高電圧１３Ｖが印加されているメモリセルＭＣｋ１において、ｐウエル領域（半導体基板）の電子が、ＦＮトンネル電流により電荷蓄積領域に注入される。

一方、書き込み対象外のメモリセルＭＣｋｎは、そのソース線ＳＬＷおよびデータ線ＤＬＷは正の高電圧６．５Ｖに設定されているため、ｐウエル領域から電荷蓄積部へのＦＮトンネル電流による電子の注入は抑制される。従って、メモリセルＭＣｋｎの電荷蓄積部はホールの正電荷を保持し、メモリセルＭＣｋｎはデータ”１”に対応した閾値電圧Ｖｔｈ３を維持する。

図１３（ｂ）は、書き込み動作中に電源遮断が発生した直後におけるメモリセルＭＣｋ１およびメモリセルＭＣｋｎの動作を模式的に説明する断面図である。データ領域ＤＲのメモリセルＭＣｋ１の書き込み中に電源遮断が発生した場合、そのメモリセルＭＣｋ１のソース線ＳＬの電圧を０Ｖから６．５Ｖへ上昇させる。この結果、メモリセルＭＣｋ１のソース−ドレイン間に６．５Ｖの電圧が印加され、ソース近傍で発生したホットエレクトロンは電荷蓄積部へ注入される。一方、情報領域ＩＲのメモリセルＭＣｋｎはデータ”１”を保持する。

図１４を参照して、実施の形態の変形例１に係る、電源遮断後における書き込み動作の電源供給タイミングを説明する。

図１４（ａ）は、電源遮断前後におけるデータ領域ＤＲのメモリセルＭＣｋ１へ電圧を
供給するソース線ＳＬ、データ線ＤＬ、およびワード線ＷＬｋの電圧変化を示す。書き込みが開始される時刻ｔ０から電源遮断が発生する時刻ｔ１の時間、ソース線ＳＬおよびデータ線ＤＬは０Ｖを維持し、ワード線ＷＬｋは１３Ｖまで上昇後その値を維持する。この結果、メモリセルＭＣｋ１の電荷蓄積部にはＦＮトンネル電流による電子の注入が行われ、閾値電圧はデータ”１”の領域からデータ”０”の領域へ上昇する。しかし、メモリセルＭＣｋ１を書込むのに必要な時間Ｔｗ経過前に電源遮断が発生したため、その閾値電圧は不安定な状態にある。

図１４（ｂ）は、図１４（ａ）の時刻ｔ１から時刻ｔ２の時間軸を拡大したタイミング図である。時刻ｔ１に電源遮断が発生する前は、図１４（ａ）に示す通り、データ領域ＤＲのメモリセルＭＣｋ１をＦＮトンネル電流により書き込みを行う。時刻ｔ１に電源遮断が発生すると、メモリセルＭＣｋ１に対してホットエレクトロンで書き込みを行う。そのため、メモリセルＭＣｋ１のソースと接続されているソース線ＳＬの電圧を０Ｖから６．５Ｖまで上昇させ、データ線ＤＬの電圧は０Ｖを維持する。このホットエレクトロンによる書き込みは、時刻ｔ１から数１０μｓ経過後の時刻ｔ２で完了する。

以上の書き込み処理により、電源遮断が発生してもメモリセルへ本来書き込むべきデータを安定して書込むことが可能となる。本実施の形態の変形例１のように情報領域ＩＲを設ける場合、電源遮断発生後のホットエレクトロンによる高速書き込みをデータ領域ＤＲおよび情報領域ＩＲのメモリセルのいずれかを選択して書込むことが可能となる。情報領域ＩＲが不要の場合は、メモリセルアレイＭＡから削除してもよい。

＜実施の形態の変形例２＞
図１５を参照して、実施の形態の変形例２に係る、書き込み動作の電圧供給タイミングを説明する。

図１５は、電源遮断の発生とは無関係に、メモリセルの電荷蓄積部への電子の注入を、ＦＮトンネル電流およびホットエレクトロンを組み合わせて行う場合の電圧供給のタイミング図である。時刻ｔ０から時刻ｔ１の時間にわたり、ＦＮトンネル電流による書き込みを行ない、時刻ｔ１から時刻ｔ２１の時間にわたり、ホットエレクトロンによる書き込みを行う。ＦＮトンネル電流のみで書き込みを行う場合は、時刻ｔ３に書き込みが完了する。一方、ＦＮトンネル電流およびホットエレクトロンを組み合わせて行う場合は、時刻ｔ２１に書き込みが完了する。この結果、時刻ｔ２から時刻ｔ３の時間分、メモリセルの書き込み時間を短縮することが可能となる。

電荷蓄積部への電子を注入する場合、ＦＮトンネル電流による方法はホットエレクトロンによる方法と比較して、メモリセルの酸化膜等に与えるダメージが少ない。一方、メモリセルの書き込み速度は、ホットエレクトロンによる方法はＦＮトンネル電流による方法と比較して、高速である。本実施の形態によれば、両書き込み方法の長所を生かしたメモリセルの書き込みを実施することが可能となる。

具体的なメモリセルへの電源供給タイミングは、図１４と同様である。ただし、図１４における書き込み方式の変更は、電圧監視回路Ｖ＿ＤＴＣが出力するモニタ信号ＥＲＲ＿ＤＴＣに応答して行われる。図１５の時刻ｔ１における書き込み方式の変更は、例えば、書き込みモードを設定する制御信号に基づき行う。

図１６を参照して、実施の形態およびその変形例における電源方式を説明する。
図１６は、メモリセルの読み出し、書き込み、および消去の各動作時に供給する３つの電源生成方式を示す。実施の形態およびその変形例では、正電源方式を前提に説明した。正電源方式は、メモリセルやウエル領域へ値の異なるいくつかの正電圧を供給する方式である。それら正電圧は、半導体装置ＬＳＩに供給される電源電圧ＶＣＣおよび電源電圧ＶＳＳに基づき、電源回路ＰＷＲ（図１、図２）で生成する。正・負電源方式および負電源方式（負電源のみ供給）も、半導体装置ＬＳＩが電源電圧ＶＣＣおよび電源電圧ＶＳＳに基づき、各々生成する。これらの電源方式は、半導体基板およびウエルの構成やメモリセルのトランジスタの導電型に応じて選択される。

図１６において、３つの電源方式における”読出し（Ｒｅａｄ）”、”書込み（Ｗｒｉｔｅ）”、および”消去（Ｅｒａｓｅ）”の各欄に記載の数値は、ソース線（Ｓ）、データ線（Ｄ）、およびワード線（ＷＬ）に印加される電圧（単位はＶ）の一例を示す。各欄において、読出し、書込み、および消去の対象とするメモリセルは破線で囲まれている。”各電源電圧（Ｖ）”の欄は、図２に示す電源回路ＰＷＲが生成する電源電圧値の一例を示す。電源電圧ＶＤＤは、メモリセルアレイＭＡの周辺制御回路にも適用される共通電源電圧である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ Ｉ／Ｏポート、２ ＲＡＭ、３ ＲＯＭ、４ クロック生成回路、２０ 内部電圧発生回路、２１，２２ 発信器、２３ 周波数制御回路、２４ 検出回路、２５，２６ 昇圧回路、２７ ｔｒ／ｔｆ制御回路、３０ Ｉ／Ｏバッファ、３１ 電源配線、３２ 信号、／ＲＥＳ リセット端子、Ａ＿ＢＵＳ アドレスバス、ＢＧＲ 基準電圧発生回路、Ｃｄｄ，Ｃｄｗ，Ｃｇｗ，Ｃｓｗ 寄生容量、ＣＬＫ クロック端子、ＣＮＴ＿Ｂ 制御バス、Ｄ＿ＢＵＳ データバス、ＤＬ，ＤＬＷ データ線、ＤＲ データ領域、ＤＲＶ１，ＤＲＶｍ ドライバ、Ｅ／Ｗ 内部Ｉ／Ｏ回路、ＥＲ＿ｄ データ線選択信号、ＥＲＲ＿ＤＴＣ モニタ信号、ＥＷ＿ＣＴＬ 消去／書き込み制御回路、ＦＮ＿ＨＥ 書き込み方式制御信号、Ｉ／Ｏ Ｉ／Ｏ端子、ＩＣＤ ＩＣカード、ＩＮＴ＿ＢＵＳ 内部バス、ＩＲ 情報領域、ＬＳＩ 半導体装置、Ｍ１，Ｍｎ トランジスタ、ＭＡ メモリセルアレイ、ＭＣ１１，ＭＣ１ｎ，ＭＣｊ１，ＭＣｊｎ，ＭＣｋ１，ＭＣｋｎ，ＭＣｍ１，ＭＣｍｎ メモリセル、Ｍｓ１，Ｍｗ，Ｎ１，Ｎｎ，ＮＳ１，Ｎｗ トランジスタ、ＮＶＭ 不揮発性メモリ，ＰＷＲ 電源回路、Ｒａｅｄ＿ＷＲ 情報ソース選択信号、Ｒｅａｄ＿Ｓ ソース選択信号、Ｒｅａｄ＿ＳＡ データ線読み出し信号、Ｒｅａｄ＿ＷＲ 情報ソース選択信号、ＳＡ センスアンプ、ＳＡ＿Ｅ／Ｗ センスアンプ／ラッチ、ＳＬ，ＳＬＷ ソース線、Ｖ＿ＤＴＣ 電圧監視回路、ＶＣＣ，ＶＤＤ，ＶＤＤ３Ｘ，ＶＰＰ 電源電圧、Ｖｒｅｆ 基準電圧、Ｖｔｈ０，Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３，Ｖｔｈｒ 閾値電圧、Ｗ＿ＣＴＬ ウエル制御回路、ＷＥＬＬ ウエル端子、ＷＬ１，ＷＬｊ，ＷＬｋ，ＷＬｍ ワード線、Ｘ＿ＡＤＤ Ｘアドレス、Ｘ＿ＳＰＴ 読み出し系分離回路、ＸＤＥＣ＿ＥＷ 消去／書き込み系Ｘデコーダ、ＸＤＥＣ＿Ｒ 読み出し系Ｘデコーダ、Ｙ＿ＡＤＤ Ｙアドレス、ＹＤＥＣ Ｙデコーダ、ＹＳＥＬ Ｙセレクタ。

Claims (7)

1. 半導体基板に形成されたソース領域、ドレイン領域、電荷蓄積部、およびゲート電極を有する複数の不揮発性メモリセルと、
   ワード線の電圧を制御する第１の選択回路と、
   前記ソース領域および前記ドレイン領域の電圧を制御する第２の選択回路と、
   第１の電源電圧および第２の電源電圧に基づき、前記第１の選択回路または前記第２の選択回路へ供給する電源電圧を生成する電源回路と、
   前記第１の電源電圧の値と所定電圧値との比較結果に基づきモニタ信号を出力する電圧監視回路と、を備え、
   前記第２の選択回路は、前記モニタ信号に応答して、前記電荷蓄積部への電子の注入を、前記半導体基板の電子のトンネル電流から前記ソース領域および前記ドレイン領域間に生成されるホットエレクトロンに切替える、半導体装置。
2. 前記複数の不揮発性メモリセルは、前記第１の選択回路で選択されるとともに、前記第２の選択回路でいずれか一方が選択される第１の不揮発性メモリセルおよび第２の不揮発性メモリセルを備え、
   前記モニタ信号が第１の状態のとき、前記第２の選択回路で選択された前記第１の不揮発性メモリセルの前記電荷蓄積部へ前記トンネル電流による電子が注入され、
   前記モニタ信号が第２の状態のとき、前記第２の選択回路で選択された前記第２の不揮発性メモリセルの前記電荷蓄積部へ前記ホットエレクトロンが注入される、請求項１記載の半導体装置。
3. 前記電源回路は前記トンネル電流を発生させ得る第３の電源電圧を生成し、
   前記第１の選択回路は前記第１の不揮発性メモリセルおよび前記第２の不揮発性メモリセルのゲートに前記第３の電源電圧を印加し、
   前記第２の選択回路は前記第１の不揮発性メモリセルの前記ソース領域および前記ドレイン領域に同電圧を印加し、
   前記モニタ信号が前記第１の状態のとき、前記第２の選択回路は前記第１の不揮発性メモリセルの前記ソース領域および前記ドレイン領域に前記第２の電源電圧を印加し、
   前記モニタ信号が前記第２の状態のとき、前記第２の選択回路は前記第２の不揮発性メモリセルの前記ソース領域および前記ドレイン領域間に所定の電圧を印加する、請求項２記載の半導体装置。
4. 前記電源回路は前記第２の電源電圧と前記第３の電源電圧との間の電圧値を有する第４の電源電圧を生成し、
   前記モニタ信号が前記第２の状態のとき、前記第２の選択回路は、前記第２の不揮発性メモリセルの前記ソース領域および前記ドレイン領域に、各々、前記第２の電源電圧および前記第４の電源電圧を印加する、請求項３記載の半導体装置。
5. 前記モニタ信号は、前記第１の電源電圧の供給が遮断されたとき、前記第１の状態から前記第２の状態に変化する、請求項２記載の半導体装置。
6. 前記第２の不揮発性メモリセルは、前記第１の電源電圧の供給が遮断されたことを記録する、請求項５記載の半導体装置。
7. 前記複数の不揮発性メモリセルは、前記第１の選択回路および前記第２の選択回路で選択される第１の不揮発性メモリセルを備え、
   前記モニタ信号が第１の状態のとき、前記第１の不揮発性メモリセルの前記電荷蓄積部へ前記トンネル電流による電子が注入され、
   前記モニタ信号が第２の状態のとき、前記第１の不揮発性メモリセルの前記電荷蓄積部へ前記ホットエレクトロンが注入される、請求項１記載の半導体装置。

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