TWI814531B - 半導體記憶裝置 - Google Patents

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Abstract

本發明提供一種可使因電源電壓的瞬停或變動等而中斷的寫入自動復位的半導體記憶裝置。本發明的非揮發性記憶體包括形成有反或型陣列及電阻變化型陣列的記憶胞陣列。在向反或型陣列的寫入過程中電源電壓下降到斷電準位的情況下，讀寫控制部將未寫入資料寫入電阻變化型陣列中。之後，在檢測到電源電壓的通電時，讀寫控制部從電阻變化型陣列讀取未寫入資料，並將未寫入資料寫入反或型陣列中，由此使中斷的寫入復位。

Description

半導體記憶裝置
本發明涉及一種使反或（Not OR，NOR）型快閃記憶體與電阻變化型記憶體整合的半導體記憶裝置。
反或型快閃記憶體是在位元線與源極線之間配置一個記憶胞（memory cell），能夠進行對記憶胞的隨機存取（random access）的非揮發性記憶體。另外，為了實現其積集度的提高，採用了虛擬接地方式或多值方式（例如日本專利特開2011-192346號公報）。
另一方面，作為取代反或型快閃記憶體的非揮發性記憶體，有利用可變電阻元件的電阻變化型記憶體。電阻變化型記憶體是藉由對可變電阻元件施加脈衝電壓，使可變電阻元件可逆且非揮發地變為高電阻狀態或低電阻狀態來儲存資料（例如日本專利6810725號公報）。
反或（Not OR，NOR）型快閃記憶體能夠隨機存取記憶胞，但為了實現與反及（Not AND，NAND）型快閃記憶體等的相容性，能夠進行以頁為單位的寫入（編程）。NOR型快閃記憶體例如根據從主機電腦輸出的資料登錄命令接收頁資料或位址，接著根據頁寫入命令向選擇頁寫入頁資料。NOR型快閃記憶體將接收到的頁資料保持於資料暫存器中，並將從資料暫存器中選擇的資料寫入選擇頁中。然後，主機電腦為了檢查頁寫入正常完成而讀取狀態資訊。
然而，在正進行頁寫入的過程中，若向NOR型快閃記憶體的電源電壓被切斷，或者電源電壓相較於保證運行的最低電壓而言降低，則寫入會中斷。由於保持頁資料的資料暫存器為揮發性，因此若電源電壓相較於運行保證電壓而言下降，則保持於資料暫存器中的頁資料會消失，即使電源電壓復位，NOR型快閃記憶體也無法重新開始頁寫入。另外，可知，主機電腦在電源電壓復位後，無法從狀態資訊中正常完成寫入，但由於無法獲知正確寫入了多少資料，因此最終必須從一開始就重新進行頁寫入。
本發明解決此種以往的課題，其目的在於提供一種可使因電源電壓的瞬停或變動等而中斷的寫入復位的半導體記憶裝置。
本發明的半導體記憶裝置包括：記憶胞陣列，包括具有反或（NOR）型或反及（NAND）型快閃記憶體結構的第一記憶胞陣列，及具有電阻變化型記憶體結構的第二記憶胞陣列；控制部件，控制第一記憶胞陣列或第二記憶胞陣列中被選擇的記憶胞的讀寫；以及第一檢測部件，檢測電源電壓已下降至斷電準位，當在向第一記憶胞陣列的寫入動作過程中由所述第一檢測部件檢測到斷電準位時，所述控制部件將至少未完成向第一記憶胞陣列的寫入的未寫入資料寫入第二記憶胞陣列中。
根據本發明，在檢測到電源電壓的斷電準位時，將未完成向第一記憶胞陣列的寫入的未寫入資料寫入第二記憶胞陣列中，因此可避免未寫入資料的消失，在電源電壓復原時，可將未寫入資料寫入第一記憶胞陣列中，從而使中斷的寫入復位。
本發明的半導體記憶裝置是與將反或（NOR）型快閃記憶體與電阻變化型記憶體組合而成的非揮發性記憶體。NOR型快閃記憶體中，高積集化正在推進，但為了寫入或擦除需要相對較大的電壓，低功耗未必充分。另一方面，電阻變化型記憶體儘管不需要像NOR型快閃記憶體那樣的擦除，因而能以低電壓來改寫資料，但由於記憶體尺寸大，因此不及NOR型快閃記憶體那樣的積集度。另外，電阻變化型記憶體具備高於NOR型快閃記憶體的耐久（endurance）特性（能夠改寫的次數）。
在本發明的一實施例中，具有NOR型快閃記憶體的結構的記憶胞陣列與具有電阻變化型記憶體的結構的記憶胞陣列整合於共同的基板上。另外，在另一實施例中，在NOR型快閃記憶體的晶片上層疊電阻變化型記憶體的晶片。
請參照圖1，非揮發性記憶體100例如是在諸如矽的基板上整合記憶胞陣列110、位址緩衝器120、扇區/閘極選擇電路130、字元線解碼器140、Y解碼器150、輸入/輸出電路160、通電檢測部170、斷電檢測部172以及讀寫控制部180等而構成，這些各部件藉由能夠收發位址、資料、控制訊號等的內部匯流排等而連接。此外，本圖示出了主要的結構，電壓生成電路等予以省略。
參照圖2，記憶胞陣列110包含具有反或（NOR）型快閃記憶體結構的第一記憶胞陣列（以下稱作NOR型陣列）110A、及具有電阻變化型（RRAM）記憶體結構的第二記憶胞陣列（以下稱作電阻變化型陣列）110B。與電阻變化型陣列110B相比，NOR型陣列110A能夠實現高積集化，與NOR型陣列110A相比，電阻變化型陣列110B能夠實現低功率運行。
記憶胞陣列110沿行方向配置NOR型陣列110A與電阻變化型陣列110B，全域位元線GBL在NOR型陣列110A與電阻變化型陣列110 B的上方沿行方向延伸。NOR型陣列110A或電阻變化型陣列110B的記憶體尺寸並無特別限定，例如NOR型陣列110A為16 Mb，電阻變化型陣列110B為1 Mb。
NOR型陣列110A沿行方向包含作為擦除單位的多個扇區（或塊）0、1、…P，各扇區包含LBL選擇閘110D，所述LBL選擇閘110D用於選擇在扇區內沿行方向延伸的局域位元線LBL。在NOR型陣列110A的最後的扇區P與電阻變化型陣列110B之間形成進入閘（entry gate）110C。進入閘110C選擇在電阻變化型陣列110B內沿行方向延伸的局域位元線，並且在NOR型陣列110A受到存取時，使電阻變化型陣列110B從NOR型陣列110A分離。
沿記憶胞陣列110的行方向形成有多個全域位元線GBL0、GBL1、GBL2、…、GBLm（總稱時稱作全域位元線GBL）。全域位元線GBL連接於NOR型陣列110A的各扇區的LBL選擇閘110D，並且連接於進入閘110C，即，全域位元線GBL是由NOR型陣列110A以及電阻變化型陣列110B所共用。
多個字元線是沿記憶胞陣列110的列方向形成。沿扇區0的列方向形成字元線WL00～字元線WL0n，沿扇區1的列方向形成字元線WL10～字元線WL1n，同樣，沿扇區P的列方向形成字元線WLP0～字元線WLPn，沿電阻變化型陣列110B的列方向形成字元線WLQ0～字元線WLQj。
對扇區0的LBL選擇閘110D，供給來自扇區/閘極選擇電路130的4位元的選擇訊號線SEL_0[0:3]，對扇區1的LBL選擇閘110D供給選擇訊號線SEL_1[0:3]，同樣，對扇區P的LBL選擇閘110D供給選擇訊號線SEL_P[0:3]，對進入閘110C供給選擇訊號線SEL_Q[0:3]。扇區/閘極選擇電路130藉由列位址的一部分（上位位元）來選擇NOR型陣列110A的扇區，對與所選擇的扇區對應的LBL選擇閘110D供給選擇訊號線。
圖3中示出扇區0的一部分的電路結構。以將一個全域位元線GBL分割為四個局域位元線LBL0～LBL3的方式而使LBL選擇閘110D沿列方向延伸。即，m根全域位元線GBL由LBL選擇閘110D分割為m×4根。
在一個全域位元線GBL與四個局域位元線LBL0～LBL3之間，形成並聯連接的四個N型金屬氧化物半導體（N-Metal Oxide Semiconductor，NMOS）電晶體Q0、Q1、Q2、Q3。在電晶體Q0的各閘極，共同地連接有沿列方向延伸的選擇訊號線SEL0，在電晶體Q1的各閘極，共同地連接有沿列方向延伸的選擇訊號線SEL1，在電晶體Q2的各閘極，共同地連接有沿列方向延伸的選擇訊號線SEL2，在電晶體Q3的各閘極，共同地連接有沿列方向延伸的選擇訊號線SEL3。
扇區/閘極選擇電路130按照列位址的上位位元來選擇扇區，且按照行位址來選擇與所選擇的扇區的LBL選擇閘110D連接的選擇訊號線。例如，當選擇扇區0時，選擇訊號線SEL_0[0:3]被選擇。讀寫控制部180將所選擇的選擇訊號線中的任一個驅動為H準位，將剩餘的選擇訊號線驅動為L準位。例如，將選擇訊號線SEL0驅動為H準位，將剩餘的選擇訊號線SEL1～選擇訊號線SEL3驅動為L準位，由此，LBL選擇閘110D的m個電晶體Q0導通，m根全域位元線GBL選擇性地連接於對應的m個局域位元線LBL0。另一方面，電晶體Q1～電晶體Q3關斷，局域位元線LBL1～局域位元線LBL3從全域位元線GBL分離。
在各扇區內，呈矩陣狀地形成有多個記憶胞。沿行方向鄰接的記憶胞的汲極區共連，所述汲極區連接於局域位元線。另外，列方向的記憶胞的各閘極共同連接於列方向的字元線，列方向的記憶胞的各源極區共同連接於列方向的源極線。例如，記憶胞MC0、記憶胞MC1的閘極連接於字元線WL00、字元線WL01，記憶胞MC0、記憶胞MC1共同的汲極區連接於局域位元線LBL0，記憶胞MC0的源極區連接於源極線SL00，記憶胞MC1的源極區連接於源極線SL01。扇區/閘極選擇電路130選擇按照行位址而選擇的扇區的源極線，對藉由讀寫控制部180的控制而選擇的源極線施加操作電壓。
舉例而言，記憶胞的基板表面上可包含作為捕獲（trap）電荷的蓄積區域的氧化膜-氮化膜-氧化膜（Oxide-Nitride-Oxide，ONO），在其上包含多晶矽或金屬等導電性的閘極。記憶胞例如藉由將在源極/汲極區間流經有電流時產生的熱電子（hot electron）捕獲至ONO膜，從而能夠對資料進行編程。但是，除此以外，也可藉由福勒-諾德海姆（Fowler-Nordheim，FN）穿隧（tunneling）來使電荷捕獲至ONO膜。所捕獲的電荷例如可藉由FN穿隧或熱電洞注入而擦除。
圖5的（A）示出記憶胞MC0、記憶胞MC1的行方向的概略剖面。在P型矽基板或P型井區域200內，在藉由場氧化膜或溝槽隔離（trench isolation）所形成的主動區內形成有記憶胞MC0、記憶胞MC1。記憶胞MC0、記憶胞MC1的閘極構成列方向的字元線WL00、字元線WL01。記憶胞MC0、記憶胞MC1的汲極區共用，所述汲極區經由接觸通孔（via contact）V0而電連接於行方向的局域位元線LBL0。記憶胞MC0、記憶胞MC1的源極區經由接觸通孔V1而電連接於列方向的源極線SL00、源極線SL01。所述示例中，源極線是由基板上的導電層所形成，但不限於此，也可由基板內的嵌入擴散區域來形成源極線。此時，列方向的記憶胞的各源極區共連。
另外，在與記憶胞MC0鄰接的主動區，形成LBL選擇閘110D的電晶體Q0。電晶體Q0的閘極構成列方向的選擇訊號線SEL0，汲極區經由接觸通孔V2而電連接於行方向的全域位元線GBL0，源極區經由接觸通孔V0而電連接於局域位元線LBL0。
由LBL選擇閘110D所形成的多個局域位元線LBL0～LBL3連接於扇區0的最後的記憶胞WL0n-1與記憶胞WL0n的共同汲極區，在此處終結。其他扇區1～扇區P也與扇區0同樣地構成。
接下來，對進入閘110C進行說明。如圖2所示，進入閘110C形成在NOR型陣列110A的最後的扇區P與電阻變化型陣列110B的邊界。進入閘110C的構成包含閘極寬度、閘極長度與LBL選擇閘110D的電晶體Q0～電晶體Q3為相同尺寸的電晶體Q0～電晶體Q3，但與LBL選擇閘110D不同，其是以將一個全域位元線GBL分割為兩個局域位元線LBL0、LBL1的方式而連接於全域位元線GBL。
圖4示出進入閘110C與電阻變化型陣列110B的一部分的電路結構。進入閘110C包含並聯連接在一個全域位元線GBL與四個犧牲局域位元線S_LBL0～S_LBL3之間的電晶體Q0～電晶體Q3。在電晶體Q0～電晶體Q3的閘極，連接有來自扇區/閘極選擇電路130的選擇訊號線SEL_Q[0:3]。
藉由將犧牲局域位元線S_LBL0和與其鄰接的犧牲局域位元線S_LBL1予以短路，從而形成局域位元線LBL0，藉由將犧牲局域位元線S_LBL2和與其鄰接的犧牲局域位元線S_LBL3予以短路，從而形成局域位元線LBL1。
在存取NOR型陣列110A時，讀寫控制部180經由扇區/閘極選擇電路130將選擇訊號線SEL_Q[0:3]驅動為L準位，使所有電晶體Q0～Q3關斷，將電阻變化型陣列110B從NOR型陣列110A分離。另外，在存取電阻變化型陣列110B時，讀寫控制部180經由扇區/閘極選擇電路130將選擇訊號線SEL_Q的任一個驅動為H準位，使電晶體Q0～電晶體Q3的任一個導通，將所選擇的局域位元線連接於全域位元線。
本實施例中，電阻變化型陣列110B的局域位元線LBL0/局域位元線LBL1的間距為NOR型陣列110A的局域位元線LBL0/局域位元線LBL1、局域位元線LBL2/局域位元線LBL3的間距的兩倍。另外，在進入閘110C中，一個局域位元線連接有並聯的兩個電晶體，因此對電阻變化型陣列110B的一個局域位元線供給的電流為對NOR型陣列110A的一個局域位元線供給的電流的兩倍。由於NOR型陣列110A的積集度高於電阻變化型陣列110B的積集度，使電阻變化型陣列110B的局域位元線間的間距大於NOR型陣列110A的。上述結構為一例，但不以此為限，例如NOR型陣列110A的間距也可等於電阻變化型陣列110B的間距。
在電阻變化型陣列110B中，呈矩陣狀地形成有多個記憶胞。一個記憶胞包含一個存取電晶體與一個可變電阻元件而構成。列方向的存取電晶體的各閘極共同連接於列方向的字元線，沿行方向鄰接的一對存取電晶體的源極區共同連接於對應的源極線，可變電阻元件的其中一個電極連接於存取電晶體的汲極區，可變電阻元件的另一個電極連接於局域位元線。例如，記憶胞MC0、記憶胞MC1的閘極連接於字元線WLQ0、字元線WLQ1，記憶胞MC0、記憶胞MC1共同的源極區連接於源極線SLQ0，記憶胞MC0的汲極區經由可變電阻元件而連接於局域位元線LBL0，記憶胞MC1的汲極區經由可變電阻元件而連接於局域位元線LBL0。
可變電阻元件例如包含氧化鉿（HfOx）等過渡金屬的薄膜氧化物，根據寫入脈衝電壓的極性以及大小來設置或重置。可變電阻元件例如在使電流從位元線側朝向源極線側流動時被設置為低電阻狀態，在使電流從源極線側朝向位元線側流動時被重置為高電阻狀態。
圖5的（B）示出電阻變化型陣列110B的記憶胞MC0、記憶胞MC1的行方向的概略剖面。在P型的矽基板或P型井區域200內，在藉由場氧化膜或溝槽隔離而形成的主動區內，形成有記憶胞MC0、記憶胞MC1。記憶胞MC0、記憶胞MC1的存取電晶體的閘極構成列方向的字元線WLQ0、字元線WLQ1，存取電晶體共同的源極區經由接觸通孔V1而電連接於列方向的源極線SLQ0。記憶胞MC0的存取電晶體的汲極區經由接觸通孔V1而連接於可變電阻元件VR0，進而，可變電阻元件VR0經由接觸通孔V3而電連接於行方向的局域位元線LBL0。記憶胞MC1的存取電晶體的汲極區經由接觸通孔V1而連接於可變電阻元件VR1，進而，可變電阻元件VR1經由接觸通孔V3而電連接於局域位元線LBL0。
在與記憶胞MC0鄰接的主動區，形成有進入閘110C的電晶體Q0。電晶體Q0的閘極構成列方向的選擇訊號線SEL0，汲極區經由接觸通孔V2而電連接於全域位元線GBL0，源極區經由接觸通孔V0而電連接於局域位元線LBL0。
記憶胞陣列110是由多層配線結構所形成，但如圖5的（A）、圖5的（B）所示，可理解的是，電阻變化型陣列110B以及進入閘110C是與NOR型陣列110A具有相容性的結構。
再次參照圖1。位址緩衝器120從輸入/輸出電路160接收位址，並將所接收的位址提供給扇區/閘極選擇電路130、字元線解碼器140、Y解碼器150及讀寫控制部180。扇區/閘極選擇電路130基於列位址選擇扇區，並以H準位或L準位驅動與基於行位址而選擇的扇區對應的選擇訊號線SEL0～選擇訊號線SEL3。進而，扇區/閘極選擇電路130按照行位址對與所選擇的扇區對應的源極線施加操作電壓。施加至選擇訊號線或源極線的電壓由讀寫控制部180予以控制。
Y解碼器150基於行位址選擇全域位元線GBL0～全域位元線GBLm。對所選擇的全域位元線GBL，按照讀寫控制部180的控制施加讀取電壓、寫入（編程）電壓、擦除電壓等。
字元線解碼器140基於來自位址緩衝器120的列位址選擇NOR型陣列110A的字元線。按照讀寫控制部180的控制，對所選擇的字元線施加與讀取、寫入（編程）、擦除相應的電壓。在將NOR型陣列110A的扇區內的記憶胞的資料全部擦除的情況下，選擇扇區內的所有字元線。另外，在進行對電阻變化型陣列110B的存取時，從讀寫控制部180向字元線解碼器140供給列位址，字元線解碼器140基於所述列位址選擇電阻變化型陣列110B的字元線。按照讀寫控制部180的控制，對所選擇的字元線施加與讀取、寫入相應的電壓。
輸入/輸出電路160從外部的主機電腦接收命令或資料，或將從記憶胞陣列110讀取的資料輸出至外部。所接收的位址被提供給位址緩衝器120，且將要寫入的資料或命令提供給讀寫控制部180。
通電檢測部170檢測從外部接通電源電壓VDD（包括電池）時的通電準位，並將所述檢測結果提供給讀寫控制部180。讀寫控制部180在檢測到通電準位時執行通電序列，例如從預先準備的儲存區域讀取設定資訊，並按照所述設定資訊調整電路部的操作參數等。另外，如後所述，本實施例的通電序列具備讀取被寫入電阻變化型陣列110B中的資料，並將所讀取的資料寫入NOR型陣列110A中的恢復功能。
斷電檢測部172檢測電源電壓VDD已降低至斷電準位，並將所述檢測結果提供給讀寫控制部180。例如，當在因停電而電源電壓VDD瞬停，或峰值消耗電流導致電源電壓VDD暫時下降，或者電力供給源為電池的情況下電池餘量減少而致使電源電壓VDD下降時，可檢測斷電準位。若檢測到斷電準位，則讀寫控制部180執行斷電動作，例如停止電荷泵電路的動作，或者重置中央處理器（Central Processing Unit，CPU）或邏輯電路等。另外，如後所述，本實施例的斷電動作具備在進行向NOR型陣列110A的資料寫入的情況下，向電阻變化型陣列110B寫入未寫入資料以避免未寫入資料消失的功能。
讀寫控制部180包括例如微控制器、讀出放大器S/A、寫入放大器W/A等，並控制非揮發性記憶體100的整體動作。讀寫控制部180解密從輸入/輸出電路160接收到的命令，並基於解密結果進行讀取、寫入、擦除。
[讀取動作] 當從外部輸入讀取命令及位址時，字元線解碼器140按照列位址來選擇NOR型陣列110A的字元線，扇區/閘極選擇電路130選擇與基於列位址而選擇的扇區對應的LBL選擇閘110D的選擇訊號線SEL0～選擇訊號線SEL3，且按照行位址來選擇源極SL。Y解碼器150按照行位址來選擇全域位元線。讀寫控制部180在對NOR型陣列110A進行存取的期間，將進入閘110C設為非選擇（選擇訊號線SEL0～選擇訊號線SEL3全部為L準位），使電阻變化型陣列110B從NOR型陣列110A分離。
例如，在選擇NOR型陣列110A的記憶胞Ma（參照圖3）的情況下，對選擇字元線WL01施加讀取電壓，對源極線SL01供給接地（Ground，GND）。另外，選擇訊號線SEL2被驅動為H準位，電晶體Q2導通，Y解碼器150選擇全域位元線GBL0，讀寫控制部180對全域位元線GBL0施加讀取電壓。記憶胞Ma根據所儲存的資料“0”、資料“1”來導通/斷開，讀出放大器對全域位元線GBL0的電壓或電流進行感測。
另外，在選擇電阻變化型陣列110B的記憶胞Mb（參照圖4）的情況下，對選擇字元線WLQ2施加讀取電壓，存取電晶體導通，對由扇區/閘極選擇電路130所選擇的源極線SLQ1供給GND。另外，進入閘110C的選擇訊號線SEL2被驅動為H準位，電晶體Q2導通，由Y解碼器150選擇全域位元線GBL0，讀寫控制部180對全域位元線GBL0施加讀取電壓。根據可變電阻元件為低電阻狀態或高電阻狀態，從全域位元線GBL0流向源極線SLQ1的電流不同，藉由讀出放大器來感測所述電壓或電流。
[寫入動作] 讀寫控制部180根據從外部輸入的寫入命令、位址、資料進行向NOR型陣列110A的寫入。例如，在對NOR型陣列110A的記憶胞Ma寫入資料“0”的情況下，對選擇字元線WL01施加寫入電壓，對所選擇的全域位元線GBL0施加寫入電壓，對所選擇的源極線SL01施加GND。
在對電阻變化型陣列110B的記憶胞Mb寫入資料“0”的情況下，對選擇字元線WLQ2施加寫入電壓而使存取電晶體導通，對所選擇的全域位元線GBL0施加寫入電壓，對所選擇的源極線SLQ1施加GND。在對記憶胞Mb寫入資料“1”的情況下，對全域位元線施加GND，對源極線施加寫入電壓。
[擦除動作] 讀寫控制部180根據從外部輸入的擦除命令、位址來進行NOR型陣列110A的記憶胞的資料擦除。在進行NOR型陣列110A的扇區的擦除的情況下，選擇所述扇區的所有字元線，對所選擇的字元線施加GND。另外，扇區/閘極選擇電路130將所選擇的LBL選擇閘110D的電晶體Q0～電晶體Q3全部設為關斷，將局域位元線LBL0～局域位元線LBL3設為浮動狀態，對所選擇的扇區內的所有源極線施加擦除電壓。由此，對扇區內的所有記憶胞的閘極與源極區間施加高電壓，記憶胞內的電子逃向源極側，記憶胞的閾值下降，資料變為“1”。
接下來，對在向NOR型陣列110A的寫入過程中發生了電源電壓VDD的瞬停或變動時的恢復進行說明。當在向NOR型陣列110A的寫入過程中由斷電檢測部172檢測到斷電時，讀寫控制部180能夠在電源電壓VDD的下降過程中將未寫入資料寫入電阻變化型陣列110B中。之後，當電源電壓VDD復位，由通電檢測部170檢測到通電時，在通電序列中讀取被寫入電阻變化型陣列110B的未寫入資料，並將所讀取的未寫入資料寫入NOR型陣列110A中，由此，恢復中斷的寫入動作。
圖6是與本實施例的讀寫控制部180的恢復功能相關聯的結構的圖。讀寫控制部180包括：NOR寫入部200，控制向NOR型陣列110A的寫入；資料選擇部210，選擇用於向NOR型陣列110A中被選擇的記憶胞寫入的資料；資料暫存器220，保持經由輸入/輸出電路160接收的資料DATA或由RRAM讀取部250讀取的未寫入資料DATA_RRAM；RRAM寫入部230，控制向電阻變化型陣列110B的寫入；位址保持部240，保持經由輸入/輸出電路160接收的位址ADD及表示由資料選擇部210選擇的資料的位置的位址ADD_SEL；以及RRAM讀取部250，從電阻變化型陣列110B讀取用於恢復的資料。
當進行向NOR型陣列110A的寫入時，經由輸入/輸出電路160輸入的資料DATA保持於資料暫存器220中，位址ADD保持於位址保持部240中。寫入除了例如以位元為單位的寫入以外，也能夠進行以位元組為單位的位元組寫入或以頁為單位的頁寫入，位元組寫入或頁寫入可根據寫入命令來指定。位元組寫入或頁寫入能夠實現向NOR型陣列110A的同一列的連續資料寫入。字元線解碼器140基於所輸入的列位址來選擇字元線，Y解碼器150基於所輸入的行位址來選擇全域位元線。用於頁寫入或位元組寫入的位元線的選擇方法並無特別限定，例如，可輸入用於指定頁或位元組的開頭位址和最終位址的位址，也可僅指定開頭位址，以後的位址例如由位址計數器生成。在後者的情況下，Y解碼器150將所輸入的行位址設置於位址計數器，以後藉由內部時鐘訊號使位址計數器遞增，從而生成行位址。
資料暫存器220例如包含能夠保持一頁的資料的鎖存電路。若為位元組寫入，則所輸入的位元組資料保持於資料暫存器220中，若為頁寫入，則所輸入的頁資料保持於資料暫存器220中。
資料選擇部210選擇保持在資料暫存器220的資料，並將所選擇的資料提供給NOR寫入部200。資料選擇部210例如包括指定資料暫存器220的位址的計數器或位址指標，選擇經指定的位址的資料。例如，若NOR型陣列為圖3所示的結構，則能夠同時向多個記憶胞寫入資料，在此種情況下，可同時選擇多個資料。
NOR寫入部200生成與由資料選擇部210所選擇的資料“0”、資料“1”相應的寫入偏壓，由此，對所選擇的記憶胞進行資料的寫入。若為頁寫入，則保持於資料暫存器220中的頁資料被寫入NOR型陣列110A中被選擇的頁（例如，與字元線WL00連接的記憶胞）的記憶胞中。另外，資料選擇部210將表示所選擇的資料的位置的位址資料ADD_SEL提供給位址保持部240。
當在向NOR型陣列110A的寫入動作過程中電源電壓VDD下降至斷電準位時，NOR寫入部200響應於來自斷電檢測部172的斷電檢測訊號PD_DET，中斷向NOR型陣列110A的寫入動作。另一方面，RRAM寫入部230回應於所述檢測訊號PD_DET而將未寫入資料寫入電阻變化型陣列110B中。
RRAM寫入部230將內部生成的列位址及行位址提供給字元線解碼器140、Y解碼器150、扇區/閘極選擇電路130。列位址及行位址是為了在電阻變化型陣列110B的規定區域寫入未寫入資料而生成。字元線解碼器140基於列位址來選擇電阻變化型陣列110B的字元線，Y解碼器150基於行位址來選擇全域位元線GBL。另外，扇區/閘極選擇電路130基於行位址來選擇電阻變化型陣列110B的源極線SLQ，進而為了啟動進入閘110C而選擇選擇訊號線SEL_Q，進入閘110C的電晶體Q0～電晶體Q3藉由選擇訊號線SEL_Q而經導通/關斷，並選擇連接於全域位元線的局域位元線。
如此，選擇電阻變化型陣列110B的記憶胞（可變電阻元件），RRAM寫入部230根據寫入的資料“0”、資料“1”，將用於設置寫入或重置寫入的偏電壓經由全域位元線GBL、源極線施加至所選擇的記憶胞。
RRAM寫入部230將保持於資料暫存器220中的未寫入資料DATA_RRAM及保持於位址保持部240中的位址資料ADD_RRAM寫入電阻變化型陣列110B的規定區域中。進而，可將對NOR型陣列110A的寫入命令（或者識別位元組寫入或頁寫入的資料）與未寫入資料一起寫入。未寫入資料DATA_RRAM是在寫入動作被中斷時未寫入NOR型陣列110A中的資料，換言之是未由資料選擇部210選擇的資料。另外，位址資料ADD_RRAM包括為了向NOR型陣列110A寫入而經由輸入/輸出電路160從外部輸入的位址ADD、及表示由資料選擇部210選擇的資料的位置的位址（或表示未選擇的資料的位置的位址）ADD_SEL。
NOR型陣列110A的寫入需要對選擇字元線等施加高電壓，斷電準位以上的電壓保證此種寫入。另一方面，向電阻變化型陣列110B的寫入相較於NOR型陣列110A所需的寫入電壓而言充分低，即使電源電壓VDD下降至斷電準位以下，也能夠使用此種電壓進行寫入。因此，NOR型陣列110A的未寫入資料DATA_RRAM及位址資料ADD_RRAM是使用斷電準位與成為電阻變化型陣列110B的寫入極限的最小電壓之間的電壓來實施。
當電源電壓VDD復位時，RRAM讀取部250響應於來自通電檢測部170的通電檢測訊號PO_DET，從電阻變化型陣列110B的規定區域讀取未寫入資料DATA_RRAM及位址資料ADD_RRAM。
讀取的未寫入資料DATA_RRAM被傳送至資料暫存器220，按照未寫入資料的位址ADD_SEL以成為寫入中斷前的狀態的方式設置於資料暫存器220中。另外，讀取的位址ADD_SEL被提供給資料選擇部210，資料選擇部210按照位址ADD_SEL從資料暫存器220選擇資料，並將所選擇的資料提供給NOR寫入部200。進而，將讀取的位址ADD提供給NOR寫入部200，NOR寫入部200將列位址及行位址提供給字元線解碼器140、Y解碼器150、扇區/閘極選擇電路130。另外，在對電阻變化型陣列110B寫入有向NOR型陣列110A的寫入命令或識別此命令的資料的情況下，將讀取的寫入命令或所識別的資料提供給NOR寫入部200。
如此，寫入被中斷之前的寫入狀態得以復原，NOR寫入部200可重新開始被中斷的NOR型陣列110A的寫入。
圖7是對在向NOR型陣列的寫入過程中發生了斷電時的恢復動作進行說明的流程圖。此處，假設寫入是頁寫入。經由輸入/輸出電路160接收從主機電腦輸出的頁寫入命令、位址、頁資料（S100）。讀寫控制部180將頁資料保持於資料暫存器220中，且解密頁寫入命令，並開始頁寫入動作（S110）。NOR寫入部200按照位址選擇選擇頁的記憶胞（S120），對選擇記憶胞進行頁資料的寫入（S130）。例如，若為圖3所示的陣列結構，則選擇多個資料，且所選擇的多個資料可同時寫入多個選擇記憶胞中。
當NOR寫入部200在寫入過程中接收到斷電檢測訊號PD_DET時（S140），中斷向NOR型陣列110A的寫入，取而代之，RRAM寫入部230將未寫入資料或位址等寫入電阻變化型陣列110B的規定區域中（S150）。另一方面，當在寫入過程中未檢測到斷電的情形時（S140），重複步驟S120～步驟S140，將保持於資料暫存器220中的所有頁資料寫入選擇頁中（S160、S170）。
圖8說明在通電時將寫入電阻變化型陣列中的未寫入資料恢復至NOR型陣列中時的動作的流程圖。當對非揮發性記憶體100接通/復原電源電壓VDD（S200），由通電檢測部170檢測到通電準位時（S210），回應於所述檢測訊號PO_DET，RRAM寫入部230從電阻變化型陣列110B的規定區域讀取未寫入資料及位址等（S220）。讀取的未寫入資料設置於資料暫存器220中（S230），由資料選擇部210將未寫入資料提供給NOR寫入部200。NOR寫入部200按照讀取的位址選擇記憶胞（S240），向選擇記憶胞寫入未寫入資料（S250）。重複步驟S240、步驟S250直至所有未寫入資料的寫入結束（S260、S270）。
圖9的（A）及圖9的（B）表示在頁寫入被中斷時頁寫入的恢復動作的一例的圖。圖9的（A）是表示電源電壓VDD與寫入時間的關係的圖表，圖9的（B）表示頁資料的遷移例。
在時刻t1輸入頁資料，頁資料保持於資料暫存器220中。在時刻t2，電源電壓VDD下降至電壓V1，檢測出斷電。此時，頁資料的一部分被寫入NOR型陣列110A中，剩餘的是未寫入資料DATA_RRAM。在時刻t2，中斷向寫入時需要高電壓的NOR型陣列110A的寫入，向能夠以較低電壓進行寫入的電阻變化型陣列110B寫入未寫入資料DATA_RRAM或位址ADD_RRAM等。
在電源電壓VDD達到電阻變化型陣列110B的功能極限電壓V2為止的期間，進行向電阻變化型陣列110B的未寫入資料等的寫入，在時刻t3完成未寫入資料等的寫入。然後，電源電壓VDD接通或者復原，當在時刻t4執行通電序列時，從電阻變化型陣列110B讀取的未寫入資料被寫入NOR型陣列110A中。
如此，即使在向NOR型陣列110A的頁寫入被中斷的情況下，也可在不使頁資料消失的情況下使頁寫入自動復位。其結果，無需由主機電腦再次執行頁寫入，從而可減輕系統的負荷。另外，藉由搭載NOR型陣列110A與電阻變化型陣列110B，可兼具NOR型陣列110A帶來的高積集化的優點與電阻變化型陣列110B帶來的低功率運行的優點。
再者，向電阻變化型陣列110B寫入未寫入資料需要在斷電檢測準位V1與電阻變化型陣列110B的功能極限的電壓V2之間實施，理想的是考慮未寫入資料的寫入所需的時間或功率消耗來設定電壓V1。另外，上述實施例例示了頁寫入，但並不限於此，也可同樣地應用於位元組寫入或多位元寫入。
所述實施例中，LBL選擇閘110D將一個全域位元線分割為四個局域位元線，但這只是一例，從一個全域位元線分割的局域位元線的數量為任意。另外，由進入閘110C所分割的局域位元線間的間距是設為由LBL選擇閘110D所分割的局域位元線間的間距的兩倍，但這只是一例，兩者的間距的比為任意。
在第一實施例中，在NOR型陣列110A的最遠端構成了電阻變化型陣列110B，但在本發明的第二實施例中，由一頁（一根字元線）構成電阻變化型陣列110B，將電阻變化型陣列110B配置於Y解碼器150的下方。
圖10是表示第二實施例的非揮發性記憶體100A的結構的圖，對與圖1所示的結構相同的部分標注了同一參照編號。如圖所示，Y解碼器150包括用於基於行位址來選擇NOR型陣列110A的全域位元線的電路、及用於基於選擇訊號線SEL_Q來選擇電阻變化型陣列110B的局域位元線的進入閘110C。另外，在Y解碼器150的下方形成電阻變化型陣列110B，讀寫控制部180事實上在不經由全域位元線的情況下存取電阻變化型陣列110B的記憶胞。
讀寫控制部180與第一實施例時同樣，回應於來自斷電檢測部172的斷電檢測訊號PD_DET，將資料暫存器220的未寫入資料經由進入閘110C寫入電阻變化型陣列110B中被選擇的記憶胞中。在此情況下，由於電阻變化型陣列110B的字元線為一根，因此所述字元線的選擇/驅動也可在不使用字元線解碼器140的情況下由讀寫控制部180直接進行。
之後，在回應於來自通電檢測部170的通電檢測訊號PO_DET執行通電序列時，讀寫控制部180從電阻變化型陣列110B讀取未寫入資料，將所讀取的未寫入資料寫入NOR型陣列110A中相應頁的剩餘的記憶胞中。
如此，根據本實施例，由於在Y解碼器150的下方配置了電阻變化型陣列110B，因此讀寫控制部180可在實質上不經由在NOR型陣列110A上延伸的全域位元線的情況下存取電阻變化型陣列110B的記憶胞，由此，在斷電檢測後對電阻變化型陣列110B的記憶胞進行寫入時的配線電阻或寄生電容減少，從而可使用少的功率消耗在短時間內將未寫入資料寫入電阻變化型陣列110B中。
另外，電阻變化型陣列110B包含一頁，且反復用於未寫入資料的寫入，可變電阻元件的耐久特性（能夠改寫的次數）相較於NOR型的記憶元件而言充分高，因此能夠反復使用。其結果，可削減電阻變化型陣列的佔有空間，從而可實現記憶胞陣列的小型化。
接著，本發明的第三實施例具有NAND型陣列來代替第二實施例的NOR型陣列110A，當在向NAND型陣列的寫入過程中檢測到斷電的情形時，將保持於頁緩衝器中的頁資料備份至電阻變化型陣列中。
圖11是表示本發明的第三實施例的非揮發性記憶體100B的概略結構的圖，圖12表示頁緩衝器/讀出電路與電阻變化型陣列的連接關係。NAND型陣列300包括連接於多個全域位元線GBL的各個的多個NAND串310，NAND串310包括連接於全域位元線的位元線側選擇電晶體SGD、連接於字元線WL0～字元線WLn的多個記憶胞、以及連接於共同源極線SL的源極線側選擇電晶體SGS。
頁緩衝器/讀出電路320包括預充電電晶體BLPRE、箝位電晶體BLCMP、位元線連接電晶體BLCN等，用於對選擇位元線進行預充電，或者對選擇記憶胞進行資料感測。頁緩衝器/讀出電路320還包括鎖存器330，所述鎖存器330保持從讀出節點SNS傳送的資料或寫入時從輸入/輸出電路160接收的資料。雖然在圖12中示出了保持1位元資料的鎖存器330，但鎖存器330保持一頁的資料。
電阻變化型陣列110B包含一頁（一根字元線），配置於頁緩衝器/讀出電路320的下方。如圖12所示，在鎖存器330的節點N連接有作為進入閘110C的電晶體Q，在電晶體Q的閘極連接有選擇訊號線SELQ0。另外，在電晶體Q串聯連接有記憶胞MC0。記憶胞MC0包括存取電晶體及可變電阻元件，在存取電晶體的閘極連接有字元線WLQ0，在可變電阻元件的其中一端子連接有源極線SLQ0。
電晶體Q包含高耐壓用的電晶體，在存取NAND型陣列300時電晶體關斷，在對記憶胞MC0寫入未寫入資料時電晶體Q導通。如此，保護記憶胞MC0不受施加至NAND型陣列300的高電壓等的影響。
讀寫控制部180根據來自主機電腦的讀取命令或寫入命令，從NAND型陣列300的選擇頁讀取資料或向其寫入資料。讀取或寫入是以頁為單位進行。當進行寫入時，從輸入/輸出電路160輸入的頁資料保持於頁緩衝器/讀出電路320的鎖存器330中，並將位址提供給字元線解碼器140、Y解碼器150及讀寫控制部180。之後，對NAND型陣列300的選擇頁寫入頁資料。
若在向選擇頁的寫入完成之前電源電壓VDD下降至斷電準位，則讀寫控制部180回應於斷電檢測訊號PD_DET而關斷電晶體BLCN，且中斷向NAND型陣列300的寫入，取而代之，使進入閘110C的電晶體導通，對字元線WLQ0施加寫入電壓，進而根據保持於鎖存器330中的資料，對源極線SLQ0施加設置或重置寫入的偏壓。如此，將保持於頁緩衝器/讀出電路320中的未寫入的頁資料寫入電阻變化型陣列110B中。在本例的情況下，一頁的所有資料成為未寫入資料。此時，讀寫控制部180將用於特定NAND型陣列的選擇頁的位址寫入電阻變化型陣列110B的冗餘區域。
之後，當電源電壓VDD復位，由通電檢測部170檢測到通電準位時，讀寫控制部180執行通電序列，讀取電阻變化型陣列110B的一頁的未寫入資料，並將其設置於鎖存器330中，接著，基於從冗餘區域讀取的位址來選擇NAND型陣列300的頁，將保持於鎖存器330中的未寫入資料寫入選擇頁中。由此，可使因電源電壓VDD的變動而中斷的寫入在通電時自動復原。
對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在申請專利範圍所記載的本發明的主旨的範圍內能夠進行各種變形、變更。
100、100A、100B:非揮發性記憶體 110:記憶胞陣列 110A:NOR型陣列（第一記憶胞陣列） 110B:電阻變化型陣列（第二記憶胞陣列） 110C:進入閘 110D:LBL選擇閘 120:位址緩衝器 130:閘極選擇電路 140:字元線解碼器 150:Y解碼器 160:輸入/輸出電路 170:通電檢測部 172:斷電檢測部 180:讀寫控制部 200:P型井區域/NOR寫入部 210:資料選擇部 220:資料暫存器 230:RRAM寫入部 240:位址保持部 250:RRAM讀取部 300:NAND型陣列 310:NAND串 320:頁緩衝器/讀出電路 330:鎖存器 ADD:位址 ADD_RRAM:位址資料 ADD_SEL:位址 BLPRE:預充電電晶體 BLCMP:箝位電晶體 BLCN:位元線連接電晶體 DATA:資料 DATA_RRAM:未寫入資料 GBL0、GBL1、GBL2、…GBLm:全域位元線 LBL0、LBL1、LBL2、LBL3:局域位元線 Ma、Mb、MC0、MC1:記憶胞 N:節點 PD_DET:斷電檢測訊號 PO_DET:通電檢測訊號 Q、Q0、Q1、Q2、Q3:NMOS電晶體/電晶體 S/A:讀出放大器 S100、S110、S120、S130、S140、S150、S160、S170、S200、S210、S220、S230、S240、S250、S260、S270:步驟 SEL0、SEL1、SEL2、SEL3、SEL_Q、SEL_0[0:3]、SEL_1[0:3]、…SEL_P[0:3]、SEL_Q[0:3]、SELQ0:選擇訊號線 S_LBL0、S_LBL1、S_LBL2、S_LBL3:犧牲局域位元線 SL:源極/共同源極線 SL00、SL01、SLQ0、SLQ1:源極線 SGD:位元線側選擇電晶體 SGS:源極線側選擇電晶體 SNS讀出節點 t1、t2、t3、t4:時刻 V0、V1、V2、V3:接觸通孔 VDD:電源電壓 VR0、VR1:可變電阻元件 WL0～WLn、WL00、WL01～WL0n-1、WL0n、WL10～WL1n、WLP0～WLPn、WLQ0、WLQ1～WLQj:字元線 W/A:寫入放大器
圖1是本發明實施例的非揮發性記憶體的整體結構的圖。 圖2是本發明實施例的記憶胞陣列的結構示意圖。 圖3是本發明實施例的NOR型記憶胞陣列的一部分的電路圖。 圖4是本發明實施例的電阻變化型記憶胞陣列的一部分的電路圖。 圖5的（A）是本發明實施例的NOR型記憶胞陣列的概略剖面圖，圖5的（B）是本發明實施例的電阻變化型記憶胞陣列的概略剖面圖。 圖6是本發明實施例的讀寫控制部的結構的圖。 圖7是對本發明實施例的斷電檢測時的寫入資料的恢復動作進行說明的流程圖。 圖8是對本發明的實施例的通電檢測時的寫入資料的恢復動作進行說明的流程圖。 圖9的（A）及圖9的（B）是本發明實施例的頁寫入時的頁資料的恢復例的圖。 圖10是本發明第二實施例的非揮發性記憶體的結構的圖。 圖11是本發明第三實施例的非揮發性記憶體的結構的圖。 圖12是本發明第三實施例的頁緩衝器/讀出電路與電阻變化型陣列的連接關係的圖。
S100、S110、S120、S130、S140、S150、S160、S170、S200、S210、S220、S230、S240、S250、S260、S270:步驟

Claims (10)

  1. 一種半導體記憶裝置，包括：記憶胞陣列，包括具有反或型或反及型快閃記憶體結構的第一記憶胞陣列、及具有電阻變化型記憶體結構的第二記憶胞陣列；控制部件，控制所述第一記憶胞陣列或所述第二記憶胞陣列中被選擇的記憶胞的讀寫；以及第一檢測部件，檢測電源電壓已下降至斷電準位，當在向所述第一記憶胞陣列的寫入動作過程中由所述第一檢測部件檢測到斷電準位時，所述控制部件將至少未完成向所述第一記憶胞陣列的寫入的未寫入資料寫入所述第二記憶胞陣列中，所述記憶胞陣列包括所述第一記憶胞陣列與所述第二記憶胞陣列所共用的位元線、及連接於所述第一記憶胞陣列與所述第二記憶胞陣列之間，且將所述位元線選擇性地連接或非連接於所述第二記憶胞陣列的進入閘。
  2. 如請求項1所述的半導體記憶裝置，還包括第二檢測部件，所述第二檢測部件檢測電源電壓已達到通電準位，當由所述第二檢測部件檢測到通電準位時，所述控制部件從所述第二記憶胞陣列讀取所述未寫入資料，並將所讀取的所述未寫入資料寫入所述第一記憶胞陣列中。
  3. 如請求項1或2所述的半導體記憶裝置，其中，所述控制部件進而將用於進行向所述第一記憶胞陣列的寫入的位址與所述未寫入資料一起寫入所述第二記憶胞陣列中， 所述控制部件按照從所述第二記憶胞陣列讀取的所述位址，將所述未寫入資料寫入所述第一記憶胞陣列中。
  4. 如請求項1或2所述的半導體記憶裝置，其中，所述控制部件進而將用於進行向所述第一記憶胞陣列的寫入的命令與所述未寫入資料一起寫入所述第二記憶胞陣列中，所述控制部件按照從所述第二記憶胞陣列讀取的命令，將所述未寫入資料寫入所述第一記憶胞陣列中。
  5. 如請求項1或2所述的半導體記憶裝置，還包括資料保持部件，所述資料保持部件保持從外部輸入的資料，所述控制部件將保持於所述資料保持部件中的資料寫入所述第一記憶胞陣列中，當檢測到所述斷電準位時，將保持於所述資料保持部件中的所述未寫入資料寫入所述第二記憶胞陣列中。
  6. 如請求項5所述的半導體記憶裝置，其中，所述資料保持部件保持從外部輸入的頁資料，所述控制部件基於從外部輸入的頁寫入命令，向所述第一記憶胞陣列中被選擇的列寫入所述資料保持部件所保持的頁資料，進而，所述控制部件將從所述第二記憶胞陣列讀取的所述未寫入資料寫入所述被選擇的列中。
  7. 如請求項5所述的半導體記憶裝置，其中，所述資料保持部件保持從外部輸入的位元組資料，所述控制部件基於從外部輸入的位元組寫入命令，向所述第一記憶胞陣列中被選擇的列寫入所述資料保持部件所保持的位元組資料，進而，所述控制部 件將從所述第二記憶胞陣列讀取的所述未寫入資料寫入所述被選擇的列中。
  8. 如請求項5所述的半導體記憶裝置，還包括資料選擇部件，所述資料選擇部件選擇所述資料保持部件所保持的資料，所述控制部件將由所述資料選擇部件選擇的資料寫入所述第一記憶胞陣列中被選擇的記憶胞中，將未由所述資料選擇部件選擇的資料寫入所述第二記憶胞陣列中。
  9. 如請求項1所述的半導體記憶裝置，其中，所述控制部件使用斷電準位與成為所述第二記憶胞陣列的寫入極限的最小電壓之間的電壓，向所述第二記憶胞陣列寫入所述未寫入資料。
  10. 如請求項1所述的半導體記憶裝置，其中，所述第二記憶胞陣列包含一頁，所述第二記憶胞陣列配置於用於選擇所述位元線的位元線選擇電路的下方。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022181756A (ja) * 2021-05-27 2022-12-08 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US20230010522A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of data encoding in non-volatile memories

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200842887A (en) * 2007-04-26 2008-11-01 Super Talent Technology Ltd Fast suspend-resume of computer motherboard using phase-change memory
WO2010093356A1 (en) * 2009-02-11 2010-08-19 Stec, Inc. A flash backed dram module
US9042160B1 (en) * 2014-07-03 2015-05-26 Sandisk Technologies Inc. Memory device with resistive random access memory (ReRAM)
TW201612908A (en) * 2014-07-03 2016-04-01 Sandisk Technologies Inc On-chip copying of data between NAND flash memory and ReRAM of a memory die

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2859205B2 (ja) * 1996-04-23 1999-02-17 静岡日本電気株式会社 携帯型情報処理システムのフラッシュ・メモリのデータ記録装置及びデータ記録方法
JP2003316664A (ja) * 2002-04-24 2003-11-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200842887A (en) * 2007-04-26 2008-11-01 Super Talent Technology Ltd Fast suspend-resume of computer motherboard using phase-change memory
WO2010093356A1 (en) * 2009-02-11 2010-08-19 Stec, Inc. A flash backed dram module
US9042160B1 (en) * 2014-07-03 2015-05-26 Sandisk Technologies Inc. Memory device with resistive random access memory (ReRAM)
TW201612908A (en) * 2014-07-03 2016-04-01 Sandisk Technologies Inc On-chip copying of data between NAND flash memory and ReRAM of a memory die

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