JP2023081441A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 電源電圧の瞬停や変動などにより中断された書込みを自動復旧させることができる半導体記憶装置を提供する。【解決手段】 本発明の不揮発性メモリ１００は、ＮＯＲ型アレイ１１０Ａと、抵抗変化型アレイ１１０Ｂとが形成されたメモリセルアレイ１１０を含む。読み書き制御部１８０は、ＮＯＲ型アレイ１１０Ａへの書込み中に電源電圧ＶＤＤがパワーダウンレベルに降下した場合、未書込みデータを抵抗変化型アレイ１１０Ｂに書込む。その後、電源電圧ＶＤＤのパワーオンが検出されたとき、読み書き制御部１８０は、抵抗変化型アレイ１１０Ｂから未書込みデータを読出し、未書込みデータをＮＯＲ型アレイ１１０Ａに書込むことで、中断した書込みを復旧する。【選択図】 図１

Description

本発明は、ＮＯＲ型フラッシュメモリと抵抗変化型メモリとを集積させた半導体記憶装置に関する。
ＮＯＲ型フラッシュメモリは、ビット線とソース線との間に１つのメモリセルを配置し、メモリセルへのランダムアクセスが可能な不揮発性メモリである。また、その集積度の向上を図るために、仮想接地方式や多値方式を採用している（例えば、特許文献１）。
一方、ＮＯＲ型フラッシュメモリに代わる不揮発性メモリとして、可変抵抗素子を利用した抵抗変化型メモリがある。抵抗変化型メモリは、可変抵抗素子にパルス電圧を印加し、可変抵抗素子を可逆的かつ不揮発的に高抵抗状態または低抵抗状態にすることでデータを記憶する（例えば、特許文献２）。
特開２０１１－１９２３４６号公報 特許６８１０７２５号公報
ＮＯＲ型フラッシュメモリは、メモリセルへのランダムアクセスが可能であるが、ＮＡＮＤフラッシュメモリなどとの互換性を図るため、ページ単位の書込み（プログラム）が可能である。ＮＯＲ型フラッシュメモリは、例えば、ホストコンピュータから出力されるデータ入力コマンドに応じてページデータやアドレスを受け取り、次いでページ書込みコマンドに応じて選択ページにページデータを書込む。ＮＯＲ型フラッシュメモリは、受け取ったページデータをデータレジスタに保持し、データレジスタから選択されたデータを選択ページに書込む。そして、ホストコンピュータは、ページ書込みが正常に完了したことをチェックするためにステータス情報を読出す。
しかしながら、ページ書込みを行っている最中に、ＮＯＲ型フラッシュメモリへの電源電圧が遮断したり、あるいは電源電圧が動作を保証する最低電圧よりも低下してしまうと、書込みが中断されてしまう。ページデータを保持しているデータレジスタは揮発性であるため、電源電圧が動作保証電圧よりも降下してしまうと、データレジスタに保持したページデータは消失されてしまい、仮に電源電圧が復旧しても、ＮＯＲ型フラッシュメモリは、ページ書込みを再開することができない。また、ホストコンピュータは、電源電圧の復旧後に、ステータス情報から書込みが正常に完了できなかったことを知ることができるが、どこまでのデータが正しく書込まれたかを知ることができないため、結局の所、初めからページ書込みをやり直さなければならない。
本発明は、このような従来の課題を解決するものであり、電源電圧の瞬停や変動などにより中断された書込みを復旧させることができる半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、ＮＯＲ型またはＮＡＮＤ型フラッシュメモリ構造を有する第１のメモリセルアレイと、抵抗変化型メモリ構造を有する第２のメモリセルアレイとを含むメモリセルアレイと、第１のメモリセルアレイまたは第２のメモリセルアレイの選択されたメモリセルの読み書きを制御する制御手段と、電源電圧がパワーダウンレベルに降下したことを検出する第１の検出手段とを含み、前記制御手段は、第１のメモリセルアレイへの書込み動作中に前記第１の検出手段によってパワーダウンレベルが検出されたとき、少なくとも第１のメモリセルアレイへの書込みが完了していない未書込みデータを第２のメモリセルアレイへ書込む。
ある態様では、半導体記憶装置はさらに、電源電圧がパワーオンレベルになったことを検出する第２の検出手段を含み、前記制御手段は、第２の検出手段によりパワーオンレベルが検出されたとき、第２のメモリセルアレイから前記未書込みデータを読出し、読み出した未書込みデータを第１のメモリセルアレイに書込む。ある態様では、前記制御手段はさらに、未書込みデータとともに第１のメモリセルアレイへの書込みを行うためのアドレスを第２のメモリセルアレイに書込み、前記制御手段は、第２のメモリセルアレイから読み出されたアドレスに従い前記未書込みデータを第１のメモリセルアレイに書込む。ある態様では、前記制御手段はさらに、未書込みデータとともに第１のメモリセルアレイへの書込みを行うためのコマンドを第２のメモリセルアレイに書込み、前記制御手段は、第２のメモリセルアレイから読み出されたコマンドに従い前記未書込みデータを第１のメモリセルアレイに書込む。ある態様では、半導体記憶装置はさらに、外部から入力されたデータを保持するデータ保持手段を含み、前記制御手段は、前記データ保持手段に保持されたデータを第１のメモリセルアレイに書込み、前記パワーダウンレベルが検出されたとき前記データ保持手段に保持された未書込みデータを第２のメモリセルアレイに書込む。ある態様では、前記データ保持手段は、外部から入力されたページデータを保持し、前記制御手段は、外部から入力されたページ書込みコマンドに基づき第１のメモリセルアレイの選択された行に前記データ保持手段に保持されたページデータを書込み、さらに前記制御手段は、第２のメモリセルアレイから読み出された未書込みデータを前記選択された行に書込む。ある態様では、前記データ保持手段は、外部から入力されたバイトデータを保持し、前記制御手段は、外部から入力されたバイト書込みコマンドに基づき第１のメモリセルアレイの選択された行に前記データ保持手段に保持されたバイトデータを書込み、さらに前記制御手段は、第２のメモリセルアレイから読み出された未書込みデータを前記選択された行に書込む。ある態様では、半導体記憶装置はさらに、前記データ保持手段に保持されたデータを選択するデータ選択手段を含み、前記制御手段は、前記データ選択手段によって選択されたデータを第１のメモリセルアレイの選択されたメモリセルに書込み、前記データ選択手段によって選択されなかったデータを第２のメモリセルアレイに書込む。ある態様では、前記制御手段は、パワーダウンレベルと第２のメモリセルアレイの書込み限界となる最小電圧との間の電圧を用いて第２のメモリセルアレイに未書込みデータを書込む。ある態様では、前記メモリセルアレイは、第１のメモリセルアレイと第２のメモリセルアレイに共通のビット線と、第１のメモリセルアレイと第２のメモリセルアレイとの間に接続され、前記ビット線を選択的に第２のメモリセルアレイに接続または非接続するエントリーゲートとを含む。ある態様では、第２のメモリセルアレイは、１ページから構成され、第２のメモリセルアレイは、ビット線を選択するためのビット線選択回路の下方に配置される。
本発明によれば、電源電圧のパワーダウンレベルが検出されたとき、第１のメモリセルアレイへの書込みが完了していない未書込みデータを第２のメモリセルアレイに書込むようにしたので、未書込みデータの消失を回避し、電源電圧が回復したときに未書込みデータを第１のメモリセルアレイに書込み、中断した書込みを復旧させることができる。
本発明の実施例に係る不揮発性メモリの全体構成を示す図である。 本発明の実施例に係るメモリセルアレイの構成を示す模式図である。 本発明の実施例に係るＮＯＲ型メモリセルアレイの一部の回路図である。 本発明の実施例に係る抵抗変化型メモリセルアレイの一部の回路図である。 図５（Ａ）は、本実施例のＮＯＲ型メモリセルアレイの概略断面図、図５（Ｂ）は、本実施例の抵抗変化型メモリセルアレイの概略断面図である。 本発明の実施例に係る読み書き制御部の構成を示す図である。 本発明の実施例に係るパワーダウン検出時の書込みデータのリカバリー動作を説明するフローである。 本発明の実施例に係るパワーオン検出時の書込みデータのリカバリー動作を説明するフローである。 本発明の実施例に係るページ書込み時のページデータのリカバリー例を示す図である。 本発明の第２の実施例に係る不揮発性メモリを説明する図である。 本発明の第３の実施例に係る不揮発性メモリを説明する図である。 第３の実施例によるページバッファ／センス回路と抵抗変化型アレイとの接続関係を示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、ＮＯＲ型フラッシュメモリと抵抗変化型メモリとを組み合わせた不揮発性メモリに関する。ＮＯＲ型フラッシュメモリでは、高集積化が進んでいるが、書込みや消去のために比較的大きな電圧を必要とし、低電力化は必ずしも十分ではない。他方、抵抗変化型メモリは、ＮＯＲ型フラッシュメモリのような消去を必要とせず、低電圧でデータを書き換えることが可能であるが、メモリサイズが大きいためＮＯＲ型フラッシュメモリのような集積度には及ばない。また、抵抗変化型メモリは、ＮＯＲ型フラッシュメモリよりも高いエンデュランス特性（書き換え可能な回数）を備えている。
本発明のある態様では、ＮＯＲ型フラッシュメモリの構造を有するメモリセルアレイと抵抗変化型メモリの構造を有するメモリセルアレイとが共通の基板上に集積される。また、別の態様では、ＮＯＲ型フラッシュメモリのチップ上に抵抗変化型メモリのチップが積層される。
次に、本発明の実施例に係る不揮発性メモリの詳細について説明する。図１は、本実施例に係る不揮発性メモリ１００の全体構成を示すブロック図である。同図に示すように、不揮発性メモリ１００は、例えば、シリコン等の基板上に、メモリセルアレイ１１０、アドレスバッファ１２０、セクタ／ゲート選択回路１３０、ワード線デコーダ１４０、Ｙデコーダ１５０、入出力回路１６０、パワーオン検出部１７０、パワーダウン検出部１７２および読み書き制御部１８０などを集積して構成され、これらの各部は、アドレス、データ、制御信号等を送受可能な内部バス等によって接続される。なお、同図は、主要な構成を示しており、電圧生成回路等は省略してある。
図２は、メモリセルアレイの構成を模式的に示した平面図である。メモリセルアレイ１１０は、ＮＯＲ型フラッシュメモリの構造を有する第１のメモリセルアレイ（以下、ＮＯＲ型アレイと称す）１１０Ａと、抵抗変化型メモリの構造を有する第２のメモリセルアレイ（以下、抵抗変化型アレイと称す）１１０Ｂとを含む。ＮＯＲ型アレイ１１０Ａは、抵抗変化型アレイ１１０Ｂに比較して高集積化が可能であり、抵抗変化型アレイ１１０Ｂは、ＮＯＲ型アレイ１１０Ａに比較して低電力動作が可能である。
メモリセルアレイ１１０は、列方向にＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとを配置させ、ＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとの上方には列方向にグローバルビット線ＧＢＬが延在する。ＮＯＲ型アレイ１１０Ａや抵抗変化型アレイ１１０Ｂのメモリサイズは特に限定されないが、例えば、ＮＯＲ型アレイ１１０Ａは１６Ｍｂであり、抵抗変化型アレイ１１０Ｂは１Ｍｂである。
ＮＯＲ型アレイ１１０Ａは、列方向に消去単位である複数のセクタ（またはブロック）０、１、・・・Ｐを含み、各セクタは、セクタ内を列方向に延在するローカルビット線ＬＢＬを選択するためのＬＢＬ選択ゲート１１０Ｄを含む。ＮＯＲ型アレイ１１０Ａの最後のセクタＰと抵抗変化型アレイ１１０Ｂとの間にエントリーゲート１１０Ｃが形成される。エントリーゲート１１０Ｃは、抵抗変化型アレイ１１０Ｂ内を列方向に延在するローカルビット線を選択するとともに、ＮＯＲ型アレイ１１０Ａがアクセスされるとき抵抗変化型アレイ１１０ＢをＮＯＲ型アレイ１１０Ａから隔離する。
メモリセルアレイ１１０の列方向に複数のグローバルビット線ＧＢＬ０、１、２、・・・、ｍ（総称するときグローバルビット線ＧＢＬ）が形成される。グローバルビット線ＧＢＬは、ＮＯＲ型アレイ１１０Ａの各セクタのＬＢＬ選択ゲート１１０Ｄに接続されるとともに、エントリーゲート１１０Ｃに接続され、つまり、グローバルビット線ＧＢＬは、ＮＯＲ型アレイ１１０Ａおよび抵抗変化型アレイ１１０Ｂによって共有される。
複数のワード線がメモリセルアレイ１１０の行方向に形成される。セクタ０の行方向にはワード線ＷＬ００～ＷＬ０ｎが形成され、セクタ１の行方向にはワード線ＷＬ１０～１ｎが形成され、同様にセクタＰの行方向にはワード線ＷＬＰ０～Ｐｎが形成され、抵抗変化型アレイ１１０Ｂの行方向にワード線ＷＬＱ０～Ｑｊが形成される。
セクタ０のＬＢＬ選択ゲート１１０Ｄにはセクタ／ゲート選択回路１３０からの４ビットの選択信号線ＳＥＬ＿０［０：３］が供給され、セクタ１のＬＢＬ選択ゲート１１０Ｄには選択信号線ＳＥＬ＿１［０：３］が供給され、同様にセクタＰのＬＢＬ選択ゲート１１０Ｄには選択信号線ＳＥＬ＿Ｐ［０：３］が供給され、エントリーゲート１１０Ｃには
選択信号線ＳＥＬ＿Ｑ［０：３］が供給される。セクタ／ゲート選択回路１３０は、行アドレスの一部（上位ビット）によりＮＯＲ型アレイ１１０Ａのセクタを選択し、選択されたセクタに対応するＬＢＬ選択ゲート１１０Ｄに選択信号線が供給される。
図３に、セクタ０の一部の回路構成を示す。同図に示すように、ＬＢＬ選択ゲート１１０Ｄは、１つのグローバルビット線ＧＢＬを４つのローカルビット線ＬＢＬ０～ＬＢＬ３に分割するように行方向に延在する。つまり、ｍ本のグローバルビット線ＧＢＬは、ＬＢＬ選択ゲート１１０Ｄによってｍ×４本に分割される。
１つのグローバルビット線ＧＢＬと４つのローカルビット線ＬＢＬ０～ＬＢＬ３との間には、並列に接続された４つのＮＭＯＳトランジスタＱ０、Ｑ１、Ｑ２、Ｑ３が形成される。トランジスタＱ０の各ゲートには、行方向に延在する選択信号線ＳＥＬ０が共通に接続され、トランジスタＱ１の各ゲートには、行方向に延在する選択信号線ＳＥＬ１が共通に接続され、トランジスタＱ２の各ゲートには、行方向に延在する選択信号線ＳＥＬ２が共通に接続され、トランジスタＱ３の各ゲートには、行方向に延在する選択信号線ＳＥＬ３が共通に接続される。
セクタ／ゲート選択回路１３０は、行アドレスの上位ビットに従いセクタを選択し、かつ列アドレスに従い選択したセクタのＬＢＬ選択ゲート１１０Ｄに接続された選択信号線を選択する。例えば、セクタ０が選択されたとき、選択信号線ＳＥＬ＿０［０：３］が選択される。読み書き制御部１８０は、選択された選択信号線のいずれかをＨレベルに駆動し、残りをＬレベルに駆動する。例えば、選択信号線ＳＥＬ０がＨレベルに駆動され、残りの選択信号線ＳＥＬ１～ＳＥＬ３がＬレベルに駆動され、これにより、ＬＢＬ選択ゲート１１０Ｄのｍ個のトランジスタＱ０がオンし、ｍ本のグローバルビット線ＧＢＬが対応するｍ個のローカルビット線ＬＢＬ０に選択的に接続される。他方、トランジスタＱ１～Ｑ３がオフし、ローカルビット線ＬＢＬ１～ＬＢＬ３がグローバルビット線ＧＢＬから切り離される。
各セクタ内には、複数のメモリセルが行列状に形成される。列方向に隣接するメモリセルのドレイン領域が共通に接続され、このドレイン領域がローカルビット線に接続される。また、行方向のメモリセルの各ゲートは、行方向のワード線に共通に接続され、行方向のメモリセルの各ソース領域が行方向のソース線に共通に接続される。例えば、メモリセルＭＣ０、ＭＣ１のゲートは、ワード線ＷＬ００、０１に接続され、メモリセルＭＣ０、ＭＣ１の共通のドレイン領域がローカルビット線ＬＢＬ０に接続され、メモリセルＭＣ０のソース領域がソース線ＳＬ００に接続され、メモリセルＭＣ１のソース領域がソース線ＳＬ０１に接続される。セクタ／ゲート選択回路１３０は、列アドレスに従い選択されたセクタのソース線を選択し、読み書き制御部１８０の制御により選択したソース線に動作電圧を印加する。
メモリセルは、例えば、基板表面上に電荷をトラップするための蓄積領域として機能する酸化膜－窒化膜－酸化膜（ＯＮＯ）を含み、その上にポリシリコンまたは金属等の導電性のゲートを含む。メモリセルは、例えば、ソース／ドレイン領域間に電流が流されたときに生じるホットエレクトロンをＯＮＯ膜にトラップすることでデータをプログラムすることができる。但し、それ以外にも、ファウラーノルドハイム（ＦＮ）トンネリングにより電荷をＯＮＯ膜にトラップさせてもよい。トラップされた電荷は、例えばＦＮトンネリングやホットホール注入により消去することができる。
図５（Ａ）に、メモリセルＭＣ０、ＭＣ１の列方向の概略断面を示す。Ｐ型のシリコン基板またはＰウエル領域２００内に、フィールド酸化膜またはトレンチアイソレーションにより形成されたアクティブ領域内にメモリセルＭＣ０、ＭＣ１が形成される。メモリセルＭＣ０、ＭＣ１のゲートは、行方向のワード線ＷＬ００、ＷＬ０１を構成する。メモリセルＭＣ０、ＭＣ１のドレイン領域は共通であり、当該ドレイン領域は、ビアコンタクトＶ０を介して列方向のローカルビット線ＬＢＬ０に電気的に接続される。メモリセルＭＣ０、ＭＣ１のソース領域は、ビアコンタクトＶ１を介して行方向のソース線ＳＬ００、ＳＬ０１に電気的に接続される。上記の例では、ソース線が基板上の導電層によって形成されたが、これに限らず、基板内の埋め込み拡散領域によってソース線を形成するようにしてもよい。この場合、行方向のメモリセルの各ソース領域が共通に接続される。
また、メモリセルＭＣ０と隣接するアクティブ領域に、ＬＢＬ選択ゲート１１０ＤのトランジスタＱ０が形成される。トランジスタＱ０のゲートは、行方向の選択信号線ＳＥＬ０を構成し、ドレイン領域がビアコンタクトＶ２を介して列方向のグローバルビット線ＧＢＬ０に電気的に接続され、ソース領域がビアコンタクトＶ０を介してローカルビット線ＬＢＬ０に電気的に接続される。
ＬＢＬ選択ゲート１１０Ｄによって形成された複数のローカルビット線ＬＢＬ０～ＬＢＬ３は、セクタ０の最後のメモリセルＷＬ０ｎ－１とＷＬ０ｎとの共通ドレイン領域に接続され、そこで終端する。他のセクタ１～Ｐもセクタ０と同様に構成される。
次に、エントリーゲート１１０Ｃについて説明する。エントリーゲート１１０Ｃは、図２に示すように、ＮＯＲ型アレイ１１０Ａの最後のセクタＰと抵抗変化型アレイ１１０Ｂとの境界に形成される。エントリーゲート１１０Ｃは、ＬＢＬ選択ゲート１１０ＤのトランジスタＱ０～Ｑ３とゲート幅、ゲート長が同じサイズのトランジスタＱ０～Ｑ３を含んで構成されが、ＬＢＬ選択ゲート１１０Ｄと異なり、１つのグローバルビット線ＧＢＬを２つのローカルビット線ＬＢＬ０、ＬＢＬ１に分割するように、グローバルビット線ＧＢＬに接続される。
図４に、エントリーゲート１１０Ｃと抵抗変化型アレイ１１０Ｂの一部の回路構成を示す。エントリーゲート１１０Ｃは、１つのグローバルビット線ＧＢＬと４つの犠牲ローカルビット線Ｓ＿ＬＢＬ０～Ｓ＿ＬＢＬ３との間に並列に接続されたトランジスタＱ０～Ｑ３を含む。トランジスタＱ０～Ｑ３のゲートには、セクタ／ゲート選択回路１３０からの選択信号線ＳＥＬ＿Ｑ［０：３］が接続される。
犠牲ローカルビット線Ｓ＿ＬＢＬ０とこれに隣接する犠牲ローカルビット線Ｓ＿ＬＢＬ１とを短絡することでローカルビット線ＬＢＬ０が形成され、犠牲ローカルビット線Ｓ＿ＬＢＬ２とこれに隣接する犠牲ローカルビット線Ｓ＿ＬＢＬ３とを短絡することでローカルビット線ＬＢＬ１が形成される。
読み書き制御部１８０は、ＮＯＲ型アレイ１１０Ａをアクセスするとき、セクタ／ゲート選択回路１３０を介して選択信号線ＳＥＬ＿Ｑ［０：３］をＬレベルに駆動し、全てのトランジスタＱ０～Ｑ３をオフにし、抵抗変化型アレイ１１０ＢをＮＯＲ型アレイ１１０Ａから隔離する。また、読み書き制御部１８０は、抵抗変化型アレイ１１０Ｂをアクセスするとき、セクタ／ゲート選択回路１３０を介して選択信号線ＳＥＬ＿ＱのいずれかをＨレベルに駆動し、トランジスタＱ０～Ｑ３のいずれかをオンさせ、選択されたローカルビット線をグローバルビット線に接続する。
本実施例では、抵抗変化型アレイ１１０Ｂのローカルビット線ＬＢＬ０／ＬＢＬ１のピッチは、ＮＯＲ型アレイ１１０Ａのローカルビット線ＬＢＬ０／ＬＢＬ１、ＬＢＬ２／ＬＢＬ３のピッチの２倍である。また、エントリーゲート１１０Ｃでは、１つのローカルビット線に２つのトランジスタが並列に接続されるため、抵抗変化型アレイ１１０Ｂの１つのローカルビット線に供給できる電流は、ＮＯＲ型アレイ１１０Ａの１つのローカルビット線に供給する電流の２倍である。抵抗変化型アレイ１１０Ｂのローカルビット線間のピッチがＮＯＲ型アレイ１１０Ａよりも大きいのは、ＮＯＲ型アレイ１１０Ａの集積度が抵抗変化型アレイ１１０Ｂの集積度よりも高いためである。上記構成は一例であり、必ずしもこのような構成に限定される必要はなく、例えば、ＮＯＲ型アレイ１１０Ａのピッチを抵抗変化型アレイ１１０Ｂのピッチに等しくしてもよい。
抵抗変化型アレイ１１０Ｂには、複数のメモリセルが行列状に形成される。１つのメモリセルは、１つのアクセストランジスタと１つの可変抵抗素子を含んで構成される。行方向のアクセストランジスタの各ゲートは、行方向のワード線に共通に接続され、列方向に隣接する一対のアクセストランジスタのソース領域が共通に対応するソース線に接続され、アクセストランジスタのドレイン領域に可変抵抗素子の一方の電極が接続され、可変抵抗素子の他方の電極がローカルビット線に接続される。例えば、メモリセルＭＣ０、ＭＣ１のゲートは、ワード線ＷＬＱ０、Ｑ１に接続され、メモリセルＭＣ０、ＭＣ１の共通のソース領域がソース線ＳＬＱ０に接続され、メモリセルＭＣ０のドレイン領域が可変抵抗素子を介してローカルビット線ＬＢＬ０に接続され、メモリセルＭＣ１のドレイン領域が可変抵抗素子を介してローカルビット線ＬＢＬ０に接続される。
可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の遷移金属の薄膜酸化物から構成され、書込みパルス電圧の極性および大きさによってセットまたはリセットされる。可変抵抗素子は、例えば、ビット線側からソース線側に向けて電流を流したとき低抵抗状態にセットされ、ソース線側からビット線側に向けて電流を流したとき、高抵抗状態にリセットされる。
図５（Ｂ）に、抵抗変化型アレイ１１０ＢのメモリセルＭＣ０、ＭＣ１の列方向の概略断面を示す。Ｐ型のシリコン基板またはＰウエル領域２００内に、フィールド酸化膜またはトレンチアイソレーションにより形成されたアクティブ領域内にメモリセルＭＣ０、ＭＣ１が形成される。メモリセルＭＣ０、ＭＣ１のアクセストランジスタのゲートは、行方向のワード線ＷＬＱ０、ＷＬＱ１を構成し、アクセストランジスタの共通のソース領域は、ビアコンタクトＶ１を介して行方向のソース線ＳＬＱ０に電気的に接続される。メモリセルＭＣ０のアクセストランジスタのドレイン領域は、ビアコンタクトＶ１を介して可変抵抗素子ＶＲ０に接続され、さらに可変抵抗素子ＶＲ０は、ビアコンタクトＶ３を介して列方向のローカルビット線ＬＢＬ０に電気的に接続される。メモリセルＭＣ１のアクセストランジスタのドレイン領域は、ビアコンタクトＶ１を介して可変抵抗素子ＶＲ１に接続され、さらに可変抵抗素子ＶＲ１は、ビアコンタクトＶ３を介してローカルビット線ＬＢＬ０に電気的に接続される。
メモリセルＭＣ０と隣接するアクティブ領域に、エントリーゲート１１０ＣのトランジスタＱ０が形成される。トランジスタＱ０のゲートは、行方向の選択信号線ＳＥＬ０を構成し、ドレイン領域がビアコンタクトＶ２を介してグローバルビット線ＧＢＬ０に電気的に接続され、ソース領域がビアコンタクトＶ０を介してローカルビット線ＬＢＬ０に電気的に接続される。
メモリセルアレイ１１０は、多層配線構造によって形成されるが、図５（Ａ）、（Ｂ）に示すように、抵抗変化型アレイ１１０Ｂおよびエントリーゲート１１０Ｃは、ＮＯＲ型アレイ１１０Ａと互換性のある構成であることが理解される。
再び図１を参照する。アドレスバッファ１２０は、入出力回路１６０からアドレスを受け取り、受け取ったアドレスをセクタ／ゲート選択回路１３０、ワード線デコーダ１４０、Ｙデコーダ１５０および読み書き制御部１８０に提供する。セクタ／ゲート選択回路１３０は、行アドレスに基づきセクタを選択し、列アドレスに基づき選択されたセクタに対応する選択信号線ＳＥＬ０～ＳＥＬ３をＨレベルまたはＬレベルで駆動する。さらにセクタ／ゲート選択回路１３０は、列アドレスに従い、選択されたセクタに対応するソース線に動作電圧を印加する。選択信号線やソース線に印加する電圧は、読み書き制御部１８０によって制御される。
Ｙデコーダ１５０は、列アドレスに基づきグローバルビット線ＧＢＬ０～ＧＢＬｍを選択する。選択されたグローバルビット線ＧＢＬには、読み書き制御部１８０の制御に従い、読出し電圧、書込み（プログラム）電圧、消去電圧などが印加される。
ワード線デコーダ１４０は、アドレスバッファ１２０からの行アドレスに基づきＮＯＲ型アレイ１１０Ａのワード線を選択する。選択されたワード線には、読み書き制御部１８０の制御に従い、読出し、書込み（プログラム）、消去に応じた電圧が印加される。ＮＯＲ型アレイ１１０Ａのセクタ内のメモリセルのデータを全て消去する場合には、セクタ内の全てのワード線が選択される。また、抵抗変化型アレイ１１０Ｂへのアクセスが行われるとき、ワード線デコータ１４０には、読み書き制御部１８０から行アドレスが供給され、ワード線デコーダ１４０は、この行アドレスに基づき抵抗変化型アレイ１１０Ｂのワード線を選択する。選択されたワード線には、読み書き制御部１８０の制御に従い、読出し、書込みに応じた電圧が印加される。
入出力回路１６０は、外部のホストコンピュータからコマンドやデータを受け取ったり、メモリセルアレイ１１０から読み出されたデータを外部に出力する。受け取られたアドレスはアドレスバッファ１２０に提供され、書込みすべきデータやコマンドが読み書き制御部１８０へ提供される。
パワーオン検出部１７０は、外部から電源電圧ＶＤＤ（バッテリーを含む）が投入されたときのパワーオンレベルを検出し、この検出結果を読み書き制御部１８０へ提供する。読み書き制御部１８０は、パワーオンレベルが検出されるとパワーオンシーケンスを実行し、例えば、予め用意された記憶領域から設定情報を読出し、当該設定情報に従い回路部の動作パラメータなどを調整する。また、本実施例のパワーオンシーケンスは、後述するように、抵抗変化型アレイ１１０Ｂに書込まれたデータを読出し、読み出したデータをＮＯＲ型アレイ１１０Ａに書込むリカバリー機能を備える。
パワーダウン検出部１７２は、電源電圧ＶＤＤがパワーダウンレベルに低下したことを検出し、この検出結果を読み書き制御部１８０に提供する。例えば、停電により電源電圧ＶＤＤが瞬停したり、ピーク消費電流による電源電圧ＶＤＤが一時的に降下したり、電力供給源がバッテリーである場合にバッテリー残量が減少することで電源電圧ＶＤＤが降下したとき、パワーダウンレベルが検出される。読み書き制御部１８０は、パワーダウンレベルが検出されると、パワーダウン動作を実行し、例えば、チャージポンプ回路の動作を停止したり、ＣＰＵやロジック等をリセットする。また、本実施例のパワーダウン動作は、後述するように、ＮＯＲ型アレイ１１０Ａへのデータ書込みを行っている場合には、未書込みデータが消失されないように未書込みデータを抵抗変化型アレイ１１０Ｂへ書込む機能を備える。
読み書き制御部１８０は、例えば、マイクロコントローラ、センスアンプＳ／Ａ、書込みアンプＷ／Ａ等を含み、不揮発性メモリ１００の全体の動作を制御する。読み書き制御部１８０は、入出力回路１６０から受け取ったコマンドを解読し、解読結果に基づき読出し、書込み、消去を行う。
［読出し動作］
外部から読出しコマンドおよびアドレスが入力されると、ワード線デコーダ１４０は、行アドレスに従いＮＯＲ型アレイ１１０Ａのワード線を選択し、セクタ／ゲート選択回路１３０は、行アドレスに基づき選択されるセクタに対応するＬＢＬ選択ゲート１１０Ｄの選択信号線ＳＥＬ０～ＳＥＬ３を選択し、かつ列アドレスに従いソースＳＬを選択する。Ｙデコーダ１５０は、列アドレスに従いグローバルビット線を選択する。読み書き制御部１８０は、ＮＯＲ型アレイ１１０Ａへのアクセスが行われる期間中、エントリーゲート１１０Ｃを非選択とし（選択信号線ＳＥＬ０～ＳＥＬ３は全てＬレベル）、抵抗変化型アレイ１１０ＢをＮＯＲ型アレイ１１０Ａから切り離す。
例えば、ＮＯＲ型アレイ１１０ＡのメモリセルＭａ（図３を参照）が選択される場合、選択ワード線ＷＬ０１に読出し電圧が印加され、ソース線ＳＬ０１にＧＮＤが供給される。また、選択信号線ＳＥＬ２がＨレベルに駆動され、トランジスタＱ２がオンし、Ｙデコーダ１５０は、グローバルビット線ＧＢＬ０を選択し、読み書き制御部１８０は、グローバルビット線ＧＢＬ０に読出し電圧を印加する。メモリセルＭａは、記憶したデータ「０」、「１」に応じてオン／オフし、センスアンプは、グローバルビット線ＧＢＬ０の電圧または電流を感知する。
また、抵抗変化型アレイ１１０ＢのメモリセルＭｂ（図４を参照）が選択される場合、選択ワード線ＷＬＱ２に読出し電圧が印加され、アクセストランジスタがオンされ、セクタ／ゲート選択回路１３０によって選択されたソース線ＳＬＱ１にＧＮＤが供給される。また、エントリーゲート１１０Ｃの選択信号線ＳＥＬ２がＨレベルに駆動され、トランジスタＱ２がオンし、Ｙデコーダ１５０によってグローバルビット線ＧＢＬ０が選択され、読み書き制御部１８０は、グローバルビット線ＧＢＬ０に読出し電圧を印加する。可変抵抗素子が低抵抗状態または高抵抗状態によりグローバルビット線ＧＢＬ０からソース線ＳＬＱ１に流れる電流が異なり、この電圧または電流がセンスアンプによって感知される。
［書込み動作］
読み書き制御部１８０は、外部から入力される書込みコマンド、アドレス、データに応じてＮＯＲ型アレイ１１０Ａへの書込みを行う。例えば、ＮＯＲ型アレイ１１０ＡのメモリセルＭａにデータ「０」を書き込む場合、選択ワード線ＷＬ０１に書込み電圧を印加し、選択されたグローバルビット線ＧＢＬ０に書込み電圧を印加し、選択されたソース線ＳＬ０１にＧＮＤを印加する。
抵抗変化型アレイ１１０ＢのメモリセルＭｂにデータ「０」を書き込む場合、選択ワード線ＷＬＱ２に書込み電圧を印加してアクセストランジスタをオンさせ、選択されたグローバルビット線ＧＢＬ０に書込み電圧を印加し、選択されたソース線ＳＬＱ１にＧＮＤを印加する。メモリセルＭＢにデータ「１」を書込む場合には、グローバルビット線にＧＮＤを印加し、ソース線に書込み電圧を印加する。
［消去動作］
読み書き制御部１８０は、外部から入力される消去コマンド、アドレスに応じてＮＯＲ型アレイ１１０Ａのメモリセルのデータの消去を行う。ＮＯＲ型アレイ１１０Ａのセクタの消去を行う場合、当該セクタの全てのワード線が選択され、選択したワード線にＧＮＤに印加される。また、セクタ／ゲート選択回路１３０は、選択されたＬＢＬ選択ゲート１１０ＤのトランジスタＱ０～Ｑ３を全てオフにし、ローカルビット線ＬＢＬ０～ＬＢＬ３をフローティング状態にし、選択したセクタ内の全てのソース線に消去電圧を印加する。これにより、セクタ内の全てのメモリセルのゲートとソース領域間に高電圧が印加され、メモリセル内の電子がソース側に抜け、メモリセルの閾値が下がり、データが「１」となる。
次に、ＮＯＲ型アレイ１１０Ａへの書込み中に電源電圧ＶＤＤの瞬停や変動が発生したときのリカバリーについて説明する。読み書き制御部１８０は、ＮＯＲ型アレイ１１０Ａへの書込み中にパワーダウン検出部１７２によりパワーダウンが検出されると、電源電圧ＶＤＤの降下中に未書込みデータを抵抗変化型アレイ１１０Ｂに書込むことを可能にする。その後、電源電圧ＶＤＤが復旧し、パワーオン検出部１７０によりパワーオンが検出されると、パワーオンシーケンスにおいて抵抗変化型アレイ１１０Ｂに書込まれている未書込みデータを読出し、読み出した未書込みデータをＮＯＲ型アレイ１１０Ａに書込み、これにより、中断された書込み動作をリカバリーする。
図６は、本実施例の読み書き制御部１８０のリカバリー機能に関連する構成を示す図である。同図に示すように、読み書き制御部１８０は、ＮＯＲ型アレイ１１０Ａへの書込みを制御するＮＯＲ書込み部２００と、ＮＯＲ型アレイ１１０Ａの選択されたメモリセルに書込むためのデータを選択するデータ選択部２１０と、入出力回路１６０を介して受け取ったデータＤＡＴＡまたはＲＲＡＭ読出し部２５０で読み出された未書込みデータＤＡＴＡ＿ＲＲＡＭを保持するデータレジスタ２２０と、抵抗変化型アレイ１１０Ｂへの書込みを制御するＲＲＡＭ書込み部２３０と、入出力回路１６０を介して受け取ったアドレスＡＤＤおよびデータ選択部２１０によって選択されたデータの位置を示すアドレスＡＤＤ＿ＳＥＬを保持するアドレス保持部２４０と、抵抗変化型アレイ１１０Ｂからリカバリーのためのデータを読み出すＲＲＡＭ読出し部２５０とを含む。
ＮＯＲ型アレイ１１０Ａへの書込みが行われるとき、入出力回路１６０を介して入力されたデータＤＡＴＡがデータレジスタ２２０に保持され、アドレスＡＤＤがアドレス保持部２４０に保持される。書込みは、例えば、ビット単位の書込み以外にも、バイト単位のバイト書込みやページ単位のページ書込みが可能であり、バイト書込みやページ書込みは、書込みコマンドによって指定することができる。バイト書込みやページ書込みは、ＮＯＲ型アレイ１１０Ａの同一行への連続的なデータの書込みを可能にする。ワード線デコーダ１４０は、入力された行アドレスに基づきワード線を選択し、Ｙデコーダ１５０は、入力された列アドレスに基づきグローバルビット線を選択する。ページ書込みやバイト書込みのためのビット線の選択方法は特に限定されないが、例えば、ページまたはバイトの先頭アドレスや最終アドレスを指定するためのアドレスを入力するようにしてもよいし、先頭アドレスのみを指定し、以後のアドレスは、例えばアドレスカウンタによって生成するようにしてもよい。後者の場合、Ｙデコーダ１５０は、入力された列アドレスをアドレスカウンタにセットし、以後、内部クロック信号によりアドレスカウンタをインクリメントさせ、列アドレスを生成する。
データレジスタ２２０は、例えば１ページ分のデータを保持可能なラッチ回路によって構成される。もし、バイト書込みであれば、入力されたバイトデータがデータレジスタ２２０に保持され、ページ書込みであれば、入力されたページデータがデータレジスタ２２０に保持される。
データ選択部２１０は、データレジスタ２２０に保持されたデータを選択し、選択したデータをＮＯＲ書込み部２００に提供する。データ選択部２１０は、例えば、データレジスタ２２０のアドレスを指定するカウンタまたはアドレスポインタを含み、指定されたアドレスのデータを選択する。例えば、ＮＯＲ型アレイが図３に示すような構成であれば、複数のメモリセルへ同時にデータを書込みことが可能であり、このような場合には、複数のデータが同時に選択される。
ＮＯＲ書込み部２００は、データ選択部２１０によって選択されたデータ「０」、「１」に応じた書込みバイアスを生成し、これにより、選択されたメモリセルにデータの書込みが行われる。もし、ページ書込みであれば、データレジスタ２２０に保持されたページデータは、ＮＯＲ型アレイ１１０Ａの選択されたページ（例えば、ワード線ＷＬ００に接続されたメモリセル）のメモリセルに書込まれる。また、データ選択部２１０は、選択したデータの位置を示すアドレスデータＡＤＤ＿ＳＥＬをアドレス保持部２４０に提供する。
ＮＯＲ型アレイ１１０Ａへの書込み動作中に電源電圧ＶＤＤがパワーダウンレベルに降下すると、ＮＯＲ書込み部２００は、パワーダウン検出部１７２からのパワーダウン検出信号ＰＤ＿ＤＥＴに応答してＮＯＲ型アレイ１１０Ａへの書込み動作を中断する。他方、ＲＲＡＭ書込み部２３０は、この検出信号ＰＤ＿ＤＥＴに応答して未書込みデータを抵抗変化型アレイ１１０Ｂに書込む。
ＲＲＡＭ書込み部２３０は、内部で生成された行アドレスおよび列アドレスをワード線デコーダ１４０、Ｙデコーダ１５０、セクタ／ゲート選択回路１３０に提供する。行アドレスおよび列アドレスは、抵抗変化型アレイ１１０Ｂの決められた領域に未書込みデータを書込むために生成される。ワード線デコーダ１４０は、行アドレスに基づき抵抗変化型アレイ１１０Ｂのワード線を選択し、Ｙデコーダ１５０は、列アドレスに基づきグローバルビット線ＧＢＬを選択する。また、セクタ／ゲート選択回路１３０は、列アドレスに基づき抵抗変化型アレイ１１０Ｂのソース線ＳＬＱを選択し、さらにエントリーゲート１１０Ｃを活性化させるために選択信号線ＳＥＬ＿Ｑを選択し、エントリーゲート１１０ＣのトランジスタＱ０～Ｑ３が選択信号線ＳＥＬ＿Ｑによってオン／オフされ、グローバルビット線に接続されるローカルビット線が選択される。
こうして、抵抗変化型アレイ１１０Ｂのメモリセル（可変抵抗素子）が選択され、ＲＲＡＭ書込み部２３０は、書込むデータ「０」、「１」に応じて、セット書込みまたはリセット書込みのためのバイアス電圧をグローバルビット線ＧＢＬ、ソース線を介して選択されたメモリセルに印加する。
ＲＲＡＭ書込み部２３０は、データレジスタ２２０に保持された未書込みデータＤＡＴＡ＿ＲＲＡＭと、アドレス保持部２４０に保持されたアドレスデータＡＤＤ＿ＲＲＡＭとを抵抗変化型アレイ１１０Ｂの決められた領域に書込む。さらにＮＯＲ型アレイ１１０Ａへの書込みコマンド（またはバイト書込みやページ書込みを識別するデータ）を未書込みデータと一緒に書込むようにしてもよい。未書込みデータＤＡＴＡ＿ＲＲＡＭは、書込み動作が中断されたときのＮＯＲ型アレイ１１０Ａに書込まれていないデータであり、言い換えれば、データ選択部２１０によって選択されていないデータである。また、アドレスデータＡＤＤ＿ＲＲＡＭは、ＮＯＲ型アレイ１１０Ａへの書込みのために入出力回路１６０を介して外部から入力されたアドレスＡＤＤと、データ選択部２１０によって選択されたデータの位置を示すアドレス（または未選択のデータの位置を示すアドレス）ＡＤＤ＿ＳＥＬとを含む。
ＮＯＲ型アレイ１１０Ａの書込みは、選択ワード線等に高電圧を印加する必要があり、パワーダウンレベル以上の電圧は、そのような書込みを保証する。他方、抵抗変化型アレイ１１０Ｂへの書込みは、ＮＯＲ型アレイ１１０Ａに要する書込み電圧よりも十分に低く、電源電圧ＶＤＤがパワーダウンレベル以下に降下しても、そのような電圧を用いて書込みを行うことが可能である。それ故、ＮＯＲ型アレイ１１０Ａの未書込みデータＤＡＴＡ＿ＲＲＡＭとアドレスデータＡＤＤ＿ＲＲＡＭは、パワーダウンレベルと抵抗変化型アレイ１１０Ｂの書込み限界となる最小電圧との間の電圧を用いて実施される。
ＲＲＡＭ読出し部２５０は、電源電圧ＶＤＤが復旧したとき、パワーオン検出部１７０からのパワーオン検出信号ＰＯ＿ＤＥＴに応答して、抵抗変化型アレイ１１０Ｂの決められた領域から未書込みデータＤＡＴＡ＿ＲＲＡＭおよびアドレスデータＡＤＤ＿ＲＲＡＭを読出す。
読み出された未書込みデータＤＡＴＡ＿ＲＲＡＭは、データレジスタ２２０に転送され、未書込みデータのアドレスＡＤＤ＿ＳＥＬに従い書込み中断前の状態となるようにデータレジスタ２２０にセットされる。また、読み出されたアドレスＡＤＤ＿ＳＥＬがデータ選択部２１０に提供され、データ選択部２１０は、アドレスＡＤＤ＿ＳＥＬに従いデータレジスタ２２０からデータを選択し、選択したデータをＮＯＲ書込み部２００に提供する。さらに読み出されたアドレスＡＤＤがＮＯＲ書込み部２００に提供され、ＮＯＲ書込み部２００は、行アドレスおよび列アドレスをワード線デコーダ１４０、Ｙデコーダ１５０、セクタ／ゲート選択回路１３０に提供する。また、抵抗変化型アレイ１１０ＢにＮＯＲ型アレイ１１０Ａへの書込みコマンドまたはそれを識別するデータが書込まれている場合には、読み出された書込みコマンドまたは識別するデータがＮＯＲ書込み部２００に提供される。
こうして書込みが中断された前の書込み状態が復元され、ＮＯＲ書込み部２００は、中断されたＮＯＲ型アレイ１１０Ａの書込みを再開させることができる。
図７は、ＮＯＲ型アレイへの書込み中にパワーダウンが生じたときのリカバリー動作を説明するフローチャートである。ここでは、書込みは、ページ書込みと仮定する。ホストコンピュータから出力されたページ書込みコマンド、アドレス、ページデータが入出力回路１６０を介して受け取られる（Ｓ１００）。読み書き制御部１８０は、ページデータをデータレジスタ２２０に保持し、かつページ書込みコマンドを解読し、ページ書込み動作を開始する（Ｓ１１０）。ＮＯＲ書込み部２００は、アドレスに従い選択ページのメモリセルを選択し（Ｓ１２０）、選択メモリセルにページデータの書込みを行う（Ｓ１３０）。例えば、図３に示すようなアレイ構成であれば、複数のデータが選択され、選択された複数のデータが複数の選択メモリセルに同時に書き込まれる。
ＮＯＲ書込み部２００は、書込み中にパワーダウン検出信号ＰＤ＿ＤＥＴを受け取ると（Ｓ１４０）、ＮＯＲ型アレイ１１０Ａへの書込みを中断し、代わりにＲＲＡＭ書込み部２３０が未書込みデータやアドレス等を抵抗変化型アレイ１１０Ｂの決められた領域に書込む（Ｓ１５０）。他方、書込み中にパワーダウンが検出されなかった場合には（Ｓ１４０）、ステップＳ１２０～Ｓ１４０が繰り返され、データレジスタ２２０に保持された全てのページデータが選択ページに書込まれる（Ｓ１６０、Ｓ１７０）。
図８は、パワーオン時に抵抗変化型アレイに書込まれた未書込みデータをＮＯＲ型アレイにリカバリーさせるときの動作を説明するフローである。不揮発性メモリ１００への電源電圧ＶＤＤが投入／回復され（Ｓ２００）、パワーオン検出部１７０によってパワーオンレベルが検出されると（Ｓ２１０）、この検出信号ＰＯ＿ＤＥＴに応答してＲＲＡＭ書込み部２３０は、抵抗変化型アレイ１１０Ｂの決められた領域から未書込みデータおよびアドレス等を読み出す（Ｓ２２０）。読み出された未書込みデータがデータレジスタ２２０にセットされ（Ｓ２３０）、データ選択部２１０によって未書込みデータがＮＯＲ書込み部２００に提供される。ＮＯＲ書込み部２００は、読み出されたアドレスに従いメモリセルを選択し（Ｓ２４０）、選択メモリセルに未書込みデータを書込む（Ｓ２５０）。全ての未書込みデータの書込みが終了するまでステップＳ２４０、Ｓ２５０が繰り返される（Ｓ２６０、Ｓ２７０）。
図９は、ページ書込みが中断されたときのページ書込みのリカバリー動作の一例を示す図である。図９（Ａ）は、電源電圧ＶＤＤと書込み時間との関係を示すグラフ、図９（Ｂ）は、ページデータの遷移例を示す。
時刻ｔ１でページデータが入力され、ページデータがデータレジスタ２２０に保持される。時刻ｔ２で電源電圧ＶＤＤが電圧Ｖ１まで降下しパワーダウンが検出される。このとき、ページデータの一部はＮＯＲ型アレイ１１０Ａに書込まれているが、残りが未書込みデータＤＡＴＡ＿ＲＲＡＭである。時刻ｔ２で、書込みに高電圧を必要とするＮＯＲ型アレイ１１０Ａへの書込みが中断され、比較的低電圧での書込みが可能な抵抗変化型アレイ１１０Ｂに未書込みデータＤＡＴＡ＿ＲＲＡＭやアドレスＡＤＤ＿ＲＲＡＭ等が書込まれる。
電源電圧ＶＤＤが抵抗変化型アレイ１１０Ｂの機能限界電圧Ｖ２に到達するまでの間に、抵抗変化型アレイ１１０Ｂへの未書込みデータ等の書込みが行われ、時刻ｔ３で未書込みデータ等の書込みが完了する。その後、電源電圧ＶＤＤが投入ないし回復し、時刻ｔ４でパワーアップシーケンスが実行されるとき、抵抗変化型アレイ１１０Ｂから読み出された未書込みデータがＮＯＲ型アレイ１１０Ａに書込まれる。
こうして、ＮＯＲ型アレイ１１０Ａへのページ書込みが中断された場合でも、ページデータを消失させることなくページ書込みを自動的に復旧させることができる。その結果、ホストコンピュータによるページ書込みの再実行は不要となり、システムの負荷を軽減させることができる。また、ＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとを搭載することで、ＮＯＲ型アレイ１１０Ａによる高集積化の長所と抵抗変化型アレイ１１０Ｂによる低電力動作の長所とを併せ持つことができる。
なお、抵抗変化型アレイ１１０Ｂへの未書込みデータの書込みは、パワーダウン検出レベルＶ１と抵抗変化型アレイ１１０Ｂの機能限界の電圧Ｖ２との間に実施する必要があり、未書込みデータの書込みに要する時間や消費電力を考慮して電圧Ｖ１を設定することが望ましい。また、上記実施例は、ページ書込みを例示したが、これに限らずバイト書込みや複数ビットの書込みにも同様に適用することができる。
上記実施例では、ＬＢＬ選択ゲート１１０Ｄは、１つのグローバルビット線を４つのローカルビット線に分割したが、これは一例であり、１つのグローバルビット線から分割されるローカルビット線の数は任意である。また、エントリーゲート１１０Ｃにより分割されるローカルビット線間のピッチは、ＬＢＬ選択ゲート１１０Ｄによって分割されるローカルビット線間のピッチの２倍としたが、これは一例であり、両者のピッチの比は任意である。
次に、本発明の第２の実施例について説明する。第１の実施例では、ＮＯＲ型アレイ１１０Ａの最遠端に抵抗変化型アレイ１１０Ｂを構成したが、第２の実施例では、抵抗変化型アレイ１１０Ｂを１ページ（ワード線１本）で構成し、抵抗変化型アレイ１１０ＢをＹデコーダ１５０の下方に配置する。
図１０は、第２の実施例の不揮発性メモリ１００Ａの構成を示す図であり、図１に示す構成と同一のものについては同一参照番号を附してある。同図に示すように、Ｙデコーダ１５０は、列アドレスに基づきＮＯＲ型アレイ１１０Ａのグローバルビット線を選択するための回路および選択信号線ＳＥＬ＿Ｑに基づき抵抗変化型アレイ１１０Ｂのローカルビット線を選択するためのエントリーゲート１１０Ｃとを含む。また、Ｙデコーダ１５０の下方に抵抗変化型アレイ１１０Ｂが形成され、読み書き制御部１８０は、事実上、グローバルビット線を介することなく抵抗変化型アレイ１１０Ｂのメモリセルをアクセスする。
読み書き制御部１８０は、第１の実施例のときと同様に、パワーダウン検出部１７２からのパワーダウン検出信号ＰＤ＿ＤＥＴに応答して、データレジスタ２２０の未書込みデータをエントリーゲート１１０Ｃを介して抵抗変化型アレイ１１０Ｂの選択されたメモリセルに書込む。この場合、抵抗変化型アレイ１１０Ｂのワード線は１本であるため、このワード線の選択／駆動は、ワード線デコーダ１４０を用いることなく読み書き制御部１８０が直接行うようにしてもよい。
その後、パワーオン検出部１７０からのパワーオン検出信号ＰＯ＿ＤＥＴに応答してパワーオンシーケンスが実行されるとき、読み書き制御部１８０は、抵抗変化型アレイ１１０Ｂから未書込みデータを読出し、読み出した未書込みデータをＮＯＲ型アレイ１１０Ａの該当するページの残りのメモリセルに書込む。
このように本実施例によれば、Ｙデコーダ１５０の下方に抵抗変化型アレイ１１０Ｂを配置するようにしたので、読み書き制御部１８０は、ＮＯＲ型アレイ１１０Ａ上を延在するグローバルビット線を実質的に経由することなく抵抗変化型アレイ１１０Ｂのメモリセルをアクセスすることができ、これにより、パワーダウン検出後に抵抗変化型アレイ１１０Ｂのメモリセルに書込みを行うときの配線抵抗や寄生容量が低減され、少ない消費電力を用いて短時間で未書込みデータを抵抗変化型アレイ１１０Ｂに書込むことができる。
また、抵抗変化型アレイ１１０Ｂは１ページから構成され、未書込みデータの書込みに繰り返し使用されるが、可変抵抗素子のエンデュランス特性（書き換え可能な回数）は、ＮＯＲ型の記憶素子よりも十分に高いため繰り返し使用することが可能である。この結果、抵抗変化型アレイの占有スペースを削減し、メモリセルアレイの小型化を図ることができる。
次に、本発明の第３の実施例について説明する。第３の実施例は、第２の実施例のＮＯＲ型アレイ１１０Ａの代わりにＮＡＮＤ型アレイを有し、ＮＡＮＤ型アレイへの書込み中にパワーダウンが検出された場合、ページバッファに保持されたページデータを抵抗変化型アレイにバックアップする。
図１１は、本発明の第３の実施例に係る不揮発性メモリ１００Ｂの概略構成を示す図、図１２は、ページバッファ／センス回路と抵抗変化型アレイとの接続関係を示す。ＮＡＮＤ型アレイ３００は、複数のグローバルビット線ＧＢＬの各々に接続された複数のＮＡＮＤストリング３１０を含み、ＮＡＮＤストリング３１０は、グローバルビット線に接続されるビット線側選択トランジスタＳＧＤと、ワード線ＷＬ０～ＷＬｎに接続された複数のメモリセルと、共通ソース線ＳＬに接続されるソース線側選択トランジスタＳＧＳとを含む。
ページバッファ／センス回路３２０は、選択ビット線をプリチャージしたり、選択メモリセルのデータセンシングするためにプリチャージトランジスタＢＬＰＲＥ、クランプトランジスタＢＬＣＭＰ、ビット線接続トランジスタＢＬＣＮなどを含む。さらにページバッファ／センス回路３２０は、センスノードＳＮＳから転送されるデータや書込み時に入出力回路１６０から受け取られたデータを保持するラッチ３３０を含む。図１２には、１ビットのデータを保持するラッチ３３０が示されているが、ラッチ３３０は、１ページ分のデータを保持する。
抵抗変化型アレイ１１０Ｂは、１ページ（ワード線１本）から構成され、ページバッファ／センス回路３２０の下方に配置される。図１２に示すように、ラッチ３３０のノードＮには、エントリーゲート１１０ＣとしてのトランジスタＱが接続され、トランジスタＱのゲートには選択信号線ＳＥＬＱ０が接続される。また、トランジスタＱに直列にメモリセルＭＣ０が接続される。メモリセルＭＣ０は、アクセストランジスタと可変抵抗素子とを含み、アクセストランジスタのゲートにワード線ＷＬＱ０が接続され、可変抵抗素子の一方の端子にソース線ＳＬＱ０が接続される。
トランジスタＱは、高耐圧用のトランジスタから構成され、ＮＡＮＤ型アレイ３００がアクセスされるときトランジスタＱはオフされ、メモリセルＭＣ０に未書込みデータを書込むときトランジスタＱはオンされる。こうして、メモリセルＭＣ０は、ＮＡＮＤ型アレイ３００に印加される高電圧等から保護する。
読み書き制御部１８０は、ホストコンピュータからの読出しコマンドまたは書込みコマンドに応じてＮＡＮＤ型アレイ３００の選択ページからデータを読出しまたはそこにデータを書込む。読出しや書込みはページ単位で行われる。書込みが行われるとき、入出力回路１６０から入力されたページデータがページバッファ／センス回路３２０のラッチ３３０に保持され、アドレスがワード線デコーダ１４０、Ｙデコーダ１５０および読み書き制御部１８０に提供される。その後、ＮＡＮＤ型アレイ３００の選択ページにページデータが書き込まれる。
もし、選択ページへの書込みが完了する前に電源電圧ＶＤＤがパワーダウンレベルに降下した場合、読み書き制御部１８０は、パワーダウン検出信号ＰＤ＿ＤＥＴに応答してトランジスタＢＬＣＮをオフし、ＮＡＮＤ型アレイ３００への書込みを中断し、その代わりに、エントリーゲート１１０ＣのトランジスタＱをオンさせ、ワード線ＷＬＱ０に書込み電圧を印加し、さらにラッチ３３０に保持されたデータに応じてソース線ＳＬＱ０にセットまたはリセット書込みのバイアスを印加する。こうして、ページバッファ／センス回路３２０に保持された未書込みのページデータが抵抗変化型アレイ１１０に書込まれる。本例の場合、１ページ分の全てのデータが未書込みデータとなる。この際、読み書き制御部１８０は、ＮＡＮＤ型アレイの選択ページを特定するためのアドレスを抵抗変化型アレイ１１０の冗長領域に書込む。
その後、電源電圧ＶＤＤが復旧し、パワーオン検出部１７０によってパワーオンレベルが検出されると、読み書き制御部１８０は、パワーオンシーケンスを実行し、抵抗変化型アレイ１１０Ｂの１ページ分の未書込みデータを読出し、これをラッチ３３０にセットし、次いで、冗長領域から読み出されたアドレスに基づきＮＡＮＤ型アレイ３００のページを選択し、ラッチ３３０に保持された未書込みデータを選択ページに書込む。これにより、電源電圧ＶＤＤの変動により中断された書込みをパワーオン時に自動的に回復させることができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：不揮発性メモリ
１１０：メモリセルアレイ
１１０Ａ：ＮＯＲ型アレイ（第１のメモリセルアレイ）
１１０Ｂ：抵抗変化型アレイ（第２のメモリセルアレイ）
１１０Ｃ：エントリーゲート
１１０Ｄ：セクタ選択ゲート
１２０：アドレスバッファ
１３０：ゲート選択回路
１４０：ワード線デコーダ
１５０：Ｙデコーダ
１６０：入出力回路
１７０：パワーオン検出部
１７２：パワーダウン検出部
１８０：読み書き制御部

Claims (11)

  1. ＮＯＲ型またはＮＡＮＤ型フラッシュメモリ構造を有する第１のメモリセルアレイと、抵抗変化型メモリ構造を有する第２のメモリセルアレイとを含むメモリセルアレイと、
    第１のメモリセルアレイまたは第２のメモリセルアレイの選択されたメモリセルの読み書きを制御する制御手段と、
    電源電圧がパワーダウンレベルに降下したことを検出する第１の検出手段とを含み、
    前記制御手段は、第１のメモリセルアレイへの書込み動作中に前記第１の検出手段によってパワーダウンレベルが検出されたとき、少なくとも第１のメモリセルアレイへの書込みが完了していない未書込みデータを第２のメモリセルアレイへ書込む、半導体記憶装置。
  2. 半導体記憶装置はさらに、電源電圧がパワーオンレベルになったことを検出する第２の検出手段を含み、
    前記制御手段は、第２の検出手段によりパワーオンレベルが検出されたとき、第２のメモリセルアレイから前記未書込みデータを読出し、読み出した未書込みデータを第１のメモリセルアレイに書込む、請求項１に記載の半導体記憶装置。
  3. 前記制御手段はさらに、未書込みデータとともに第１のメモリセルアレイへの書込みを行うためのアドレスを第２のメモリセルアレイに書込み、
    前記制御手段は、第２のメモリセルアレイから読み出されたアドレスに従い前記未書込みデータを第１のメモリセルアレイに書込む、請求項１または２に記載の半導体記憶装置。
  4. 前記制御手段はさらに、未書込みデータとともに第１のメモリセルアレイへの書込みを行うためのコマンドを第２のメモリセルアレイに書込み、
    前記制御手段は、第２のメモリセルアレイから読み出されたコマンドに従い前記未書込みデータを第１のメモリセルアレイに書込む、請求項１ないし３いずれか１つに記載の半導体記憶装置。
  5. 半導体記憶装置はさらに、外部から入力されたデータを保持するデータ保持手段を含み、
    前記制御手段は、前記データ保持手段に保持されたデータを第１のメモリセルアレイに書込み、前記パワーダウンレベルが検出されたとき前記データ保持手段に保持された未書込みデータを第２のメモリセルアレイに書込む、請求項１ないし４いずれか１つに記載の半導体記憶装置。
  6. 前記データ保持手段は、外部から入力されたページデータを保持し、前記制御手段は、外部から入力されたページ書込みコマンドに基づき第１のメモリセルアレイの選択された行に前記データ保持手段に保持されたページデータを書込み、さらに前記制御手段は、第２のメモリセルアレイから読み出された未書込みデータを前記選択された行に書込む、請求項５に記載の半導体記憶装置。
  7. 前記データ保持手段は、外部から入力されたバイトデータを保持し、前記制御手段は、外部から入力されたバイト書込みコマンドに基づき第１のメモリセルアレイの選択された行に前記データ保持手段に保持されたバイトデータを書込み、さらに前記制御手段は、第２のメモリセルアレイから読み出された未書込みデータを前記選択された行に書込む、請求項５に記載の半導体記憶装置。
  8. 半導体記憶装置はさらに、前記データ保持手段に保持されたデータを選択するデータ選択手段を含み、
    前記制御手段は、前記データ選択手段によって選択されたデータを第１のメモリセルアレイの選択されたメモリセルに書込み、前記データ選択手段によって選択されなかったデータを第２のメモリセルアレイに書込む、請求項５ないし７いずれか１つに記載の半導体記憶装置。
  9. 前記制御手段は、パワーダウンレベルと第２のメモリセルアレイの書込み限界となる最小電圧との間の電圧を用いて第２のメモリセルアレイに未書込みデータを書込む、請求項１に記載の半導体記憶装置。
  10. 前記メモリセルアレイは、第１のメモリセルアレイと第２のメモリセルアレイに共通のビット線と、第１のメモリセルアレイと第２のメモリセルアレイとの間に接続され、前記ビット線を選択的に第２のメモリセルアレイに接続または非接続するエントリーゲートとを含む、請求項１に記載の半導体記憶装置。
  11. 第２のメモリセルアレイは、１ページから構成され、第２のメモリセルアレイは、ビット線を選択するためのビット線選択回路の下方に配置される、請求項１０に記載の半導体記憶装置。
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