JP2003316664A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- 238000001514 detection method Methods 0.000 claims abstract description 35
- 230000005540 biological transmission Effects 0.000 claims description 18
- 230000004044 response Effects 0.000 claims description 3
- 230000006378 damage Effects 0.000 abstract description 9
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 102200091804 rs104894738 Human genes 0.000 description 2
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- 239000003990 capacitor Substances 0.000 description 1
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- 239000000126 substance Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【課題】 動作中に電源が不意に切断されても致命的な
データ破壊が発生しない不揮発性半導体記憶装置を提供
する。 【解決手段】 外部から電力が供給される外部電源４
と、２次電池５から電力が供給される内部電源６と、外
部電源４の電圧を検出する電圧検出回路１０と、外部電
源４と内部電源６の間に設けられ、電圧検出回路１０の
出力によりオンオフ制御されて、外部電源４を、夫々、
有効及び無効にするスイッチング回路７とを備え、又、
外部電源４が切断された時、内部電源６が所定時間は２
次電池５により作動すると共に、制御手段２が、割込み
処理ルーチンをコールして、外部電源４が後で回復した
場合に不揮発性半導体メモリ１のデータの復元を図る。
データ破壊が発生しない不揮発性半導体記憶装置を提供
する。 【解決手段】 外部から電力が供給される外部電源４
と、２次電池５から電力が供給される内部電源６と、外
部電源４の電圧を検出する電圧検出回路１０と、外部電
源４と内部電源６の間に設けられ、電圧検出回路１０の
出力によりオンオフ制御されて、外部電源４を、夫々、
有効及び無効にするスイッチング回路７とを備え、又、
外部電源４が切断された時、内部電源６が所定時間は２
次電池５により作動すると共に、制御手段２が、割込み
処理ルーチンをコールして、外部電源４が後で回復した
場合に不揮発性半導体メモリ１のデータの復元を図る。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に、不揮発
性半導体メモリを用いた不揮発性半導体記憶装置に関
し、特に、不揮発性半導体記憶装置において不意の電源
切断による致命的なデータ破壊を防止する技術に関す
る。
性半導体メモリを用いた不揮発性半導体記憶装置に関
し、特に、不揮発性半導体記憶装置において不意の電源
切断による致命的なデータ破壊を防止する技術に関す
る。
【０００２】
【従来の技術】不揮発性半導体記憶装置として、フラッ
シュメモリを用いた小型のフラッシュメモリカード、例
えば、フラッシュＡＴＡカードとコンパクトフラッシュ
（登録商標）カードが広く使用されている。フラッシュ
メモリは不揮発性メモリであるので、その電源を切断し
てもそのデータは保持される。このため、フラッシュメ
モリは、これらのフラッシュメモリカードに容易に着脱
できるリムーバブルメディアとして広く普及している。
シュメモリを用いた小型のフラッシュメモリカード、例
えば、フラッシュＡＴＡカードとコンパクトフラッシュ
（登録商標）カードが広く使用されている。フラッシュ
メモリは不揮発性メモリであるので、その電源を切断し
てもそのデータは保持される。このため、フラッシュメ
モリは、これらのフラッシュメモリカードに容易に着脱
できるリムーバブルメディアとして広く普及している。
【０００３】これらのカードに用いられているフラッシ
ュメモリでは、データの書込みと消去が、フローティン
グゲートにおける電子の注入と放出によって行われる。
データの書込みと消去は各種の方式で行われるが、一般
的に、電荷の制御を誤ると、メモリアレイの構成上、同
一ブロックのデータをアクセスできなくなるといった不
具合が発生するので、電荷の制御には細心の注意が払わ
れている。
ュメモリでは、データの書込みと消去が、フローティン
グゲートにおける電子の注入と放出によって行われる。
データの書込みと消去は各種の方式で行われるが、一般
的に、電荷の制御を誤ると、メモリアレイの構成上、同
一ブロックのデータをアクセスできなくなるといった不
具合が発生するので、電荷の制御には細心の注意が払わ
れている。
【０００４】従来、フラッシュメモリにおいてデータの
書込み又は消去の処理中で電荷を細かく制御している間
に、ホストとしての電子機器、例えば、端末装置からカ
ードを取出すといった誤操作により、カードの電源が切
断された時、電荷の状態が異常となり、該当ブロックの
データをアクセスすることができなくなるという問題が
生じ得る。上記問題は、カードの使用者が、カードをホ
ストから取出す時に、カードの状態がレディ状態である
ことを確認した後にカードをホストから取出せば、回避
することができる。しかし、不意の停電や瞬断といった
原因によりカードの電源が切断された場合は、上記問題
を回避することはできない。
書込み又は消去の処理中で電荷を細かく制御している間
に、ホストとしての電子機器、例えば、端末装置からカ
ードを取出すといった誤操作により、カードの電源が切
断された時、電荷の状態が異常となり、該当ブロックの
データをアクセスすることができなくなるという問題が
生じ得る。上記問題は、カードの使用者が、カードをホ
ストから取出す時に、カードの状態がレディ状態である
ことを確認した後にカードをホストから取出せば、回避
することができる。しかし、不意の停電や瞬断といった
原因によりカードの電源が切断された場合は、上記問題
を回避することはできない。
【０００５】
【発明が解決しようとする課題】この発明は、従来技術
の上記問題点を解決するためになされたもので、動作中
に電源が不意に切断されても致命的なデータ破壊が発生
しない不揮発性半導体記憶装置を提供することを目的と
する。
の上記問題点を解決するためになされたもので、動作中
に電源が不意に切断されても致命的なデータ破壊が発生
しない不揮発性半導体記憶装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段】請求項１にかかる不揮発
性半導体記憶装置は、不揮発性半導体メモリと、前記不
揮発性半導体メモリを読出し、書込み及び消去するため
の制御手段とを有する不揮発性半導体記憶装置におい
て、外部から電力が供給される外部電源と、２次電池か
ら電力が供給されると共に前記不揮発性半導体メモリと
前記制御手段に接続された内部電源と、前記外部電源の
電圧を検出する電圧検出回路と、前記外部電源と前記内
部電源の間に設けられ、前記電圧検出回路の出力により
オンオフ制御されて、前記外部電源を、夫々、有効及び
無効にするスイッチング回路とを備え、又、前記外部電
源の前記電圧が所定レベルより低いことを前記電圧検出
回路が検出した時、前記電圧検出回路の出力信号が、割
込み信号として前記制御手段に入力されると共に、オフ
信号として前記スイッチング回路に入力され、更に、前
記外部電源が、前記オフ信号でオフした前記スイッチン
グ回路により無効にされた後、所定時間は前記２次電池
により前記内部電源が作動する一方、前記制御手段が、
前記割込み信号に応じて、割込み処理ルーチンをコール
して、前記不揮発性半導体メモリの書込み及び消去のう
ち前記不揮発性半導体メモリで実行中の書込み及び消去
のみを正常に完了させると共に、前記外部電源の切断に
よって処理が中断されたことを示すフラグと残りの実行
すべき処理の内容を前記不揮発性半導体メモリに記録す
ることにより、前記外部電源が後で回復した場合に前記
不揮発性半導体メモリのデータの復元を図ることができ
るものである。
性半導体記憶装置は、不揮発性半導体メモリと、前記不
揮発性半導体メモリを読出し、書込み及び消去するため
の制御手段とを有する不揮発性半導体記憶装置におい
て、外部から電力が供給される外部電源と、２次電池か
ら電力が供給されると共に前記不揮発性半導体メモリと
前記制御手段に接続された内部電源と、前記外部電源の
電圧を検出する電圧検出回路と、前記外部電源と前記内
部電源の間に設けられ、前記電圧検出回路の出力により
オンオフ制御されて、前記外部電源を、夫々、有効及び
無効にするスイッチング回路とを備え、又、前記外部電
源の前記電圧が所定レベルより低いことを前記電圧検出
回路が検出した時、前記電圧検出回路の出力信号が、割
込み信号として前記制御手段に入力されると共に、オフ
信号として前記スイッチング回路に入力され、更に、前
記外部電源が、前記オフ信号でオフした前記スイッチン
グ回路により無効にされた後、所定時間は前記２次電池
により前記内部電源が作動する一方、前記制御手段が、
前記割込み信号に応じて、割込み処理ルーチンをコール
して、前記不揮発性半導体メモリの書込み及び消去のう
ち前記不揮発性半導体メモリで実行中の書込み及び消去
のみを正常に完了させると共に、前記外部電源の切断に
よって処理が中断されたことを示すフラグと残りの実行
すべき処理の内容を前記不揮発性半導体メモリに記録す
ることにより、前記外部電源が後で回復した場合に前記
不揮発性半導体メモリのデータの復元を図ることができ
るものである。
【０００７】請求項２にかかる不揮発性半導体記憶装置
は、前記スイッチング回路をトランスミッションゲート
により形成し、又、前記外部電源の前記電圧が前記所定
レベルより高いことを前記電圧検出回路が検出した時、
前記電圧検出回路の前記出力信号が、オン信号として前
記トランスミッションゲートに入力され、更に、前記外
部電源の前記電圧が、前記オン信号でオンした前記トラ
ンスミッションゲートによりそのまま前記不揮発性半導
体メモリと前記制御手段に印加されるものである。
は、前記スイッチング回路をトランスミッションゲート
により形成し、又、前記外部電源の前記電圧が前記所定
レベルより高いことを前記電圧検出回路が検出した時、
前記電圧検出回路の前記出力信号が、オン信号として前
記トランスミッションゲートに入力され、更に、前記外
部電源の前記電圧が、前記オン信号でオンした前記トラ
ンスミッションゲートによりそのまま前記不揮発性半導
体メモリと前記制御手段に印加されるものである。
【０００８】請求項３にかかる不揮発性半導体記憶装置
は、前記スイッチング回路を定電圧発生回路により形成
する一方、前記内部電源が前記外部電源の前記電圧以下
の電圧を有し、又、前記外部電源の前記電圧が前記所定
レベルより高いことを前記電圧検出回路が検出した時、
前記電圧検出回路の前記出力信号が、オン信号として前
記定電圧発生回路に入力され、更に、前記外部電源の前
記電圧が、前記オン信号でオンした前記定電圧発生回路
により前記内部電源の前記電圧に設定された状態で、前
記不揮発性半導体メモリと前記制御手段に印加されるも
のである。
は、前記スイッチング回路を定電圧発生回路により形成
する一方、前記内部電源が前記外部電源の前記電圧以下
の電圧を有し、又、前記外部電源の前記電圧が前記所定
レベルより高いことを前記電圧検出回路が検出した時、
前記電圧検出回路の前記出力信号が、オン信号として前
記定電圧発生回路に入力され、更に、前記外部電源の前
記電圧が、前記オン信号でオンした前記定電圧発生回路
により前記内部電源の前記電圧に設定された状態で、前
記不揮発性半導体メモリと前記制御手段に印加されるも
のである。
【０００９】
【発明の実施の形態】以下に、この発明の各実施の形態
を図面を参照して説明する。
を図面を参照して説明する。
【００１０】実施の形態１．図１は、この発明の実施の
形態１にかかるカード型不揮発性半導体記憶装置Ｍ１の
ブロック図である。この不揮発性半導体記憶装置Ｍ１
は、不揮発性半導体メモリ（以下、「メモリ」と呼ぶ）
１、メモリ１を制御するコントローラ２、不揮発性半導
体記憶装置Ｍ１が着脱自在に取付けられてホストとして
働く電子機器、例えば、端末装置とデータをやり取りす
るホストインターフェース３、ホストから電力が供給さ
れる外部電源４、２次電池５、２次電池５が接続された
内部電源６と、外部電源４と内部電源６を電気的に接離
するトランスミッションゲート７を備える。内部電源６
は、又、メモリ１とコントローラ２に接続されている。
形態１にかかるカード型不揮発性半導体記憶装置Ｍ１の
ブロック図である。この不揮発性半導体記憶装置Ｍ１
は、不揮発性半導体メモリ（以下、「メモリ」と呼ぶ）
１、メモリ１を制御するコントローラ２、不揮発性半導
体記憶装置Ｍ１が着脱自在に取付けられてホストとして
働く電子機器、例えば、端末装置とデータをやり取りす
るホストインターフェース３、ホストから電力が供給さ
れる外部電源４、２次電池５、２次電池５が接続された
内部電源６と、外部電源４と内部電源６を電気的に接離
するトランスミッションゲート７を備える。内部電源６
は、又、メモリ１とコントローラ２に接続されている。
【００１１】不揮発性半導体記憶装置Ｍ１は、更に、電
圧検出回路１０、電圧検出回路１０に接続されると共に
内部電源６で駆動されるＣＭＯＳインバータ２１と、イ
ンバータ２２を備える。トランスミッションゲート７と
ＣＭＯＳインバータ２１の接合部が、コントローラ２に
通じるインバータ２２に接続されている。電圧検出回路
１０は、次に、抵抗Ｒ１を有する抵抗素子１１、抵抗Ｒ
２を有する抵抗素子１２、変圧器１３と比較器１４を備
える。
圧検出回路１０、電圧検出回路１０に接続されると共に
内部電源６で駆動されるＣＭＯＳインバータ２１と、イ
ンバータ２２を備える。トランスミッションゲート７と
ＣＭＯＳインバータ２１の接合部が、コントローラ２に
通じるインバータ２２に接続されている。電圧検出回路
１０は、次に、抵抗Ｒ１を有する抵抗素子１１、抵抗Ｒ
２を有する抵抗素子１２、変圧器１３と比較器１４を備
える。
【００１２】電圧検出回路１０からの検出信号Ｓ１は、
ＣＭＯＳインバータ２１によって信号Ｓ２に反転され、
トランスミッションゲート７は上記信号Ｓ２によってオ
ンオフ制御される。即ち、外部電源４の電圧が所定電圧
より高ければ、比較器１４の出力信号Ｓ１はＨレベルと
なるので、信号Ｓ２はＬレベルとなる。トランスミッシ
ョンゲート７をＰチャネルＭＯＳトランジスタで形成す
ると、この時、トランスミッションゲート７はオン状態
となるから、外部電源４が内部電源６と電気的に接続さ
れる。反対に、外部電源４の電圧が所定電圧より低けれ
ば、比較器１４の出力信号Ｓ１はＬレベルとなるので、
信号Ｓ２はＨレベルとなるから、トランスミッションゲ
ート７はオフ状態となるので、外部電源４が内部電源６
から電気的に分離される。
ＣＭＯＳインバータ２１によって信号Ｓ２に反転され、
トランスミッションゲート７は上記信号Ｓ２によってオ
ンオフ制御される。即ち、外部電源４の電圧が所定電圧
より高ければ、比較器１４の出力信号Ｓ１はＨレベルと
なるので、信号Ｓ２はＬレベルとなる。トランスミッシ
ョンゲート７をＰチャネルＭＯＳトランジスタで形成す
ると、この時、トランスミッションゲート７はオン状態
となるから、外部電源４が内部電源６と電気的に接続さ
れる。反対に、外部電源４の電圧が所定電圧より低けれ
ば、比較器１４の出力信号Ｓ１はＬレベルとなるので、
信号Ｓ２はＨレベルとなるから、トランスミッションゲ
ート７はオフ状態となるので、外部電源４が内部電源６
から電気的に分離される。
【００１３】ここで、電圧検出回路１０の閾値は、基準
電圧Ｖｒｅｆを（Ｒ１＋Ｒ２）／Ｒ１倍した値となるの
で、抵抗素子１１と１２の抵抗Ｒ１とＲ２を選択するこ
とにより、任意に設定することができる。
電圧Ｖｒｅｆを（Ｒ１＋Ｒ２）／Ｒ１倍した値となるの
で、抵抗素子１１と１２の抵抗Ｒ１とＲ２を選択するこ
とにより、任意に設定することができる。
【００１４】一方、２次電池５が内部電源６に接続され
ている。このため、外部電源４が切断された場合、外部
電源４の切断後所定時間は必要電力が２次電池５によっ
て供給される。もしメモリ１においてデータの書込み又
は消去の処理中に不揮発性半導体記憶装置Ｍ１がホスト
から取出されても、メモリ１とコントローラ２は内部電
源６によって駆動されるから、メモリ１におけるデータ
の書込み又は消去の処理が全て完了する。
ている。このため、外部電源４が切断された場合、外部
電源４の切断後所定時間は必要電力が２次電池５によっ
て供給される。もしメモリ１においてデータの書込み又
は消去の処理中に不揮発性半導体記憶装置Ｍ１がホスト
から取出されても、メモリ１とコントローラ２は内部電
源６によって駆動されるから、メモリ１におけるデータ
の書込み又は消去の処理が全て完了する。
【００１５】又、メモリ１においてデータの書込み又は
消去の処理中に停電等によってホストそのものの電源が
切断された場合、内部電源６はトランスミッションゲー
ト７によって外部電源４から分離されているので、ホス
トの電源のインピーダンスによる２次電池５の電力の無
駄な消費を回避できるから、内部電源６は、メモリ１に
おけるデータの書込み又は消去の処理のための電力を確
保することができる。
消去の処理中に停電等によってホストそのものの電源が
切断された場合、内部電源６はトランスミッションゲー
ト７によって外部電源４から分離されているので、ホス
トの電源のインピーダンスによる２次電池５の電力の無
駄な消費を回避できるから、内部電源６は、メモリ１に
おけるデータの書込み又は消去の処理のための電力を確
保することができる。
【００１６】更に、外部電源４又はホストの電源が切断
されて、電圧検出回路１０が外部電源４の電圧の低下を
検出した時、割込み信号ＩＮＴがアサートされる。割込
み信号ＩＮＴはＬアクティブとしている。この時、出力
信号Ｓ１はＬレベルであるので、信号Ｓ２はＨレベルに
なるから、信号Ｓ２をインバータ２２により反転させて
いる。割込み信号ＩＮＴにより、コントローラ２は電源
の切断を認識することができる。
されて、電圧検出回路１０が外部電源４の電圧の低下を
検出した時、割込み信号ＩＮＴがアサートされる。割込
み信号ＩＮＴはＬアクティブとしている。この時、出力
信号Ｓ１はＬレベルであるので、信号Ｓ２はＨレベルに
なるから、信号Ｓ２をインバータ２２により反転させて
いる。割込み信号ＩＮＴにより、コントローラ２は電源
の切断を認識することができる。
【００１７】コントローラ２が電源の切断を認識する
と、コントローラ２の動作は割込み処理ルーチンに移行
する。この割込み処理ルーチンを図２のフローチャート
を参照して説明する。最初に、ステップＳ１０１におい
て、コントローラ２の処理が中断されるか否かが判断さ
れる。コントローラ２が何の処理を行っていないため、
ステップＳ１０１においてＮＯの場合、電源を切断され
ても何ら問題が無いので、フローは終了する。
と、コントローラ２の動作は割込み処理ルーチンに移行
する。この割込み処理ルーチンを図２のフローチャート
を参照して説明する。最初に、ステップＳ１０１におい
て、コントローラ２の処理が中断されるか否かが判断さ
れる。コントローラ２が何の処理を行っていないため、
ステップＳ１０１においてＮＯの場合、電源を切断され
ても何ら問題が無いので、フローは終了する。
【００１８】一方、コントローラ２が何かの処理を実行
中であるため、ステップＳ１０１においてＹＥＳの場
合、フローはステップＳ１０２に進む。ステップＳ１０
２では、メモリ１において実行中の書き込み又は消去の
処理が完了するのを待つ。この時、メモリ１におけるデ
ータの書込み又は消去はエラーであってもよい。電源が
切断されていない状態でエラーが発生した時は、再実行
又は別アドレスへの代替処理を繰返し行うのが通常であ
るが、電源切断状態の本フローにおいては、そのような
処理を行わない。
中であるため、ステップＳ１０１においてＹＥＳの場
合、フローはステップＳ１０２に進む。ステップＳ１０
２では、メモリ１において実行中の書き込み又は消去の
処理が完了するのを待つ。この時、メモリ１におけるデ
ータの書込み又は消去はエラーであってもよい。電源が
切断されていない状態でエラーが発生した時は、再実行
又は別アドレスへの代替処理を繰返し行うのが通常であ
るが、電源切断状態の本フローにおいては、そのような
処理を行わない。
【００１９】その代りに、ステップＳ１０３において、
管理情報をメモリ１に書込む。管理情報は、電源切断に
より通常処理が中断されたことを示す電源切断フラグ、
コントローラ２の中断された処理の内容、ステップＳ１
０２でのメモリ１のエラーの有無等を含む。これは、電
源が後で回復した場合に、中断された処理の内で継続で
きるものを継続するためである。管理情報はメモリ１に
正しく書込まれることが望ましいので、管理情報がメモ
リ１に正しく書込まれたか否かがステップＳ１０４で判
断される。書込みエラーがあったためステップＳ１０４
においてＮＯの場合、フローはステップＳ１０３に戻
る。反対に、書き込みエラーが無いため、ステップＳ１
０４においてＹＥＳの場合、フローは終了する。上記割
込み処理ルーチンにおいて、コントローラ２によりメモ
リ１のデータの復元が図られる。
管理情報をメモリ１に書込む。管理情報は、電源切断に
より通常処理が中断されたことを示す電源切断フラグ、
コントローラ２の中断された処理の内容、ステップＳ１
０２でのメモリ１のエラーの有無等を含む。これは、電
源が後で回復した場合に、中断された処理の内で継続で
きるものを継続するためである。管理情報はメモリ１に
正しく書込まれることが望ましいので、管理情報がメモ
リ１に正しく書込まれたか否かがステップＳ１０４で判
断される。書込みエラーがあったためステップＳ１０４
においてＮＯの場合、フローはステップＳ１０３に戻
る。反対に、書き込みエラーが無いため、ステップＳ１
０４においてＹＥＳの場合、フローは終了する。上記割
込み処理ルーチンにおいて、コントローラ２によりメモ
リ１のデータの復元が図られる。
【００２０】この実施の形態では、不揮発性半導体記憶
装置Ｍ１の動作中に電源が不意に切断されても致命的な
データ破壊が防止されると共に、電源切断前の処理の内
継続できるものは継続して、電源切断による影響を小さ
くすることができる。
装置Ｍ１の動作中に電源が不意に切断されても致命的な
データ破壊が防止されると共に、電源切断前の処理の内
継続できるものは継続して、電源切断による影響を小さ
くすることができる。
【００２１】実施の形態２．図３は、この発明の実施の
形態２にかかるカード型不揮発性半導体記憶装置Ｍ２の
ブロック図である。この不揮発性半導体記憶装置Ｍ２で
は、図１の不揮発性半導体記憶装置Ｍ１のトランスミッ
ションゲート７を電圧レギュレータ３１に置換すると共
に、図１の不揮発性半導体記憶装置Ｍ１のインバータ２
２を消去している。電圧レギュレータ３１は、例えば、
セイコーインスツルメント株式会社製Ｓ−８１６シリー
ズの製品で形成されて、以下に述べるようにオンオフ制
御される。
形態２にかかるカード型不揮発性半導体記憶装置Ｍ２の
ブロック図である。この不揮発性半導体記憶装置Ｍ２で
は、図１の不揮発性半導体記憶装置Ｍ１のトランスミッ
ションゲート７を電圧レギュレータ３１に置換すると共
に、図１の不揮発性半導体記憶装置Ｍ１のインバータ２
２を消去している。電圧レギュレータ３１は、例えば、
セイコーインスツルメント株式会社製Ｓ−８１６シリー
ズの製品で形成されて、以下に述べるようにオンオフ制
御される。
【００２２】電圧レギュレータ３１は、Ｈレベル入力信
号に対してオンする一方、Ｌレベル入力信号に対してオ
フするので、インバータ２５をＣＭＯＳインバータ２１
と電圧レギュレータ３１の間に設けて、信号Ｓ２をイン
バータ２５で信号Ｓ３に反転させて、電圧レギュレータ
３１を信号Ｓ３によってオンオフ制御している。
号に対してオンする一方、Ｌレベル入力信号に対してオ
フするので、インバータ２５をＣＭＯＳインバータ２１
と電圧レギュレータ３１の間に設けて、信号Ｓ２をイン
バータ２５で信号Ｓ３に反転させて、電圧レギュレータ
３１を信号Ｓ３によってオンオフ制御している。
【００２３】即ち、外部電源４の電圧が所定電圧より高
ければ、比較器１４の出力信号Ｓ１はＨレベルとなるの
で、信号Ｓ２はＬレベルになり、信号Ｓ３はＨレベルに
なるから、電圧レギュレータ３１はオン状態となる結
果、外部電源４の電圧は電圧レギュレータ３１により一
定電圧に設定される。反対に、外部電源４の電圧が所定
電圧より低ければ、比較器１４の出力信号Ｓ１はＬレベ
ルとなるので、信号Ｓ２はＨレベルとなり、信号Ｓ３は
Ｌレベルになるから、電圧レギュレータ３１はオフ状態
となる結果、必要電力が内部電源６の２次電池５によっ
て供給される。
ければ、比較器１４の出力信号Ｓ１はＨレベルとなるの
で、信号Ｓ２はＬレベルになり、信号Ｓ３はＨレベルに
なるから、電圧レギュレータ３１はオン状態となる結
果、外部電源４の電圧は電圧レギュレータ３１により一
定電圧に設定される。反対に、外部電源４の電圧が所定
電圧より低ければ、比較器１４の出力信号Ｓ１はＬレベ
ルとなるので、信号Ｓ２はＨレベルとなり、信号Ｓ３は
Ｌレベルになるから、電圧レギュレータ３１はオフ状態
となる結果、必要電力が内部電源６の２次電池５によっ
て供給される。
【００２４】内部電源６が外部電源４の電圧以下の電圧
を有する構成において、外部電源４の電圧を電圧レギュ
レータ３１により内部電源６の電圧に設定するこの不揮
発性半導体記憶装置Ｍ２が好適である。この不揮発性半
導体記憶装置Ｍ２の他の構成及び作用は、図１の不揮発
性半導体記憶装置Ｍ１と同様であるので、その説明を省
略する。
を有する構成において、外部電源４の電圧を電圧レギュ
レータ３１により内部電源６の電圧に設定するこの不揮
発性半導体記憶装置Ｍ２が好適である。この不揮発性半
導体記憶装置Ｍ２の他の構成及び作用は、図１の不揮発
性半導体記憶装置Ｍ１と同様であるので、その説明を省
略する。
【００２５】この実施の形態では、内部電源６が外部電
源４の電圧以下の電圧を有する構成において、不揮発性
半導体記憶装置Ｍ２の動作中に電源が不意に切断されて
も致命的なデータ破壊が防止される。
源４の電圧以下の電圧を有する構成において、不揮発性
半導体記憶装置Ｍ２の動作中に電源が不意に切断されて
も致命的なデータ破壊が防止される。
【００２６】実施の形態３．図４は、この発明の実施の
形態３にかかる不揮発性半導体記憶装置Ｍ３のブロック
図である。この不揮発性半導体記憶装置Ｍ３では、図３
の不揮発性半導体記憶装置Ｍ２に図１の不揮発性半導体
記憶装置Ｍ１のインバータ２２を追加したものである。
不揮発性半導体記憶装置Ｍ３の他の構成は図３の不揮発
性半導体記憶装置Ｍ２と同様であるので、その説明を省
略する。
形態３にかかる不揮発性半導体記憶装置Ｍ３のブロック
図である。この不揮発性半導体記憶装置Ｍ３では、図３
の不揮発性半導体記憶装置Ｍ２に図１の不揮発性半導体
記憶装置Ｍ１のインバータ２２を追加したものである。
不揮発性半導体記憶装置Ｍ３の他の構成は図３の不揮発
性半導体記憶装置Ｍ２と同様であるので、その説明を省
略する。
【００２７】従って、不揮発性半導体記憶装置Ｍ３で
は、図３の不揮発性半導体記憶装置Ｍ２と図１の不揮発
性半導体記憶装置Ｍ１の同様の作用及び効果を得ること
ができる。
は、図３の不揮発性半導体記憶装置Ｍ２と図１の不揮発
性半導体記憶装置Ｍ１の同様の作用及び効果を得ること
ができる。
【００２８】この実施の形態では、内部電源６が外部電
源４の電圧以下の電圧を有する構成において、不揮発性
半導体記憶装置Ｍ３の動作中に電源が不意に切断されて
も致命的なデータ破壊が防止されると共に、電源切断前
の処理の内継続できるものは継続して、電源切断による
影響を小さくすることができる。
源４の電圧以下の電圧を有する構成において、不揮発性
半導体記憶装置Ｍ３の動作中に電源が不意に切断されて
も致命的なデータ破壊が防止されると共に、電源切断前
の処理の内継続できるものは継続して、電源切断による
影響を小さくすることができる。
【００２９】実施の形態１乃至３において、２次電池５
は、化学電池であっても、キャパシタ型電池であっても
よい。
は、化学電池であっても、キャパシタ型電池であっても
よい。
【００３０】
【発明の効果】以上のように、請求項１の発明によれ
ば、不揮発性半導体メモリと、前記不揮発性半導体メモ
リを読出し、書込み及び消去するための制御手段とを有
する不揮発性半導体記憶装置において、外部から電力が
供給される外部電源と、２次電池から電力が供給される
と共に前記不揮発性半導体メモリと前記制御手段に接続
された内部電源と、前記外部電源の電圧を検出する電圧
検出回路と、前記外部電源と前記内部電源の間に設けら
れ、前記電圧検出回路の出力によりオンオフ制御され
て、前記外部電源を、夫々、有効及び無効にするスイッ
チング回路とを備え、又、前記外部電源の前記電圧が所
定レベルより低いことを前記電圧検出回路が検出した
時、前記電圧検出回路の出力信号が、割込み信号として
前記制御手段に入力されると共に、オフ信号として前記
スイッチング回路に入力され、更に、前記外部電源が、
前記オフ信号でオフした前記スイッチング回路により無
効にされた後、所定時間は前記２次電池により前記内部
電源が作動する一方、前記制御手段が、前記割込み信号
に応じて、割込み処理ルーチンをコールして、前記不揮
発性半導体メモリの書込み及び消去のうち前記不揮発性
半導体メモリで実行中の書込み及び消去のみを正常に完
了させると共に、前記外部電源の切断によって処理が中
断されたことを示すフラグと残りの実行すべき処理の内
容を前記不揮発性半導体メモリに記録することにより、
前記外部電源が後で回復した場合に前記不揮発性半導体
メモリのデータの復元を図ることができるので、不揮発
性半導体記憶装置の動作中に電源が不意に切断されても
致命的なデータ破壊が防止されると共に、電源切断前の
処理の内継続できるものは継続して、電源切断による影
響を小さくすることができる。
ば、不揮発性半導体メモリと、前記不揮発性半導体メモ
リを読出し、書込み及び消去するための制御手段とを有
する不揮発性半導体記憶装置において、外部から電力が
供給される外部電源と、２次電池から電力が供給される
と共に前記不揮発性半導体メモリと前記制御手段に接続
された内部電源と、前記外部電源の電圧を検出する電圧
検出回路と、前記外部電源と前記内部電源の間に設けら
れ、前記電圧検出回路の出力によりオンオフ制御され
て、前記外部電源を、夫々、有効及び無効にするスイッ
チング回路とを備え、又、前記外部電源の前記電圧が所
定レベルより低いことを前記電圧検出回路が検出した
時、前記電圧検出回路の出力信号が、割込み信号として
前記制御手段に入力されると共に、オフ信号として前記
スイッチング回路に入力され、更に、前記外部電源が、
前記オフ信号でオフした前記スイッチング回路により無
効にされた後、所定時間は前記２次電池により前記内部
電源が作動する一方、前記制御手段が、前記割込み信号
に応じて、割込み処理ルーチンをコールして、前記不揮
発性半導体メモリの書込み及び消去のうち前記不揮発性
半導体メモリで実行中の書込み及び消去のみを正常に完
了させると共に、前記外部電源の切断によって処理が中
断されたことを示すフラグと残りの実行すべき処理の内
容を前記不揮発性半導体メモリに記録することにより、
前記外部電源が後で回復した場合に前記不揮発性半導体
メモリのデータの復元を図ることができるので、不揮発
性半導体記憶装置の動作中に電源が不意に切断されても
致命的なデータ破壊が防止されると共に、電源切断前の
処理の内継続できるものは継続して、電源切断による影
響を小さくすることができる。
【００３１】又、請求項２の発明によれば、前記スイッ
チング回路をトランスミッションゲートにより形成し、
又、前記外部電源の前記電圧が前記所定レベルより高い
ことを前記電圧検出回路が検出した時、前記電圧検出回
路の前記出力信号が、オン信号として前記トランスミッ
ションゲートに入力され、更に、前記外部電源の前記電
圧が、前記オン信号でオンした前記トランスミッション
ゲートによりそのまま前記不揮発性半導体メモリと前記
制御手段に印加されるので、不揮発性半導体記憶装置の
動作中に電源が不意に切断されても致命的なデータ破壊
が防止されると共に、電源切断前の処理の内継続できる
ものは継続して、電源切断による影響を小さくすること
ができる。
チング回路をトランスミッションゲートにより形成し、
又、前記外部電源の前記電圧が前記所定レベルより高い
ことを前記電圧検出回路が検出した時、前記電圧検出回
路の前記出力信号が、オン信号として前記トランスミッ
ションゲートに入力され、更に、前記外部電源の前記電
圧が、前記オン信号でオンした前記トランスミッション
ゲートによりそのまま前記不揮発性半導体メモリと前記
制御手段に印加されるので、不揮発性半導体記憶装置の
動作中に電源が不意に切断されても致命的なデータ破壊
が防止されると共に、電源切断前の処理の内継続できる
ものは継続して、電源切断による影響を小さくすること
ができる。
【００３２】又、請求項３の発明によれば、前記スイッ
チング回路を定電圧発生回路により形成する一方、前記
内部電源が前記外部電源の前記電圧以下の電圧を有し、
又、前記外部電源の前記電圧が前記所定レベルより高い
ことを前記電圧検出回路が検出した時、前記電圧検出回
路の前記出力信号が、オン信号として前記定電圧発生回
路に入力され、更に、前記外部電源の前記電圧が、前記
オン信号でオンした前記定電圧発生回路により前記内部
電源の前記電圧に設定された状態で、前記不揮発性半導
体メモリと前記制御手段に印加されるので、内部電源が
外部電源の電圧以下の電圧を有する構成において、不揮
発性半導体記憶装置の動作中に電源が不意に切断されて
も致命的なデータ破壊が防止されると共に、電源切断前
の処理の内継続できるものは継続して、電源切断による
影響を小さくすることができる。
チング回路を定電圧発生回路により形成する一方、前記
内部電源が前記外部電源の前記電圧以下の電圧を有し、
又、前記外部電源の前記電圧が前記所定レベルより高い
ことを前記電圧検出回路が検出した時、前記電圧検出回
路の前記出力信号が、オン信号として前記定電圧発生回
路に入力され、更に、前記外部電源の前記電圧が、前記
オン信号でオンした前記定電圧発生回路により前記内部
電源の前記電圧に設定された状態で、前記不揮発性半導
体メモリと前記制御手段に印加されるので、内部電源が
外部電源の電圧以下の電圧を有する構成において、不揮
発性半導体記憶装置の動作中に電源が不意に切断されて
も致命的なデータ破壊が防止されると共に、電源切断前
の処理の内継続できるものは継続して、電源切断による
影響を小さくすることができる。
【図１】 この発明の実施の形態１にかかる不揮発性半
導体記憶装置のブロック図である。
導体記憶装置のブロック図である。
【図２】 図１の不揮発性半導体記憶装置の電源切断時
のコントローラの割込み処理ルーチンを示すフローチャ
ートである。
のコントローラの割込み処理ルーチンを示すフローチャ
ートである。
【図３】 この発明の実施の形態２にかかる不揮発性半
導体記憶装置のブロック図である。
導体記憶装置のブロック図である。
【図４】 この発明の実施の形態３にかかる不揮発性半
導体記憶装置のブロック図である。
導体記憶装置のブロック図である。
１ 不揮発性半導体メモリ、２ コントローラ、３ ホ
ストインターフェース、４ 外部電源、５ ２次電池、
６ 内部電源、７ トランスミッションゲート、１０
電圧検出回路、１１ 抵抗素子、１２ 抵抗素子、１３
変圧器、１４比較器、２１ ＣＭＯＳインバータ、２
２ インバータ、２５ インバータ、３１ 電圧レギュ
レータ。
ストインターフェース、４ 外部電源、５ ２次電池、
６ 内部電源、７ トランスミッションゲート、１０
電圧検出回路、１１ 抵抗素子、１２ 抵抗素子、１３
変圧器、１４比較器、２１ ＣＭＯＳインバータ、２
２ インバータ、２５ インバータ、３１ 電圧レギュ
レータ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ６０１Ｅ
Ｇ０６Ｋ 19/00 Ｎ
Claims (3)
- 【請求項１】 不揮発性半導体メモリと、前記不揮発性
半導体メモリを読出し、書込み及び消去するための制御
手段とを有する不揮発性半導体記憶装置において、 外部から電力が供給される外部電源と、２次電池から電
力が供給されると共に前記不揮発性半導体メモリと前記
制御手段に接続された内部電源と、前記外部電源の電圧
を検出する電圧検出回路と、前記外部電源と前記内部電
源の間に設けられ、前記電圧検出回路の出力によりオン
オフ制御されて、前記外部電源を、夫々、有効及び無効
にするスイッチング回路とを備え、又、前記外部電源の
前記電圧が所定レベルより低いことを前記電圧検出回路
が検出した時、前記電圧検出回路の出力信号が、割込み
信号として前記制御手段に入力されると共に、オフ信号
として前記スイッチング回路に入力され、更に、前記外
部電源が、前記オフ信号でオフした前記スイッチング回
路により無効にされた後、所定時間は前記２次電池によ
り前記内部電源が作動する一方、前記制御手段が、前記
割込み信号に応じて、割込み処理ルーチンをコールし
て、前記不揮発性半導体メモリの書込み及び消去のうち
前記不揮発性半導体メモリで実行中の書込み及び消去の
みを正常に完了させると共に、前記外部電源の切断によ
って処理が中断されたことを示すフラグと残りの実行す
べき処理の内容を前記不揮発性半導体メモリに記録する
ことにより、前記外部電源が後で回復した場合に前記不
揮発性半導体メモリのデータの復元を図ることができる
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記スイッチング回路をトランスミッシ
ョンゲートにより形成し、又、前記外部電源の前記電圧
が前記所定レベルより高いことを前記電圧検出回路が検
出した時、前記電圧検出回路の前記出力信号が、オン信
号として前記トランスミッションゲートに入力され、更
に、前記外部電源の前記電圧が、前記オン信号でオンし
た前記トランスミッションゲートによりそのまま前記不
揮発性半導体メモリと前記制御手段に印加されることを
特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記スイッチング回路を定電圧発生回路
により形成する一方、前記内部電源が前記外部電源の前
記電圧以下の電圧を有し、又、前記外部電源の前記電圧
が前記所定レベルより高いことを前記電圧検出回路が検
出した時、前記電圧検出回路の前記出力信号が、オン信
号として前記定電圧発生回路に入力され、更に、前記外
部電源の前記電圧が、前記オン信号でオンした前記定電
圧発生回路により前記内部電源の前記電圧に設定された
状態で、前記不揮発性半導体メモリと前記制御手段に印
加されることを特徴とする請求項１に記載の不揮発性半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002122543A JP2003316664A (ja) | 2002-04-24 | 2002-04-24 | 不揮発性半導体記憶装置 |
| US10/281,249 US6724678B2 (en) | 2002-04-24 | 2002-10-28 | Nonvolatile semiconductor memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002122543A JP2003316664A (ja) | 2002-04-24 | 2002-04-24 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003316664A true JP2003316664A (ja) | 2003-11-07 |
Family
ID=29243636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002122543A Pending JP2003316664A (ja) | 2002-04-24 | 2002-04-24 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6724678B2 (ja) |
| JP (1) | JP2003316664A (ja) |
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| JP2009146499A (ja) * | 2007-12-13 | 2009-07-02 | Toshiba Corp | 不揮発性メモリカード |
| JP2009193371A (ja) * | 2008-02-14 | 2009-08-27 | Rohm Co Ltd | データ制御装置 |
| JP7170117B1 (ja) * | 2021-12-01 | 2022-11-11 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
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| US7928787B2 (en) * | 2004-03-17 | 2011-04-19 | Intersil Americas Inc. | Enable pin using programmable hysteresis improvement |
| US20070242550A1 (en) * | 2006-03-29 | 2007-10-18 | Sandisk Il Ltd. | Device and method of controlling operation of a flash memory |
| US7904619B2 (en) | 2006-11-24 | 2011-03-08 | Sandforce, Inc. | System, method, and computer program product for reducing memory write operations using difference information |
| US7904672B2 (en) | 2006-12-08 | 2011-03-08 | Sandforce, Inc. | System and method for providing data redundancy after reducing memory writes |
| US8090980B2 (en) * | 2006-12-08 | 2012-01-03 | Sandforce, Inc. | System, method, and computer program product for providing data redundancy in a plurality of storage devices |
| WO2008073219A1 (en) * | 2006-12-08 | 2008-06-19 | Sandforce, Inc. | Data redundancy in a plurality of storage devices |
| US7849275B2 (en) | 2007-11-19 | 2010-12-07 | Sandforce, Inc. | System, method and a computer program product for writing data to different storage devices based on write frequency |
| US9379700B2 (en) * | 2014-02-24 | 2016-06-28 | Freescale Semiconductor, Inc. | Dual-voltage detector having disable outputs within separate voltage domain and related methods |
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| JP2001043145A (ja) | 1999-07-29 | 2001-02-16 | Keyence Corp | 携帯端末機器 |
-
2002
- 2002-04-24 JP JP2002122543A patent/JP2003316664A/ja active Pending
- 2002-10-28 US US10/281,249 patent/US6724678B2/en not_active Expired - Fee Related
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Also Published As
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