KR102300825B1 - 반도체 기억 장치 및 플래쉬 메모리의 동작 방법 - Google Patents

반도체 기억 장치 및 플래쉬 메모리의 동작 방법 Download PDF

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Abstract

[과제] 딥 파워다운 모드를 자동적으로 해제할 수 있는 플래쉬 메모리를 제공한다. [해결수단] 본 발명의 플래쉬 메모리는, 외부 전원 전압에 의해 동작되는 표준 커맨드 I/F 회로 및 DPD 컨트롤러와, 전압 공급 노드로부터 공급되는 내부 전압에 의해 동작되는 내부 회로를 포함한다. DPD 컨트롤러는, 표준 커맨드 I/F 회로에 표준 커맨드가 입력되었을 때, DPD 모드인지 여부를 검출하고, DPD 모드가 검출된 경우, 내부 회로를 DPD 모드로부터 리커버리(Recovery)시킨다. 내부 회로의 리커버리 후, 표준 커맨드가 실행된다.

Description

반도체 기억 장치 및 플래쉬 메모리의 동작 방법{SEMICONDUCTOR STORING APPARATUS AND FLASH MEMORY OPERATION METHOD}
본 발명은, 플래쉬 메모리 등의 반도체 기억 장치에 관한 것으로, 특히 스탠바이 모드(Stand-by mode) 또는 딥 파워다운 모드(Deep Power-down mode)의 동작에 관한 것이다.
NAND형 플래쉬 메모리는, 페이지 단위로 독출이나 프로그램을 실시하고, 또 블록 단위로 소거를 실시하는 것이 가능하다. 특허문헌 1에 나타낸 플래쉬 메모리는, 스탠바이 모드와 노멀 동작 모드에서 상이한 전원 전압을 페이지 버퍼/센스 회로에 공급함으로써, 스탠바이 모드의 소비 전력을 감소시키는 기술을 개시하고 있다.
[특허문헌 1] 일본 특허공개 2006-252748호 공보
플래쉬 메모리에서는, 유저로부터의 커맨드에 응답해 독출, 프로그램, 소거 등을 실시하는 액티브 모드와, 유저로부터의 커맨드를 접수해 가능한 스탠바이 모드가 있다. 스탠바이 모드에서는, 소비 전력이 일정 이하가 되도록 내부 회로의 동작이 제한되지만, 유저로부터 커맨드가 입력되었을 경우에는, 그에 즉석으로 응답해야 한다. 이 때문에, 스탠바이 모드라고 해도, 로직 회로나 레지스터 등의 휘발성 회로에는 오프 리크(Off Leak) 전류가 발생하고, 오프 리크 전류는 디바이스 사이즈의 축소(Shrink)에 수반하여 증가하고, 또 내부 전원 전압을 사용하는 경우는 내부 전원 전압 검출 회로를 동작시켜야 하므로, 어느 정도의 전력이 소비되어 버린다. 즉, 스탠바이 모드에서의 소비 전류를 삭감하는 것이 어려워지고 있다.
스탠바이 모드에서의 소비 전력을 한층 더 삭감하기 위해, 플래쉬 메모리에 따라서는 딥 파워다운 모드(이하, "DPD 모드"라고 한다)가 탑재되어 있는 것이 있다. DPD 모드에서는, 스탠바이 모드를 위한 일부 내부 회로에의 내부 공급 전원을 컷오프(cut off)해서, 오프 리크 전류를 삭감한다. DPD 모드는, 예를 들면, DPD 개시 커맨드에 의해 해당 모드에 돌입하고, DPD 해제 커맨드에 의해 해당 모드로부터 복귀한다. DPD 모드로부터의 복귀는, 컷오프한 회로를 정상적으로 동작시키기 위해 일정한 시간을 필요로 하지만, 그 대신에, 소비 전력을 큰 폭으로 저감할 수 있는 메리트가 있다.
도 1a에, SPI 기능을 탑재한 NAND형 플래쉬 메모리의 DPD 모드로 이행할 때의 동작 파형의 일례를 도시한다. 스탠바이 모드 시, 칩 셀렉트 신호(/CS)를 로우 레벨로 하는 것에 의해 플래쉬 메모리가 선택되고, 그 사이에 클록 신호에 동기해 DPD 커맨드(B9h)가 데이터 입력 단자(DI)로부터 입력된다. 플래쉬 메모리는, DPD 커맨드의 입력으로부터 일정 기간(tDP)이 경과한 시각(TDPD)에서, DPD 모드로 이행하고, 특정 내부 회로에의 내부 공급 전압을 차단한다. 시각(TDPD) 이전의 기간에서는, 스탠바이 모드의 전류가 소비되고, 시각(TDPD) 이후의 기간에서는, DPD 모드의 전류가 소비된다.
또, 도 1b에, DPD 모드로부터 복귀할 때의 동작 파형의 일례를 나타낸다. 스탠바이 모드 시, 칩 셀렉트 신호(/CS)를 로우 레벨로 하는 것에 의해 플래쉬 메모리가 선택되고, 그 사이에 클록 신호에 동기해 DPD 모드를 해제하는 DPD 해제 커맨드(ABh)가 데이터 입력 단자(DI)로부터 입력된다. 플래쉬 메모리는, DPD 해제 커맨드의 입력으로부터 tRES의 기간 중에 컷오프한 내부 회로에 전력을 공급하고, 시각(TST)에서 내부 회로가 정상적인 동작을 실시할 수 있는 상태로 복귀한다. 시각(TST)의 이전에서는, DPD 모드의 전류가 소비되고, 시각(TST)의 이후에는, 스탠바이 모드의 전류가 소비된다.
도 2는, DPD 모드를 지원하는 NAND형 플래쉬 메모리의 내부 블럭도이다. 플래쉬 메모리(10)는, DPD 컨트롤러(20), 메모리 셀 어레이(30), 행 디코더(XDEC)(40), 페이지 버퍼/센스 회로(50), 주변 회로(60), 고전압 회로(70) 등을 포함한다. 플래쉬 메모리(10)에는, 외부 전원 전압(예를 들면, 3.3 V)(VCC)이 공급되고, DPD 컨트롤러(20)는, 외부 전원 전압(VCC)을 직접 이용해 동작한다. 외부 전원 전압(VCC)과 내부 회로와의 사이에는, PMOS 트랜지스터(P)가 접속되고, 트랜지스터(P)의 게이트에는, DPD 인에이블 신호(DPDEN)가 인가된다. 액티브 모드 및 스탠바이 모드일 때, DPD 컨트롤러(20)는, L레벨의 DPD 인에이블 신호(DPDEN)를 생성해, 트랜지스터(P)를 도통시킨다. 이에 따라, 각 내부 회로에는 전압 공급 노드(INTVDD)를 통해 내부 전압(VDD)이 공급된다. DPD 모드일 때, DPD 컨트롤러(20)는, H레벨의 DPD 인에이블 신호(DPDEN)를 생성해, 트랜지스터(P)를 비도통으로 한다. 이에 따라, 외부 전원 전압(VCC)의 공급이 컷오프되어, 내부 회로의 동작이 정지된다.
DPD 모드를 해제하는 경우, 유저는, 도 1b에 도시한 것처럼, 외부로부터 DPD 해제 커맨드(ABh)를 입력한다. DPD 컨트롤러(20)는, DPD 해제 커맨드의 입력에 응답하여, DPD 인에이블 신호(DPDEN)를 L레벨로 천이해, 트랜지스터(P)를 도통시키고, 외부 전원 전압(VCC)으로부터 내부 회로에의 전력 공급을 개시시킨다. 이에 따라, 내부 회로는, 기간(tRES) 후에 동작 가능한 상태로 복귀한다.
이처럼 종래의 플래쉬 메모리에서는, DPD 모드를 사용하려면 , 유저는, DPD 커맨드 뿐만 아니라, DPD 해제 커맨드를 입력해야 하고, DPD 커맨드 및 DPD 해제 커맨드를 지원하고 있지 않는 플래쉬 메모리 컨트롤러에서는 DPD 모드를 사용할 수 없다고 하는 과제가 있었다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 딥 파워다운 모드를 해제하기 위한 전용 커맨드를 필요로 하지 않고, 딥 파워다운 모드를 해제할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 플래쉬 메모리의 동작 방법은, 독출, 프로그램 또는 소거를 포함한 표준 커맨드가 입력되었을 때, 특정 회로에의 전력 공급을 차단하는 딥 파워다운 모드인지 여부를 검출하는 단계와, 딥 파워다운 모드가 검출된 경우, 상기 딥 파워다운 모드를 해제하는 단계와, 상기 특정 회로의 복귀 후, 상기 표준 커맨드를 실행하는 단계를 가진다.
어느 실시 형태에서는, 상기 딥 파워다운 모드가 검출되지 않은 경우, 딥 파워다운 모드를 해제하는 일 없이, 상기 입력된 표준 커맨드를 실행한다. 어느 실시 형태에서는, 상기 해제하는 단계는, 상기 표준 커맨드의 종류에 따라 선택된 특정 회로를 복귀시킨다. 어느 실시 형태에서는, 상기 해제하는 단계는, 전원 전압과 상기 특정 회로와의 사이에 접속된 스위칭 트랜지스터(switching transistor)를 도통(導通)시키는 것을 포함한다. 어느 실시 형태에서는, 상기 딥 파워다운 모드는, 스탠바이 모드로부터 이행되어, 스탠바이 모드의 소비 전력을 한층 더 저감한다.
본 발명에 따른 반도체 기억 장치는, 메모리 셀 어레이와, 주변 회로와, 독출, 프로그램 또는 소거를 포함한 표준 커맨드가 외부로부터 입력되었을 때, 상기 주변 회로 중 하나 또는 복수의 특정 회로에의 전력 공급을 차단하는 딥 파워다운 모드인지 여부를 검출하는 검출 수단과, 딥 파워다운 모드가 검출된 경우, 상기 딥 파워다운 모드를 해제하는 해제 수단과, 상기 특정 회로의 복귀 후, 상기 표준 커맨드를 실행하는 실행 수단을 포함한다.
어느 실시 형태에서는, 상기 딥 파워다운 모드가 검출되지 않은 경우, 상기 해제 수단에 의한 딥 파워다운 모드를 해제하는 일 없이, 상기 표준 커맨드를 실행한다. 어느 실시 형태에서는, 상기 해제 수단은, 상기 표준 커맨드의 종류에 따라 선택된 특정 회로를 복귀시킨다. 어느 실시 형태에서는, 상기 해제 수단은, 외부 전원 전압과 복수의 특정 회로와의 사이에 각각 접속된 복수의 스위칭 트랜지스터를 포함하고, 상기 해제 수단은, 상기 복수의 트랜지스터 중 어느 하나를 도통시킨다. 어느 실시 형태에서는, 상기 반도체 기억 장치는, 플래쉬 메모리이다.
본 발명에 의하면, 딥 파워다운 모드를 해제하기 위한 전용 커맨드를 필요로 하지 않고, 표준 커맨드의 입력에 응답해 딥 파워다운 모드를 해제하고, 또한 입력된 표준 커맨드를 신속하게 실행할 수 있다.
[도 1a] 종래의 플래쉬 메모리의 DPD 모드로 이행할 때의 동작 파형의 일례를 도시한 도면이다.
[도 1b] 종래의 플래쉬 메모리의 DPD 모드를 해제할 때의 동작 파형의 일례를 도시한 도면이다.
[도 2] 종래의 플래쉬 메모리의 내부 구성을 도시한 도면이다.
[도 3] 본 발명의 실시예에 따른 플래쉬 메모리의 내부 구성을 도시한 도면이다.
[도 4] 본 발명의 실시예에 따른 DPD 모드의 해제 시퀀스를 도시한 플로우이다.
[도 5] 본 발명의 다른 실시예에 따른 표준 커맨드와 리커버리(Recovery) 하는 전압 공급 노드 및 복귀 시간의 관계를 도시한 테이블이다.
본 발명의 반도체 기억 장치는, 특별히 한정을 하지 않지만, 예를 들면, NAND형이나 NOR형의 플래쉬 메모리 등에서 실시된다.
[실시예]
다음으로, 본 발명의 실시예에 대해 도면을 참조해 상세히 설명한다. 도 3은, 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 개략 내부 구성을 도시한 도면이다. 플래쉬 메모리(100)는, 표준 커맨드를 수취하는 표준 커맨드 I/F(인터페이스) 회로(110), DPD 모드로의 이행 및 DPD 모드의 해제 등을 제어하는 DPD 컨트롤러(120), 메모리 셀 어레이(130), 행 디코더(XDEC)(140), 페이지 버퍼/센스 회로(150), 주변 회로1(160), 주변 회로2(170), 고전압 회로(180) 등의 내부 회로를 포함해 구성된다.
본 실시예의 플래쉬 메모리(100)는, 복수의 전력 소비 모드에서 동작 가능하다. 액티브 모드는, 소비 전력의 제약 없이 풀 스펙으로 표준 커맨드(예를 들면, 독출, 프로그램, 소거) 등의 동작을 실행한다. 스탠바이 모드는, 액티브 모드가 아닐 때, 결정된 소비 전력의 요구에 따라 내부 회로를 동작시키면서 표준 커맨드 등의 입력에의 응답이 가능하도록 동작을 실행한다. 스탠바이 모드에서는, 예를 들면, 고전압 회로의 차지 펌프를 정지하거나 내부 공급 전압을 저하시키거나 한다. DPD 모드는, 스탠바이 모드의 소비 전력을 한층 더 저감하기 위해, 스탠바이 모드 시에 특정 회로에의 전력 공급을 차단한다.
표준 커맨드 I/F 회로(110) 및 DPD 컨트롤러(120)는, 외부 전원 전압(VCC)(예를 들면, 3.3 V)을 직접 이용해 동작되고, 즉, 스탠바이 모드 및 DPD 모드 시에 동작 가능하다. 표준 커맨드 I/F 회로(110)는, 플래쉬 메모리의 표준 동작을 위해 미리 준비된 표준 커맨드를 외부로부터 수취하기 위한 인터페이스 회로이다. 표준 커맨드는, 예를 들면, 독출, 프로그램, 소거 등을 위한 커맨드이다. 표준 커맨드 I/F 회로(110)는, 입력된 표준 커맨드를 디코드하기 위한 CMOS 로직을 포함하고, 그 디코드 결과(DEC)는, DPD 컨트롤러(120) 및 주변 회로1(160)(표준 커맨드의 동작을 제어하기 위한 컨트롤러 또는 스테이트 머신 등을 포함한다)에 제공된다.
DPD 컨트롤러(120)는, 스탠바이 모드에서 DPD 모드로의 이행 및 DPD 모드의 해제를 제어한다. 외부 전원 전압(VCC)과 전압 공급 노드(INTVDD1)와의 사이에는, PMOS 트랜지스터(P1)가 접속되고, 외부 전원 전압(VCC)과 전압 공급 노드(INTVDD2)와의 사이에는, PMOS 트랜지스터(P2)가 접속된다. 전압 공급 노드(INTVDD1)에는, 행 디코더(140), 페이지 버퍼/센스 회로(150), 주변 회로1(160), 고전압 회로(180)가 접속되고, 전압 공급 노드(INTVDD2)에는, 주변 회로2(170)가 접속된다.
DPD 컨트롤러(120)는, 액티브 모드 및 스탠바이 모드일 때, L레벨의 DPD 인에이블 신호(DPDEN1, DPDEN2)를 생성해, 트랜지스터(P1, P2)를 도통하고, 전압 공급 노드(INTVDD1, INTVDD2)에는, 외부 전원 전압(VCC)이 공급된다. 또, DPD 컨트롤러(120)는, DPD 모드일 때, DPD 인에이블 신호(DPDEN1, DPDEN2)를 H레벨로 천이해, 트랜지스터(P1, P2)를 비도통으로 하여, 전압 공급 노드(INTVDD1, INTVDD2)에의 외부 전원 전압(VCC)의 전력 공급을 차단한다. DPD 인에이블 신호(DPDEN1) 및 DPD 인에이블 신호(DPDEN2)는, 예를 들면, 스탠바이 모드로 이행한 시점으로부터의 경과 시간에 따라 상이한 타이밍에 H레벨로 천이할 수 있다.
스탠바이 모드에서 DPD 모드로의 이행의 방법은, 특별히 한정되지 않지만, 어느 양태에서는, DPD 컨트롤러(120)는, 유저로부터의 DPD 모드로의 이행을 위한 커맨드의 입력 없이, 주변 회로1(160)(플래쉬 메모리의 동작을 제어하는 컨트롤러를 포함한다)로부터의 신호에 응답해 자동적으로 DPD 모드로 이행한다. 예를 들면, 주변 회로1(160)로부터 스탠바이 모드로의 이행을 나타내는 신호가 DPD 컨트롤러(120)에 제공되면, DPD 컨트롤러(120)는, 스탠바이 모드로의 이행을 나타내는 시점으로부터 시간을 계측해, 스탠바이 모드의 계속 시간이 일정 시간을 넘으면 DPD 모드로 이행하고, DPD 인에이블 신호(DPDEN1, DPDEN2)를 H레벨로 천이하고, 외부 전원 전압(VCC)으로부터의 전력 공급을 차단한다. 또, 다른 양태에서는, DPD 컨트롤러(120)는, 유저로부터의 DPD 모드로의 이행을 위한 커맨드의 입력에 응답해 DPD 모드로 이행시키도록 해도 무방하다.
DPD 모드를 해제하는 방법은, 종래의 플래쉬 메모리에서는, DPD 모드를 해제하기 위한 전용 커맨드를 외부로부터 입력할 필요가 있었지만, 본 실시예에서는, 그러한 전용 커맨드를 입력하지 않고, DPD 모드를 자동으로 해제하는 기능을 갖춘다. 이 해제 기능의 상세는 후술하지만, DPD 컨트롤러(120)는, DPD 모드 중에, 표준 커맨드 I/F 회로(110)가 표준 커맨드를 수취하면, 이에 응답해 DPD 모드를 해제하고, DPD 모드의 복귀에 필요한 시간 경과 후에 매끄럽게 표준 커맨드가 실행된다.
본 실시예의 DPD 컨트롤러(120)는, 하드웨어 및/또는 소프트웨어를 이용해 구성할 수 있고, 예를 들면, 마이크로 컴퓨터, 스테이트 머신, 로직 등을 포함할 수 있다.
메모리 셀 어레이(130)는, 복수의 블록을 포함하고, 각 블록 내에 복수의 NAND 스트링을 포함해 구성된다. NAND 스트링은, 기판 상에 2차원적으로 형성되는 것이어도 무방하고, 기판의 주면(柱面)에서 수직 방향으로 3차원적으로 형성되는 것이어도 무방하다. 또, 메모리 셀은, 2값 데이터 또는 다값 데이터를 기억하는 것이 가능하다.
주변 회로(160, 170)은, 예를 들면, 표준 커맨드 I/F 회로(110)에서 수취된 표준 커맨드 등에 근거해 플래쉬 메모리(100)의 동작을 제어하는 컨트롤러 또는 스테이트 머신이나, 데이터의 오류 검출ㆍ정정을 실시하는 ECC 회로, 열 선택 회로 등을 포함한다. 고전압 회로(180)는, 독출, 프로그램, 소거에 필요한 고전압을 생성하기 위한 차지 펌프 회로 등을 포함한다. 또, 플래쉬 메모리(100)는, SPI(Serial Peripheral Interface)를 탑재할 수 있고, SPI에서는, 제어 신호(어드레스 래치 인에이블, 커맨드 래치 인에이블 등)의 대신에, 시리얼 클록 신호에 동기해서, 입력된 커맨드, 주소, 데이터를 식별한다.
다음으로, 본 실시예에 따른 플래쉬 메모리의 DPD 모드의 해제 방법에 대해 도 4의 플로우를 참조해 설명한다. 표준 커맨드 I/F 회로(110)에 표준 커맨드가 입력되면(S100), 표준 커맨드 I/F 회로(110)는 표준 커맨드를 디코드(decode)하고, 그 디코드 결과(DEC)가 DPD 컨트롤러(120) 및 주변 회로1(160)로 제공된다. DPD 컨트롤러(120)는, 디코드 결과(DEC)를 수취하면, DPD 모드인지 여부를 판정한다(S110). DPD 모드라고 판정했을 경우, DPD 컨트롤러(120)는, DPD 모드를 해제한다(S120). 즉, DPD 컨트롤러(120)는, DPD 인에이블 신호(DPDEN1, DPDEN2)를 H레벨에서 L레벨로 천이해, 트랜지스터(P1, P2)를 도통 상태로 하고, 외부 전원 전압(VCC)으로부터 전압 공급 노드(INTVDD1, INTVDD2)로 전력을 공급시킨다. 이에 따라, 행 디코더(140), 페이지 버퍼/센스 회로(150), 주변 회로1(160)에는, 전압 공급 노드(INTVDD1)로부터 내부 전압(VDD1)이 공급되고, 주변 회로2(170)에는, 전압 공급 노드(INTVDD2)로부터 내부 전압(VDD2)이 공급된다. 이러한 주변 회로(140~180)은, 도 1b에 도시한 tRES 기간이 경과한 시각(TST)에서 동작 가능한 상태로 복귀한다.
주변 회로(140~180)의 복귀가 종료하면, 주변 회로1(160)는, 표준 커맨드 I/F 회로(110)로부터의 디코드 결과(DEC)에 근거해 표준 커맨드의 동작을 실행한다(S130). DPD 모드의 해제에 따라 주변 회로의 복귀가 실시되고 있는 기간 중(tRES)은, 플래쉬 메모리로의 액세스가 금지되는 Busy 기간이며, 본 실시예에서는, tRES 기간의 경과 후에 매끄럽게 표준 커맨드가 실행된다.
한편, DPD 컨트롤러(120)는, 표준 커맨드가 입력되었을 때 DPD 모드가 아닌 것으로 판정된 경우에는(S110), DPD 모드를 해제하지 않고(즉, DPD 인에이블 신호(DPDEN1, DPDEN2)는 이미 L레벨에 있다), 주변 회로1(160)에 의해 표준 커맨드의 동작이 즉석으로 실행된다(S130).
구체적인 동작 예로서, DPD 모드 중에, 독출, 프로그램 또는 소거 커맨드가 표준 커맨드 I/F 회로(110)에 입력되면, DPD 컨트롤러(120)는, DPD 모드를 해제하기 위해, 트랜지스터(P1, P2)를 도통할 수 있도록 DPD 인에이블 신호(DPDEN1, DPDEN2)를 L레벨로 천이한다. 그리고, 도 1b에 도시한 tRES 기간 중에 내부 회로의 복귀가 실시되고, 그 후 즉석으로, 독출, 프로그램 또는 소거가 실행된다.
이와 같이, 본 실시예에 의하면, 표준 커맨드가 입력되었음에 응답하여 DPD 모드를 자동적으로 해제하도록 했으므로, DPD 모드를 해제하는 전용 커맨드의 입력이 불필요하게 되어, DPD 모드의 해제 커맨드를 지원하고 있지 않는 플래쉬 메모리에서도 DPD 모드를 해제할 수 있다. 게다가, 스탠바이 모드에서 DPD 모드로의 이행을 자동적으로 제어하는 플래쉬 메모리이면(즉, DPD 모드로의 이행을 위한 전용 커맨드를 필요로 하지 않는다), DPD 모드에 관한 모든 커맨드의 유저 입력 없이, DPD 모드로의 이행 및 해제를 자동적으로 실시하는 것이 가능하게 된다.
다음으로, 본 발명의 다른 실시예에 대해 설명한다. 상기 실시예에서는, DPD 컨트롤러(120)는, 표준 커맨드의 입력에 응답해 일률적으로 DPD 모드로부터의 내부 회로를 복귀시켰지만, 본 실시예에서는, 표준 커맨드의 종류에 따라 복귀시킬 내부 회로를 선택한다. 도 5에 도시한 테이블은, 본 실시예의 표준 커맨드와, 복귀시키는 전압 공급 노드와, 복귀(리커버리) 시간의 관계를 나타내고 있다. 표준 커맨드에는, 독출, 프로그램 및 소거 외에, 스테이터스 리드(Status Read)나 ID 리드 등이 있다. 스테이터스 리드는, 플래쉬 메모리가 준비(Ready) 상태인지 여부, 기입(Write) 보호 모드인지 여부, 프로그램/소거 동작 중인지 여부를 읽어내는 커맨드이며, ID 리드는, 제조 브랜드나 제품 식별을 읽어내는 커맨드이다.
DPD 컨트롤러(120)는, 표준 커맨드가 스테이터스 리드 또는 ID 리드에 해당하는 경우에는, DPD 인에이블 신호(DPDEN1) 만을 L레벨로 천이해, 트랜지스터(P1)를 도통시켜, 전압 공급 노드(INTVDD1) 만을 리커버리 한다. 이 경우, 전압 공급 노드(INTVDD1) 만에서의 리커버리로 무방하기 때문에, 리커버리 시간을 빠르게 할 수 있다. 한편, 표준 커맨드가 프로그램, 독출, 소거에 해당하는 경우에는, DPD 컨트롤러(120)는, DPD 인에이블 신호(DPDEN1, DPDEN2)의 쌍방을 L레벨로 천이해, 트랜지스터(P1, P2)를 도통시켜서, 전압 공급 노드(INTVDD1, INTVDD2)의 쌍방을 리커버리 한다. 이 경우, 리커버리 시간은 표준이다.
이와 같이, 본 실시예에 의하면, 표준 커맨드의 동작 내용에 따라 적절한 리커버리 시간에 DPD 모드를 해제해, 표준 커맨드를 실행시킬 수 있다.
상기 실시예에서는, 전압 공급 노드(INTVDD1, INTVDD2)에 외부 전원 전압(VCC)이 공급되는 예를 나타냈지만, 이는 일례이며, 전압 공급 노드(INTVDD1, INTVDD2)에는, 외부 전원 전압(VCC)으로부터 직접이 아니라, 다른 내부 전압이 공급되도록 해도 무방하다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정 실시 형태로 한정되는 것이 아니며, 청구범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
100: 플래쉬 메모리
110: 표준 커맨드 I/F 회로
120: DPD 컨트롤러
130: 메모리 셀 어레이
140: 행 디코더
150: 페이지 버퍼/센스 회로
160, 170: 주변 회로
180: 고전압 회로

Claims (10)

  1. 플래쉬 메모리의 동작 방법에 있어서,
    독출, 프로그램 또는 소거를 포함한 표준 커맨드가 입력되었을 때, 특정 회로에의 전력 공급을 차단하는 딥 파워다운 모드인지 여부를 검출하는 단계;
    딥 파워다운 모드가 검출된 경우, 상기 딥 파워다운 모드를 해제하는 단계;
    상기 특정 회로의 상기 딥 파워다운 모드로부터의 복귀 후, 상기 표준 커맨드를 실행하는 단계
    를 포함하고,
    상기 해제하는 단계는,
    전원 전압과 상기 특정 회로와의 사이에 접속된 스위칭 트랜지스터(switching transistor)를 도통시키는 것을 포함하는
    플래쉬 메모리의 동작 방법.
  2. 제1항에 있어서,
    상기 딥 파워다운 모드가 검출되지 않은 경우,
    딥 파워다운 모드를 해제하는 일 없이, 상기 입력된 표준 커맨드를 실행하는
    플래쉬 메모리의 동작 방법.
  3. 제1항에 있어서,
    상기 해제하는 단계는,
    상기 표준 커맨드의 종류에 따라 선택된 특정 회로를 상기 딥 파워다운 모드로부터 복귀시키는
    플래쉬 메모리의 동작 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 딥 파워다운 모드는,
    스탠바이 모드로부터 이행되어, 스탠바이 모드의 소비 전력을 한층 더 저감하는
    플래쉬 메모리의 동작 방법.
  6. 반도체 기억 장치에 있어서,
    주변 회로;
    독출, 프로그램 또는 소거를 포함한 표준 커맨드가 외부로부터 입력되었을 때, 상기 주변 회로 중 하나 또는 복수의 특정 회로에의 전력 공급을 차단하는 딥 파워다운 모드인지 여부를 검출하는 검출 수단;
    딥 파워다운 모드가 검출된 경우, 상기 딥 파워다운 모드를 해제하는 해제 수단; 및
    상기 특정 회로의 상기 딥 파워다운 모드로부터의 복귀 후, 상기 표준 커맨드를 실행하는 실행 수단
    을 포함하고,
    상기 해제 수단은,
    외부 전원 전압과 복수의 특정 회로와의 사이에 각각 접속된 복수의 스위칭 트랜지스터
    를 포함하고,
    상기 해제 수단은,
    상기 복수의 트랜지스터 중 어느 하나를 도통시키는
    반도체 기억 장치.
  7. 제6항에 있어서,
    상기 딥 파워다운 모드가 검출되지 않은 경우,
    상기 해제 수단에 의한 딥 파워다운 모드를 해제하는 일 없이, 상기 표준 커맨드를 실행하는
    반도체 기억 장치.
  8. 제6항에 있어서,
    상기 해제 수단은,
    상기 표준 커맨드의 종류에 따라 선택된 특정 회로를 상기 딥 파워다운 모드로부터 복귀시키는
    반도체 기억 장치.
  9. 삭제
  10. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 반도체 기억 장치는, 플래쉬 메모리인
    반도체 기억 장치.
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