JP4302123B2 - 半導体集積回路装置 - Google Patents

Description

この発明は複数の品種に対応した所望のモード設定用データやリダンダンシデータ等を記憶するデータ記憶部をチップ内部に備えた半導体集積回路装置に関する。

半導体集積回路装置における複数の品種とは、例えば
（１）ＴＳＯＰ（Thin Small Outline Package）／ＳＯＰ（Small Outline Package ）のようにパッケージによってパッドの配置が異なり、使用するパッドの位置を切り替えるもの、
（２）×４／×８／×１６等のように並列的に取り扱うデータのビット長が異なり、それに応じて活性化するＩ／Ｏのブロックの数やセンスアンプの数が異なるもの、
（３）アドレスの回し方の異なるもの、例えばフラッシュＥＥＰＲＯＭにおける変則ブロック品において、変則ブロックを指定するアドレスのｔｏｐ／ｂｏｔｔｏｍ切り替えを行うもの、
等がある。

このような異なる複数のモードを有する半導体集積回路装置では、その装置がどのモードで動作するかを何等かの方法で決定しなければならない。

一つのマスクセットから複数のモード製品を品種展開する場合、従来では、マスタスライス手法と、ボンディングオプション手法いずれかから選択するのが一般的である。

マスタスライス手法は、異なるモードの切り替えを例えばＡｌマスクを交換することによって行うものであり、複数のモード品種を展開する際に一般的に用いられる手法である。

一方、ボンディングオプション手法は、異なるモードを選択するのに、ダミーパッドからの入力信号を使用するものであり、ダミーパッドには電源電圧もしくは接地電位を与え、そのどちらかの電位によって集積回路のモードを決定するものである。

ボンディングオプション手法によって複数の品種を展開する半導体集積回路装置は、例えば、特許文献１（第１０頁〜第４４行、ＦＩＧ．１ｎ等）に開示されている。

ボンディングオプション手法では、先のマスタスライス手法と比較して、複数のマスクを準備する必要がなく、修正があったときのデータ管理の問題はなくなる。

マスタスライス手法によるものでは、一品種毎に一枚のマスクが必要になる。このため、例えば４品種同時開発で、切り替えはＡｌマスクで行う場合を想定すると、そのＡｌマスクに修正が必要な場合は４枚のＡｌマスクを修正する必要がある。このため、マスクのコストがかかる上、修正回数がかさむような場合、修正内容を管理しきれなくなる恐れがある。さらに、変えたマスクの分は全ての機能を検証する必要があり、評価の手間がかかるという問題がある。

また、ボンディングオプション手法では、デバイスの内容を決定するダミーパッドには電源または接地電位が与えられる。従って、ダミーパッドは電源ピン／接地ピンの間に配置されるか、またはボンディングオプション専用に、ダミーパッドに隣接して電源に接続されたパッドと、接地に接続されたパッドとが必要となる。このように、ボンディングオプション手法では多数のパッドが余分に必要となり、チップ面積の増加を伴うため、あまり多くのモードには対応できないという事情がある。

これらの手法に対し、複数の品種に対応したモード設定用データを記憶するデータ記憶部を有した半導体集積回路装置が特許文献２（第２頁左下欄第１４行〜右下欄第１１行、第２図等）、及び特許文献３（段落［００４０］および段落［０１０２］、図面［図１０］等）に開示されている。

これらの文献に開示された半導体集積回路装置においてはモード設定用データが不揮発性トランジスタに記憶される。このため、複数の品種を一つのマスクセットにより展開でき、かつ余分なパッドも不要でチップ面積の増加を伴うことがない半導体集積回路装置を得ることができる。

不揮発性トランジスタを含むデータ記憶部は、複数の品種に対応したモード設定用データを記憶する。このためデータ記憶部は高度な信頼性が要求される。

しかしながら、特許文献２、３にはそれぞれ、データ記憶部の信頼性を向上させる工夫については、何等開示されていない。

また、特許文献２、３以外の公知文献としては、特許文献４、５がある。
欧州特許出願公開第0 476 282 A2号明細書 特開平２−１１６０８４号公報 特開平６−２４３６７７号公報 特開平４−９５１８４号公報 特開平６−１３１８７９号公報

この発明の第１の目的は、複数の品種に対応した所望のモード設定用データ等を記憶するデータ記憶部の信頼性を向上させ、信頼性の高い上記データ記憶部を備えた半導体集積回路装置を提供することである。

また、チップ面積の増加の抑制をより推進するためには、上記データ記憶部は、同じチップ内に形成される他の集積回路部に適用される微細化技術と同等の微細化技術を要求する。その一例は例えば電源電圧を下げることである。

しかし、電源電圧を下げると、上記データ記憶部から正常にデータを読み出せない事情が想定される。上記データ記憶部は複数の品種に対応した所望のモード設定用データを記憶し、製品の品種を決定する。このために上記データ記憶部からのデータの読み出しには高い精度を要求する。

したがってこの発明の第２の目的は、電源電圧が低下しても、データの読み出しを高精度に行える上記データ記憶部を備えた半導体集積回路装置を提供することである。

また、電源電圧が下がると、内部電源の電圧が、特にパワーオン時において上記データ記憶部を正常に動作させるのに充分な電圧にならない事情も想定される。上記データ記憶部は複数の品種に対応した所望のモード設定用データ等を記憶し、製品の品種を決定する。このため、上記データ記憶部はパワーオン時から動作させる必要がある。かつ内部電源の電圧が充分でない特にパワーオン時から正常に動作されることが要求される。

したがってこの発明の第３の目的は、特にパワーオン時から正常に動作する上記データ記憶部を備えた半導体集積回路装置を提供することである。

また、上記データ記憶部は複数の品種に対応した所望のモード設定用データ等を記憶する。このため、上記データ記憶部は高度な信頼性とともに、高度な耐久性を要求する。特に上記データ記憶部を半導体記憶装置チップに搭載した場合には、特に耐久性はメモリセルアレイと同等あるいはそれ以上に要求される。

したがってこの発明の第４の目的は、優れた耐久性を持つ上記データ記憶部を備えた半導体集積回路装置を提供することである。

また、上記データ記憶部を不揮発性メモリセルを含んで構成した場合に、チップ面積の増加の抑制をより推進するために、上記データ記憶部は不揮発性半導体記憶装置のメモリセルアレイに適用される微細化技術と同等の微細化技術が要求される。

したがってこの発明の第５の目的は、微細な構造の上記データ記憶部を備えた半導体集積回路装置を提供することである。

この発明の一態様の半導体集積回路装置は、半導体チップ内に形成された集積回路と、前記集積回路の動作／機能設定情報を記憶する設定情報メモリを含み、前記集積回路の動作／機能設定情報に応じて前記集積回路の動作／機能を設定する動作／機能設定信号を発生する動作／機能設定信号発生回路と、電源電圧を昇圧電圧に昇圧する昇圧回路と、前記動作／機能設定信号発生回路を制御するとともに、前記昇圧電圧を使用して前記設定情報メモリから前記集積回路の動作／機能設定情報を読み出す制御回路と、前記昇圧電圧が設定レベルに達したか否かを検知する検知回路と、電源電圧が検知レベルに達した時、パワーオンを検知したことを示すパワーオン検知信号を出力するパワーオンリセット回路と、レファレンス電圧を発生するレファレンス電圧発生回路と、前記レファレンス電圧発生回路が有する時定数以上の時定数を有し、前記パワーオン検知信号のタイミングを調整するタイミング調整回路とを具備し、前記昇圧回路は、前記タイミング調整回路によりタイミングが調整された前記パワーオン検知信号に従って動作を開始し、前記制御回路は、前記検知回路が、前記昇圧電圧が設定レベルに達したことを検出した後、前記昇圧電圧を使用して前記設定情報メモリから前記集積回路の動作／機能設定情報を読み出すことを特徴とする。
上記第１の目的を達成するためにこの発明に係る半導体集積回路装置では、上記データ記憶部の電源を外部電源に代えてチップ内部で発生する内部電源とすることを特徴とする。

上記半導体集積回路装置によれば、上記データ記憶部の電源をチップ内部で発生する内部電源にすることで、外部電源の電圧のゆらぎ等に起因するようなデータ記憶部の誤動作を抑制することができる。

上記第２の目的を達成するためにこの発明に係る半導体集積回路装置では、上記データ記憶部からのデータの読み出しを電源電圧よりも高い昇圧電圧で行うことを特徴としている。

上記半導体集積回路装置によれば、上記データ記憶部からのデータの読み出しを電源電圧よりも高い昇圧電圧で行うことで、上記データ記憶部が不揮発性トランジスタによりデータを記憶していた場合でも、その不揮発性トランジスタの“オン”状態のしきい値電圧とその制御ゲートの電圧との差を拡大でき、データの読み出しの精度を高めることができる。

上記第３の目的を達成するためにこの発明に係る半導体集積回路装置では、内部電源の電圧を検知して、この内部電源の電圧が上記データ記憶部を正常に動作させるのに充分な電圧になったことを示す信号を出力する回路をチップ内に設け、この回路からの信号によって上記データ記憶部の動作をイネーブルすることを特徴としている。

上記半導体集積回路装置によれば、上記データ記憶部を、上記内部電源の電圧が上記データ記憶部を正常に動作させるのに充分な電圧となってから動作させる。これにより上記データ記憶部を特にパワーオン時から正常に動作させることができる。

上記第４の目的を達成するためにこの発明に係る半導体集積回路装置では、上記データ記憶部を、モード設定用データ等を記憶する不揮発性メモリセルと、不揮発性メモリセルのデータをラッチしモード信号を出力するラッチ回路と、不揮発性メモリセルからモード設定用データ等を読み出す時にラッチ回路と不揮発性メモリセルとを互いに接続し、モード設定用データ等がラッチ回路にラッチされた後にラッチ回路と不揮発性メモリセルとを互いに非接続にする伝達回路とを含んで構成することを特徴としている。

上記半導体集積回路装置によれば、不揮発性メモリセルから読み出したモード設定用データがラッチ回路にラッチされた後に、スイッチによりラッチ回路と不揮発性メモリセルとを互いに非接続にすることで、不揮発性メモリセルに印加される電気的なストレスが抑制される。これにより上記データ記憶部の耐久性を向上できる。

さらに不揮発性メモリセルのゲートと基板との間、ソースとドレインとの間それぞれの電圧を下げると、不揮発性メモリセルに印加される電気的なストレスはさらに抑制することができる。

上記第５の目的を達成するためにこの発明に係る半導体集積回路装置では、上記不揮発性メモリセルが並ぶアレイを形成し、このアレイをダミーの不揮発性メモリセルが並ぶアレイで挟む。

上記半導体集積回路装置によれば、上記不揮発性メモリセルが並ぶアレイをダミーの不揮発性メモリセルが並ぶアレイで挟むことで、上記不揮発性メモリセルが並ぶアレイがチップ上で孤立したパターンとなることが抑制される。これにより、上記不揮発性メモリセルを含んで構成されるデータ記憶部を、光の干渉現象が顕著になるほど微細になる最先端の微細化技術を用いて形成できる。

なお、上記データ記憶部には複数の品種に対応した所望のモード設定用データの他、後述するように不良アドレスデータや、スペアデコーダをアクティブにするデータ等のリダンダンシデータ等、様々なデータを記憶させることができる。

この発明によれば、複数の品種に対応した所望のモード設定用データ等を記憶するデータ記憶部を備えた半導体集積回路装置において、
（１）外部電源の変動に対する高い信頼性、
（２）低電源電圧下でも高精度なデータ読み出しが可能、
（３）パワーオン時から正常な動作が可能、
（４）優れた耐久性、
（５）微細な構造、
のいずれかを少なくとも有する上記データ記憶部を備えた半導体集積回路装置を提供できる。

以下、図面を参照してこの発明の実施の形態を説明する。

［第１の実施形態］
図１はこの発明を不揮発性半導体メモリに実施した場合のチップ内部の一構成例を示すブロック図である。

図１において、メモリセルアレイ１１内には、それぞれ複数のビット線ＢＬ及びワード線ＷＬ（それぞれ１本のみ図示）と、それぞれフローティングゲート、コントロールゲート、ソース及びドレインを有し、フローティングゲートに電子を注入することでコントロールゲートからみたしきい値電圧が変化することによってデータのプログラム（書き込み）が行われ、データ消去が電気的に行われる複数のメモリセル（フラッシュセル：１個のみ図示）ＭＣが設けられている。なお、各メモリセルＭＣのコントロールゲートは複数のワード線ＷＬのうちの一つに接続され、ドレインは複数のビット線ＢＬのうちの一つに接続されている。また、各メモリセルＭＣのソースは、例えばビット線単位、ワード線単位もしくはブロック単位で共通のソース線（図示せず）に接続されている。

アドレスバッファ１２は外部からのアドレス信号を受けて内部アドレス信号を発生する。アドレスバッファ１２で発生される内部アドレス信号は、ロウデコーダ１３、カラムデコーダ１４、ソースデコーダ１５及びモード信号発生回路１６にそれぞれ供給される。

入出力コントロール回路１７は、外部から入力されるチップイネーブル信号 /ＣＥ、ライトイネーブル信号 /ＷＥ及びアウトプットイネーブル信号 /ＯＥを受け、これらの入力信号に基づいて内部回路の動作を制御するための各種制御信号を発生する。例えば、チップイネーブル信号 /ＣＥに基づく制御信号はアドレスバッファ１２に供給され、アドレスバッファ１２ではこの制御信号に基づいて内部アドレス信号の発生動作が可能にされる。また、アウトプットイネーブル信号 /ＯＥに基づく制御信号は後述するＩ／Ｏバッファに供給され、Ｉ／Ｏバッファではこの制御信号に基づいてデータの出力動作が可能にされる。ライトイネーブル信号 /ＷＥに基づく制御信号は後述する書き込み回路に供給され、書き込み回路ではこの制御信号に基づいてデータの書き込み動作が可能にされる。

上記ロウデコーダ１３は、上記内部アドレス信号（内部ロウアドレス信号）に基づいて、上記メモリセルアレイ１１内のワード線ＷＬを選択する。

カラムセレクタ１８は、上記カラムデコーダ１４からのデコード出力に基づいて、上記メモリセルアレイ１１内のビット線ＢＬを選択する。

上記ソースデコーダ１５は、上記内部アドレス信号に基づいて、上記メモリセルアレイ１１内のソース線を選択し、この選択したソース線に所定の電圧を供給する。

書き込み回路１９は、データの書き込み時に、上記メモリセルアレイ１１内の選択されたメモリセルに対して書き込みデータを供給してデータを書き込む。

センスアンプ回路（Ｓ／Ａ）２０は、データの読み出し時に、上記メモリセルアレイ１１内の選択されたメモリセルからの読み出しデータをセンスする。

Ｉ／Ｏバッファ２１は、データの書き込み時には外部から供給されるデータを上記書き込み回路１９に供給し、データの読み出し時には上記センスアンプ回路２０でセンスされるデータを外部に出力する。また、このＩ／Ｏバッファ２１には各動作モード、すなわちデータの書き込み／消去／読み出しの各動作モードや、複数のモード製品を品種展開する際の製品モードを設定するためのコマンドデータが供給される。

また、上記Ｉ／Ｏバッファ２１にはコマンド／ユーザインターフェース回路２２が接続されている。このコマンド／ユーザインターフェース回路２２には上記入出力コントロール回路１７から出力される制御信号も入力されている。このコマンド／ユーザインターフェース回路２２は、前記ライトイネーブル信号／ＷＥが活性化されるタイミング時にＩ／Ｏバッファ２１から入力されるコマンドデータを受ける。そして、このコマンド／ユーザインターフェース回路２２の出力は内部コントロール回路２３に供給される。内部コントロール回路２３は、上記コマンド／ユーザインターフェース回路２２が受けたコマンドデータに応じた内部制御信号を発生する。そして、この内部制御信号は内部電源／昇圧回路２４に供給される。

上記内部電源／昇圧回路２４は、外部からの電源電圧を受け、この外部電源電圧から内部電源電圧やチャージポンプを用いた昇圧電圧を上記内部制御信号に基づいて発生するものであり、ここで発生される内部電源電圧／昇圧電圧は同一チップ内の各回路に分配される。

上記モード信号発生回路１６には、前記メモリセルと同様に、フローティングゲート、コントロールゲートを有し、フローティングゲートに電子を注入することでコントロールゲートからみたしきい値電圧が変化することによってデータのプログラムが行われ、データ消去が電気的に行われる不揮発性トランジスタが複数設けられている。このモード信号発生回路１６内の不揮発性トランジスタには、一般に後工程と呼ばれクリーンルームでの加工が終了した後のウエハ状態またはアセンブリ後の工程でモード設定用のデータがそれぞれ書き込まれる。このモード設定用のデータとは、例えば、
（１）ＴＳＯＰ／ＳＯＰのようにパッケージによってパッドの配置が異なり、使用するパッドの位置を切り替えるときに使用されるデータ、
（２）×４／×８／×１６等のように並列的に取り扱うデータのビット長が異なり、それに応じて活性化するＩ／Ｏのブロックの数やセンスアンプの数を異ならせる制御を行う際に使用されるデータ、
（３）アドレスの回し方の異なるもの、つまりフラッシュＥＥＰＲＯＭにおける変則ブロック品では変則ブロックを指定するアドレスのｔｏｐ／ｂｏｔｔｏｍ切り替えを行う際に使用されるデータ、
等である。そして、モード信号発生回路１６は、これら不揮発性トランジスタに記憶されているモード設定用のデータを所定のタイミングで読み出し、この読み出しデータに基づいてモード信号を生成する。ここで生成されたモード信号は例えば前記Ｉ／Ｏバッファ２１に供給される。

図２は図１中のモード信号発生回路１６において、一つのモード設定用のデータを記憶する不揮発性トランジスタに関係した部分の具体的な回路構成を示している。

図２に示すように、フローティングゲート及びコントロールゲートを有する不揮発性トランジスタ３１は、フローティングゲートに電子を注入することでコントロールゲートからみたしきい値電圧が変化することによってデータのプログラムが行われるものであり、そのソースは接地電位に接続されている。上記不揮発性トランジスタ３１のドレインはＮチャネルＭＯＳトランジスタ３２を介してノード３３に結合されている。また、上記不揮発性トランジスタ３１のコントロールゲート及びトランジスタ３２のゲートは共通に接続され、この共通ゲートにはチップ全体に電源電圧が供給された時の所定期間に“Ｈ”レベルにされる制御信号ＰＷＯＮが供給される。この制御信号ＰＷＯＮを発生する回路はパワーオンクリア信号発生回路等として良く知られているので、その詳細については特に説明しない。

また、上記ノード３３と電源電圧との間には例えばＰチャネルＭＯＳトランジスタ等からなる負荷素子３４が接続されている。さらに、上記ノード３３にはＮチャネルＭＯＳトランジスタ３５及びＰチャネルＭＯＳトランジスタ３６で構成されたＣＭＯＳ型トランスミッションゲート３７の一端が接続されている。上記ＮチャネルＭＯＳトランジスタ３５のゲートには前記制御信号ＰＷＯＮが供給され、ＰチャネルＭＯＳトランジスタ３６のゲートには信号ＰＷＯＮと相補なレベルを持つ制御信号／ＰＷＯＮが供給される。上記トランスミッションゲート３７の他端には、入出力端が逆並列接続された２個のインバータ３８、３９で構成されたラッチ回路４０の一端が接続されている。上記ラッチ回路４０の他端の信号はインバータ４１に入力され、このインバータ４１の出力信号が前記モード信号ＭＯＤＥとして前記Ｉ／Ｏバッファ２１に供給される。

図３は図１中のＩ／Ｏバッファ２１がデータ読み出し時に×１モードか×２モードのいずれかを選択できる場合の前記センスアンプ回路２０及びＩ／Ｏバッファ２１の一部の構成を示しており、図４は図３で使用される信号Ａdd、／Ａddを発生する回路を示している。

図３において、Ｓ／Ａ11、Ｓ／Ａ12はそれぞれ前記センスアンプ回路２０内に設けられ、それぞれ１ビットのデータセンスを行うセンスアンプである。５１及び５２はそれぞれ１ビットのデータを出力する出力バッファであり、それぞれソースが電源電圧に接続されたＰチャネルＭＯＳトランジスタ５３、このトランジスタ５３のドレインにドレインが接続され、ソースが接地電位に接続されたＮチャネルＭＯＳトランジスタ５４とからそれぞれ構成されている。そして、各出力バッファ５１、５２内のトランジスタ５３、５４の共通ドレインには出力パッドＯＵＴ１、ＯＵＴ２が接続されている。

上記一方のセンスアンプＳ／Ａ11の出力はＮチャネルＭＯＳトランジスタ５６及びインバータ５７を介して一方の出力バッファ５１に供給される。他方のセンスアンプＳ／Ａ12の出力はＮＡＮＤゲート５８の一方の入力端に供給される。そして、このＮＡＮＤゲート５８の出力は他方の出力バッファ５２に供給される。また、上記インバータ５７の入力端とＮＡＮＤゲート５８の一方の入力端との間にはＮチャネルＭＯＳトランジスタ５９が接続されている。さらに、上記ＮＡＮＤゲート５８の他方の入力端には、前記図２の回路で発生されるモード信号ＭＯＤＥが供給される。なお、上記トランジスタ５６のゲートにはアドレス信号Ａddが供給され、トランジスタ５９のゲートにはこのアドレス信号Ａddと相補なレベルのアドレス信号 /Ａddが供給される。

図４は前記アドレスバッファ１２で発生される内部アドレス信号ＡddINを受け、上記図３の回路で使用される相補アドレス信号Ａdd、 /Ａddを発生する回路部分の具体的な構成を示している。この回路において、前記アドレスバッファ１２（図１に図示）で発生される１ビットの内部アドレス信号ＡddINがＮＯＲゲート６１の一方の入力端に供給される。このＮＯＲゲート６１の他方の入力端には前記モード信号ＭＯＤＥが供給される。上記ＮＯＲゲート６１の出力はインバータ６２に供給され、このインバータ６２の出力が前記信号Ａddとして図３中のトランジスタ５６のゲートに供給される。また、上記インバータ６２の出力はさらにインバータ６３に供給され、このインバータ６３の出力が前記信号／Ａddとして図３中のトランジスタ５９のゲートに供給される。

なお、この例では、図４に示した回路は前記モード信号発生回路１６内に設けられているが、モード信号発生回路１６の外部、あるいは他の回路内に設けるようにしてもよい。

上記した各回路を含む不揮発性半導体メモリのチップは、前記Ｉ／Ｏバッファ２１が×１モード、×２モードでデータ読み出しを行う互いに異なるモード品種であっても、製造時は全く同じマスクセットを用いて同時に製造される。そして、後工程と呼ばれクリーンルームでの加工が終了した後のウエハ状態またはアセンブリ後の工程でモード設定用のデータが図２の回路中の不揮発性トランジスタ３１に対してプログラムされる。例えばこの例では、×２モードに設定する場合にはフローティングゲートに電子を注入し、反対に×１モードに設定する場合には電子の注入は行わない。

このようにプログラムされた不揮発性半導体メモリチップをユーザがシステム内に組み込んで使用する際に、チップに電源電圧が供給されると、制御信号ＰＷＯＮが所定の期間に“Ｈ”レベルとなり、図２中のトランジスタ３２が“オン”して、不揮発性トランジスタ３１の記憶データがノード３３に読み出される。

ここで、フローティングゲートに予め電子が注入されている×２モードに対応したデータが不揮発性トランジスタ３１に記憶されている場合、そのしきい値電圧は高い状態に変化しているので不揮発性トランジスタ３１は“オン”しない。従って、ノード３３は“Ｈ”レベルとなる。制御信号ＰＷＯＮが“Ｈ”レベルのとき、制御信号／ＰＷＯＮは“Ｌ”レベルになるので、図２中のトランスミッションゲート３７が“オン”し、ノード３３の“Ｈ”レベルの信号がラッチ回路４０に伝えられる。その後、制御信号ＰＷＯＮが“Ｌ”レベルに、制御信号 /ＰＷＯＮが“Ｈ”レベルに戻ると、ラッチ回路４０はその状態を保持する。すなわち、×２モードのとき、図２の回路からは“Ｈ”レベルのモード信号ＭＯＤＥが出力される。

一方、フローティングゲートに電子が注入されない×１モードに対応したデータが不揮発性トランジスタ３１に記憶されている場合、そのしきい値電圧は低い状態のままになっているので、“Ｈ”レベルの制御信号ＰＷＯＮがコントロールゲートに供給されると、不揮発性トランジスタ３１は“オン”する。従って、ノード３３は“Ｌ”レベルとなる。すなわち、×１モードのとき、図２の回路からは“Ｌ”レベルのモード信号ＭＯＤＥが出力される。

図３の回路において、×２モードの場合、モード信号ＭＯＤＥが“Ｈ”レベルなので、ＮＡＮＤゲート５８はインバータとして動作する。また、このとき、トランジスタ５６のゲートに供給される信号Ａddは“Ｈ”レベル、トランジスタ５９のゲートに供給される信号／Ａddは“Ｌ”レベルとなり、トランジスタ５６は“オン”し、トランジスタ５９は“オフ”するので、２個のセンスアンプＳ／Ａ11、Ｓ／Ａ12でセンスされたデータは、出力バッファ５１、５２それぞれを介して出力パッドＯＵＴ１、ＯＵＴ２から並列的に出力される。

×１モードの場合には、モード信号ＭＯＤＥが“Ｌ”レベルなので、ＮＡＮＤゲート５８の出力はセンスアンプＳ／Ａ12の出力にかかわらずに常に“Ｈ”レベルとなり、出力バッファ５２内のＰチャネルＭＯＳトランジスタ５３及びＮチャネルＭＯＳトランジスタ５４は共に非導通となり、出力パッドＯＵＴ２は高インピーダンス状態になる。

一方、その時の入力アドレスに応じて信号Ａdd、 /Ａddのいずれか一方が“Ｈ”レベル、他方が“Ｌ”レベルとなる。ここで、Ａdd＝“Ｈ”レベル、 /Ａdd＝“Ｌ”レベルのときは、トランジスタ５６が“オン”し、センスアンプＳ／Ａ11でセンスされたデータが出力バッファ５１を介して出力パッドＯＵＴ１から出力される。また、Ａdd＝“Ｌ”レベル、 /Ａdd＝“Ｈ”レベルのときは、トランジスタ５９が“オン”し、センスアンプＳ／Ａ12でセンスされたデータが出力バッファ５１を介して出力パッドＯＵＴ１から出力される。すなわち、×１モードのときは、センスアンプＳ／Ａ11、Ｓ／Ａ12でセンスされた２ビットのデータは、そのときのアドレス状態に応じて１個の出力パッドＯＵＴ１から出力される。

図４の回路では、×２モードの場合、モード信号ＭＯＤＥが“Ｈ”レベルなので、ＮＯＲゲート６１の出力は入力アドレス信号ＡddINがかかわらずに“Ｌ”レベルとなり、前記したように信号Ａddが“Ｈ”レベル、信号 /Ａddが“Ｌ”レベルとなる。また、×１モードの場合には、モード信号ＭＯＤＥが“Ｌ”レベルなので、ＮＯＲゲート６１の出力は入力アドレス信号ＡddINに応じて変わり、入力アドレス信号ＡddINが“Ｌ”レベルのときは“Ｈ”レベル、入力アドレス信号ＡddINが“Ｈ”レベルのときは“Ｌ”レベルとなり、信号Ａdd及び /Ａddは入力アドレス信号ＡddINに応じて変化する。

このようにチップ内に不揮発性記憶素子を持たせ、集積回路のモードに関するデータを後工程でその不揮発性記憶素子に書き込み、この記憶データを読み出してモード信号を生成するようにしたので、従来技術の問題点である、多くのマスクを管理しなければならない繁雑さ、チップ面積の増大を解消できるだけではなく、アセンブリ終了後でも不揮発性記憶素子のデータを書き換えることによって集積回路のモードを切り替えることができる。従って、集積回路の製造メーカは最終的な製品のモード毎の数量を考えずに生産計画を立てることができ、異なったモードの複数製品をアセンブリ工程まで同一にすることができるので、生産効率が大変良くなる。

上記説明では不揮発性トランジスタに対するデータのプログラム／消去を行うための具体的な構成については述べなかったが、これはメモリセルアレイ１１内に設けられているメモリセルに対するプログラム／消去と同じであり、書き込み（電子注入）、消去（電子放出）及び読み出し時における不揮発性トランジスタのコントロールゲート（Ｖｇ）、ドレイン（Ｖｄ）及びソース（Ｖｓ）の各電位関係を図５にまとめて示した。

図６（Ａ）は不揮発性トランジスタに書き込みを実施するときの概念図である。昇圧回路７１は外部電源電圧を昇圧して電源電圧よりも高い複数の電圧を発生する。前記したように図１中のモード信号発生回路１６内には複数の異なるモード設定を可能にするために複数個の不揮発性トランジスタが設けられており、これら複数個の不揮発性トランジスタを選択して書き込みを行うために選択トランジスタが必要であり、図６（Ａ）中のトランジスタ７２はこの選択トランジスタを示している。すなわち、不揮発性トランジスタ３１のドレインには上記トランジスタ７２を介して、上記昇圧回路７１で発生される昇圧電圧の一つが供給される。上記昇圧回路７１で発生される他の昇圧電圧はレベルシフト回路７３、７４に供給される。上記両レベルシフト回路７３、７４はそれぞれ、“Ｈ”レベルの書き込み信号を電源電圧よりも高い電圧にレベルシフトするものであり、両レベルシフト回路７３、７４の出力は上記選択用のトランジスタ７２のゲート、不揮発性トランジスタ３１のコントロールゲートに供給される。

このような構成により、不揮発性トランジスタ３１に書き込みを行う場合、コントロールゲートには１０Ｖ（Ｖｇ）が、ドレインには６Ｖ（Ｖｄ）が供給される。なお、ソースは接地されているので０Ｖ（Ｖｓ）になる。

図６（Ｂ）は不揮発性トランジスタを消去するときの概念図である。負電圧発生回路７５は０Ｖの接地電圧よりも低い負の値を持つ電圧を発生する。また、昇圧回路７６は外部電源電圧を昇圧して電源電圧よりも高い電圧を発生する。不揮発性トランジスタ３１のソースには上記昇圧回路７６で発生される昇圧電圧が供給される。上記負電圧発生回路７５の出力は不揮発性トランジスタ３１のコントロールゲートに供給される。

このような構成により、不揮発性トランジスタ３１の消去を行う場合、コントロールゲートには−７Ｖ（Ｖｇ）が、ソースには６Ｖ（Ｖｓ）が供給される。なお、ドレインはオープン状態にされる。

ところで、上記説明では、異なるモードの例としてデータ読み出し時におけるビット構成の違いを挙げて説明したが、異なるモードの例としてはビット構成に限られるものではなく、その他に例えば、異なるパッケージに対応して使用する（ボンディングする）パッドの指定が異なる場合、モード信号は、
（１）使用するパッドに接続された回路を活性化する。

（２）使用しないパッドを接地し、使用しないパッドに接続された回路を非活性状態にする。

ために使用される。

また、動作する電源電圧の範囲指定を変える場合にも実施が可能である。すなわち、同一集積回路を例えば３Ｖ／５Ｖで動作させようとした場合、内部のタイミング設定、各種レシオ回路（特にインターフェース）のサイズ比等、別個に微調整が必要なときがあり、これらをモード信号を用いて切り替え制御することができる。

さらには、高速・高消費電力版／低速・低消費電力版等の切り替え制御や、ＮＯＲ型フラッシュメモリにおけるメモリブロックのｔｏｐ／ｂｏｔｔｏｍブート切り替えのために、アドレス入力を途中で反転させる回路の制御等にも使用することができる。

さらにはフラッシュメモリ等の半導体記憶装置のリダンダンシ技術にも使用することができる。即ち、上記不揮発性トランジスタ３１に不良アドレスデータや、スペアデコーダをアクティブにするデータ等のリダンダンシデータを記憶させることができる。

このように、この発明の適用には様々なケースが考えられるが、異なる複数のモードが内部の一本もしくは複数のモード信号の組み合わせで、回路的に表現できる全てのケースにこの発明を適用することができる。

ここで、第１の実施形態においては、不揮発性トランジスタ３１にはモード設定用データやリダンダンシデータが記憶される。そして、不揮発性トランジスタ３１を含むモード信号発生回路１６はモード設定用データに応じその品種を決定するモード信号、あるいはリダンダンシデータに応じ不良アドレスをスペアのメモリセルに置換するリダンダンシ信号等を発生する。

このため、モード信号発生回路１６には高度な信頼性を要求する。

図７は第１の実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図７に示すようにモード信号発生回路１６の電源を、内部電源電圧発生回路８０により昇圧、または降圧した内部電源電圧ＶＤＤにする。内部電源電圧発生回路８０は、例えば外部電源電圧ＶＣＣから内部電源電圧ＶＤＤを発生する。

このようにモード信号発生回路１６の電源を外部電源電圧ＶＣＣから内部電源電圧ＶＤＤにする。これにより、外部電源電圧ＶＣＣのゆらぎ等に起因するような誤動作を抑制できる。よって、モード信号発生回路１６の信頼性を向上させることができる。

［第２の実施形態］
アナログ的な要素の大きい回路、例えば不揮発性トランジスタ３１からデータを読み出す回路においては、通常のＣＭＯＳロジック回路と比較して電源マージンが狭くなる場合が多い。

特にデバイスの微細化を推進するために、図７に示す内部電源電圧ＶＤＤの電圧を下げると、上記アナログ的な要素の大きい回路では電源マージンが不足する。これを図１に示すフラッシュＥＥＰＲＯＭのメモリセルＭＣを例にとって説明する。

図８（Ａ）はメモリセルアレイ１１の回路図、図８（Ｂ）はメモリセルＭＣの断面図、図８（Ｃ）はメモリセルＭＣのシンボル図、図８（Ｄ）はメモリセルＭＣの等価回路図である。

メモリセルＭＣへのデータの書き込み／消去は、浮遊ゲートＦＧへ電子を注入／引き抜くことによって行う。

浮遊ゲートＦＧに電子が存在する状態ならば、制御ゲートＣＧからみたしきい値電圧Ｖthcellは高くなり“オフ”状態になる。

一方、電子が存在しない状態ならば、制御ゲートＣＧからみたしきい値電圧Ｖthcellは低くなり“オン”状態になる。“オン”状態のしきい値電圧Ｖthcellは２Ｖ程度が一般的な値である。

従来のフラッシュＥＥＰＲＯＭの電源電圧は５Ｖが一般的であり、読み出し時には制御ゲートＣＧに５Ｖを直接に印加していた。セル電流ＩcellはＶｄ−（１／２）・Ｖｄ² に比例する（電圧Ｖｄはドレインの電圧でありメモリセルＭＣがＮチャネル型であればＶｄ＝Ｖｇ−Ｖthcellである。電圧Ｖｇは制御ゲートの電圧である）。

メモリセルＭＣがＮチャネル型でしきい値電圧Ｖthcellが２Ｖ、制御ゲートの電圧Ｖｇが５Ｖであると、ドレインの電圧Ｖｄは３Ｖ（＝Ｖｇ−Ｖthcell）となり、充分なセル電流Ｉcellが得られる。

しかし、外部電源電圧ＶＣＣあるいは内部電源電圧ＶＤＤを３Ｖ程度まで下げた場合に、これを直接読み出し時にメモリセルＭＣの制御ゲートに印加すると、制御ゲートの電圧Ｖｇは３Ｖとなり、ドレインの電圧Ｖｄは１Ｖ（＝Ｖｇ−Ｖthcell）となる。このため、充分なセル電流Ｉcellは得られ難くなる。

ところで、図２に示すモード信号発生回路１６では信号ＰＷＯＮが“Ｈ”レベルとなると、負荷３４と不揮発性トランジスタ３１との電流比で、ラッチ回路４０のラッチデータが決まる。

図２に示す回路では電源電圧の振幅を持つ信号ＰＷＯＮを不揮発性トランジスタ３１の制御ゲートに印加する。このような方式は電源電圧と不揮発性トランジスタ３１の“オン”状態のしきい値電圧Ｖthcellとの差が充分にある場合、有効である。

しかし、例えば電源電圧を下げることで、電源電圧と不揮発性トランジスタ３１のしきい値電圧Ｖthcellとの差が接近した場合には図８（Ａ）〜図８（Ｄ）を参照して説明した現象と同様な現象が起き、セル電流が不足する。

また、電源電圧と上記しきい値電圧Ｖthcellとの差が接近している場合に、電源電圧がゆらぐと“オン”状態であるはずの不揮発性トランジスタ３１が“オフ”し、モード信号発生回路１６が誤ったモード信号ＭＯＤＥを出力することも予想される。誤ったモード信号ＭＯＤＥが出力されると、製品の品種が変わってしまう。

このような不良を抑制するためには、例えば電源マージンをよりタイトにする。

しかし、電源マージンをタイトにすると、例えば製造歩留りの悪化等が予想され、好ましい状況にはならない。

そこで、第２の実施形態の目的は、電源電圧と不揮発性トランジスタ３１の“オン”状態のしきい値電圧Ｖthcellとの差が接近しても、例えば製造歩留りを悪化させずに、モード信号発生回路１６の信頼性を充分に維持させることである。

図９は第２の実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図９に示すように、第２の実施形態では、内部電源電圧ＶＤＤを昇圧電圧ＶＤＤＲに昇圧する内部電源電圧昇圧回路８１をチップ内部に設ける。昇圧電圧ＶＤＤＲは内部電源電圧ＶＤＤとともにコントローラ８２に供給される。コントローラ８２は信号ＰＷＯＮに従って、不揮発性トランジスタ３１の制御ゲートに供給される信号ＦＳＷＬおよびトランジスタ３２等のゲートに供給される信号ＦＳＢＩＡＳをそれぞれ出力する。信号ＦＳＢＩＡＳは内部電源電圧ＶＤＤの振幅を持つ信号であり、信号ＦＳＷＬは昇圧電圧ＶＤＤＲの振幅を持つ信号である。

このように不揮発性トランジスタ３１の制御ゲートに供給する信号ＦＳＷＬを、内部電源電圧ＶＤＤよりも高い昇圧電圧ＶＤＤＲにする。これにより電源電圧と不揮発性トランジスタ３１の“オン”状態のしきい値電圧Ｖthcellとの差を拡大することができる。よって、内部電源電圧ＶＤＤが少々ゆらいだとしても、“オン”状態であるはずの不揮発性トランジスタ３１が“オフ”してしまうような事情は抑制される。

なお、第２の実施形態では内部電源電圧ＶＤＤを使用しているが、内部電源電圧ＶＤＤに代えて外部電源電圧ＶＣＣを使用しても良い。この場合には昇圧電圧ＶＤＤＲは外部電源電圧ＶＣＣを昇圧した電圧とする。

また、信号ＦＳＢＩＡＳの電圧の一例は３Ｖ程度、信号ＦＳＷＬの電圧の一例は５Ｖ程度である。即ち第２の実施形態における内部電源電圧ＶＤＤの一例は３Ｖ程度、昇圧電圧ＶＤＤＲの一例は５Ｖ程度である。

さらに図９に示すように、昇圧電圧ＶＤＤＲを一定のレベル（この第２の実施形態では５Ｖ程度）に保つために、昇圧電圧ＶＤＤＲのレベルを検知する昇圧電圧検知回路８３を設けても良い。昇圧電圧検知回路８３は、昇圧電圧ＶＤＤＲのレベルを検知し、例えば昇圧電圧ＶＤＤＲが一定のレベル以下となればブースタ８１を活性化させ、昇圧電圧ＶＤＤＲが一定のレベル以上となればブースタ８１を非活性化させる信号ＳＶＤＤＲを出力する。

このような昇圧電圧検知回路８３は必ずしも必要ではないが、昇圧電圧検知回路８３を設ければ、特に昇圧電圧ＶＤＤＲが一定のレベル以下になってしまう状況が避けられる。これにより、昇圧電圧ＶＤＤＲが低下し、昇圧電圧ＶＤＤＲが不揮発性トランジスタ３１の“オン”状態のしきい値電圧Ｖthcellに接近するような事情を解消でき、モード信号発生回路１６の信頼性はさらに高まる。

［第３の実施形態］
図８（Ａ）〜図８（Ｄ）に示すメモリセルアレイ１１のメモリセルＭＣからのデータ読み出し動作は、パワーオンと同時にスタートされない。なぜならば読み出し動作はパワーオンされたチップに対して、読み出しコマンドを入力し、アドレスを入力することで行われるためである。

これに対し、モード信号発生回路１６の不揮発性トランジスタ３１からのデータ読み出し動作は、パワーオンと同時にスタートされる必要がある。パワーオンされたチップの品種を確定するためである。

信号ＰＷＯＮを出すための電位、即ちパワーオン検知レベルは電源電圧の保証範囲よりも低めに設定する。誤動作を防ぐためである。

例えば電源電圧が３Ｖの製品では検知レベルを２Ｖとする。この２Ｖという検知レベル（２Ｖ）は不揮発性トランジスタ３１の“オン”状態のしきい値電圧（Ｖthcell＝２Ｖ）と変わりがない。検知レベルが２Ｖの製品では、電源電圧が３Ｖに達していなくても、２Ｖになれば信号ＰＷＯＮは“Ｈ”レベルになる。この結果、不揮発性トランジスタ３１のゲートには２Ｖの信号ＰＷＯＮが供給される。

しかしながら、不揮発性トランジスタ３１の“オン”状態のしきい値電圧Ｖthcellは２Ｖである。ゲートの電圧が２Ｖでは不揮発性トランジスタ３１は“オフ”する。よって正常なデータは読み出せない。

また、第２の実施形態のように昇圧電圧ＶＤＤＲを使用する場合においても、内部電源電圧ＶＤＤが３Ｖに達していなければ、昇圧回路８１は充分な昇圧電圧ＶＤＤＲを発生できない。よって、上記同様に正常なデータを読み出せない可能性がある。

そこで、第３の実施形態の目的はモード信号発生回路１６をパワーオン時から正常に動作させることにある。

このために、第３の実施形態ではコントローラ８２を昇圧電圧ＶＤＤＲが充分なレベルになった後に動作されるようにする。

図１０は第３の実施形態に係る半導体集積回路装置の一構成例を示すブロック図である。

図１０に示すように、第３の実施形態では、外部電源電圧ＶＣＣ、あるいは内部電源電圧ＶＤＤのレベルが設定された電圧（例えば３Ｖ）まで上昇する時間分、信号ＰＷＯＮの立ち上がりを遅らせるタイミング調整回路８４を設ける。昇圧回路８１はタイミング調整回路８４からの信号ＰＷＯＮ’によって、その動作がイネーブルされる。これにより昇圧回路８１は内部電源電圧ＶＤＤのレベルが設定された電圧（例えば３Ｖ）になった後に動作し、昇圧電圧ＶＤＤＲを発生させる。

さらに、第３の実施形態では、信号ＰＷＯＮ’によりリセットされ、信号ＳＶＤＤＲによりセットされるラッチ回路（フリップフロップ）８５を有する。ラッチ回路８５は昇圧電圧ＶＤＤＲのレベルが設定された電圧（例えば５Ｖ）になったことを示す信号ＳＶＤＤＬＡＴを出力する。コントローラ８２は、信号ＳＶＤＤＬＡＴによって、その動作がイネーブルされる。

このようにコントローラ８２の動作を、昇圧電圧ＶＤＤＲのレベルが設定された電圧（例えば５Ｖ）になったことを示す信号ＳＶＤＤＬＡＴ信号によってイネーブルする。これにより、コントローラ８２は昇圧電圧ＶＤＤＲが充分なレベルになった後に動作されるようになり、信号ＦＳＷＬの“Ｈ”レベルを、不揮発性トランジスタ３１の“オン”状態のしきい値電圧Ｖthcellのレベルよりも充分に高い値にできる。よって、パワーオンと同時に不揮発性トランジスタ３１からデータを読み出しても、“オン”状態であるはずの不揮発性トランジスタ３１が“オフ”するような誤読み出しを抑制でき、モード信号発生回路１６をパワーオン時から正常に動作させることができる。

［第４の実施形態］
次に、この発明を適用した半導体集積回路装置の具体的な回路例を第４の実施形態として説明する。

図１１はこの発明の第４の実施形態に係るフラッシュＥＥＰＲＯＭの一コントロールシーケンス例を示すフローチャート、図１２はこの発明の第４の実施形態に係るフラッシュＥＥＰＲＯＭの一構成例を示すブロック図である。

以下、コントロールシーケンスに従って各ブロックの回路の詳細構成を順次、説明する。

図１１に示すステップＳＴ１において、電源電圧（外部電源電圧ＶＣＣもしくは内部電源電圧ＶＤＤ。この第４の実施形態では外部電源電圧ＶＣＣを例示する）が投入され、電源電圧ＶＣＣのレベルが上昇していく。

次に、ステップＳＴ２において、電源電圧ＶＣＣのレベルを検知する。電源電圧ＶＣＣの検知は、図１２に示すパワーオンリセット回路１０１により行われる。電源電圧ＶＣＣの検知レベルは、フラッシュＥＥＰＲＯＭの内部に設けられる回路のなかで、もっともＶＣＣｍｉｎマージンの狭い回路に整合される必要がある。第４の実施形態では、図１２に示すレファレンス電圧発生回路１０２に整合される。

図１３はパワーオンリセット回路１０１の一回路例を示す回路図である。

図１３に示すパワーオンリセット回路１０１では、電源端子ＶＣＣに容量Ｃと抵抗Ｒとからなるローパスフィルタ２０１を接続している。電源電圧ＶＣＣの急激な変化（電源ノイズ）による誤動作を防止するためである。

また、パワーオンリセット回路１０１中の拡散抵抗ｒ１、ｒ２にはＮ型の拡散抵抗が用いられる。内部の動作が遅いノードが電源ノイズの影響を受けぬようにするためである。Ｎ型の拡散抵抗ｒ１等はＰ型シリコン基板もしくはＰ型ウェルに形成され、これらのＰ型基板もしくはＰ型ウェルは接地電位にバイアスされる。Ｎ型の拡散抵抗ｒ１等を接地電位にバイアスされるＰ型基板もしくはＰ型ウェルに形成する理由は、Ｎ型の拡散抵抗ｒ１等とこれらが形成されるＰ型基板もしくはＰ型ウェルとが順方向にバイアスされる事情を解消するためである。即ちＮ型の拡散抵抗ｒ１等を接地電位にバイアスされるＰ型基板もしくはＰ型ウェルに形成することにより、Ｎ型の拡散抵抗ｒ１等とこれらが形成される半導体領域との短絡を抑制できる。

また、電源端子ＶＣＣとダイオードＤとの間に実質的に直列に接続された拡散抵抗ｒ３はＰ型の拡散抵抗が用いられる。Ｐ型の拡散抵抗ｒ３はＮ型シリコン基板もしくはＮ型ウェルに形成され、これらのＮ型基板もしくはＮ型ウェルは例えば電源電圧ＶＣＣにバイアスされる。Ｐ型の拡散抵抗ｒ３をパワーオン時に電圧が変化する電源電圧ＶＣＣにバイアスされるＮ型基板もしくはＮ型ウェルに形成する理由は、上記したＮ型の拡散抵抗ｒ１等の場合と同様に、Ｐ型の拡散抵抗ｒ３とこれが形成されるＮ型基板もしくはＮ型ウェルとが順方向にバイアスされる事情を解消するためである。これにより、Ｐ型の拡散抵抗ｒ３とこれが形成される半導体領域との短絡を抑制できる。さらには、パワーオン時に電圧が変化する電源端子ＶＣＣに実質的に接続されたＰ型の拡散抵抗ｒ３を、電源端子ＶＣＣの電圧の変化に合わせて電圧が変化するＮ型シリコン基板もしくはＮ型ウェルに形成することにより、電源電圧ＶＣＣの変化に伴ったＰ型の拡散抵抗ｒ３の抵抗値の変動を抑制することができる。

このようにパワーオンリセット回路１０１は、電源電圧ＶＣＣが検知レベルに達したとき、“Ｌ”レベルの検知信号ＰＯＮＲＳＴを出力する。検知信号ＰＯＮＲＳＴは、例えば図１０に示す回路の信号ＰＷＯＮに相当する。

電源電圧ＶＣＣのレベルを検知した後、ステップＳＴ３において、レファレンス電圧ＶＲＥＦを発生させる。レファレンス電圧ＶＲＥＦの発生はレファレンス発生回路１０２により行われる。

図１４はレファレンス発生回路１０２の一回路例を示す回路図である。

図１４に示すレファレンス発生回路１０２は、バンドギャップレファレンス回路である。このバンドギャップレファレンス回路１０２において、カレントミラー回路２０２を構成するＮチャネル型ＭＯＳトランジスタＮ１、Ｎ２にはナチュラルトランジスタが使用されている。ナチュラルトランジスタはしきい値電圧が約０Ｖのものであり、例えばチャネルに対してしきい値電圧調整用の不純物を注入しないことにより形成することができる。

図１４に示すカレントミラー回路２０２の動作電圧の下限は、
ＶＣＣｍｉｎ＝ＶＢ（＝ＶＡ）＋ＶＴＨＰ
で表される。ここで、“ＶＢ”は、ＰＮダイオードの順方向電圧、“ＶＴＨＰ”はカレントミラー回路２０２におけるＰチャネル型ＭＯＳトランジスタのしきい値電圧である。

よって、
ＶＣＣｍｉｎ＝ＶＦ＋ＶＴＨＰ
である。

図１３を参照して説明したパワーオンリセット回路１０１は、その電圧検知レベルＶＰＯＮＲＳＴを、
ＶＰＯＮＲＳＴ＝ＶＦ＋ＶＴＨＰ
とし、図１４に示すカレントミラー回路２０２の動作電圧の下限と整合されるようにしている。

このようにバンドギャップレファレンス回路１０２は、パワーオン後にレファレンス電圧ＶＲＥＦを発生する。なお、レファレンス電圧ＶＲＥＦの出力ノードに接続されている容量Ｃは、安定化容量である。

また、このバンドギャップレファレンス回路１０２は、スタンドバイ状態でも動作する。この第４の実施形態では、後述する昇圧電圧ＶＤＤＲを、スタンドバイ状態でもキープしておくためである。スタンドバイ電流低減の要請により、消費電流は数μＡ程度に抑制される必要がある。消費電流を絞るために、図１４に示すバンドギャップレファレンス回路１０２の動作速度は非常に遅くする。このため、レファレンス電圧ＶＲＥＦが安定するまでに、数μｓ〜数十μｓの時間を必要とする。したがって、パワーオン時のチップ内部における一連の動作は、電源電圧ＶＣＣの上昇を検知した後、レファレンス電圧ＶＲＥＦが安定するまでの時間を待ってから行う。したがって、この第４の実施形態では、ステップＳＴ３とパラレルに、ステップＳＴ４に示すように、安定したレファレンス電圧ＶＲＥＦが発生されるまでの、タイミング調整を行う。

図１５はタイミング調整回路１０３の一回路例を示す回路図である。

図１５に示すタイミング調整回路１０３は、検知信号ＰＯＮＲＳＴが出力されてから、レファレンス電圧ＶＲＥＦが安定するまでのタイミングを取る回路である。タイミング調整回路１０３内部のＣＲ時定数は、バンドギャップレファレンス回路１０２の時定数よりも大きくなるように設定されている。

図１５に示すタイミング調整回路１０３では、特にファーストステージ２０３のＣＲ時定数がバンドギャップレファレンス回路１０２の時定数よりも大きくなるように設定されている。タイミング調整回路１０３は、レファレンス電圧ＶＲＥＦが充分に安定するタイミングを示す信号ＢＧＲＯＮＲＳＴを出力する。

信号ＢＧＲＯＮＲＳＴは、検知信号ＰＯＮＲＳＴが“Ｈ”レベルのときは“Ｈ”レベル、検知信号ＰＯＮＲＳＴ“Ｌ”レベルになって、ＣＲ時定数によって決定される時間が経過した後に“Ｌ”レベルとなる特性を持つ。

レファレンス電圧ＶＲＥＦが安定した後、ステップＳＴ５において、電源電圧ＶＣＣの内部昇圧を開始する。内部昇圧は駆動パルスφＰを発振するリングオシレータ１０４と、駆動パルスφＰにより駆動されるチャージポンプ回路１０５とにより行われる。

図１６はオシレータ１０４の一回路例を示す回路図、図１７はチャージポンプ回路１０５の一回路例を示す回路図である。

図１６に示すように、オシレータ１０４は発振信号をロジック的に発振する回路（リングオシレータ）である。オシレータ１０４は信号ＢＧＲＯＮＲＳＴを受け、駆動パルスφＰの発振を開始し、図１７に示すチャージポンプ回路１０５を駆動する。

図１７に示すように、チャージポンプ回路１０５は、駆動パルスφＰおよびその反転駆動パルス／φＰを交互に受けるキャパシタを有しており、電源電圧ＶＣＣを昇圧電圧ＶＤＤＲに昇圧する。チャージポンプ回路１０５の非活性／活性状態は、オシレータ１０４の発振動作をディセーブル／イネーブルすることにより、決定される。

内部昇圧を開始した後、不揮発性トランジスタ３１に相当するＲＯＭのデータを読み出し／ラッチするには、昇圧電圧ＶＤＤＲのレベルを検知する必要がある。

内部昇圧を開始した後、ステップＳＴ６において、昇圧電圧ＶＤＤＲのレベルを検知する。昇圧電圧ＶＤＤＲの検知は、ＶＤＤＲレベル検知回路１０６により行われる。

図１８はＶＤＤＲレベル検知回路１０６の一回路例を示す回路図である。

図１８に示すように、ＶＤＤＲレベル検知回路１０６は昇圧電圧ＶＤＤＲを抵抗分割した値を、レファレンス電圧ＶＲＥＦと比較する。この第４の実施形態ではレファレンス電圧ＶＲＥＦが安定してから、内部昇圧を開始するのであるから、図１８に示すＶＤＤＲレベル検知回路１０６は、
ＶＤＤＲ＝｛（Ｒ１＋Ｒ２）／Ｒ２｝・ＶＲＥＦ
となったときに、“Ｈ”レベルの検知信号ＳＶＤＤＲを出力する。

第４の実施形態では検知信号ＳＶＤＤＲはオシレータ１０４に帰還され、チャージポンプ回路１０５の動作を停止させて消費電力を減らす信号としても使用されている。

ところで、検知信号ＳＶＤＤＲは、動作時にチップ内部で昇圧電圧ＶＤＤＲに電流が流れて昇圧電圧ＶＤＤＲが低下すると“Ｌ”レベルとなり、チャージポンプ回路１０５を動作させる。チャージポンプ回路１０５が動作され、再び、昇圧電圧ＶＤＤＲが充分なレベルに達すると“Ｈ”レベルとなる。

このように検知信号ＳＶＤＤＲは、“Ｈ”レベルと“Ｌ”レベルとを交互に繰り返す信号である。

ＲＯＭのデータ読み出し／ラッチには、検知信号ＳＶＤＤＲが“Ｈ”レベルである必要があるが、“Ｌ”レベルから“Ｈ”レベルになるたびに、データ読み出し／ラッチを行うわけにはいかない。チップ動作中に、ラッチされたデータが、非確定状態となり、動作が不安定になるためである。このため、パワーオン後、初めて検知信号ＳＶＤＤＲが“Ｈ”レベルになったときに、ＲＯＭのデータ読み出し／ラッチシーケンス（ステップＳＴ７）を開始させるための信号を生成する必要がある。

第４の実施形態では、この種の信号をラッチ回路１０７により生成する。

図１９はラッチ回路１０７の一回路例を示す回路図である。

図１９に示すラッチ回路１０７は信号ＢＧＲＯＮＲＳＴ信号によりリセットされ、検知信号ＳＶＤＤＲによりセットされるフリップフロップである。フリップフロップ１０７は、検知信号ＳＶＤＤＲが初めて“Ｈ”レベルになったとき、この“Ｈ”レベルをラッチした信号ＳＶＤＤＲＬＡＴを出力する。信号ＳＶＤＤＲＬＡＴは、ＲＯＭのデータ読み出し／ラッチシーケンスを開始させる信号である。

図１２には、ステップＳＴ７に示すＲＯＭのデータ読み出し／ラッチシーケンスを具現化する回路が示されている。

具現化する回路は、この第４の実施形態では、ヒューズセルデータラッチトリガ回路１０８、ヒューズセルコントロール回路１０９、ヒューズセル１１０およびヒューズセルデータラッチ回路１１１により構成される。

ヒューズセルデータラッチトリガ回路１０８およびヒューズセルコントロール回路１０９はコントローラ８２に相当する。ヒューズセル１１０は不揮発性トランジスタ３１に相当し、ヒューズセルデータラッチ回路１１１はラッチ回路４０含む回路に相当する。即ちヒューズセル１１０およびヒューズセルデータラッチ回路１１１はモード信号発生回路１６に相当する。

図２０はヒューズセルデータラッチトリガ回路１０８の一回路例を示す回路図、図２１はヒューズセルコントロール回路１０９の一回路例を示す回路図、図２２はヒューズセル１１０の一回路例を示す回路図、図２３はヒューズセルデータラッチ回路１１１の一回路例を示す回路図である。また、図２４はデータ読み出し／ラッチシーケンスを示す動作波形図である。

図２０に示すように、ヒューズセルデータラッチトリガ回路１０８では、信号ＳＶＤＤＲＬＡＴを受けて、トリガ信号ＴＲＲＩＧＥＲが生成される。トリガ信号ＴＲＲＩＧＥＲは、遅延回路２０４の遅延時間に従った期間、“Ｈ”レベルとなる信号である。トリガ信号ＴＲＲＩＧＥＲが“Ｈ”レベルとなったとき、信号ＦＲＥＡＤが“Ｈ”レベルとなって出力される。この信号ＦＲＥＡＤは、トリガ信号ＴＲＲＩＧＥＲが“Ｌ”レベルとなった後、数十ｎｓ（例えば５０ｎｓ）の間、“Ｈ”レベルを持続する。この“Ｈ”レベルの持続期間は、出力ノードにコンデンサＣｃを備えたインバータ２０５、出力ノードにコンデンサＣｄを備えたインバータ２０６を交互に接続した遅延回路２０７によって作られる。

コンデンサＣｃはトリガ信号ＴＲＲＩＧＥＲによって充電され、コンデンサＣｄはトリガ信号ＴＲＲＩＧＥＲによって放電される。トリガ信号ＴＲＲＩＧＥＲが“Ｌ”レベルになった後、コンデンサＣｃが放電し、放電後、次段のインバータ２０６への入力レベルを反転させる。反転後、インバータ２０６のコンデンサＣｄが充電され、充電後、次段のインバータ２０５への入力レベルを反転させる。この動作が繰り返されて、最後には、信号ＦＲＥＡＤが“Ｈ”レベルから“Ｌ”レベルに反転する。

図２１に示すように、ヒューズセルコントロール回路１０９は、信号ＦＲＥＡＤが“Ｈ”レベルの間、“Ｈ”レベルの信号ＦＳＲＥＡＤを出力する。また、信号ＦＲＥＡＤが“Ｈ”レベルになった後、“Ｈ”レベルとなる信号ＦＳＢＩＡＳ、信号ＦＳＷＬを出力する。これら信号ＦＳＢＩＡＳ、信号ＦＳＷＬは、信号ＦＲＥＡＤが“Ｌ”レベルになった後も、少しの時間（例えば１０ｎｓ）、“Ｈ”レベルを持続する。

図２２に示すように、ヒューズセル１１０は不揮発性のメモリセルＭＣ（不揮発性トランジスタ３１に相当する）を有している。信号ＦＳＷＬはメモリセルＭＣの制御ゲートに入力され、そのレベルは昇圧電圧ＶＤＤＲである。

また、メモリセルＭＣのビット線ＦＢＬに直列に接続されたＮチャネル型ＭＯＳトランジスタＮ３（トランジスタ３２に相当する）を有している。トランジスタＮ３はナチュラルトランジスタからなり、しきい値電圧は約０Ｖである。信号ＦＳＢＩＡＳはトランジスタＮ３のゲートに入力され、そのレベルは昇圧電圧ＶＤＤＲよりも低い外部電源電圧ＶＣＣ（もしくは昇圧電圧ＶＤＤＲよりも低い内部電源電圧ＶＤＤ）である。

図２３に示すように、ヒューズセルデータラッチ回路１１１は、電源端子ＶＣＣと、ビット線ＦＢＬとの間に直列に接続されたＰチャネル型ＭＯＳトランジスタＰ１、Ｐ２を有している。信号ＦＳＲＥＡＤの反転信号／ＦＳＲＥＡＤは、トランジスタＰ１、Ｐ２のゲートに入力される。トランジスタＰ１、Ｐ２は負荷３４を構成する。信号ＦＳＲＥＡＤが“Ｈ”レベルのとき、負荷３４、特にトランジスタＰ１と、メモリセルＭＣとが流す電流の大小によって、メモリセルＭＣからの読み出しデータＦＵＳＥＢＩＴが決まる。そして、データＦＵＳＥＢＩＴは、ラッチ回路４０にラッチされる。信号ＦＳＲＥＡＤが“Ｌ”レベルとなると、ラッチ回路４０は、ヒューズセル１１０から完全に切り離されて、データが確定した状態となる。ラッチ回路４０は、ラッチされた内容に応じた信号ＦＵＳＥを出力する。信号ＦＵＳＥは信号ＭＯＤＥに相当する。

データが確定した後、メモリセルＭＣの制御ゲートを接地し、負荷３４のトランジスタＰ１、Ｐ２、スイッチ３７をそれぞれ“オフ”させる。これにより、メモリセルＭＣはパワーオン時のわずかな時間のみ、読み出し状態にでき、ＲＯＭのデータ読み出し／ラッチシーケンス終了後、メモリセルＭＣには余分な読み出しストレス（電気的なストレス）がかからなくなる。

以後、チップが非選択状態であれば、ステップＳＴ８に示すように、スタンドバイモードに入り、また、チップが選択状態であれば、ステップＳＴ９に示すように、例えば読み出しモードに入る。

このような第４の実施形態に係るフラッシュＥＥＰＲＯＭによれば、レファレンス電圧ＶＲＥＦが充分に安定してから、ＲＯＭのデータ読み出し／ラッチシーケンスが開始される。このため、充分に安定した昇圧電圧ＶＤＤＲを、ヒューズセル１１０のメモリセルＭＣのゲートに供給できる。これにより、例えばデータの誤読み出しなどを抑制でき、正確なデータを、ヒューズセルデータラッチ回路１１１のラッチ回路４０にラッチできる。

また、ラッチ回路４０のデータが確定した後、ヒューズセル１１０のメモリセルＭＣの制御ゲートを接地して制御ゲートと基板との間の電位差を実質的にゼロにする。これによりヒューズセル１１０のメモリセルＭＣには電気的なストレスがパワーオン時のわずかな時間のみしか加わらないようになる。よって、ヒューズセル１１０のメモリセルＭＣにかかる電気的ストレスは、例えばメモリセルアレイ１１のメモリセルＭＣに比べて少なくなり、ヒューズセル１１０のメモリセルＭＣの劣化の進行は、メモリセルアレイ１１のメモリセルＭＣの劣化の進行に比べて抑制される。ヒューズセル１１０のメモリセルＭＣの劣化の進行がメモリセルアレイ１１のメモリセルＭＣよりも抑制されることで、ヒューズセル１１０がメモリセルアレイ１１よりも先に壊れるような事態が発生する可能性をより小さくできる。したがって、ヒューズセル１１０の信頼性が向上する。

さらにラッチ回路４０のデータが確定した後、負荷３４を“オフ”させる。この構成により、ヒューズセル１１０のメモリセルＭＣのソースとドレインとの間の電位差を実質的にゼロにする。よって、ヒューズセル１１０のメモリセルＭＣに加わる電気的なストレスを抑制でき、同様にヒューズセル１１０の信頼性を向上できる。

さらにラッチ回路４０のデータが確定した後、ラッチ回路４０とヒューズセル１１０との間のスイッチ３７を“オフ”させる。この構成により、ラッチ回路４０が、ヒューズセル１１０側のノードを“Ｈ”レベルとするデータをラッチしても、ヒューズセル１１０のメモリセルＭＣのソースとドレインとの間の電位差を実質的にゼロにできる。よって、ヒューズセル１１０のメモリセルＭＣに加わる電気的なストレスを抑制でき、同様にヒューズセル１１０の信頼性を向上できる。

また、データが確定した後、ヒューズセル１１０のメモリセルＭＣの制御ゲートを接地し、負荷３４のトランジスタＰ１、Ｐ２をそれぞれ“オフ”させることは、無用な電流の消費を抑制し、低消費電力化を実現する。

［第５の実施形態］
第５の実施形態は、パワーオン後、ＲＯＭのデータ読み出し／ラッチシーケンスの間に、チップを選択するチップイネーブル信号 /ＣＥが入力された時の工夫に関している。

もし、ＲＯＭのデータ読み出し／ラッチシーケンスの間に、信号／ＣＥが入力されると、誤動作の原因となる。ラッチデータが確定していないためである。

そこで、データの読み出し／ラッチシーケンスが終了したことを知らせる信号ＦＥＮＤを、チップ内部で発生させるようにした。この信号ＦＥＮＤは、第５の実施形態では、ヒューズセルデータラッチトリガ回路１０８’により出力される。

図２５は第５の実施形態に係るヒューズセルデータラッチトリガ回路１０８’の一回路例を示す回路図である。図２６は第５の実施形態に係るデータ読み出し／ラッチシーケンスを示す動作波形図である。

図２５、図２６に示すように、信号ＦＲＥＡＤが“Ｌ”レベルになった後、遅延回路３０１により設定された遅延時間を経過した後、信号ＦＥＮＤが“Ｈ”レベルとなる。信号ＦＥＮＤは、遅延回路３０２により設定された遅延時間の間、“Ｈ”レベルを持続する。

図２７（Ａ）は第５の実施形態に係るフラッシュＥＥＰＲＯＭが回路基板上に配置された状態を示す図である。

図２７（Ａ）に示すように、第５の実施形態は、内部チップイネーブル信号出力回路１１２を有している。内部チップイネーブル信号出力回路１１２は外部から与えられるチップイネーブル信号 /ＣＥ（ /ＣＥ１〜 /ＣＥｎ）と、内部で発生される信号ＦＥＮＤとにより、内部チップイネーブル信号 /ＣＥＩＮＴを生成する。

図２７（Ｂ）は内部チップイネーブル信号出力回路１１２の一回路例を示す回路図である。

図２７（Ｂ）に示すように、内部チップイネーブル信号出力回路１１２は、検知信号ＰＯＮＲＳＴによりリセットされ、信号ＦＥＮＤによりセットされるフリップフロップ３０３を有している。

内部チップイネーブル信号 /ＣＥＩＮＴは、フリップフロップ３０３の出力とチップイネーブル信号 /ＣＥとの論理和により生成される。

このような第５の実施形態に係るフラッシュＥＥＰＲＯＭによれば、ＲＯＭのデータ読み出し／ラッチシーケンスの間、外界からのチップアクセス要求に対して、ディセーブル状態が保たれる。そして、このディセーブル状態は、上記シーケンスの終了後に解除されるようになる。

第５の実施形態では、特にチップイネーブル信号 /ＣＥが入力されても、内部チップイネーブル信号 /ＣＥＩＮＴが出力されるまでは、スタンドバイ状態となるようにしている。そして、信号ＦＥＮＤが出力され、ＲＯＭのデータ読み出し／ラッチシーケンスが終了が示された後、チップ選択状態に入る。

このような工夫により、ＲＯＭのデータ読み出し／ラッチシーケンスの間に、チップイネーブル信号 /ＣＥが入力されても、装置が誤動作するような事情を、解消できる。

［第６の実施形態］
第６の実施形態は、パワーオン後、ヒューズセルデータラッチトリガ回路１０８をリセットするものである。

図２８は第６の実施形態に係るヒューズセルデータラッチトリガ回路１０８”の一回路例を示す回路図である。

図２８に示すように、ヒューズセルデータラッチトリガ回路１０８”は、信号ＦＲＥＡＤの実質的な出力ノード４０１、および信号ＦＥＮＤの実質的な出力ノード４０２、および遅延回路２０７をそれぞれ、検知信号ＰＯＮＲＳＴ、あるいは信号ＢＧＲＯＮＲＳＴを使用してリセットするＮチャネル型ＭＯＳトランジスタＮ４を有している。

このようにヒューズセルデータラッチトリガ回路１０８”は、検知信号ＰＯＮＲＳＴ、あるいは信号ＢＧＲＯＮＲＳＴを使用して、リセットされるように構成されても良い。

［第７の実施形態］
第７の実施形態はヒューズセル１１０をチップ上に設けるときの工夫に関している。

ヒューズセル１１０を構成するメモリセルＭＣは、データＦＵＳＥＢＩＴ１つにつき、１つでよい。そのため、ワード線は一本でよい。つまりワード線と、このワード線に交差する複数のビット線とを形成し、ワード線と複数のビット線との各電気的交点に、フローティングゲートＦＧを有する複数のメモリセルＭＣを一列形成すればよい。

しかし、メモリセルＭＣのワード線（制御ゲート）を一本だけ、チップ上に形成することは、微細化が進んだ今日では、非常に難しい技術となっている。

即ちレジストパターニングによってワード線を形成する技術では、微細なワード線を一本だけ孤立させるようなパターンの再現性が著しく悪くなってきているのである。ワード線を設計通りのサイズで基板上に再現できないと、メモリセルＭＣの特性が設計値から大きくはずれてしまうことがあり、正しいデータを書き込み／読み出しすることができなくなる。これは、ヒューズセル１１０の信頼性を悪くする。

第７の実施形態の目的はヒューズセル１１０を微細化しても、ヒューズセル１１０の信頼性を悪化させないことである。

このために、第７の実施形態では、ヒューズセル１１０が並べられるアレイ（以下ヒューズセルアレイという）にダミーパターンを設け、ヒューズセル１１０が並ぶ正規のパターンを、ダミーパターンにより挟むようにした。

図２９は第７の実施形態に係るヒューズセルアレイのパターン平面図、図３０は、その等価回路図である。

図２９、図３０に示すように、ヒューズセルアレイ１１４には、複数のワード線ＷＬと、これらワード線ＷＬに交差する複数のビット線ＦＵＳＥＢＩＴとが形成される。メモリセルＭＣは複数のワード線ＷＬと複数のビット線ＦＵＳＥＢＩＴとの各電気的交点に形成され、ヒューズセルアレイ１１４にマトリクス状に配置される。

第７の実施形態に係るヒューズセルアレイ１１４には、６本のワード線ＷＬ１〜ＷＬ６が形成されている。これらのワード線ＷＬ１〜ＷＬ６のうち、ほぼセンターに配置されるワード線ＷＬ４が、正規のメモリセルＭＣのワード線になる。正規のメモリセルＭＣのワード線ＷＬ４には信号ＦＳＷＬが供給される。他のワード線ＷＬ１〜ＷＬ３、ＷＬ５、ＷＬ６は全て、ダミーパターンワード線ＤＰＷＬ（ＤＰＷＬ１〜ＤＰＷＬ３、ＤＰＷＬ５、ＤＰＷＬ６）である。ダミーパターンワード線ＤＰＷＬは例えば常に接地される。

メモリセルＭＣのソース線ＳＬは、ワード線ＷＬをマスクに用いたセルフアラインソース技術（ＳＡＳ ＴＥＣ．）を使用して形成される。

第７の実施形態に係るヒューズセルアレイ１１４には、３本のソース線ＳＬが形成されている。３本のソース線ＳＬのうち、センターのソース線ＳＬが、正規のメモリセルＭＣのソース線になる。正規のメモリセルＭＣのソース線ＳＬには信号ＦＳＶＳが供給される。信号ＦＳＶＳは書き込み／読み出し／消去の各動作モードに応じてその電圧が変化される。他のソース線は全て、ダミーパターンソース線ＤＰＳＬであり、例えばフローティングにされる。

ビット線ＦＵＳＥＢＩＴに沿って並んだメモリセルＭＣ１〜ＭＣ６のうち、ＭＣ４が正規のメモリセルＭＣである。他のメモリセルＭＣ１〜ＭＣ３、ＭＣ５、ＭＣ６は全て、ダミーパターンメモリセルＤＰＭＣ（ＤＰＭＣ１〜ＤＰＭＣ３、ＤＰＭＣ５、ＤＰＭＣ６）である。正規のメモリセルＭＣ４はヒューズビットコンタクト５０１を介してビット線ＦＵＳＥＢＩＴに電気的に接続される。

第７の実施形態に係るヒューズセルアレイ１１４では、ヒューズビットコンタクト５０１は隣接するメモリセルＭＣどうしで共有される。正規のメモリセルＭＣ４は、ヒューズビットコンタクト５０１をダミーパターンメモリセルＤＰＭＣ５と共有するが、ダミーパターンメモリセルＤＰＭＣ５のワード線ＤＰＷＬ５は常に接地されるので、ダミーパターンメモリセルＤＰＭＣ５が選択されることはない。

各ビット線ＦＵＳＥＢＩＴ１〜ＦＵＳＥＢＩＴ８の一端はラッチ回路１１１に接続され、その他端はヒューズセルデータプログラム回路１１５に接続されている。ヒューズセルデータプログラム回路１１５はメモリセルＭＣにデータを書き込む時に使用される回路である。

このようにヒューズセルアレイ１１４にダミーパターンを設け、特に正規のワード線ＷＬをダミーパターンワード線ＤＰＷＬにより挟む。これにより、本来孤立パターンとなるべき正規のワード線ＷＬであっても、基板上には設計されたサイズの通りに忠実に再現することができる。これにより、正規のメモリセルＭＣの特性が設計値から大きくはずれる事情も解消され、正しいデータを書き込み／読み出すことができ、ヒューズセル１１０の信頼性が向上する。

［第８の実施形態］
この第８の実施形態は、ヒューズセル１１０に記憶させるデータの種類に関する。

ヒューズセル１１０に記憶させるデータの種類としては、第１の実施形態でも述べた通り様々なケースが想定されるが、代表的なケースを再度列記すれば、
（ａ）リダンダンシの不良アドレスおよびスペアデコーダを活性／非活性にするリダンダンシデータ、
（ｂ）書き込み／消去禁止ブロックのアドレスを示すデータ、
（ｃ）入／出力データのビット数を決めるビット構成設定データ、
（ｄ）パッケージに対応したパッド位置の切り替えデータ、
（ｅ）データ消去のブロックサイズを決めるＴＯＰ ＢＯＯＴ／ＢＯＴＴＯＭ ＢＯＯＴの切り替えデータ、
（ｆ）チップのテストに使用されていた例えばビルトインテスト回路に代表される内部テスト回路を不活性（使用禁止）にするデータ、
などが考えられる。

ヒューズセル１１０には、これらのようなチップの動作／機能設定情報が記憶され、チップの動作／機能は、これらの動作／機能設定情報にしたがって設定される。

図３１は第８の実施形態に係るヒューズセルアレイの等価回路図である。

従来の概念では、上記のデータ（ａ）〜（ｆ）はメーカにより設定するものである。このために、上記のデータ（ａ）〜（ｆ）はヒューズ、ボンディングオプションなど、書き換え不可能なＲＯＭにより記憶される。

ところで第１〜第７の実施形態により説明したフラッシュＥＥＰＲＯＭでは、本体のメモリセルに書き換え可能なＲＯＭを使用する。このため、ヒューズセル１１０のメモリセルＭＣも書き換え可能なＲＯＭにできる。これにより、データの書き換えが可能となる。

図３１に示すように、第８の実施形態では、上記データ（ａ）〜（ｆ）の書き換えを可能にするために、メモリセルＭＣのビット線ＦＵＳＥＢＩＴにヒューズセルデータプログラム／イレーズ回路１１５’を接続している。

このような第８の実施形態によれば、上記データ（ａ）〜（ｆ）のうち、例えば
（ｂ）書き込み／消去禁止ブロックのアドレスを示すデータ、
（ｃ）入／出力データのビット数を決めるビット構成の設定データ、
（ｅ）データ消去のブロックサイズを決めるＴＯＰ ＢＯＯＴ／ＢＯＴＴＯＭ ＢＯＯＴの切り替えデータ、
などを、メーカ側だけでなく必要に応じてユーザ側でも切り変えることができる。これらのデータ（ｂ）、（ｃ）、（ｅ）等をユーザ側で好みに応じて切り換えることを可能にすることで、ユーザに便利な製品を提供できる。

［第９の実施形態］
第９の実施形態は、チップ上へのヒューズセルアレイ１１４の配置の工夫に関している。

図３２は、第９の実施形態に係るフラッシュＥＥＰＲＯＭの一構成例を示すブロック図である。

図３２に示すように、ヒューズセル１１０は、いくつかを一つのヒューズセルアレイ１１４にまとめ、チップ上の、ある箇所に集中させて配置されるのが良い。

このように、ヒューズセル１１０を一つのヒューズセルアレイ１１４にまとめ、集中的に配置することにより、チップ上に効率良く配置することができ、特にチップの面積の増加を抑制することができる。

第９の実施形態では、ヒューズセルアレイ１１４は、ヒューズセルデータラッチ回路１１１の近傍に配置されている。

［第１０の実施形態］
第１０の実施形態は、ヒューズセルアレイ１１４に形成されるワード線ＷＬの形成方向の工夫に関している。

図３３は、第１０の実施形態に係るフラッシュＥＥＰＲＯＭのヒューズセルアレイと、本体メモリセルアレイとの関係を示す図である。

図３３に示すように、１つのチップ６０１には、ヒューズセルアレイ１１４と、本体のメモリセルアレイ１１とがそれぞれ形成されている。ヒューズセルアレイ１１４および本体のメモリセルアレイ１１にはそれぞれ、複数のワード線ＷＬと、これら複数のワード線ＷＬに交差する図示せぬ複数のビット線とが形成される。複数のワード線ＷＬと複数のビット線との各電気的交点には、フローティングゲートＦＧを有する複数のメモリセルが形成される。

このようなヒューズセルアレイ１１４および本体のメモリセルアレイ１１において、ヒューズセルアレイ１１４に形成されるワード線ＷＬの方向は、本体メモリセルアレイ１１に形成されるワード線ＷＬの方向と一致させることが好ましい。

ワード線ＷＬの方向が互いに一致していないと、ヒューズセルアレイ１１４に形成されるメモリセルの特性と、本体メモリセルアレイ１１に形成されるメモリセルの特性とが、プロセス上の事情により、大きく異なってしまう可能性があるためである。特性が大きく異なってしまうと、同じ昇圧電圧ＶＤＤＲを使用しての、信頼性の高いデータ読み出しが難しくなる。

プロセス上の事情とは、例えば“シャドー効果”である。メモリセルのソース／ドレイン領域は、半導体のドナー／アクセプタとなる不純物を、ワード線ＷＬをマスクに用いてイオン注入する技術により形成される。そして、これらのイオンは、シリコンウェーハのような半導体基板に対して、所定の角度、傾けて注入されることが一般的である。このような注入では、例えばソース／ドレイン領域に注入される不純物が、ワード線ＷＬによって遮られ、ソース／ドレイン領域に濃度差を発生させる。これが、いわゆる“シャドー効果”である。ソース／ドレイン領域の濃度差は、メモリセルの特性を左右する。

このような事情を、第１０の実施形態では、ヒューズセルアレイ１１４に形成されるワード線ＷＬの方向を、本体のメモリセルアレイ１１に形成されるワード線ＷＬの方向に一致させることにより、解消する。

つまりヒューズセルアレイ１１４と本体のメモリセルアレイ１１とで、互いにワード線ＷＬの形成方向を一致させることにより、ヒューズセルアレイ１１４に形成されるメモリセルの例えばソース／ドレイン領域、および本体メモリセルアレイ１１のメモリセル例えばソース／ドレイン領域とが、全く同じ条件で形成できる。これにより、双方のメモリセルの特性を揃えやすくなる。

ヒューズセルアレイ１１４および本体メモリセルアレイ１１それぞれに形成されるメモリセルの特性を揃えることは、ヒューズセルアレイ１１４および本体メモリセルアレイ１１それぞれから、例えば同じ昇圧電圧ＶＤＤＲを使用して、データを読み出すとき、信頼性の高いデータ読み出しを可能にする、という効果がある。

さらに、ヒューズセルアレイ１１４および本体メモリセルアレイ１１それぞれから、例えば同じ昇圧電圧ＶＤＤＲを使用してデータを読み出すことは、昇圧電圧ＶＤＤＲを発生させる発生装置、第１〜第９の実施形態では、リングオシレータ１０４、チャージポンプ回路１０５、およびＶＤＤＲレベル検知回路１０６等により構成される回路部分を、ヒューズセルアレイ１１４と、本体メモリセルアレイ１１とで共有することを可能にする。

昇圧電圧ＶＤＤＲを発生させる回路部分を、ヒューズセルアレイ１１４と、本体メモリセルアレイ１１とで共有することは、チップ面積の増加を抑制する効果がある。特にチャージポンプ回路１０５に含まれるキャパシタは大きな面積が必要である。このようなチャージポンプ回路１０５を含む回路、即ち昇圧回路８１をヒューズセルアレイ１１４と、本体メモリセルアレイ１１とで共有することは、チップ面積の増加を抑制する効果を各段に高める。

図１はこの発明を不揮発性半導体メモリに実施した場合のチップ内部の一構成例を示すブロック図。 図２はモード信号発生回路の回路図。 図３はセンスアンプ回路及びＩ／Ｏバッファの回路図。 図４は信号Ａddおよび /Ａddを発生する回路の回路図。 図５は不揮発性トランジスタの書き込み時、消去時及び読み出し時における電位関係を示す図。 図６（Ａ）図は不揮発性トランジスタに書き込みを実施するときの概念図、図６（Ｂ）は不揮発性トランジスタに消去を実施するときの概念図。 図７はこの発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図。 図８（Ａ）はメモリセルアレイの回路図、図８（Ｂ）はメモリセルの断面図、図８（Ｃ）はメモリセルのシンボル図、図８（Ｄ）はメモリセルの等価回路図。 図９はこの発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図。 図１０はこの発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図。 図１１はこの発明の第４の実施形態に係るフラッシュＥＥＰＲＯＭのコントロールシーケンスを示す流れ図。 図１２はこの発明の第４の実施形態に係るフラッシュＥＥＰＲＯＭの構成を示すブロック図。 図１３はパワーオンリセット回路の回路図。 図１４はレファレンス電圧発生回路の回路図。 図１５はタイミング調整回路の回路図。 図１６はオシレータの回路図。 図１７はチャージポンプ回路の回路図。 図１８はＶＤＤＲレベル検知回路の回路図。 図１９はラッチ回路の回路図。 図２０はヒューズセルデータラッチトリガ回路の回路図。 図２１はヒューズセルコントロール回路の回路図。 図２２はヒューズセルの回路図。 図２３はヒューズセルデータラッチ回路の回路図。 図２４はデータ読み出し／ラッチシーケンスを示す波形図。 図２５はこの発明の第５の実施形態に係るヒューズセルデータラッチトリガ回路の回路図。 図２６はこの発明の第５の実施形態に係るデータ読み出し／ラッチシーケンスを示す波形図。 図２７（Ａ）はこの発明の第５の実施形態に係るフラッシュＥＥＰＲＯＭを回路基板上に配置した状態を示す図、図２７（Ｂ）は内部チップイネーブル信号出力回路の回路図。 図２８はこの発明の第６の実施形態に係るヒューズセルデータラッチトリガ回路の回路図。 図２９はこの発明の第７の実施形態に係るヒューズセルアレイのパターン平面図。 図３０はこの発明の第７の実施形態に係るヒューズセルアレイの等価回路図。 図３１はこの発明の第８の実施形態に係るヒューズセルアレイの等価回路図。 図３２はこの発明の第９の実施形態に係るフラッシュＥＥＰＲＯＭの一構成例を示すブロック図。 図３３はこの発明の第１０の実施形態に係るフラッシュＥＥＰＲＯＭのヒューズセルアレイと本体メモリセルアレイとの関係を示す図。

符号の説明

１１…メモリセルアレイ、１２…アドレスバッファ、１３…ロウデコーダ、１４…カラムデコーダ、１５…ソースデコーダ、１６…モード信号発生回路、１７…Ｉ／Ｏ制御回路、１８…カラムセレクタ、１９…書き込み回路、２０…センスアンプ、２１…Ｉ／Ｏバッファ、２２…コマンド／ユーザインターフェース回路、２３…内部制御回路、２４…内部電源／昇圧回路、３１…不揮発性トランジスタ、３４…負荷、３７…トランスミッションゲート、４０…ラッチ回路、８０…内部電源電圧発生回路、８１…内部電源電圧昇圧回路、８２…コントローラ、８３…昇圧電圧検知回路、８４…タイミング調整回路、８５…ラッチ（フリップフロップ）、１０１…パワーオンリセット回路、１０２…レファレンス電圧発生回路、１０３…タイミング調整回路、１０４…リングオシレータ、１０５…チャージポンプ回路、１０６…ＶＤＤＲレベル検知回路、１０７…ラッチ回路、１０８…ヒューズセルデータラッチトリガ回路、１０９…ヒューズセル制御回路、１１０…ヒューズセル、１１１…ヒューズセルデータラッチ回路、１１２…内部チップイネーブル信号出力回路、１１４…ヒューズセルアレイ、１１５…ヒューズセルデータ書き込み回路、１１５’…ヒューズセルデータ書き込み／消去回路、２０１…ローパスフィルタ、２０２…カレントミラー回路、２０３…ファーストステージ、２０４…遅延回路、２０５、２０６…インバータ、２０７…遅延回路、３０１、３０２…遅延回路、３０３…フリップフロップ、６０１…チップ。

Claims (17)

1. 半導体チップ内に形成された集積回路と、
   前記集積回路の動作／機能設定情報を記憶する設定情報メモリを含み、前記集積回路の動作／機能設定情報に応じて前記集積回路の動作／機能を設定する動作／機能設定信号を発生する動作／機能設定信号発生回路と、
   電源電圧を昇圧電圧に昇圧する昇圧回路と、
   前記動作／機能設定信号発生回路を制御するとともに、前記昇圧電圧を使用して前記設定情報メモリから前記集積回路の動作／機能設定情報を読み出す制御回路と、
   前記昇圧電圧が設定レベルに達したか否かを検知する検知回路と、
   電源電圧が検知レベルに達した時、パワーオンを検知したことを示すパワーオン検知信号を出力するパワーオンリセット回路と、
   レファレンス電圧を発生するレファレンス電圧発生回路と、
   前記レファレンス電圧発生回路が有する時定数以上の時定数を有し、前記パワーオン検知信号のタイミングを調整するタイミング調整回路とを具備し、
   前記昇圧回路は、前記タイミング調整回路によりタイミングが調整された前記パワーオン検知信号に従って動作を開始し、
   前記制御回路は、前記検知回路が、前記昇圧電圧が設定レベルに達したことを検知した後、前記昇圧電圧を使用して前記設定情報メモリから前記集積回路の動作／機能設定情報を読み出すことを特徴とする半導体集積回路装置。
2. 前記制御回路は、前記集積回路の動作／機能設定情報の読み出しが終了したことを示す信号を出力し、
   前記読み出しが終了したことを示す信号と、チップの外部から与えられるチップイネーブル信号とに応答して内部チップイネーブル信号を発生する内部チップイネーブル信号発生回路を、さらに具備することを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記動作／機能設定信号発生回路は、
   前記集積回路の動作／機能設定情報をラッチし、この動作／機能設定情報に応じた前記動作／機能設定信号を発生するラッチ回路と、
   前記集積回路の動作／機能設定情報を、前記設定情報メモリから前記ラッチ回路に伝達する伝達回路と
   を含むことを特徴とする請求項１または２に記載の半導体集積回路装置。
4. 前記伝達回路は、パワーオン時に、前記制御回路からの命令に従って前記設定情報メモリを前記ラッチ回路に接続することを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記伝達回路は、前記集積回路の動作／機能設定情報が前記ラッチ回路にラッチされた後、前記制御回路からの命令に従って前記設定情報メモリを前記ラッチ回路から非接続にすることを特徴とする請求項３または４に記載の半導体集積回路装置。
6. 前記制御回路は、前記集積回路の動作／機能設定情報が前記ラッチ回路にラッチされた後、前記集積回路の動作／機能設定情報の読み出しを停止することを特徴とする請求項４に記載の半導体集積回路装置。
7. 前記設定情報メモリは、前記集積回路の動作／機能設定情報をしきい値電圧により記憶するしきい値電圧可変型トランジスタを含むことを特徴とする請求項１乃至６のいずれかに記載の半導体集積回路装置。
8. 前記制御回路は、前記しきい値電圧可変型トランジスタのゲートに前記昇圧電圧を供給し、前記集積回路の動作／機能設定情報を読み出すことを特徴とする請求項７に記載の半導体集積回路装置。
9. 前記動作／機能設定信号発生回路は前記しきい値電圧可変型トランジスタのドレインもしくはソースに電流を供給する負荷を含み、
   前記集積回路の動作／機能設定情報は前記しきい値電圧可変型トランジスタと前記負荷との間の電気的な接続ノードに読み出されることを特徴とする請求項７に記載の半導体集積回路装置。
10. 前記負荷は、前記集積回路の動作／機能設定情報を前記設定情報メモリから読み出す時に、前記しきい値電圧可変型トランジスタのドレインもしくはソースに電流を供給するスイッチングトランジスタを含むことを特徴とする請求項９に記載の半導体集積回路装置。
11. 前記制御回路は、前記集積回路の動作／機能設定情報が前記ラッチ回路にラッチされた後、前記スイッチングトランジスタをオフさせることを特徴とする請求項１０に記載の半導体集積回路装置。
12. 前記設定情報メモリは前記しきい値電圧可変型トランジスタが配置された設定情報メモ
    リアレイを有し、この設定情報メモリアレイは、
    前記しきい値電圧可変型トランジスタのアレイと、
    前記しきい値電圧可変型トランジスタのアレイを挟むように配置されたダミートランジ
    スタのアレイとを有することを特徴とする請求項７に記載の半導体集積回路装置。
13. 前記設定情報メモリアレイは、
    互いに並行して形成された少なくとも３本のソース線と、
    これらソース線各々の両側に配置された少なくとも６本のワード線と、
    これらワード線それぞれに交差する複数のビット線と、
    前記ワード線と前記ビット線との各電気的交点に設けられたしきい値電圧可変型トラン
    ジスタとを含み、
    前記集積回路の動作／機能設定情報をしきい値電圧により記憶する前記しきい値電圧可
    変型トランジスタは、前記少なくとも３本のソース線のうち、中央のソース線の両側に沿
    って配置される２本のワード線の少なくともどちらか一方をゲートとして使用することを
    特徴とする請求項１２に記載の半導体集積回路装置。
14. 前記検知回路は、前記昇圧電圧と前記レファレンス電圧とを比較して、前記昇圧電圧が前記設定レベルに達したか否かを検知するとともに、前記昇圧電圧が前記設定されたレベルを維持するように前記昇圧回路をフィードバック制御する信号を出力することを特徴とする請求項１または２に記載の半導体集積回路装置。
15. 前記パワーオンリセット回路の検知レベルは、前記レファレンス電圧発生回路の動作電圧に整合することを特徴とする請求項１４に記載の半導体集積回路装置。
16. 前記昇圧回路は、
    前記タイミング調整回路によりタイミングが調整された前記パワーオン検知信号に応答して発振信号を発振する発振回路と、
    前記発振信号によって駆動されるチャージポンプ回路とを含み、
    前記昇圧回路をフィードバック制御する信号は、前記発振回路にフィードバックされることを特徴とする請求項１４に記載の半導体集積回路装置。
17. 前記タイミング調整回路によりタイミングが調整された前記パワーオン検知信号によりリセットされ、前記昇圧回路をフィードバック制御する信号によりセットされ、前記昇圧電圧が前記設定レベルに達したことを示す信号を前記制御回路に出力するフリップフロップを、さらに具備することを特徴とする請求項１４に記載の半導体集積回路装置。

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