KR100366172B1 - 불휘발성 반도체 메모리 장치 및 그 프로그래밍 방법 - Google Patents

Abstract

본 발명에 따르면, 10.5V, 6.5V 및 0.5V의 전압이 프로그래밍 대상이 되는 메모리 셀의 제어 게이트, 드레인 및 소스에 각각 인가된다. 프로그래밍 대상이 아니고, 프로그래밍 대상 메모리 셀이 위치하고 있는 로우에 속해있지 않은 메모리 셀의 제어 게이트에는 0V의 전압 (접지 전압)이 인가된다. 그 결과, 프로그래밍 대상이 아닌 메모리 셀은 비도전 상태로 되고, 프로그래밍 대상인 메모리 셀의 드레인-기판 전계는 감소되는 것이 보장된다.

Description

불휘발성 반도체 메모리 장치 및 그 프로그래밍 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 불휘발성 메모리 장치 및 그 프로그램 방법에 관한 것으로, 특히 불휘발성 반도체 메모리 장치(플래쉬 메모리) 및 그 프로그램 방법에 관한 것이다.

현재, 다양한 타입의 불휘발성 반도체 메모리 장치, 예컨대 마스크 ROMs, EEPROMs 및 플래쉬 메모리가 이용되고 있으며, 이들 장치들 중에서, 고집적화에 적합한 전기적으로 재기입 가능한 플래쉬 메모리는 많은 사람들의 관심을 끌고 있다(일본 무심사 특허 공보 평6-275842호를 참조). 불휘발성 메모리에서는, 주로 하나의 트랜지스터는 하나의 메모리 셀을 구성하고, 기본적으로 어떠한 선택 트랜지스터들도 필요치 않으며 메모리 셀이 작은 면적만을 차지하기 때문에, 단일 메모리 셀에 의해 유지되는 최초의 데이터는 소거될 수 없다. 그러나, 이제, 플래쉬 메모리에서, 데이터 소거는 블럭 단위로 통합하여 행해진다.

플래쉬 메모리에서 메모리 셀들(회로)은 도 11에 나타나 있다. 도 11에서, 소스 전압 Vs과 기판 전압 Vb은 4개의 메모리 셀들 M00, M01, M10, M11에 의해 공통으로 사용된다. 메모리 셀들 M00과 M01의 제어 게이트는 로우 라인 W0에 공통으로 접속되는 반면에 메모리 셀들 M10과 M11의 제어 게이트는 로우 라인 W1에 공통으로 접속되며, 메모리 셀들 M00과 M10의 드레인 전극은 컬럼 라인 D0에 공통으로 접속되는 반면에 메모리 셀들 M01과 M11의 드레인 전극은 컬럼 라인 D1에 공통으로 접속된다.

각 메모리 셀의 임계치는, 그 제어 게이트로부터 보았을 때, 그 부유 게이트에 전자들이 축적되었는지의 여부에 따라 상이하다. 즉, 어떠한 전자들도 메모리 셀의 부유 게이트에 축적되지 않았을 때, 제어 게이트로부터의 관점에서 임계치는 감소되고, 셀의 부유 게이트에 전자들이 축적되었을 때에는, 제어 게이트로부의 관점에서 임계치는 증가된다. 이러한 셀 특성은 정보의 불휘발성 저장을 가능하게 한다.

도 17을 참조하여, 데이터 판독 동안 도 11의 메모리 셀 M00의 전극들에 인가되는 전압중에서, 데이터 프로그래밍(기입) 및 데이터 소거 프로세스에 대한 설명이 이루어질 것이다.

우선, 메모리 셀 M00으로부터 데이터가 판독될 때, 도 17에 나타난 바와 같이, 로우 라인 W0에 설정된 전압은 5V이고 로우 라인 W1에 설정된 전압은 0V이며 컬럼 라인 D0에 설정된 전압은 1V인 반면에, 컬럼 라인 D1은 오픈되고 소스 전압 Vs과 기판 전압 Vb 둘다에 설정된 전압은 0V이다. 따라서, 메모리 셀 M00의 제어 게이트에는 5V를, 그리고 드레인에는 1V를 인가시, 메모리 셀 트랜지스터는 메모리 셀 M00의 임계치가 로우(5V이거나 그 이하)인 경우에 도전 상태가 되거나, 메모리 셀 M00의 임계치가 하이(상기 5V)인 경우 비도전상태가 된다. 도전/비도전 제어는 판독 회로(도시되지 않음)가 드레인 전류의 흐름을 검출했는지의 여부에 따라 행해진다.

메모리 셀 M00이 프로그램될 때, 도 17에 나타난 바와 같이, 로우 라인 W0에 설정된 전압은 10V이고, 로우 라인 W1에 설정된 전압은 0V이며 컬럼 라인 D0에 설정된 전압은 6V인 반면에, 컬럼 라인 D1은 오픈되고 소스 전압 Vs과 기판 전압 Vb 양쪽에 설정된 전압은 0V이다. 따라서, 10V의 전압이 메모리 셀 M00의 제어 게이트에 인가되고 6V의 전압은 드레인에 인가되기 때문에, 메모리 셀 M00의 부유 게이트에 핫 캐리어가 주입되고, 메모리 셀 M00의 임계치는 전술된 바와 같이 증가된다.

소거 데이터에 관련하여, 기판으로, 부유 게이트에 축적된 전자들을 방전하기 위한 "기판 소거 방법"과, 소스(source)로 축적된 전자들을 방전하기 위한 "소스-게이트 소거 방법"이 있다. 기판 소거 방법에 따르면, 도 17에 나타난 바와 같이 로우 라인들 W0와 W1 둘다에 설정된 전압은 -10V인 반면에, 컬럼 라인들 D0와 D1 및 소스 전압 Vs은 오픈되고 기판 전압 Vb에 대해 설정된 전압은 10V이다. 따라서, -10V의 전압이 각 메모리 셀의 제어 게이트에 인가되는 반면에 10V의 전압이 기판에 인가되기 때문에, 부유 게이트에 축적된 전자들은 기판으로 방전되고, 메모리 셀 M00의 데이터는 물론 모든 나머지 메모리 셀들의 데이터도 일제히 소거된다. 소스-게이트 소거 방법에 따르면, 도 17에 나타난 바와 같이 로우 라인들 W0와 W1 둘다에 설정된 전압은 -10V인 반면에, 컬럼 라인들 D0와 D1은 오픈되고 소스 전압 Vs와 기판 전압 Vb 양측에 설정된 전압은 10V이다. 따라서, -10V의 전압은 각 메모리 셀의 제어 게이트에 인가되고 10V의 전압은 소스에 인가되기 때문에, 부유 게이트에 축적된 전자들은 소스로 방전되고 모든 메모리 셀들의 데이터는 일제히 소거된다.

기판 소거 방법과 소스-게이트 소거 방법은 기판 소거 방법에서는 기판 전압 Vb이 포지티브 고전압이어야 하는데 반하여, 소스-게이트 방법에서는 기판 전압 Vb이 데이터 프로그램 및 데이터 소거동안 0V라는 점에서 크게 상이하다. 이러한 차이점은 2가지 방법에 사용된 장치 구조에 반영된다.

즉, 기판 소거 방법에 적합한 장치 구조는 도 12에 나타나 있고, 소스-게이트 소거 방법에 적합한 장치 구조는 도 13에 나타난 바와 같다.

도 12의 구조에서, N 웰(2)은 P 반도체 기판(1)내에 형성되고, P 웰(3)은 N 웰(2)에 형성되며, 메모리 셀은 P 웰(3)내에 형성된다. N 확산층(4)은 N 웰(2)내에 형성되는 반면에, P 확산층(5), N 소스 확산층(6) 및 N 드레인 확산층(7)은 P 웰(3)내에 형성된다. 부유 게이트(8)와 제어 게이트(9)는 N 소스 확산층(6)과 N 드레인 확산층(7)사이의 채널 상에 제공된다. 개별 영역들은 필드 절연막(10)에 의해 정의된다.

이러한 배열로 인해 포지티브 전압이 기판에 인가될 수 있기 때문에, 이 구조는 기판 소거 방법에 적합하다. 도 13의 구조에서, N 웰(2)과 P 웰(3)은 포함되지 않고, 메모리 셀 트랜지스터는 P 반도체 기판(1)에 직접적으로 형성된다. 이러한 배열로 인해 포지티브 전압은 기판에 인가될 수 없기 때문에, 이 구조는 소스-게이트 소거 방법에 적합하다. 이 구조에서, 0V의 전압은 기판에 일정하게 인가된다.

다른 방법에 따르면, 전술된 바와 같이, 데이터의 소거는 복수개의 메모리 셀들에 일제히 수행되기 때문에, 소거 레벨은 각 메모리 셀에서 상이하다. 이는 메모리 셀들의 임계치의 변화가 데이터가 소거된 후에 이루어진다는 것을 의미하고, 네가티브 임계치는 일부 메모리 셀에 의해 유지될 수도 있다.

전술된 바와 같이, 판독 프로세스 동안 관련 메모리 셀에 의해 유지되는 임계치가 로우 라인 전압과 동일하거나 그 이하인지의 여부에 따라 메모리 셀에 정보가 저장된다. 플래쉬 메모리에서 선택 트랜지스터는 각 메모리 셀에 제공되지 않기 때문에, 임계치는 최소 포지티브이어야 한다. 만일 임계치가 네가티브인 경우, 메모리 셀은 도전성으로 되고, 선택되지 않는다고 할지라도, 메모리 셀을 선택하는 것은 헛수고이다.

구체적으로, 메모리 셀의 임계치가 떨어지고 네가티브가 될 때, 판독 프로세스 동안 판독 특성의 저하가 발생한다. 도 11의 메모리 셀 M10의 임계치가 떨어지고 네가티브이며, 프로그램된 상태에서 메모리 셀(메모리 셀은 임계치를 가짐)로부터 데이터가 판독된다고 가정하자. 메모리 셀 M00이 프로그램된 상태에 있기 때문에, 로우 라인 W0에 판독 전압(5V)의 인가시에도 도전상태가 되지 않는다. 그러나, 네가티브 임계치를 갖는 메모리 셀(10)은 로우 라인 W1에서의 전압이 0V라고 할지라도 도전 상태로 되고, 그 결과 메모리 셀 M10을 통해 컬럼 라인 D0으로부터 소스로 전류가 흐른다. 따라서, 판독 회로는 메모리 셀 M00이 소거 상태에 있다(셀이 로우 임계치를 가짐)고 오류 판정될 수도 있다.

네가티브 임계 전압을 갖는 메모리 셀의 프로그램 프로세스 동안의 존재는또한 프로그램 특성이 열화되게 만든다. 유사하게, 메모리 셀 M10의 임계치가 네가티브이고 메모리 셀 M00이 프로그램된다고 가정하자. 로우 라인 W1에서 전압이 0V이라고 할지라도, 네가티브 임계치를 갖는 메모리 셀 M10은 도전성을 갖게 되고, 메모리 셀 M10을 통하여 컬럼 라인 D0으로부터 소스로 전류가 흐른다. 따라서, 컬럼 라인 D0에서의 전압이 하락하고, 메모리 셀 M00의 프로그램이 충족되지 않거나, 일부 경우에 프로그램 디세이블 상태가 발생하게 된다. 더욱이, 프로그램 프로세스 동안 드레인 전압(6V)이 판독 프로세스 동안 드레인 전압(1V)보다 더 높기 때문에, 판독 프로세스에 비해, 더 큰 전류인 누설 전류가 프로그램 프로세스 동안 네가티브 임계치를 갖는 메모리 셀을 가로질러 흐르게 된다. 따라서, 프로그램 특성의 급격한 저하가 발생한다.

네가티브 임계 전압을 갖는 메모리 셀의 존재의 결과로서, 프로그램 특성의 저하를 방지하기 위한 방법은, 예를 들면, 일본 무심사 특허 공보 평5-210991호에 개시되어 있다.

이 공보에 개시된 방법에 따르면, 프로그램 프로세스 동안, 프로그램되지 않을 메모리 셀의 제어 게이트에 네가티브 전압이 인가된다. 구체적으로, 도 14에 나타난 바와 같이, 프로그램될 메모리 셀 M00의 제어 게이트에 10V를 인가하기 위하여 로우 디코더(34)에 의해 로우 라인 W0에 10V의 전압이 인가되는 반면, 프로그램되지 않을 메모리 셀 M10의 제어 게이트에 네가티브 전압을 로딩시키기 위하여 로우 라인 W1에 -0.5V의 네가티브 전압이 인가된다. 따라서, 프로그래밍 대상이 아닌 메모리 셀 M10의 임계 전압이 네가티브 전압으로 하락될 때 조차도, 메모리셀 M10이 비도전성이 될 수 있고, 메모리 셀 M00의 프로그램이 정확하게 수행될 수 있는 가능성이 더 크다.

네가티브 임계 전압을 갖는 메모리 셀이 있으므로 인해, 프로그램 특성의 저하를 방지하기 위한 다른 방법은 예를 들면, 일본 무심사 특허 공보 소57-205895호에 개시되어 있다.

이 공보에 개시된 방법에 따르면, 프로그램 프로세스 동안, 소스 전압 Vs에 대해 설정된 전압은 프로그램되지 않을 메모리 셀의 제어 게이트에서의 전압보다 더 크다. 구체적으로, 도 15에 나타난 바와 같이, 메모리 셀 M00이 프로그래밍 대상이라고 가정하면, 컬럼 D0에 설정된 전압은 6.5V이고, 컬럼 D1은 오픈되고, 로우 라인들 W0와 W1에 설정된 전압은 각각 10.5V와 0V이며, 소스 전압 Vs에 설정된 전압은 0.5V이다. 따라서, 프로그램 프로세스 동안의 게이트-소스 전압이 -0.5V이기 때문에, 프로그래밍 대상이 아닌 메모리 셀 M10의 임계치가 네가티브값으로 떨어진다고 할지라도, 일본 무심사 특허 공보 평5-210991호에 개시된 방법에서와 같이, 메모리 셀 M10이 비도전성을 갖게 될 수 있고, 메모리 셀 M00에 대한 프로그램이 올바르게 수행될 수 있는 가능성이 더 크다.

도 17에 나타난 바와 같이, 프로그래밍 대상인 메모리 셀 M00의 제어 게이트, 소스 및 드레인에 인가된 전압들 각각이 0.5V씩 증가씩 증가되고, 메모리 셀 M00의 제어 게이트 전압, 소스 전압과 드레인 전압간의 관계가 유지될 수 있다는 것에 유의하여야 한다.

그러나, 일본 무심사 특허 공보 평5-21991호에 개시된 도 14의 방법에서, 프로그램 전압 공급 회로(30)가 필요할 뿐만 아니라, -0.5V의 전압을 제공하기 위한 네가티브 전압 공급 회로(32)가 제공되어야 한다. 게다가, 로우 디코더(343)는 또한 선택될 로우 라인에 10V의 전압을 인가하여야 하고, 선택되지 않은 로우 라인에 -0.5V의 전압을 인가하여야 한다. 따라서, 제어 메카니즘이 복잡하고, 그 결과, 회로의 크기가 증가된다. 게다가, 실제 프로그램 프로세스동안, 선택되지 않은 모든 라인들에 네가티브 전압이 안가되어야 하기 때문에, 대기 시간 동안 필요하게 되고, 전체 프로그램 시간이 증가된다.

또한, 일본 무심사 특허 공보 소57-205895호에 개시된 도 15의 방법에 따르면, 도 17에 나타난 관계는 프로그래밍 대상인 메모리 셀의 제어 게이트 전압, 소스 전압 및 드레인 전압에 대해 유지된다. 기판 전압과의 관계를 고려해 보면, 전압차가 증가된다. 구체적으로, 기판 전압과 드레인 전압간의 차가 도 17에서 6V인 반면에, 참조 공보의 방법에 의해 제공된 차는 6.5V이다.

이는 확산층이 필요한 전압을 유지하기 위한 능력이 증가되어야 한다는 것을 의미한다. 따라서, 기판의 불순물 농도의 증가를 고려할 때, 펀치 쓰루를 방지할 필요가 있고, 고정밀 기술이 발전함에 따라, 데미지를 견디는 드레인 확산층의 능력을 증가시키기 어려워지고 있다. 따라서, 참조 공보에 개시된 방법은 제품의 신뢰성을 감소시킬 수도 있다.

따라서, 본 발명의 목적은 회로의 크기를 감소시키고 네가티브 임계 전압을 갖는 메모리 셀의 존재로 인한 프로그램 특성의 저하를 방지할 수 있는 불휘발성반도체 메모리 장치 및 그 프로그램 방법을 제공하는 것이다.

본 발명의 다른 목적은 프로그램 시간의 연장을 억제하며 네가티브 임계 전압을 갖는 메모리 셀의 존재로 인한 프로그램 특성의 저하를 방지하는 불휘발성 반도체 메모리 장치 및 그 프로그램 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 네가티브 임계 전압을 갖는 메모리 셀의 존재로 인한 프로그램 특성의 저하를 방지하고 저항하기 위한 드레인 확산층의 능력의 증가가 필요치 않은 불휘발성 반도체 메모리 장치 및 그 프로그램 방법을 제공하는 것이다.

본 발명에 따르면, 프로그램 프로세스동안, 복수개의 메모리 셀 트랜지스터들 각각의 소스 전압과 기판 전압이 포지티브 전압으로 설정되는 불휘발성 반도체 메모리 장치가 제공된다. 따라서, 네가티브 임계치를 갖는 메모리 셀의 존재로 인한 프로그램 특성의 저하는 방지될 수 있고, 전술된 목적이 달성될 수 있다.

도 1은 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 장치의 필수 부분을 나타내는 회로도.

도 2는 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 장치의 전체 구성을 나타내는 개략도.

도 3은 도 2의 기판 소스 바이어스 회로 BSV의 일례를 나타내는 회로도.

도 4는 도 3의 기판 소스 바이어스 회로 BSV를 이용하는 불휘발성 반도체 메모리 장치에 의해 수행되는 프로그래밍 동작을 나타내는 타이밍차트.

도 5는 도 2의 기판 소스 바이어스 회로 BSV의 다른 예를 나타내는 회로도.

도 6은 도 5의 기판 소스 바이어스 회로 BSV를 이용하는 불휘발성 반도체 메모리 장치에 의해 수행되는 프로그래밍 동작을 나타내는 타이밍차트.

도 7은 본 발명의 다른 실시예에 따른 불휘발성 반도체 메모리 장치의 전체 구성을 나타내는 개략도.

도 8은 도 7의 불휘발성 반도체 메모리 장치에 이용되는 기판 소스 바이어스 발생 회로를 나타내는 회로도.

도 9는 본 발명의 또 다른 실시예에 따른 불휘발성 반도체 메모리 장치의 전체 구성을 나타내는 개략도.

도 10은 도 9의 불휘발성 반도체 메모리 장치에 이용되는 기판 소스 바이어스 발생 회로를 나타내는 회로도.

도 11은 플래시 메모리용 메모리셀을 나타내는 회로도.

도 12는 기판 소거 방법에 적합한 플래시 메모리의 메모리셀의 장치 구조를 나타내는 도면.

도 13은 소스-게이트 소거 방법에 적합한 플래시 메모리의 메모리셀의 장치 구조를 나타내는 도면.

도 14는 프로그래밍 특성의 열화를 방지하기 위한 제1 종래예를 나타내는 도면.

도 15는 프로그래밍 특성의 열화를 방지하기 위한 제2 종래예를 나타내는 도면.

도 16은 본 발명에 따른 불휘발성 반도체 메모리 장치 내의 각 전극에 인가되는 전압을 나타내는 도면.

도 17은 종래의 불휘발성 반도체 메모리 장치 내의 각 전극에 인가되는 전압을 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

SA/PG : 판독 프로그래밍 회로

Y-SW : 컬럼 스위치

XDEC : 로우 디코더

TG : 타이밍 신호 발생기

RG : 기준 전압 발생기

BSv : 기판 소스 바이어스 회로

도 1은 본 발명의 제1 실시예에 따른 것으로서 4개의 메모리셀 M00, M01, M10 및 M11을 포함하는 불휘발성 반도체 메모리 장치의 필수 부분을 나타내는 회로도이다. 소스 전압 Vs 및 기판 전압 Vb는 이러한 메모리셀에 의해 공통으로 이용된다. 메모리셀 M00 및 M01의 제어 게이트는 로우 라인 W0에 공통으로 접속되고, 메모리셀 M10 및 M11의 제어 게이트는 로우 라인 W1에 공통으로 접속된다. 메모리셀 M00 및 M10의 드레인 전극은 컬럼 라인 D0에 공통으로 접속되고, 메모리셀 M01 및 M11의 드레인 전극은 컬럼 라인 D1에 공통으로 접속된다. 즉, 메모리셀의 회로구성은 도 11에 도시된 종래 구성과 동일하다.

본 실시예에 따른 불휘발성 반도체 메모리 장치는 소위 플래시 메모리이며, 정보는 전자들이 그 부유 게이트에 집적되어 있는지의 여부에 따라 각 메모리셀에 저장된다. 즉, 전자가 부유 게이트에 집적되어 있지 않은 경우에는 제어 게이트측에서 볼 때의 임계 전압이 낮고, 전자가 부유 게이트에 집적되어 있는 경우에는 제어 게이트측에서 볼 때의 임계 전압이 높다. 이러한 특성을 이용하여 불휘발성 방식으로 정보를 저장한다.

다음으로, 도 16을 참조하여, 예를 들어 도 1의 메모리셀 M00에 대해 데이터 판독, 프로그래밍 (데이터 기입) 및 데이터 소거가 수행될 때에 각 전극에 인가될 전압에 대해 설명하도록 한다. 데이터 판독 및 소거 프로세스는 종래 기술과 동일한 방식으로 수행된다.

특히, 도 16에 도시된 바와 같이, 메모리셀 M00로부터 데이터를 판독하기 위해, 로우 라인 W0 및 W1에 대해 설정된 전압은 각각 5V 및 0V이고, 컬럼 라인 D0에 대해 설정된 전압은 1V이며, 컬럼 라인 D1은 개방된다. 또한, 소스 전압 Vs 및 기판 전압 Vb에 대해 설정되는 전압은 0V이다. 이와 같이 하면, 5V의 전압과 1V의 전압이 메모리셀 M00의 제어 게이트 및 드레인에 각각 인가되기 때문에, 메모리셀 M00의 임계값이 낮은 경우(5V 이하인 경우)에 메모리셀 트랜지스터는 도전 상태로 되고, 메모리셀 M00의 임계값이 높은 경우(5V 초과인 경우)에 메모리셀 트랜지스터는 비도전 상태로 된다. 이러한 도전/비도전 제어는 드레인 전류의 흐름을 검출하는 판독 회로(도시되지 않음)에 의해 수행된다.

데이터를 소거하는 데에 기판 소거 방법에 이용되는 경우, 도 16에 도시된 바와 같이, 로우 라인 W0 및 W1에 대해 설정되는 전압은 -10V이고, 컬럼 라인 D0 및 D1과 소스 전압 Vs는 개방되며, 기판 전압 Vb에 대해 설정되는 전압은 1V이다. 따라서, -10V의 전압과 10V의 전압이 각 메모리셀의 제어 게이트와 기판에 각각 인가되므로, 부유 게이트에 집적되어 있는 전자들은 기판으로 방전되고, 메모리셀 M00 내의 데이터가 소거되는 것은 물론, 다른 메모리셀 내의 데이터들도 동시에 소거되게 된다. 소스-게이트 소거 방법이 이용되는 경우, 도 16에 도시된 바와 같이, 로우 라인 W0 및 W1에 대해 설정되는 전압은 -10V이고, 컬럼 라인 D0 및 D1은 개방되며, 소스 전압 Vs 및 기판 전압 Vb에 대해 설정되는 전압은 10V이다. 따라서, -10V의 전압과 10V의 전압이 각 메모리셀의 제어 게이트와 소스에 각각 인가되므로, 부유 게이트에 집적되어 있는 전자들은 소스로 방출되고, 모든 메모리셀 내에 있는 데이터들이 동시에 소거된다.

메모리셀 M00를 프로그래밍하기 위해, 도 16에 도시된 바와 같이, 종래 기술과는 달리, 로우 라인 W0 및 로우 라인 W1에 대해 설정되는 각각의 전압은 10.5V 및 0V이고, 컬럼 라인 D0에 대해 설정되는 전압은 6.5V이며, 컬럼 라인 D1은 개방된다. 또한, 소스 전압 Vs 및 기판 전압 Vb에 대해 설정되는 전압은 0.5V이다. 따라서, 10.5V의 전압과 6.5V의 전압이 메모리셀 M00의 제어 게이트 및 드레인에 각각 인가되기 때문에, 메모리셀 M00의 부유 게이트에 핫 캐리어가 주입되고, 전술한 바와 같이 그 임계 전압은 상승한다.

본 실시예에서, 소스 전압 Vs와 기판 전압 Vb가 둘다 포지티브 전압(0.5V)으로 설정되는 것이 중요하다.

특히, 소스 전압 Vs가 0.5V이기 때문에, 프로그래밍 대상이 아닌 메모리셀 M10의 임계 전압이 네가티브이더라도, 프로그래밍 프로세스에서의 게이트-소스 전압은 -0.5V가 된다. 따라서, 메모리셀 M10이 비도전 상태로 될 가능성이 증가하며, 메모리셀 M00의 프로그래밍이 정확하게 수행될 가능성이 더 높아진다.

또한, 기판 전압 Vb가 0.5V이기 때문에, 기판 전압을 기준으로 하여 제어 게이트 전압, 소스 전압 및 드레인 전압이 각각 10V, 0V 및 6V로 되는 것이 최적의 기입 조건인 경우, 프로그래밍 대상인 메모리셀 M00에 인가될 제어 게이트 전압, 소스 전압 및 드레인 전압은 이 조건을 만족할 것이다.

즉, 프로그래밍 대상인 메모리셀에 인가될 제어 게이트 전압, 소스 전압 및 드레인 전압으로 설정된 전압들이 0.5V만큼 높더라도, 임계 전압이 하강하여 네가티브로 된 메모리셀의 존재를 고려할 때, 관련 메모리셀의 드레인 확산층과 기판 사이에서 6V의 전압차가 유지된다.

따라서, 본 실시예의 불휘발성 반도체 메모리 장치에 있어서는, 임계 전압이 네가티브로 하강한 메모리셀이 존재하는 경우에서도 프로그래밍 특성의 열화가 발생하지 않으며, 드레인 확산층에 요구되는 내전압성이 종래 기술에서 요구되던 수준보다 개선될 필요가 없다.

프로그래밍 프로세스에서, 본 실시예의 불휘발성 반도체 메모리 장치의 기판에는 포지티브 전압(0.5V)이 인가되기 때문에, 도 12에 도시된 기판 소거 방법에 적합한 구조가 요구된다. 그러나, 이것은 본 발명의 불휘발성 반도체 메모리 장치에 대한 소스-게이트 소거 방법의 채용을 금지하지는 않는다.

또한, 프로그래밍 프로세스동안 기판에 인가되는 전압은 0.5V로 제한되지 않으며, 드레인 전압의 증가로 인해 발생하는 드레인 확산층과 기판 간의 차이를 감소시킬 수 있는 것이기만 하면 된다. 가장 바람직한 방법은, 기판에 인가되는 전압이 드레인 전압의 증가(본 실시예에서는 0.5V)와 실질적으로 동일해지는 것이다.

이제, 본 실시예의 불휘발성 반도체 메모리 장치의 전체 구성이 설명될 것이다.

도 2는 본 실시예에 따른 불휘발성 반도체 메모리 장치의 전체 구성을 나타내는 개략도이다. 도면을 단순화하기 위해, 도 2에는 16개의 메모리셀만을 도시하였고, 소스 전압 Vs 및 기판 전압 Vb가 이들 16개의 메모리셀에 대하여 공통으로 이용된다. 메모리셀 M00, M01, M02, M03의 제어 게이트는 로우 라인 W0에 공통으로 접속되고, 메모리셀 M10, M11, M12, M13의 제어 게이트는 로우 라인 W1에 공통으로 접속되고, 메모리셀 M20, M21, M22, M23의 제어 게이트는 로우 라인 W2에 공통으로 접속되며, 메모리셀 M30, M31, M32, M33의 제어 게이트는 로우 라인 W3에 공통으로 접속된다. 메모리셀 M00, M01, M02, M03의 드레인 전극은 컬럼 라인 D0에 공통으로 접속되고, 메모리셀 M10, M11, M12, M13의 드레인 전극은 컬럼 라인 D1에 공통으로 접속되고, 메모리셀 M20, M21, M22, M23의 드레인 전극은 컬럼 라인 D2에 공통으로 접속되며, 메모리셀 M30, M31, M32, M33의 드레인 전극은 컬럼 라인 D3에 공통으로 접속된다.

로우 라인 W0 내지 W3은 외부적으로 공급되는 로우 어드레스 신호에 따라 로우 디코더 XDEC에 의해 구동된다. 상술한 바와 같이, 판독 프로세스동안, 선택된 로우 라인은 5V의 전압에서 구동되고, 선택되지 않은 로우 라인은 0V의 전압에서 구동된다. 프로그래밍 프로세스동안, 선택된 로우 라인은 10.5V의 전압에서 구동되고, 선택되지 않은 로우 라인은 0V의 전압에서 구동된다. 또한, 소거 프로세스에서 모든 로우 라인은 -10V의 전압에서 구동된다. 이러한 전압들은 단지 예일 뿐이며, 본 발명은 이들로 국한되지 않음에 유의해야 한다.

외부적으로 공급되는 컬럼 어드레스 신호에 따라, 컬럼 라인 D0 내지 D3 중 하나가 컬럼 선택 스위치 Y-SW를 통해 판독/프로그래밍 회로 SA/PG에 접속된다. 판독/프로그래밍 회로 SA/PG에 대한 특별한 회로 구성은 도시하지 않았지만, 판독 프로세스동안 컬럼 라인으로 흐르는 전류의 세기를 검출하기 위해, 이 회로는 컬럼 선택 스위치 Y-SW에 의해 선택된 컬럼 라인에 1V의 전압을 인가하여, 선택된 메모리셀의 도전 상태를 검출한다. 프로그래밍 프로세스동안, 판독/프로그래밍 회로 SA/PG는 컬럼 선택 스위치 Y-SW에 의해 선택된 컬럼 라인에 6.5V의 전압을 인가하고, 임계 전압을 증가시키기 위해, 선택된 메모리셀의 부유 게이트에 핫 캐리어를 주입한다. 다시 한번 말하지만, 이러한 전압들은 단지 예일 뿐이며, 본 발명은 이들로 국한되지 않는다.

소스 전압 Vs 및 기판 전압 Vb는 기판-소스 바이어스 회로 BSV에 의해 발생된다. 이러한 기판-소스 바이어스 회로 BSV는 타이밍 신호 발생기 TG로부터 다양한 타이밍 신호를 수신하고, 기준 전압 발생기 RG로부터 기준 전압 VREF를 수신하며, 소스 전압 Vs 및 기판 전압 Vb를 발생시킨다. 이러한 회로 BSV에 대한 특정한회로 구성이 도 3에 도시되어 있다. 이 회로의 기능은 상술한 것과 같으며, 판독 프로세스동안에 소스 전압 Vs와 기판 전압 Vb는 0V로 설정되고, 프로그래밍 프로세스동안 소스 전압 Vs와 기판 전압 Vb는 0.5V로 설정된다. 기판 소거 방법에서는, 소스 전압 Vs가 개방되고 기판 전압 Vb가 10V이며, 소스-게이트 소거 방법에서는, 소스 전압 Vs가 10V이고 기판 전압 Vb가 0V이다. 이 경우에서도, 본 발명은 이러한 전압들로 국한되지 않는다.

이제, 기판 소스 바이어스 회로 BSV가 도 3을 참조하여 설명될 것이다.

도 3에 도시된 바와 같이, 기판-소스 바이어스 회로 BSV는 차동 증폭기 AMP1, 구동부 DRV1 및 스위칭부 SW1을 포함한다.

차동 증폭기 AMP1은 제어 신호 TBSV가 하이 상태로 될 때 활성화된다. 기준 전압 VREF1은 드레인 전압, 출력 OUT1을 방출하는 PMOS 입력 트랜지스터 MPT1에 인가되며, 이후에 설명될 기판-소스 바이어스 Vbs는 PMOS 입력 트랜지스터 MP2에 입력된다. 도 3에 도시되어 있는 바와 같이, 차동 증폭기 AMP1는 NMOS 트랜지스터 MN1 내지 MN3를 포함한다. 기준 전압 VREF1은 특정하게 한정되지 않으며, 본 실시예에서는 0.5.V이다.

인버터로서 PMOS 트랜지스터 MP3 및 NMOS 트랜지스터 MN4를 포함하는 구동부 DRV1는 차동 증폭기 AMP1으로부터 출력 OUT1을 수신하고 기판-소스 바이어스 Vbs를 출력한다. 도 3의 회로 구성으로부터 명백한 바와 같이, 차동 증폭기 AMP1과 구동부 DRV1은 네가티브 피드백 회로를 구성하며, 차동 증폭기 AMP1이 활성화되면, 기판-소스 바이어스 Vbs는 기준 전압 VREF1과 실질적으로 동일한 전압에서 구동된다.

스위칭부 SW1은 제어 신호 TBSV 및 TBG에 기초하여 기판 전압 Vb를 발생시키고, 제어 신호 TBSV 및 TSG에 기초하여 소스 전압 Vs를 발생시킨다. 도 3에 도시된 바와 같이, 스위칭부 SW1는 NMOS 트랜지스터 MN5 내지 MN8을 포함한다.

도 4는 이렇게 구성된 기판-소스 바이어스 회로 BSV를 이용한 불휘발성 반도체 메모리 장치에 의해 행해지는 프로그래밍 동작을 도시하는 타이밍 챠트이다. 도 4를 참조하여, 프로그래밍 공정 중의 기판-소스 바이어스 회로 BSV의 동작에 대해 설명한다. 시간 T1 이전에, 제어 신호 TBSV가 로우이면, 차동 증폭기 AMP1은 활성화되지 않고, 기준 전압 VREF1은 0V이고, 출력 OUT1은 하이 (3V)이고, 기판 소스 바이어스 vbs는 로우 (0V)이다. 제어 신호 TBG 및 TSG는 둘 다 하이 (3V)이어서, 기판 전압 Vb 및 소스 전압 Vs는 0V가 된다. 상술한 바와 같이, 이 전압들은 기판 및 메모리 셀 M00 내지 M33의 소스에 인가된다.

시간 T2에서, 로우 디코더 XDEC에 의해 선택된 로우 라인 (이 경우에는, 로우 라인 WO)은 10.5V의 전압에서 활성화된다. 동시에, 기준 전압 VREF1은 0.5V까지 상승되고, 제어 신호 TBSV는 하이 (3V)가 되며, 제어 신호 TBG 및 TSG는 로우 (0V)가 된다. 따라서, 차동 증폭기 AMP1은 활성화되고, 기판-소스 바이어스 vbs는 기준 전압 VREF1과 동일한 전압 (0.5V)에서 실질적으로 구동된다. 제어 신호 TBS 및 TSG가 로우 (0V)로 강하하기 때문에, NMOS 트랜지스터 MN6 및 MN8은 비도전 상태가 되고, 제어 신호 TBSV가 하이 (4V)가 되기 때문에, NMOS 트랜지스터 MN5 및 MN7은 도전 상태가 된다. 따라서, 기판 전압 Vb 및 소스 전압 Vs가 변화하여 기판-소스 바이어스 Vbs와 동일한 전압, 즉, 0.5V를 공급한다.

도 4에 도시되지는 않았지만, 선택된 로우 라인 W0, W1 내지 W3을 제외한 로우 라인은 여전히 0V이다.

시간 T2에서, 컬럼 선택 스위치 Y-SW에 의해 선택된 컬럼 라인 (이 경우에는, 컬럼 라인 DO)은 판독/프로그래밍 회로 SA/PG에 의해 6.5V에서 구동되고, 다른 컬럼 라인 D1 내지 D3는 개방된다. 따라서, 메모리 셀 MOO 양단에 프로그래밍 전류가 흐르고, 부유 게이트에 핫 캐리어가 주입된다. 환언하면, 프로그래밍 기판은 시간 T2에서 시작한다.

프로그래밍 전류가 소스 확산층에 의해 기판-소스 바이어스 회로 BSV로 흐르기 때문에, 소스 전압 Vs는, 도 4에 도시된 바와 같이, 약간씩 증가한다. 소스 전압 Vs와 기판-소스 바이어스 Vbs 간의 전압차는 현재 도전 상태인 NMOS 트랜지스터 MN7의 저항기에 의해 흡수된다.

시간 T3에서, 6.5V에서 구동되는 컬럼 라인 DO는 0V 레벨로 복귀하고 프로그래밍 기간은 종결된다. 동시에, 기준 전압 VREF1은 0V로 강하하고, 기판-소스 바이어스 Vbs 또한 0V로 복귀한다. 따라서, 기판-전압 Vb 및 소스 전압 Vs 또한 0V로 강하한다.

시간 T4에서, 선택된 로우 라인 WO는 비활성화 (0V)되고, 제어 신호 TBSV도 로우 (0V)로 강하하는 반면, 제어 신호 TBS 및 TSG는 하이 (3V)가 된다. 기판-소스 바이어스 회로 BSV는 시간 T1 이전의 상태로 되돌아가고, 일련의 프로그래밍 동작은 이렇게 종결된다.

상술한 바와 같이, T2에서 T3까지의 기간이 실질적인 프로그래밍 기간이고,이 기간 중에, 프로그래밍 대상인 메모리 셀 MOO의 제어 게이트에 10.5V의 전압이 인가되며, 드레인 확산층에는 6.5V의 전압이 인가되고, 소스 확산층과 기판에는 0.5V의 전압이 인가된다. 따라서, 기판 전위를 기준으로서 제어 게이트 전압, 소스 전압, 및 드레인 전압이 각각 10V, 0V, 및 6V인 경우가 최적의 기록 조건이라면, 프로그래밍 대상의 메모리 셀 M00에 있어서의 제어 게이트 전압, 소스 전압, 및 드레인 전압은 상기한 조건을 만족시켜, 소망의 프로그래밍이 행해지고, 또한 드레인 확산층과 기판 간에 인가되는 전압도 6V로 감소될 수 있다.

또한, 프로그래밍 기간 중에, 소스 전압 Vs가 0.5V이기 때문에, 프로그래밍 대상이 아닌 메모리 셀 M10의 임계 전압이 네거티브인 경우에도, 프로그래밍 공정에서의 게이트-소스 전압은 -0.5V이다. 따라서, 메모리 셀 M10이 비도전 상태로 되거나, 메모리 셀 M00의 프로그래밍이 성공적으로 될 가능성이 증가한다.

상술한 바와 같이, 본 실시예에서의 불휘발성 반도체 메모리 장치 및 그 프로그래밍 방법에 따르면, 회로 사이즈 및 프로그래밍 시간의 증가가 억제될 뿐만 아니라, 확산층 및 기판에 인가되는 전압도 감소될 수 있어서, 드레인 확산층에 요구되는 내압을 증대시킬 필요가 없다.

또한, 도 3에 도시된 기판-소스 바이어스 회로 BSV는 도 5에 도시된 기판-소스 바이어스 회로 BSV로 교체될 수 있다.

도 5의 기판-소스 바이어스 회로 BSV는 2개의 차동 증폭기 AMP2 및 AMP3를 포함한다. 구동부 DRV2를 구성하는 NMOS 트랜지스터 MN4는 차동 증폭기 AMP2의 출력 OUT2에 의해 제어되고, PMOS 트랜지스터 AMP3는 차동 증폭기 AMP3의 출력 OUT3에 의해 제어된다. 도 5에 도시된 바와 같이, 차동 증폭기 AMP2는 0.5V의 기준 전압 VREF1을 수신하고, 차동 증폭기 AMP3는 0.4V의 기준 전압 VREF2를 수신한다. 따라서, 기판-소스 바이어스 vbs 전압이 0.4V 또는 그 이하로 될 때까지 강하하는 경우, 구동부 DRV2를 구성하는 PMOS 트랜지스터 MP3는 도전 상태가 되어 전압이 증대되고, 기판-소스 바이어스 vbs 전압이 0.5V 이상으로 될 때까지 상승되는 경우에는, NMOS 트랜지스터 MN4가 도전 상태가 되어 전압이 감소한다.

도 6은 이렇게 구성된 기판-소스 바이어스 회로 BSV를 갖는 불휘발성 반도체 메모리 장치의 프로그래밍 동작을 도시하는 타이밍 챠트이다. 도 6의 타이밍 챠트로부터 명백한 바와 같이, 기준 전압 VREF와 로우 라인 WO, 컬럼 라인 DO 및 여러 제어 라인의 전압들이 변화하는 타이밍은 도 4에 도시된 바와 같지만, 기판 전압 Vb, 소스 전압 Vs 및 기판-소스 바이어스 Vbs의 전압이 변화하는 타이밍은 도 4에 도시된 바와는 다르다.

즉, 상술한 바와 같이, 구동부 DRV2가 어떻게 구동되는지에 따라, 기판-소스 바이어스 Vbs의 전압이 0.4V를 초과하지 않기 때문에, 시간 T1에서 시간 T2까지의 기간 동안 0.4V의 전압이 유지된다. 그 다음, 시간 T2에서, 컬럼 라인 DO를 따라 전류가 도입되기 때문에, 전압이 증가한다. 그러나, 상술한 바와 같이, 기판-소스 바이어스 Vbs가 0.5V를 초과하면 NMOS 트랜지스터 MN4가 도전 상태가 되기 때문에, 기판-소스 바이어스 Vbs는 0.5V로 유지된다.

도 5의 기판-소스 바이어스 회로 BSV를 이용한 이점은 다음과 같다. 도 5의 기판-소스 바이어스 회로 BSV는, 프로그래밍 기간 (시간 T2에서 시간 T3까지의 기간) 중에, 기판 전압 Vb 및 소스 전압 Vs를 0.5V로 설정한다는 점에서 도 3에 도시된 바와 동일한 기능을 한다. 그러나, 구동부 DRV2를 구성하는 PMOS 트랜지스터 MP3 및 NMOS 트랜지스터 MN4가 동시에 도통 상태로 되는 것이 아니기 때문에, 관통 전류가 발생하지 않아서, 도 3의 기판-소스 바이어스 회로 BSV에 비해, 전력 소모를 삭감될 수 있다.

본 발명의 다른 실시예에 따른 불휘발성 반도체 메모리 장치 및 그 프로그래밍 방법에 대해 설명한다. 본 실시예는 메모리 셀 어레이를 복수의 섹터로 분할하고, 섹터 단위로의 데이터 소거가 가능한 불휘발성 반도체 메모리 장치에 적용한 것이다. 메모리 셀 어레이를 복수의 섹터로 분할하는 것은, 메모리 셀의 소스 용량 및 기판 용량을 분할하여, 그 구동을 저소비 전력에서 고속으로 행하기 때문이다. 또한, 메모리 셀 어레이를 복수의 섹터로 분할하면, 섹터 단위로의 데이터 소거가 가능하므로, 사용자측에서 이용성도 향상된다.

도 7은 2개의 메모리 셀 어레이, 섹터 0 및 섹터 1을 포함하는 본 실시예에 따른 불휘발성 반도체 메모리 장치를 도시하는 도면이다. 도 7에 도시된 바와 같이, 기판 전압 Vb-0 및 Vb-1, 소스 전압 Vs-0 및 Vs-1은 섹터 0 및 1에 각각 공급된다.

스위칭부 SW3는 섹터 0에 기판 전압 Vb-0 및 소스 전압 Vs-0을 공급하고, 스위칭부 SW4는 섹터 1에 기판 전압 Vb-1 및 소스 전압 Vs-1을 공급한다. 이 전압들은 도 8의 기판-소스 바이어스 발생기에 의해 생성된다. 도 8의 기판-소스 바이어스 발생기는 도 5의 기판 소스-바이어스 회로 BSV에 포함된 차동 증폭기 AMP2,AMP3 및 구동부 DRV2로 구성되기 때문에, 그에 대한 설명은 생략한다. 그러나, 기판-소스 바이어스 발생기는 도시된 구성에 한정되지 않고, 도 3의 기판-소스 바이어스 회로 BSV의 차동 증폭기 AMP1 및 구동부 DRV1이, 예를 들면, 기판-소스 바이어스 발생기를 구성하는데 사용될 수 있다. 또한, 복수의 기판-소스 바이어스 발생기가 스위칭부 SW3 및 SW4마다 제공될 수 있다.

스위칭부 SW3 및 SW4의 기능은, 스위칭부 SW3 및 SW4를 구성하는 각각의 트랜지스터의 게이트에 제어 신호를 공급한다는 것을 제외하고는, 스위칭부 SW1 및 SW2와 동일하다.

구체적으로는, 활성화될 섹터를 선택하기 위해, 도 7의 불휘발성 반도체 메모리 장치에 선택 신호 TPS0 및 TPS1이 사용된다. 선택 신호 TPSO가 활성화 상태 (하이)이고, 선택 신호 TPS1이 비활성화 상태 (로우)이면, 스위칭부 SW3에 공급되는 제어 신호 TBSV-0, TBG-0 및 TSG-0는 제어 신호 TBSV, TBG, TSG와 논리적으로 동일하고, 스위칭부 SW3의 기능은 스위칭부 SW1 및 SW2와 동일하다. 스위칭부 SW4에 공급될 제어 신호 TBSV-1, TBG-1 및 TSG-1은, 제어 신호 TBSV, TBG 및 TSG의 논리와 관계없이, 각각 로우, 하이 및 하이로 설정된다. 따라서, 기판 전압 Vb-1 및 소스 전압 Vs-1은 강제적으로 0V로 고정된다.

선택 신호 TPS1이 활성화 상태 (하이)이고, 선택 신호 TPS0가 비활성화 상태 (로우)이면, 스위칭부 SW4에 공급될 제어 신호 TBSV-1, TBG-1 및 TSG-1이 제어 신호 TBSV, TBG 및 TSG와 논리적으로 동일하고, 스위칭부 SW4의 기능은 스위칭부 SW1 및 SW2와 동일하다. 스위칭부 SW3에 공급될 제어 신호 TBSV-0, TBG-0 및 TSG-0는,제어 신호 TBSV, TBG, 및 TSG의 논리와 관계없이, 각각 로우, 하이 및 하이로 설정된다. 따라서, 기판 전압 Vb-0 및 소스 전압 Vs-0은 강제적으로 0V로 고정된다.

상술한 바와 같이, 선택 신호 TPS0, TPS1에 의해, 소망의 소스 전압 Vs 및 소망의 기판 전압 Vb가 섹터들중 단 하나만에 인가될 수 있기 때문에, 메모리 셀의 소스 용량 및 기판 용량이 저전력에서 고속으로 구동될 수 있고, 섹터 단위로의 데이터 소거가 가능하다. 본 실시예에서의 불휘발성 반도체 메모리 장치는, 이전의 실시예에서와 마찬가지로, 프로그래밍 특성의 열화를 방지함과 동시에 회로 사이즈의 증가, 및 드레인 확산층에 요구되는 내압의 증대를 억제하할 수 있다. 이 장치는, 스위칭부 SW3 및 SW4를 스위칭부 SW5 및 SW6으로 각각 교체하고, 도 10의 기판-소스 바이어스 발생기를 사용한다는 점에서, 도 7의 불휘발성 반도체 메모리 장치와는 다르다.

스위칭부 SW5 또는 SW6은, 스위칭부 SW3 또는 SW4에 NM03 또는 MN13m NMOS 트랜지스터를 추가함으로써 제조될 수 있다. 스위칭부 SW5 또는 SW6는 제어 신호 TBSV-0 또는 TBSV-1에 따라, 도전 상태가 되고, 소스 전압 VS-0 또는 VS-1은 모니터 신호 Vsm으로서 추출될 수 있다. 그 후, 모니터 신호 Vsm이 도 10의 기판-소스 바이어스 발생기에 공급된다.

도 10의 기판-소스 바이어스 발생기는 차동 증폭기 AMP4 및 AMP5 및 구동부 DRV3를 포함하고, 모니터 신호 Vsm은 차동 증폭기 AMP4 및 AMP5에 포함된 입력 트랜지스터 MP2 및 MP5에 의해 수신된다.

본 실시예에서의 불휘발성 반도체 메모리 장치는, 도 7 및 8의 메모리 장치와 동일한 효과를 제공하고, 본 실시예에 의한 불휘발성 반도체 기억 장치에서는, 프로그래밍시에 있어서의 기판 전압 Vb 및 소스 전압 Vs를 보다 정밀하게 조정하는 것이 가능하다.

구체적 설명하면, 기판-소스 바이어스 Vbs를, 본 실시예에서의 불휘발성 반도체 메모리 장치에서와 같이,복수의 섹터에서 공용하는 경우, 기판-소스 바이어스 라인이 연장되고, 각 섹터마다에 그 저항값이 다르게 된다. 도 9의 예에서는, 기판-소스 바이어스 발생기로부터 스위칭부 SW5까지의 라인 저항은 R1이고, 기판-소스 바이어스 발생기로부터 스위칭부 SW6까지의 라인 저항은 R1+R2인데, 여기서 R1은 10Ω이고, R2는 40Ω이다. 또한, 프로그래밍 공정중에, 소스에 흐르는 전류는 300㎂로 규정되고, 16개의 메모리 셀이 한 번에 프로그래밍되며, 기판-소스 바이어스 Vbs에 유입하는 전류는 300㎂×16=4.8㎃이다.

따라서, 기판-소스 바이어스 발생기의 주변 상의 기판-소스 바이어스 Vbs가 0.5로 일정하다고 가정하면, 저항 R1 (10Ω)에 의한 전압 강하를 고려하면, 프로그래밍될 섹터 0 근방에 있어서의 기판 소스 Vbs는 0.5V+(4.8㎃×10Ω)=0.548V이다. 한편, 프로그래밍될 섹터 1 근방의 기판-소스 바이어스 Vbs는, 저항 R1 (10Ω)과 R2(50Ω)에 의한 전압 강하를 고려하면, Vbs는 0.5V+(4.8㎃×50Ω)=0.74V이다. 따라서, 실제의 기판 전압 Vb와 소스 전압 Vs와의 차이는 섹터 0과 섹터 1 사이에 발생한다. 이 전압차는 기판-소스 바이어스 Vbs의 라인 저항이 상승함에 따라 더욱 현저해지고, 결국 섹터의 프로그래밍 특성을 변하게 만든다.

그러나, 본 실시예에서의 불휘발성 반도체 메모리 장치에 따르면, 도 9 및도 10에 도시된 바와 같이, 실제의 소스 전압 Vs가 모니터 신호 Vsm을 이용하여 모니터되고, 기판-소스 바이어스 Vbs가 소스 전압 Vs에 기초하여 발생된다. 따라서, 소망의 소스 전압 Vs와 소망의 기판 전압 Vb, 즉, 0.5V가 각 섹터마다 설정될 수 있다.

저항 R3 및 R4가 모니터 신호 Vsm의 라인을 따라 배치되고 이를 따라 전류가 거의 흐르지 않지만, 이 신호선은 전압을 모니터하는데 사용된다. 그 결과, 전압이 정밀하게 모니터되고, 실질적인 전압 강하가 없다.

도 9에서는, 모니터 신호 Vsm은 소스 전압 Vs를 모니터함으로써 얻어진 전압이지만, Vsm을 기판 전압 Vb를 모니터해서 얻어진 전압으로 할 수 있다.

상술한 바와 같이, 본 발명에 따르면, 임계 전압이 네거티브인 메모리 셀이 존재하더라도 그 프로그래밍 특성이 열화하지 않고, 또한 드레인 확산층에 요구되는 내압을 종래 기술 이상으로 향상시킬 필요도 없다.

따라서, 본 발명에 따르면, 불휘발성 반도체 메모리 장치의 신뢰도가 향상될 수 있다.

Claims (13)

1. 불휘발성 반도체 메모리 장치에 있어서,

   제1 메모리 셀; 및

   프로그래밍 기간 중에, 상기 메모리 셀의 소스에 공급될 소스 전압 및 기판 전압을 각각 정의 전압(positive voltage)으로 하여 생성하는 전압 공급 회로

   를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
2. 제1항에 있어서, 상기 프로그래밍 기간 중에, 접지 전압이 공급되는 게이트를 갖는, 프로그래밍 대상이 아닌 제2 메모리 셀을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
3. 적어도 제1 및 제2 메모리 셀을 포함하는 불휘발성 반도체 메모리 장치에 있어서,

   어드레스 신호에 따라, 상기 제1 메모리 셀의 제어 게이트에 제1 전압을 인가하고, 상기 제2 메모리 셀의 제어 게이트에는 접지 전압을 인가하는 로우 디코더;

   상기 제1 및 제2 메모리 셀의 드레인에 프로그램 전압을 인가하는 프로그래밍 회로; 및

   상기 제1 및 제2 메모리 셀의 소스에 제2 전압을 인가하고, 상기 제1 및 제2메모리 셀의 기판에 제3 전압을 인가하는 기판 소스 바이어스 회로

   를 포함하며, 상기 제2 및 제3 전압 각각은 상기 제1 전압과 상기 접지 전압 사이의 전압 레벨을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
4. 제3항에 있어서, 상기 제2 전압은 상기 제3 전압과 실질적으로 동일한 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
5. 불휘발성 반도체 메모리 장치에 있어서,

   복수의 로우 라인;

   로우 어드레스 신호에 따라, 로우 라인을 활성화시키는 로우 디코더;

   복수의 컬럼 라인;

   컬럼 어드레스 신호에 따라 컬럼 라인에 판독 전압 및 프로그램 전압중 하나를 인가하는 판독/프로그래밍 회로;

   제어 게이트가 상기 로우 라인에 각각 접속되고, 드레인이 상기 컬럼 라인에 각각 접속된 복수의 불휘발성 메모리 셀; 및

   상기 복수의 불휘발성 메모리 셀에 소스 전압 및 기판 전압을 인가하는 기판 소스 바이어스 회로

   를 포함하며, 상기 기판 소스 바이어스 회로는, 판독 기간 중에, 상기 소스 전압 및 상기 기판 전압을 접지 전압으로 설정하고, 프로그래밍 기간 중에, 상기 소스 전압 및 상기 기판 전압을 정의 전압으로 설정하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
6. 제5항에 있어서, 상기 기판 소스 바이어스 회로는,

   상기 프로그래밍 기간 중에, 기판 소스 바이어스 전압과 기준 전압을 비교하고, 비교 결과에 기초하여, 출력 신호를 생성하는 증폭기;

   상기 출력 신호에 따라서, 상기 기판 소스 바이어스 전압을 생성하는 구동부; 및

   상기 복수의 불휘발성 메모리 셀에 공용인 소스 전압으로서의 소스 바이어스 전압 및 기판 전압을 공급하는 스위칭부

   를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
7. 제5항에 있어서, 상기 기판 소스 바이어스 회로는,

   상기 프로그래밍 기간 중에, 기판 소스 바이어스 전압과 제1 기준 전압을 적어도 비교하고, 비교 결과에 기초하여 제1 출력 신호를 생성하는 제1 증폭기;

   상기 프로그래밍 기간 중에, 상기 기판 소스 바이어스 전압과 제2 기준 전압을 적어도 비교하고, 비교 결과에 기초하여 제2 출력 신호를 생성하는 제2 증폭기;

   상기 제1 및 제2 출력 신호에 따라서 상기 기판 소스 바이어스 전압을 생성하는 구동부; 및

   상기 프로그래밍 기간중에, 소스 전압으로서 상기 소스 바이어스 전압 및 기판 전압을 상기 복수의 불휘발성 메모리 셀에 적어도 공통으로 공급하는 스위칭부

   를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
8. 제7항에 있어서, 상기 구동부는,

   상기 제1 출력 신호를 수신하고, 상기 제1 출력 신호에 따라서 상기 기판 소스 바이어스 전압을 감소시키는 제1 회로; 및

   상기 제2 출력 신호를 수신하고, 상기 제2 출력 신호에 따라서 상기 기판 소스 바이어스 전압을 상승시키는 제2 회로

   를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
9. 제5항에 있어서, 상기 기판 소스 바이어스 회로는,

   상기 프로그래밍 기간 중에, 상기 소스 전압 또는 상기 기판 전압을 제1 기준 전압과 적어도 비교하고, 비교 결과에 기초하여 제1 출력 신호를 생성하는 제1 증폭기;

   적어도 상기 프로그래밍 기간 중에, 상기 소스 전압 또는 상기 기판 전압을 제2 기준 전압과 비교하고, 비교 결과에 기초하여 제2 출력 신호를 생성하는 제2 증폭기;

   상기 제1 및 제2 출력 신호에 따라서 소스 바이어스 전압을 생성하는 구동부; 및

   상기 프로그래밍 기간중에, 소스 전압으로서 소스 바이어스 전압 및 기판 전압을 상기 복수의 불휘발성 메모리 셀에 적어도 공통으로 공급하는 스위칭부

   를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
10. 제5항에 있어서, 상기 기판 소스 바이어스 회로는,

    상기 프로그래밍 기간중에, 기판 소스 바이어스 전압과 제1 기준 전압을 적어도 비교하고, 상기 기판 소스 바이어스 전압이 상기 제1 기준 전압보다도 높으면 상기 기판 소스 바이어스 전압을 감소시키는 제1 비교기;

    상기 프로그래밍 기간 중에, 상기 기판 소스 바이어스 전압과 상기 제1 기준 전압보다도 낮은 제2 기준 전압을 적어도 비교하고, 상기 기판 소스 바이어스 전압이 상기 제2 기준 전압보다도 낮으면 상기 기판 소스 바이어스 전압을 증가시키는 제2 비교기; 및

    상기 프로그래밍 기간중에, 소스 전압으로서 상기 소스 바이어스 전압 및 기판 전압을 상기 복수의 불휘발성 메모리 셀에 적어도 공통으로 공급하는 스위칭 회로

    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
11. 제5항에 있어서, 상기 기판 소스 바이어스 회로는,

    상기 프로그래밍 기간 중에, 상기 소스 전압 또는 기판 전압을 제1 기준 전압과 적어도 비교하고, 상기 소스 또는 기판 전압이 상기 제1 기준 전압보다도 높으면 상기 소스 또는 기판 전압을 감소시키는 제1 비교기;

    상기 프로그래밍 기간 중에, 상기 소스 또는 기판 전압을 상기 제1 기준 전압보다도 낮은 제2 기준 전압과 적어도 비교하고, 상기 기판 전압의 상기 소스가 상기 제2 기준 전압보다도 낮으면 상기 소스 또는 기판 전압을 증가시키는 제2 비교기; 및

    상기 프로그래밍 기간 중에, 소스 전압으로서 상기 소스 바이어스 전압 및 기판 전압을 적어도 상기 복수의 불휘발성 메모리 셀에 공통으로 공급하는 스위칭부

    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
12. 불휘발성 반도체 메모리 장치를 프로그래밍하는 방법에 있어서,

    프로그래밍될 메모리 셀 트랜지스터의 소스에 접지 전압보다 선정된 값만큼 높은 전압을 인가하는 단계;

    상기 메모리 셀 트랜지스터의 제어 게이트에 프로그래밍 공정에 필요한 전압보다도 상기 선정된 값만큼 높은 전압을 인가하는 단계;

    상기 메모리 셀 트랜지스터의 드레인에 프로그래밍 공정에 필요한 전압보다도 상기 선정된 값만큼 높은 전압을 인가하는 단계; 및

    상기 메모리 셀 트랜지스터의 기판에 접지 전압보다도 상기 선정된 값만큼 높은 전압을 인가하는 단계

    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그래밍 방법.
13. 제12항에 있어서, 상기 접지 전압은 프로그래밍 대상이 아니고 프로그래밍될 상기 메모리 셀과 같이 동일한 로우 라인 상에 있지 않은 메모리 셀의 제어 게이트에 인가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그래밍 방법.