JP3540211B2 - 不揮発性半導体記憶装置及びそのプログラム方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びそのプログラム方法に関し、特に一括消去が可能な不揮発性半導体記憶装置（フラッシュメモリ）及びそのプログラム方法に関する。
【０００２】
【従来の技術】
現在、不揮発性半導体記憶装置には、マスクＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等、様々な種類が存在するが、その中でも電気的に書き換え可能で且つ高集積化に適したフラッシュメモリが注目されている（特開平６−２７５８４２号公報参照）。フラッシュメモリは原則として１トランジスタで１メモリセルを構成し、基本的に選択トランジスタを必要としないので１メモリセルの占有面積が小さい一方、選択トランジスタがないことから基本的にメモリセル毎のデータ消去はできず、消去はブロック単位で一括して行われる。
【０００３】
フラッシュメモリのメモリセル（回路図）を図１１に示す。図１１には４つのメモリセルＭ００、Ｍ０１、Ｍ１０、Ｍ１１が示されており、これら４つのメモリセルは互いにソース電圧Ｖｓ及び基板電圧Ｖｂが共通となっている。また、メモリセルＭ００、Ｍ０１のコントロールゲートは行線Ｗ０に共通接続され、メモリセルＭ１０、Ｍ１１のコントロールゲートは行線Ｗ１に共通接続されている。さらに、メモリセルＭ００、Ｍ１０のドレイン電極は列線Ｄ０に共通接続され、メモリセルＭ０１、Ｍ１１のドレイン電極は列線Ｄ１に共通接続されている。
【０００４】
これらメモリセルは、そのフローティングゲートに電子が蓄積されているか否かによってコントロールゲートからみたしきい値電圧が異なる。すなわち、フローティングゲートに電子が蓄積されていない状態ではコントロールゲートからみたしきい値電圧は低くなり、フローティングゲートに電子が蓄積された状態ではコントロールゲートからみたしきい値電圧は高くなるので、これを利用して不揮発的に情報を保持する。
【０００５】
次に、図１１に示したメモリセルからのデータの読出し、プログラム（書込み）、消去を行う場合の各電極へ印加する電圧について、代表としてメモリセルＭ００に対し読出し、プログラム、消去を行う場合を例に、図１７を参照して説明する。
【０００６】
まず、メモリセルＭ００からデータを読み出す場合には図１７に示すように、行線Ｗ０を５Ｖ、行線Ｗ１を０Ｖとし、列線Ｄ０を１Ｖ、列線Ｄ１はＯｐｅｎ（開放）とする。また、ソース電圧Ｖｓ及び基板電圧Ｖｂはいずれも０Ｖとする。これにより、メモリセルＭ００のコントロールゲートには５Ｖ、ドレインには１Ｖが印加されるため、メモリセルＭ００のしきい値が低ければ（５Ｖ以下）メモリセルトランジスタは導通状態となり、しきい値が高ければ（５Ｖ以上）導通しない。かかる導通／非導通は、図示しない読出し回路によって、ドレイン電球が流れているか否かを検出することによって行われる。
【０００７】
また、メモリセルＭ００をプログラムする場合には、図１７に示すように行線Ｗ０を１０Ｖ、行線Ｗ１を０Ｖとし、列線Ｄ０を６Ｖ、列線Ｄ１をＯｐｅｎとする。また、ソース電圧Ｖｓ及び基板電圧Ｖｂはいずれも０Ｖとする。これにより、メモリセルＭ００のコントロールゲートには１０Ｖ、ドレインには６Ｖが印加されるため、メモリセルＭ００のフローティングゲートにホットキャリアが注入され、そのしきい値電圧は上述のとおり高くなる。
【０００８】
消去については、フローティングゲートに蓄積された電子を基板に放出する「基板消去方式」とソースに放出する「ソースゲート消去方式」とがあり、基板消去方式では、図１７に示すように行線Ｗ０、Ｗ１を−１０Ｖ、列線Ｄ０、Ｄ１及びソース電圧ＶｓをＯｐｅｎとし、基板電圧Ｖｂを１０Ｖとする。これにより、各メモリセルのコントロールゲートには−１０Ｖ、基板には１０Ｖが印加されるので、フローティングゲートに蓄積された電子は基板に放出され、メモリセルＭ００のみならず各メモリセルが一括消去される。一方、ソースゲート消去方式では、図１７に示すように行線Ｗ０、Ｗ１を−１０Ｖ、列線Ｄ０、Ｄ１をＯｐｅｎとし、ソース電圧Ｖｓを１０Ｖ、基板電圧Ｖｂを１０Ｖとする。これにより、各メモリセルのコントロールゲートには−１０Ｖ、ソースには１０Ｖが印加されるので、フローティングゲートに蓄積された電子はソースに放出され、各メモリセルは一括消去される。
【０００９】
ここで、「基板消去方式」と「ソースゲート消去方式」について対比すると、基板消去方式では消去時に基板電圧Ｖｂを正の高電圧とする必要があるのに対し、ソースゲート消去方式では読出し・プログラム・消去のいずれの場合も基板電圧Ｖｂが０Ｖである点が顕著に相違する。かかる相違は、両方式にデバイス構造上の相違としても現れる。
【００１０】
すなわち、基板消去方式に適したデバイス構造は図１２に示すような構造であり、ソースゲート消去方式に適したデバイス構造は図１３に示すような構造となる。
【００１１】
図１２に示す構造では、Ｐ型半導体基板１内にＮウェル２、Ｎウェル２内にＰウェル３を有し、当該Ｐウェル３内にメモリセルが形成されている。Ｎウェル２内にはＮ型拡散層４、Ｐウェル３内にはＰ型拡散層５、Ｎ型ソース拡散層６、Ｎ型ドレイン拡散層７が設けられ、Ｎ型ソース拡散層６とＮ型ドレイン拡散層７との間のチャネル上にはフローティングゲート８及びコントロールゲート９が設けられている。尚、各領域はフィールド絶縁膜１０により区画される。
【００１２】
このような構造によれば、基板に正の電圧を印加することが可能となるので、基板消去方式に適する。
【００１３】
一方、図１３に示す構造では、Ｎウェル２及びＰウェル３が省かれ、Ｐ型半導体基板１内に直接メモリセルトランジスタが形成されている。このような構造によれば、基板に正の電圧を印加することはできず、よって、ソースゲート消去方式に適する。この構造では、基板には常に０Ｖが印加される。
【００１４】
さて、いずれの消去方式にせよ、データの消去は上述のとおり複数のメモリセルに対して一括して行われるため、消去の度合いが各メモリセル毎に異なるという問題が生じる。このことは、消去後における各メモリセルのしきい値電圧がばらついていることを意味し、場合によってはしきい値電圧が負となるメモリセルが発生することがある。
【００１５】
上述のとおり、各メモリセルはそのしきい値電圧が読み出し時の行線電圧以下であるか行線電圧以上であるかによって情報を保持するのであるが、フラッシュメモリでは原則として各メモリセルに選択トランジスタが設けられていないことから、少なくともそのしきい値電圧は正でなければならない。しきい値電圧が負であると、選択時のみならず非選択時においても導通状態となってしまい、その選択性自体を失ってしまうからである。
【００１６】
具体的には、メモリセルのしきい値電圧が負になると、まず読出し時において読出し特性を悪化させる。すなわち、例えば図１１に示すメモリセルＭ１０のしきい値電圧が負になったとし、メモリセルＭ００がプログラム状態（高しきい値状態）で、このメモリセルＭ００を読み出す場合、メモリセルＭ００はプログラム状態であるから行線Ｗ０に読出し電圧（５Ｖ）が印加されても非導通であるが、しきい値が負であるメモリセルＭ１０は行線Ｗ１の電圧が０Ｖであるにも関わらず導通状態となり、その結果、メモリセルＭ１０を介して列線Ｄ０からソースへ電流が流れてしまう。このため、読出し回路は選択したメモリセルＭ００が消去状態（低しきい値状態）であると誤検出するおそれがある。
【００１７】
また、しきい値電圧が負であるメモリセルの存在は、プログラム時におけるプログラム特性をも悪化させる。すなわち、同様にメモリセルＭ１０のしきい値電圧が負であるとし、メモリセルＭ００に対しプログラムを行う場合、しきい値が負であるメモリセルＭ１０は行線Ｗ１の電圧が０Ｖであるにも関わらず導通状態となり、メモリセルＭ１０を介して列線Ｄ０からソースへ電流が流れてしまう。このため、列線Ｄ０の電圧が低下し、メモリセルＭ００へのプログラムが不十分となったり、場合によってはプログラム不能となる。しかも、プログラム時のドレイン電圧（６Ｖ）は読出し時のドレイン電圧（１Ｖ）よりも高いので、プログラム時においてしきい値が負となったメモリセルを介して流れる漏洩電流は、読出し時において流れる漏洩電流よりも多く、プログラム特性の劣化は著しい。
【００１８】
このような、しきい値電圧が負であるメモリセルの存在によるプログラム特性の悪化を防止する手法としては、例えば特開平５−２１０９９１号公報に記載されたものがある。
【００１９】
同公報に記載された手法は、プログラム時においてプログラム対象外のメモリセルのコントロールゲートに負電圧を与えるというものである。具体的には、図１４に示すように、行デコーダ３４により行線Ｗ０に１０Ｖの電圧を印加してプログラム対象のメモリセルＭ００のコントロールゲートに１０Ｖを与える一方、行線Ｗ１に−０．５Ｖの電圧を印加してプログラム対象外のメモリセルＭ１０のコントロールゲートに負電位を与える。これにより、プログラム対象外のメモリセルＭ１０のしきい値電圧が負となっていても、これを非導通にできる確率が高くなり、メモリセルＭ００へのプログラムがより確実に行われることが期待できる。
【００２０】
また、しきい値電圧が負であるメモリセルの存在によるプログラム特性の悪化を防止する他の手法としては、特開昭５７−２０５８９５号公報に記載されたものもある。
【００２１】
同公報に記載された手法は、プログラム時においてソース電圧Ｖｓをプログラム対象外のメモリセルのコントロールゲートよりも高くするというものである。具体的には、図１５に示すように、プログラム対象がメモリセルＭ００であるとすると、列線Ｄ０は６．５Ｖ、列線Ｄ１はＯｐｅｎ（開放）とし、行線Ｗ０には１０．５Ｖ、行線Ｗ１には０Ｖを印加し、ソース電圧Ｖｓを０．５Ｖとする。これにより、プログラム対象外のメモリセルＭ１０のしきい値電圧が負となっていても、プログラム時におけるゲート・ソース間電圧が−０．５Ｖとなるので、上述した特開平５−２１０９９１号公報に記載の手法と同様、これを非導通にできる確率が高くなり、メモリセルＭ００へのプログラムがより確実に行われることが期待できる。
【００２２】
尚、プログラム対象のメモリセルＭ００のコントロールゲート、ソース、ドレインに印加される各電圧は全て０．５Ｖずつ高くなるので、プログラム対象のメモリセルに関するコントロールゲート電圧、ソース電圧、ドレイン電圧は相対的に図１７に示した関係が保たれる。
【００２３】
【発明が解決しようとする課題】
しかし、図１４に示す特開平５−２１０９９１号公報に記載の手法では、プログラム電圧供給回路３０の以外に−０．５Ｖを供給する負電圧供給回路３２を必要とするほか、行デコーダ３４も選択すべき行線には１０Ｖを供給し、非選択の行線には−０．５Ｖを供給する必要があることからその制御機構が複雑となり、結果として回路規模が増大を招くという問題がある。また、実際のプログラム動作においても、全ての非選択行線に負電圧を供給する必要から、そのための待機時間が必要となり、プログラム時間の増大を招くという問題がある。
【００２４】
一方、図１５に示す特開昭５７−２０５８９５号公報に記載の手法では、プログラム対象のメモリセルへの各電圧のうち、コントロールゲート電圧、ソース電圧、ドレイン電圧に関しては相対的に図１７に示した関係が保たれるものの、基板電位との関係を考えれば、その電圧差が大きくなってしまう。具体的には、基板とドレインとの間の電圧差は図１７では６Ｖであるところ、同公報に記載の手法では６．５Ｖとなってしまう。
【００２５】
このことは、ドレイン拡散層に要求される耐圧が高くなることを意味するが、近年における微細化の進行により、パンチスルー防止のために基板の不純物濃度は高くなっていることを考えれば、ドレイン拡散層の耐圧を向上させることは困難である。したがって、同公報に記載の手法は、製品の信頼性低下につながるおそれがある。
【００２６】
したがって、本発明の目的は、改良された不揮発性半導体記憶装置及びそのプログラム方法を提供することである。
【００２７】
また、本発明の他の目的は、回路規模の増大を最小限に抑えつつ、しきい値電圧が負であるメモリセルの存在によるプログラム特性の悪化を防止した不揮発性半導体記憶装置及びそのプログラム方法を提供することである。
【００２８】
本発明のさらに他の目的は、プログラム時間の増大を抑えつつ、しきい値電圧が負であるメモリセルの存在によるプログラム特性の悪化を防止した不揮発性半導体記憶装置及びそのプログラム方法を提供することである。
【００２９】
本発明のさらに他の目的は、ドレイン拡散層に要求される耐圧を増大させることなく、しきい値電圧が負であるメモリセルの存在によるプログラム特性の悪化を防止した不揮発性半導体記憶装置及びそのプログラム方法を提供することである。
【００３０】
【課題を解決するための手段】
本発明によれば、プログラム時に各メモリセルトランジスタのソース電圧及び基板電圧を正の電圧とすることを特徴とする不揮発性半導体記憶装置が提供される。これにより、しきい値が負のメモリセルの存在によるプログラム特性の悪化を防止しつつ、上記課題を解決することができる。
【００３１】
ここで、複数のメモリセルトランジスタのうち、プログラム対象外のメモリセルトランジスタのゲート電圧を接地電圧ことが好ましい。
【００３２】
また、本発明によれば、少なくとも第１及び第２のメモリセルを含む不揮発性半導体記憶装置において、アドレス信号に基づき前記第１のメモリセルのコントロールゲートに第１の電圧を供給するとともに前記第２のメモリセルのコントロールゲートに接地電圧を供給する行デコーダと、前記第１及び第２のメモリセルのドレインにプログラム電圧を共通に供給するプログラム回路と、前記第１及び第２のメモリセルのソースに第２の電圧を共通に供給するとともに、前記第１及び第２のメモリセルの基板に第３の電圧を共通に供給する基板ソースバイアス回路とを備え、前記第２及び第３の電圧はいずれも前記第１の電圧と前記接地電圧との間の電圧であること特徴とする不揮発性半導体記憶装置が提供される。
【００３３】
ここで、前記第２の電圧を前記第３の電圧と実質的に等しくすることが好ましい。
【００３４】
また、本発明によれば、複数の行線と、行アドレス信号に基づき前記複数の行線のうち選択された行線を活性状態とする行デコーダと、複数の列線と、列アドレス信号に基づき前記複数の列線のうち選択された列線に読出し電圧若しくはプログラム電圧を供給する読み出し・プログラム回路と、前記複数の行線のうちそれぞれ対応する行線にコントロールゲートが接続され前記複数の列線のうちそれぞれ対応する列線にドレインが接続された複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにソース電圧及び基板電圧を共通に供給する基板ソースバイアス回路とを備え、前記基板ソースバイアス回路は、読出し時には前記ソース電圧及び基板電圧を接地電圧とし、プログラム時には前記ソース電圧及び基板電圧を正の電圧とすることを特徴とする不揮発性半導体記憶装置が提供される。
【００３５】
ここで、前記基板ソースバイアス回路は、少なくとも前記プログラム時において基準電圧と基板ソースバイアス電圧とを比較しこれに基づき出力信号を生成するアンプと、前記出力信号に基づき前記基板ソースバイアス電圧を生成する駆動部と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルにソース電圧及び基板電圧として共通に供給するスイッチ部とを備えることが好ましい。
【００３６】
また、前記基板ソースバイアス回路は、少なくとも前記プログラム時において第１の基準電圧と基板ソースバイアス電圧とを比較しこれに基づき第１の出力信号を生成する第１のアンプと、少なくとも前記プログラム時において第２の基準電圧と前記基板ソースバイアス電圧とを比較しこれに基づき第２の出力信号を生成する第２のアンプと、前記第１及び第２の出力信号に基づき前記基板ソースバイアス電圧を生成する駆動部と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルにソース電圧及び基板電圧として共通に供給するスイッチ部とを備えることも好ましい。ここで、前記駆動部は、前記第１の出力信号を受けこれに基づき前記基板ソースバイアス電圧を降下させる手段と、前記第２の出力信号を受けこれに基づき前記基板ソースバイアス電圧を上昇させる手段とからなることを好ましい。
【００３７】
また、前記基板ソースバイアス回路は、少なくとも前記プログラム時において第１の基準電圧と前記ソース電圧又は基板電圧とを比較しこれに基づき第１の出力信号を生成する第１のアンプと、少なくとも前記プログラム時において第２の基準電圧と前記ソース電圧又は基板電圧とを比較しこれに基づき第２の出力信号を生成する第２のアンプと、前記第１及び第２の出力信号に基づき前記基板ソースバイアス電圧を生成する駆動部と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルに前記ソース電圧及び基板電圧として共通に供給するスイッチ部とを備えることが好ましい。
【００３８】
さらに、前記基板ソースバイアス回路は、少なくとも前記プログラム時において基板ソースバイアス電圧を第１の基準電圧と比較しこれが前記第１の基準電圧よりも高くなると前記基板ソースバイアス電圧を降下させる手段と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記第１の基準電圧よりも低い第２の基準電圧と比較しこれが前記第２の基準電圧よりも低くなると前記基板ソースバイアス電圧を上昇させる手段と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルに前記ソース電圧及び基板電圧として共通に供給する手段とを備えることが好ましい。
【００３９】
さらに、前記基板ソースバイアス回路は、少なくとも前記プログラム時において前記ソース電圧又は前記基板電圧を第１の基準電圧と比較しこれが前記第１の基準電圧よりも高くなると基板ソースバイアス電圧を降下させる手段と、少なくとも前記プログラム時において前記ソース電圧又は前記基板電圧を前記第１の基準電圧よりも低い第２の基準電圧と比較しこれが前記第２の基準電圧よりも低くなると前記基板ソースバイアス電圧を上昇させる手段と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルに前記ソース電圧及び基板電圧として共通に供給する手段とを備えることが好ましい。
【００４０】
また、本発明によれば、プログラム対象のメモリセルトランジスタに対し、そのコントロールゲート、ドレイン拡散層及びソース拡散層にはそれぞれプログラムに必要な電圧より所定電圧だけ高い電圧を印加し、その基板には接地電圧よりも前記所定電圧だけ高い電圧を印加する不揮発性半導体記憶装置のプログラム方法が提供される。
【００４１】
ここで、前記プログラム対象のメモリセルトランジスタとは異なる行線に属するプログラム対象外のメモリセルトランジスタに対し、そのコントロールゲートに接地電圧を印加することが好ましい。
【００４２】
【発明の実施の形態】
次に、本発明の実施の形態による不揮発性半導体記憶装置及びそのプログラム方法について、図面を参照しながら説明する。
【００４３】
図１は、本発明の一実施の形態による不揮発性半導体記憶装置の要部回路図であり、４つのメモリセルＭ００、Ｍ０１、Ｍ１０、Ｍ１１が示されている。これら４つのメモリセルは互いにソース電圧Ｖｓ及び基板電圧Ｖｂが共通となっている。また、メモリセルＭ００、Ｍ０１のコントロールゲートは行線Ｗ０に共通接続され、メモリセルＭ１０、Ｍ１１のコントロールゲートは行線Ｗ１に共通接続されている。さらに、メモリセルＭ００、Ｍ１０のドレイン電極は列線Ｄ０に共通接続され、メモリセルＭ０１、Ｍ１１のドレイン電極は列線Ｄ１に共通接続されている。すなわち、メモリセル自体の回路構成は、図１１に示す従来の回路構成と同様である。
【００４４】
本実施の形態による不揮発性半導体記憶装置はいわゆるフラッシュメモリであり、各メモリセルは、そのフローティングゲートに電子が蓄積されているか否かによって情報を保持する。すなわち、フローティングゲートに電子が蓄積されていない状態ではコントロールゲートからみたしきい値電圧は低く、フローティングゲートに電子が蓄積された状態ではコントロールゲートからみたしきい値電圧は高くなるので、これを利用して不揮発的に情報を保持する。
【００４５】
次に、図１に示したメモリセルからのデータの読出し、プログラム（書込み）、消去を行う場合の各電極へ印加する電圧について、代表としてメモリセルＭ００に対し読出し、プログラム、消去を行う場合を例に、図１６を参照して説明するが、読出し及び消去は従来と同様である。
【００４６】
すなわち、メモリセルＭ００からデータを読み出す場合には図１６に示すように、行線Ｗ０を５Ｖ、行線Ｗ１を０Ｖとし、列線Ｄ０を１Ｖ、列線Ｄ１はＯｐｅｎ（開放）とする。また、ソース電圧Ｖｓ及び基板電圧Ｖｂはいずれも０Ｖとする。これにより、メモリセルＭ００のコントロールゲートには５Ｖ、ドレインには１Ｖが印加されるため、メモリセルＭ００のしきい値が低ければ（５Ｖ以下）メモリセルトランジスタは導通状態となり、しきい値が高ければ（５Ｖ以上）導通しない。かかる導通／非導通は、図示しない読出し回路によって、ドレイン電球が流れているか否かを検出することによって行われる。
【００４７】
消去については、基板消去方式では、図１６に示すように行線Ｗ０、Ｗ１を−１０Ｖ、列線Ｄ０、Ｄ１及びソース電圧ＶｓをＯｐｅｎとし、基板電圧Ｖｂを１０Ｖとする。これにより、各メモリセルのコントロールゲートには−１０Ｖ、基板には１０Ｖが印加されるので、フローティングゲートに蓄積された電子は基板に放出され、メモリセルＭ００のみならず各メモリセルが一括消去される。一方、ソースゲート消去方式では、図１６に示すように行線Ｗ０、Ｗ１を−１０Ｖ、列線Ｄ０、Ｄ１をＯｐｅｎとし、ソース電圧Ｖｓを１０Ｖ、基板電圧Ｖｂを１０Ｖとする。これにより、各メモリセルのコントロールゲートには−１０Ｖ、ソースには１０Ｖが印加されるので、フローティングゲートに蓄積された電子はソースに放出され、各メモリセルは一括消去される。
【００４８】
さて、メモリセルＭ００をプログラムする場合には、図１６に示すように従来と異なり、行線Ｗ０を１０．５Ｖ、行線Ｗ１を０Ｖとし、列線Ｄ０を６．５Ｖ、列線Ｄ１をＯｐｅｎとする。また、ソース電圧Ｖｓ及び基板電圧Ｖｂはいずれも０．５Ｖとする。これにより、メモリセルＭ００のコントロールゲートには１０．５Ｖ、ドレインには６．５Ｖが印加されるため、メモリセルＭ００のフローティングゲートにホットキャリアが注入され、そのしきい値電圧は上述のとおり高くなる。
【００４９】
ここでは、ソース電圧Ｖｓと基板電圧Ｖｂがいずれも正電圧（０．５Ｖ）に設定されている点が重要である。
【００５０】
すなわち、まずソース電圧Ｖｓが０．５Ｖとされていることから、プログラム対象外のメモリセルＭ１０のしきい値電圧が仮に負となっている場合でも、プログラム時におけるゲート・ソース間電圧が−０．５Ｖとなるので、これを非導通にできる確率が高くなり、メモリセルＭ００へのプログラムがより確実に行われることが期待できる。
【００５１】
さらに、基板電圧Ｖｂが０．５Ｖとされていることから、基板電位を基準としてコントロールゲート電圧、ソース電圧、ドレイン電圧がそれぞれ１０Ｖ、０Ｖ、６Ｖである場合が最適な書込み条件であるとすれば、プログラム対象のメモリセルＭ００におけるコントロールゲート、ソース、ドレインの各電圧は全てこの条件を満たしている。
【００５２】
換言すれば、しきい値電圧が負となったメモリセルの存在を考慮して、プログラム対象メモリセルに印加するコントロールゲート電圧、ソース電圧、ドレイン電圧を全て０．５Ｖずつ高く設定しているにもかかわらず、プログラム対象メモリセルのドレイン拡散層と基板との電圧差は依然として６Ｖに保たれているのである。
【００５３】
このため、本実施例による不揮発性半導体記憶装置では、しきい値電圧が負となったメモリセルが存在してもそのプログラム特性は劣化せず、且つ、ドレイン拡散層に要求される耐圧を従来以上に向上させる必要もなくなる。
【００５４】
尚、本実施例による不揮発性半導体記憶装置では、プログラム時において基板に正の電圧（０．５Ｖ）を印加するので、図１２に示す基板消去方式に適した構造とする必要がある。但し、このことは、本発明よる不揮発性半導体記憶装置においてソースゲート消去方式の採用を妨げるものではない。
【００５５】
また、プログラム時において基板に印加する電圧も０．５Ｖに限定されるものではなく、ドレイン電圧を上昇させたことによるドレイン拡散層と基板との間の電圧差を緩和する方向の電圧であればよい。但し、ドレイン電圧の上昇分（本実施の形態では０．５Ｖ）と実質的に等しい電圧を基板に印加するのが最も好ましい。
【００５６】
さて、次に本実施の形態による不揮発性半導体記憶装置の全体について説明する。
【００５７】
図２は、本実施の形態による不揮発性半導体記憶装置の全体概略図である。図２では簡単のためメモリセルを１６個だけ示しており、これら１６個のメモリセルは互いにソース電圧Ｖｓ及び基板電圧Ｖｂが共通となっている。また、メモリセルＭ００、Ｍ０１、Ｍ０２、Ｍ０３のコントロールゲートは行線Ｗ０に共通接続され、メモリセルＭ１０、Ｍ１１、Ｍ１２、Ｍ１３のコントロールゲートは行線Ｗ１に共通接続され、メモリセルＭ２０、Ｍ２１、Ｍ２２、Ｍ２３のコントロールゲートは行線Ｗ２に共通接続され、メモリセルＭ３０、Ｍ３１、Ｍ３２、Ｍ３３のコントロールゲートは行線Ｗ３に共通接続されている。さらに、メモリセルＭ００、Ｍ１０、Ｍ２０、Ｍ３０のドレイン電極は列線Ｄ０に共通接続され、メモリセルＭ０１、Ｍ１１、Ｍ２１、Ｍ３１のドレイン電極は列線Ｄ１に共通接続され、メモリセルＭ０２、Ｍ１２、Ｍ２２、Ｍ３２のドレイン電極は列線Ｄ２に共通接続され、メモリセルＭ０３、Ｍ１３、Ｍ２３、Ｍ３３のドレイン電極は列線Ｄ３に共通接続されている。
【００５８】
行線Ｗ０〜Ｗ３は、装置外部より供給される行アドレス信号に基づいて行デコーダＸＤＥＣにより駆動される。上述のとおり、読出し時においては選択された行線は５Ｖ、選択されない行線は０Ｖに駆動され、プログラム時においては選択された行線は１０．５Ｖ、選択されない行線は０Ｖに駆動され、消去時においては全ての行線が−１０Ｖに駆動される。但し、上記各電圧は一例であり、本発明がこれに限定されるものではない。
【００５９】
列線Ｄ０〜Ｄ３は、装置外部より供給される列アドレス信号に基づき選択された一つが列選択スイッチＹ−ＳＷを介して読み出し・プログラム回路ＳＡ／ＰＧに接続される。読み出し・プログラム回路ＳＡ／ＰＧの具体的回路構成は特に示さないが、その機能は、読出し時には、列選択スイッチＹ−ＳＷにより選択された列線に１Ｖの電圧を与えて電流がどの程度流れるかを検出し、これによって選択メモリセルの導通状態を検出する。また、プログラム時には、列選択スイッチＹ−ＳＷにより選択された列線に６．５Ｖの電圧を与え、選択メモリセルのフローティングゲートにホットキャリアを注入し、これによってそのしきい値電圧を上昇させる。同様に、上記各電圧は一例であり、本発明がこれに限定されるものではない。
【００６０】
また、ソース電圧Ｖｓ及び基板電圧Ｖｂは、基板ソースバイアス回路ＢＳＶにより生成される。基板ソースバイアス回路ＢＳＶは、タイミング信号生成回路ＴＧからの各種タイミング信号及び基準電圧発生回路ＲＧからの基準電圧ＶＲＥＦ１を受けてソース電圧Ｖｓ及び基板電圧Ｖｂを生成する回路であり、その具体的回路構成は図３に示されている。その機能は上述のとおりであり、読出し時にはソース電圧Ｖｓ及び基板電圧Ｖｂをともに０Ｖ、プログラム時にはソース電圧Ｖｓ及び基板電圧Ｖｂをともに０．５Ｖとする。消去時には、基板消去方式では、ソース電圧ＶｓをＯｐｅｎ、基板電圧Ｖｂを１０Ｖとし、ソースゲート消去方式ではソース電圧Ｖｓを１０Ｖ、基板電圧Ｖｂを０Ｖとする。但しこれも、特に限定されるものではない。
【００６１】
次に、図３を参照しながら基板ソースバイアス回路ＢＳＶについて説明する。
【００６２】
図３に示すように、基板ソースバイアス回路ＢＳＶは、差動アンプＡＭＰ１、駆動部ＤＲＶ１、及びスイッチ部ＳＷ１からなる。
【００６３】
差動アンプＡＭＰ１は、制御信号ＴＢＳＶがハイレベルとなると活性化するアンプであり、一方のＰＭＯＳ入力トランジスタＭＰ１には基準電圧ＶＲＥＦ１が供給され、他方のＰＭＯＳ入力トランジスタＭＰ２には後述する基板ソースバイアスＶｂｓが供給される。ＰＭＯＳ入力トランジスタＭＰ１のドレイン電圧は出力ＯＵＴ１となる。また、図３に示すとおり、差動アンプＡＭＰ１にはＮＭＯＳトランジスタＭＮ１〜ＭＮ３が含まれる。特に限定されないが、基準電圧ＶＲＥＦ１は０．５Ｖである。
【００６４】
駆動部ＤＲＶ１は、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ４からなるインバータであり、その入力は差動アンプＡＭＰ１の出力ＯＵＴ１であり、その出力は基板ソースバイアスＶｂｓである。尚、図３に示す回路構成から明らかなとおり、差動アンプＡＭＰ１と駆動部ＤＲＶ１は負帰還回路を構成しており、差動アンプＡＭＰ１が活性状態となると基板ソースバイアスＶｂｓは基準電圧ＶＲＥＦ１と実質的に同じ電圧に駆動される。
【００６５】
スイッチ部ＳＷ１は、制御信号ＴＢＳＶ及びＴＢＧに基づき基板電圧Ｖｂを生成するとともに制御信号ＴＢＳＶ及びＴＳＧに基づきソース電圧Ｖｓを生成する回路であり、図３に示すとおりＮＭＯＳトランジスタＭＮ５〜ＭＮ８からなる。このような構成による基板ソースバイアス回路ＢＳＶを用いた不揮発性半導体記憶装置の、プログラム時における動作を図４のタイミングチャートに示す。図４を参照しながらプログラム時における基板ソースバイアス回路ＢＳＶの動作について説明すると、まず、時刻Ｔ１より前は、制御信号ＴＢＳＶはローレベル（０Ｖ）で差動アンプＡＭＰ１が非活性状態であり、また基準電圧ＶＲＥＦ１が０Ｖであるので、出力ＯＵＴ１はハイレベル（３Ｖ）、基板ソースバイアスＶｂｓはローレベル（０Ｖ）となっている。また、制御信号ＴＢＧ、ＴＳＧはいずれもハイレベル（３Ｖ）であり、そのため基板電圧Ｖｂ及びソース電圧Ｖｓはいずれも０Ｖとなる。上述のとおり、かかる電圧は各メモリセルＭ００〜Ｍ３３の基板及びソースにそれぞれ印加される。
【００６６】
次に、時刻Ｔ１になると、行デコーダＸＤＥＣにより選択された行線（ここでは行線Ｗ０）が活性化され、これが１０．５Ｖに立ち上がる。これと同時に、基準電圧ＶＲＥＦ１が０．５Ｖとなり、制御信号ＴＢＳＶがハイレベル（３Ｖ）に変化し、さらに制御信号ＴＢＧ、ＴＳＧがともにローレベル（０Ｖ）に変化する。これによって差動アンプＡＭＰ１が活性化し、基板ソースバイアスＶｂｓが基準電圧ＶＲＥＦ１と実質的に同じ電圧（０．５Ｖ）に駆動される。そして、制御信号ＴＢＧ、ＴＳＧのローレベル（０Ｖ）によりＮＭＯＳトランジスタＭＮ６、ＭＮ８が非導通となり、制御信号ＴＢＳＶのハイレベル（３Ｖ）によりＮＭＯＳトランジスタＭＮ５、ＭＮ７が導通状態となるので、基板電圧Ｖｂ及びソース電圧Ｖｓは、いずれも基板ソースバイアスＶｂｓと同じ電圧、すなわち０．５Ｖとなる。
【００６７】
尚、図４には示していないが、選択された行線Ｗ０以外の行線Ｗ１〜Ｗ３は依然として０Ｖである。
【００６８】
次に、時刻Ｔ２になると、列選択スイッチＹ−ＳＷにより選択された列線（ここでは列線Ｄ０）が読み出し・プログラム回路ＳＡ／ＰＧにより６．５Ｖに駆動される。他の列線Ｄ１〜Ｄ３はＯｐｅｎ状態である。これにより、メモリセルＭ００にはプログラム電流が流れ、そのフローティングゲートにホットキャリアが注入される。すなわち、時刻Ｔ２においてプログラム期間が開始される。
【００６９】
尚、このプログラム電流はソース拡散層から基板ソースバイアス回路ＢＳＶにまで流入するので、図４に示すようにソース電圧Ｖｓの電圧はやや上昇する。ここで、ソース電圧Ｖｓと基板ソースバイアスＶｂｓとの電圧差は導通状態にあるＮＭＯＳトランジスタＭＮ７の導通抵抗により吸収される。
【００７０】
次に、時刻Ｔ３になると、６．５Ｖに駆動されていた列線Ｄ０が０Ｖに戻り、プログラム期間が終了する。これと同時に、基準電圧ＶＲＥＦ１が０Ｖとなり、基板ソースバイアスＶｂｓも０Ｖへ向かう。これにより、基板電圧Ｖｂ及びソース電圧Ｖｓも０Ｖへ向かう。
【００７１】
そして、時刻Ｔ４で選択されていた行線Ｗ０が非活性（０Ｖ）となり、これと同時に、制御信号ＴＢＳＶはローレベル（０Ｖ）、制御信号ＴＢＧ、ＴＳＧはいずれもハイレベル（３Ｖ）に変化する。上述した時刻Ｔ１以前の状態に戻り、これで一連のプログラム動作が完了する。
【００７２】
上述のとおり、時刻Ｔ２〜Ｔ３の期間が実質的なプログラム期間であるが、当該期間において、プログラム対象たるメモリセルＭ００のコントロールゲートには１０．５Ｖ、ドレイン拡散層には６．５Ｖ、ソース拡散層及び基板には０．５Ｖが印加されるので、基板電位を基準としてコントロールゲート電圧、ソース電圧、ドレイン電圧がそれぞれ１０Ｖ、０Ｖ、６Ｖである場合が最適な書込み条件であるとすれば、プログラム対象のメモリセルＭ００におけるコントロールゲート、ソース、ドレインの各電圧は全てこの条件を満たし、所望のプログラムが行われることとなり、且つドレイン拡散層と基板間にかかる電圧も上記６Ｖに抑えられる。
【００７３】
また、プログラム期間中、ソース電圧Ｖｓが０．５Ｖとされていることから、プログラム対象外のメモリセルＭ１０のしきい値電圧が仮に負となっている場合でも、プログラム時におけるゲート・ソース間電圧が−０．５Ｖとなるので、これを非導通にできる確率が高くなり、メモリセルＭ００へのプログラムがより確実に行われることが期待できる。
【００７４】
以上のとおり、本実施の形態による不揮発性半導体記憶装置及びそのプログラム方法によれば、回路規模の増大やプログラム時間の増大を抑えつつ、ドレイン拡散層と基板間にかかる電圧が緩和されるので、ドレイン拡散層に要求される耐圧を増大させる必要がなくなる。
【００７５】
また、基板ソースバイアス回路ＢＳＶとして、図３に示す回路の代わりに図５に示す回路を用いることも好ましい。
【００７６】
図５に示す基板ソースバイアス回路ＢＳＶは、差動アンプを２つ備え（ＡＭＰ２、ＡＭＰ３）、駆動部ＤＲＶ２を構成するＮＭＯＳトランジスタＭＮ４を差動アンプＡＭＰ２からの出力ＯＵＴ２によって制御し、ＰＭＯＳトランジスタＭＰ３を差動アンプＡＭＰ３からの出力ＯＵＴ３によって制御するものである。図５に示すとおり、差動アンプＡＭＰ２は基準電圧ＶＲＥＦ１（０．５Ｖ）を受け、差動アンプＡＭＰ３は基準電圧ＶＲＥＦ２（０．４Ｖ）を受けている。したがって、駆動部ＤＲＶ２を構成するＰＭＯＳトランジスタＭＰ３は基板ソースバイアスＶｂｓが０．４Ｖ以下となると導通してその電圧を上昇させ、駆動部ＤＲＶ２を構成するＮＭＯＳトランジスタＭＮ４は基板ソースバイアスＶｂｓが０．５Ｖ以上となると導通してその電圧を降下させる。
【００７７】
このような構成による基板ソースバイアス回路ＢＳＶを用いた不揮発性半導体記憶装置のプログラム時における動作を図６のタイミングチャートに示す。図６のタイミングチャートから明らかなように、行線Ｗ０、列線Ｄ０、各種制御信号、及び基準電圧ＶＲＥＦの電圧変化は図４に示すタイミングと同じであるが、基板ソースバイアスＶｂｓの電圧変化の様子、ひいては基板電圧Ｖｂ及びソース電圧Ｖｓの電圧変化の様子において図４に示す電圧変化の様子と異なる。
【００７８】
すなわち、上述のとおり、駆動部ＤＲＶ２の駆動によっては基板ソースバイアスＶｂｓは０．４Ｖ以上には上昇しないため、時刻Ｔ１から時刻Ｔ２との間においてはその電圧は０．４Ｖに維持される。その後、時刻Ｔ２になると列線Ｄ０から電流が流入するためその電圧は上昇するが、上述のとおり、基板ソースバイアスＶｂｓが０．５Ｖを超えるとＮＭＯＳトランジスタＭＮ４が導通するため、結局基板ソースバイアスＶｂｓは０．５Ｖに保たれる。
【００７９】
図５に示す基板ソースバイアス回路ＢＳＶを用いる利点は次の通りである。すなわち、図５に示す基板ソースバイアス回路ＢＳＶはプログラム期間（時刻Ｔ２〜Ｔ３）において基板電圧Ｖｂ及びソース電圧Ｖｓを０．５Ｖに駆動する点で、図３に示す基板ソースバイアス回路ＢＳＶと同様であるが、駆動部ＤＲＶ２を構成するＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ４が同時に導通状態となることがないため貫通電流が発生せず、図３に示す基板ソースバイアス回路ＢＳＶに比べてその消費電力を低減することができる。
【００８０】
次に、本発明の他の実施の形態による不揮発性半導体記憶装置及びそのプログラム方法について説明する。本実施の形態は、メモリセルアレイを複数のセクタに分割し、セクタ単位での消去が可能な不揮発性半導体記憶装置に適用したものである。メモリセルアレイを複数のセクタに分割するのは、メモリセルのソース容量及び基板容量を分割し、その駆動を高速且つ低消費電力で行うためであり、またメモリセルアレイを複数のセクタに分割すると、セクタ単位での消去が可能となるので、ユーザ側の利便性も高まる。
【００８１】
図７は、本実施の形態による不揮発性半導体記憶装置を示す図であり、セクタ０及びセクタ１はそれぞれメモリセルアレイである。図７に示すように、セクタ０及びセクタ１にはそれぞれ独立して基板電圧Ｖｂ−０及び基板電圧Ｖｂ−１、ソース電圧Ｖｓ−０及びソース電圧Ｖｓ−１が供給される。
【００８２】
セクタ０に基板電圧Ｖｂ−０及びソース電圧Ｖｓ−０を供給するのはスイッチ部ＳＷ３であり、セクタ１に基板電圧Ｖｂ−１及びソース電圧Ｖｓ−１を供給するのはスイッチ部ＳＷ４であるが、これら電圧はいずれも図８に示す基板ソースバイアス発生回路により生成される。図８に示す基板ソースバイアス発生回路は、図５に示した基板ソースバイアス回路ＢＳＶのうち、差動アンプＡＭＰ２、ＡＭＰ３及び駆動部ＤＲＶ２を抜き出したものであり、その機能の説明は重複するので省略する。但し、基板ソースバイアス発生回路としては、図５に示した基板ソースバイアス回路ＢＳＶのうち差動アンプＡＭＰ２、ＡＭＰ３及び駆動部ＤＲＶ２を抜き出したものに限定されるものではなく、例えば図３に示した基板ソースバイアス回路ＢＳＶのうち差動アンプＡＭＰ１及び駆動部ＤＲＶ１を抜き出したものを用いてもよい。さらに、複数の基板ソースバイアス発生回路をスイッチ部ＳＷ３及びスイッチ部ＳＷ４に対しそれぞれ独立して設けてもよい。
【００８３】
さて、スイッチ部ＳＷ３及びスイッチ部ＳＷ４の機能は、上述したスイッチ部ＳＷ１やＳＷ２のそれと同様であるが、これらを構成する各トランジスタのゲートに供給される各種制御信号がスイッチ部ＳＷ１やＳＷ２とは異なっている。
【００８４】
すなわち、図７に示す不揮発性半導体記憶装置では、いずれのセクタを活性化するかを選択する選択信号ＴＰＳ０及びＴＰＳ１を用いており、選択信号ＴＰＳ０が活性状態（ハイレベル）で選択信号ＴＰＳ１が非活性状態（ローレベル）となっている場合には、スイッチ部ＳＷ３に供給される各種制御信号ＴＢＳＶ−０、ＴＢＧ−０、ＴＳＧ−０は、それぞれ制御信号ＴＢＳＶ、ＴＢＧ、ＴＳＧと同一の論理となり、上述したスイッチ部ＳＷ１やＳＷ２と同等の機能を果たす一方、スイッチ部ＳＷ４に供給される各種制御信号ＴＢＳＶ−１、ＴＢＧ−１、ＴＳＧ−１は、いずれも制御信号ＴＢＳＶ、ＴＢＧ、ＴＳＧの論理に関わらず、それぞれローレベル、ハイレベル、ハイレベルに固定される。このため、基板電圧Ｖｂ−１及びソース電圧Ｖｓ−１は強制的に０Ｖに固定される。
【００８５】
逆に、選択信号ＴＰＳ１が活性状態（ハイレベル）で選択信号ＴＰＳ０が非活性状態（ローレベル）となっている場合には、スイッチ部ＳＷ４に供給される各種制御信号ＴＢＳＶ−１、ＴＢＧ−１、ＴＳＧ−１は、それぞれ制御信号ＴＢＳＶ、ＴＢＧ、ＴＳＧと同一の論理となり、上述したスイッチ部ＳＷ１やＳＷ２と同等の機能を果たす一方、スイッチ部ＳＷ３に供給される各種制御信号ＴＢＳＶ−０、ＴＢＧ−０、ＴＳＧ−０は、いずれも制御信号ＴＢＳＶ、ＴＢＧ、ＴＳＧの論理に関わらず、それぞれローレベル、ハイレベル、ハイレベルに固定され、基板電圧Ｖｂ−０及びソース電圧Ｖｓ−０は強制的に０Ｖに固定される。
【００８６】
このようにして、選択信号ＴＰＳ０、ＴＰＳ１により、いずれか一方のセクタにのみ所望のソース電圧Ｖｓ及び基板電圧Ｖｂを供給することができるので、上述したように、メモリセルのソース容量及び基板容量の駆動を高速且つ低消費電力で行うことができ、セクタ単位での消去が可能となる。尚、回路規模の増大やドレイン拡散層に要求される耐圧の増大を抑えつつ、プログラム特性の悪化を解消できる点は前述の実施の形態による不揮発性半導体記憶装置と同様である。
【００８７】
尚、本実施の形態では、セクタを２つの分割した例を示したが、本発明は特にこれに限定されるものではなく、３つ以上のセクタに分割するものであってもよいことは言うまでもない。
【００８８】
次に、本発明のさらに他の実施の形態による不揮発性半導体記憶装置及びそのプログラム方法について説明する。
【００８９】
本実施の形態も、メモリセルアレイを複数のセクタに分割し、セクタ単位での消去が可能な不揮発性半導体記憶装置に適用したものであるが、図７に示す不揮発性半導体記憶装置と異なる点は、スイッチ部ＳＷ３をスイッチ部ＳＷ５に置き換え、スイッチ部ＳＷ４をスイッチ部ＳＷ６に置き換えるとともに、基板ソースバイアス発生回路として図１０に示す回路を用いる点である。
【００９０】
スイッチ部ＳＷ５（ＳＷ６）は、スイッチ部ＳＷ３（ＳＷ４）にもう一つのＮＭＯＳトランジスタＭＮ０３ｍ（ＭＮ１３ｍ）を付加したものであり、制御信号ＴＢＳＶ−０（ＴＢＳＶ−１）により導通状態となってソース電圧Ｖｓ−０（Ｖｓ−１）をモニタ信号Ｖｓｍとして取り出すことができる。モニタ信号Ｖｓｍは、図１０に示す基板ソースバイアス発生回路に供給される。
【００９１】
図１０に示す基板ソースバイアス発生回路は、差動アンプＡＭＰ４、ＡＭＰ５及び駆動部ＤＲＶ３からなり、差動アンプＡＭＰ４、ＡＭＰ５の入力トランジスタＭＰ２、ＭＰ５にはモニタ信号Ｖｓｍが印加されている。
【００９２】
本実施の形態による不揮発性半導体記憶装置は、図７及び図８に示した不揮発性半導体記憶装置と同様の効果をもたらすが、本実施の形態による不揮発性半導体記憶装置では、プログラム時における基板電圧Ｖｂ及びソース電圧Ｖｓをより精度よく調整することができる。
【００９３】
具体的に説明すると、本実施の形態による不揮発性半導体記憶装置のように基板ソースバイアスＶｂｓを複数のセクタで共用する場合、基板ソースバイアス配線が長くなり、各セクタ毎にその抵抗値が異なってしまう。図９の例では、基板ソースバイアス発生回路からスイッチ部ＳＷ５までの配線抵抗はＲ１、基板ソースバイアス発生回路からスイッチ部ＳＷ６までの配線抵抗はＲ１＋Ｒ２で、Ｒ１が１０Ω、Ｒ２が４０Ωとする。また、プログラム時においてソースに流れ込む電流を３００μＡとし、１度に１６個のメモリセルをプログラムするとすれば、基板ソースバイアスＶｂｓ流入する電流は３００μＡ×１６＝４．８ｍＡとなる。
【００９４】
したがって、基板ソースバイアス発生回路近辺の基板ソースバイアスＶｂｓが０．５Ｖで一定だとすると、セクタ０をプログラムする場合、抵抗Ｒ１（１０Ω）による電圧降下を考慮すると、セクタ０近辺における基板ソースバイアスＶｂｓは０．５Ｖ＋（４．８ｍＡ×１０Ω）＝０．５４８Ｖとなるのに対し、セクタ１をプログラムする場合、抵抗Ｒ１（１０Ω）と抵抗Ｒ２（４０Ω）による電圧降下を考慮すると、セクタ１近辺における基板ソースバイアスＶｂｓは０．５Ｖ＋（４．８ｍＡ×５０Ω）＝０．７４Ｖとなり、セクタ０とセクタ１とでは実際の基板電圧Ｖｂ及びソース電圧Ｖｓに差が生じてしまう。この差は、基板ソースバイアスＶｂｓの配線抵抗が大きいほど顕著となり、セクタ間におけるプログラム特性のばらつきを生じさせる原因となる。
【００９５】
しかし、本実施の形態による不揮発性半導体記憶装置では、図９及び図１０に示すように、モニタ信号Ｖｓｍにて実際のソース電圧Ｖｓをモニタし、これに基づいて基板ソースバイアスＶｂｓを生成しているので、各セクタのソース電圧Ｖｓ及び基板電圧Ｖｂを所望の電圧、すなわち０．５Ｖとすることができる。
【００９６】
尚、モニタ信号Ｖｓｍの配線にも抵抗Ｒ３、Ｒ４がつくが、この配線は電圧をモニタするものであり電流はほとんど流れない。したがって、実質的に電圧降下は生じず、正確に電圧をモニタすることができる。
【００９７】
尚、図９では、モニタ信号Ｖｓｍはソース電圧Ｖｓをモニタした電圧であるが、基板電圧Ｖｂをモニタした電圧としてもよい。
【００９８】
【発明の効果】
以上説明したとおり、本発明によれば、しきい値電圧が負となったメモリセルが存在してもそのプログラム特性は劣化せず、且つ、ドレイン拡散層に要求される耐圧を従来以上に向上させる必要もなくなる。
【００９９】
したがって、本発明によれば、不揮発性半導体記憶装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による不揮発性半導体記憶装置の要部回路図である。
【図２】本発明の一実施の形態による不揮発性半導体記憶装置の全体概略図である。
【図３】図２に示す基板ソースバイアス回路ＢＳＶの一例を示す回路図である。
【図４】図３に示す基板ソースバイアス回路ＢＳＶを用いた不揮発性半導体記憶装置のプログラム時における動作を示すタイミングチャートである。
【図５】図２に示す基板ソースバイアス回路ＢＳＶの他の例を示す回路図である。
【図６】図５に示す基板ソースバイアス回路ＢＳＶを用いた不揮発性半導体記憶装置のプログラム時における動作を示すタイミングチャートである。
【図７】本発明の他の実施の形態による不揮発性半導体記憶装置の概略図である。
【図８】図７に示す実施の形態による不揮発性半導体記憶装置に用いる基板ソースバイアス発生回路の回路図である。
【図９】本発明のさらに他の実施の形態による不揮発性半導体記憶装置の概略図である。
【図１０】図９に示す実施の形態による不揮発性半導体記憶装置に用いる基板ソースバイアス発生回路の回路図である。
【図１１】フラッシュメモリのメモリセルを示す回路図である。
【図１２】基板消去方式に適したフラッシュメモリのメモリセルを示すデバイス構造図である。
【図１３】ソースゲート消去方式に適したフラッシュメモリのメモリセルを示すデバイス構造図である。
【図１４】プログラム特性悪化を防止する第１の従来例を示す図である。
【図１５】プログラム特性悪化を防止する第２の従来例を示す図である。
【図１６】本発明の一実施の形態による不揮発性半導体記憶装置において各電極に印加すべき電圧を示す図である。
【図１７】従来の不揮発性半導体記憶装置において各電極に印加すべき電圧を示す図である。
【符号の説明】
Ｗ０〜Ｗ３ 行線
Ｄ０〜Ｄ３ 列線
Ｍ００〜Ｍ３３ メモリセル
Ｖｂ 基板電圧
Ｖｓ ソース電圧
Ｖｂｓ 基板ソースバイアス
ＸＤＥＣ 行デコーダ
Ｙ−ＳＷ 列選択スイッチ
ＳＡ／ＰＧ 読み出し・プログラム回路
ＢＳＶ 基板ソースバイアス回路
ＶＲＥＦ１，ＶＲＥＦ２ 基準電圧
ＡＭＰ１〜ＡＭＰ５ 差動アンプ
ＤＲＶ１〜ＤＲＶ３ 駆動部
ＳＷ１〜ＳＷ６ スイッチ部
ＯＵＴ１〜ＯＵＴ５ 出力
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びそのプログラム方法に関し、特に一括消去が可能な不揮発性半導体記憶装置（フラッシュメモリ）及びそのプログラム方法に関する。
【０００２】
【従来の技術】
現在、不揮発性半導体記憶装置には、マスクＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等、様々な種類が存在するが、その中でも電気的に書き換え可能で且つ高集積化に適したフラッシュメモリが注目されている（特開平６−２７５８４２号公報参照）。フラッシュメモリは原則として１トランジスタで１メモリセルを構成し、基本的に選択トランジスタを必要としないので１メモリセルの占有面積が小さい一方、選択トランジスタがないことから基本的にメモリセル毎のデータ消去はできず、消去はブロック単位で一括して行われる。
【０００３】
フラッシュメモリのメモリセル（回路図）を図１１に示す。図１１には４つのメモリセルＭ００、Ｍ０１、Ｍ１０、Ｍ１１が示されており、これら４つのメモリセルは互いにソース電圧Ｖｓ及び基板電圧Ｖｂが共通となっている。また、メモリセルＭ００、Ｍ０１のコントロールゲートは行線Ｗ０に共通接続され、メモリセルＭ１０、Ｍ１１のコントロールゲートは行線Ｗ１に共通接続されている。さらに、メモリセルＭ００、Ｍ１０のドレイン電極は列線Ｄ０に共通接続され、メモリセルＭ０１、Ｍ１１のドレイン電極は列線Ｄ１に共通接続されている。
【０００４】
これらメモリセルは、そのフローティングゲートに電子が蓄積されているか否かによってコントロールゲートからみたしきい値電圧が異なる。すなわち、フローティングゲートに電子が蓄積されていない状態ではコントロールゲートからみたしきい値電圧は低くなり、フローティングゲートに電子が蓄積された状態ではコントロールゲートからみたしきい値電圧は高くなるので、これを利用して不揮発的に情報を保持する。
【０００５】
次に、図１１に示したメモリセルからのデータの読出し、プログラム（書込み）、消去を行う場合の各電極へ印加する電圧について、代表としてメモリセルＭ００に対し読出し、プログラム、消去を行う場合を例に、図１７を参照して説明する。
【０００６】
まず、メモリセルＭ００からデータを読み出す場合には図１７に示すように、行線Ｗ０を５Ｖ、行線Ｗ１を０Ｖとし、列線Ｄ０を１Ｖ、列線Ｄ１はＯｐｅｎ（開放）とする。また、ソース電圧Ｖｓ及び基板電圧Ｖｂはいずれも０Ｖとする。これにより、メモリセルＭ００のコントロールゲートには５Ｖ、ドレインには１Ｖが印加されるため、メモリセルＭ００のしきい値が低ければ（５Ｖ以下）メモリセルトランジスタは導通状態となり、しきい値が高ければ（５Ｖ以上）導通しない。かかる導通／非導通は、図示しない読出し回路によって、ドレイン電球が流れているか否かを検出することによって行われる。
【０００７】
また、メモリセルＭ００をプログラムする場合には、図１７に示すように行線Ｗ０を１０Ｖ、行線Ｗ１を０Ｖとし、列線Ｄ０を６Ｖ、列線Ｄ１をＯｐｅｎとする。また、ソース電圧Ｖｓ及び基板電圧Ｖｂはいずれも０Ｖとする。これにより、メモリセルＭ００のコントロールゲートには１０Ｖ、ドレインには６Ｖが印加されるため、メモリセルＭ００のフローティングゲートにホットキャリアが注入され、そのしきい値電圧は上述のとおり高くなる。
【０００８】
消去については、フローティングゲートに蓄積された電子を基板に放出する「基板消去方式」とソースに放出する「ソースゲート消去方式」とがあり、基板消去方式では、図１７に示すように行線Ｗ０、Ｗ１を−１０Ｖ、列線Ｄ０、Ｄ１及びソース電圧ＶｓをＯｐｅｎとし、基板電圧Ｖｂを１０Ｖとする。これにより、各メモリセルのコントロールゲートには−１０Ｖ、基板には１０Ｖが印加されるので、フローティングゲートに蓄積された電子は基板に放出され、メモリセルＭ００のみならず各メモリセルが一括消去される。一方、ソースゲート消去方式では、図１７に示すように行線Ｗ０、Ｗ１を−１０Ｖ、列線Ｄ０、Ｄ１をＯｐｅｎとし、ソース電圧Ｖｓを１０Ｖ、基板電圧Ｖｂを１０Ｖとする。これにより、各メモリセルのコントロールゲートには−１０Ｖ、ソースには１０Ｖが印加されるので、フローティングゲートに蓄積された電子はソースに放出され、各メモリセルは一括消去される。
【０００９】
ここで、「基板消去方式」と「ソースゲート消去方式」について対比すると、基板消去方式では消去時に基板電圧Ｖｂを正の高電圧とする必要があるのに対し、ソースゲート消去方式では読出し・プログラム・消去のいずれの場合も基板電圧Ｖｂが０Ｖである点が顕著に相違する。かかる相違は、両方式にデバイス構造上の相違としても現れる。
【００１０】
すなわち、基板消去方式に適したデバイス構造は図１２に示すような構造であり、ソースゲート消去方式に適したデバイス構造は図１３に示すような構造となる。
【００１１】
図１２に示す構造では、Ｐ型半導体基板１内にＮウェル２、Ｎウェル２内にＰウェル３を有し、当該Ｐウェル３内にメモリセルが形成されている。Ｎウェル２内にはＮ型拡散層４、Ｐウェル３内にはＰ型拡散層５、Ｎ型ソース拡散層６、Ｎ型ドレイン拡散層７が設けられ、Ｎ型ソース拡散層６とＮ型ドレイン拡散層７との間のチャネル上にはフローティングゲート８及びコントロールゲート９が設けられている。尚、各領域はフィールド絶縁膜１０により区画される。
【００１２】
このような構造によれば、基板に正の電圧を印加することが可能となるので、基板消去方式に適する。
【００１３】
一方、図１３に示す構造では、Ｎウェル２及びＰウェル３が省かれ、Ｐ型半導体基板１内に直接メモリセルトランジスタが形成されている。このような構造によれば、基板に正の電圧を印加することはできず、よって、ソースゲート消去方式に適する。この構造では、基板には常に０Ｖが印加される。
【００１４】
さて、いずれの消去方式にせよ、データの消去は上述のとおり複数のメモリセルに対して一括して行われるため、消去の度合いが各メモリセル毎に異なるという問題が生じる。このことは、消去後における各メモリセルのしきい値電圧がばらついていることを意味し、場合によってはしきい値電圧が負となるメモリセルが発生することがある。
【００１５】
上述のとおり、各メモリセルはそのしきい値電圧が読み出し時の行線電圧以下であるか行線電圧以上であるかによって情報を保持するのであるが、フラッシュメモリでは原則として各メモリセルに選択トランジスタが設けられていないことから、少なくともそのしきい値電圧は正でなければならない。しきい値電圧が負であると、選択時のみならず非選択時においても導通状態となってしまい、その選択性自体を失ってしまうからである。
【００１６】
具体的には、メモリセルのしきい値電圧が負になると、まず読出し時において読出し特性を悪化させる。すなわち、例えば図１１に示すメモリセルＭ１０のしきい値電圧が負になったとし、メモリセルＭ００がプログラム状態（高しきい値状態）で、このメモリセルＭ００を読み出す場合、メモリセルＭ００はプログラム状態であるから行線Ｗ０に読出し電圧（５Ｖ）が印加されても非導通であるが、しきい値が負であるメモリセルＭ１０は行線Ｗ１の電圧が０Ｖであるにも関わらず導通状態となり、その結果、メモリセルＭ１０を介して列線Ｄ０からソースへ電流が流れてしまう。このため、読出し回路は選択したメモリセルＭ００が消去状態（低しきい値状態）であると誤検出するおそれがある。
【００１７】
また、しきい値電圧が負であるメモリセルの存在は、プログラム時におけるプログラム特性をも悪化させる。すなわち、同様にメモリセルＭ１０のしきい値電圧が負であるとし、メモリセルＭ００に対しプログラムを行う場合、しきい値が負であるメモリセルＭ１０は行線Ｗ１の電圧が０Ｖであるにも関わらず導通状態となり、メモリセルＭ１０を介して列線Ｄ０からソースへ電流が流れてしまう。このため、列線Ｄ０の電圧が低下し、メモリセルＭ００へのプログラムが不十分となったり、場合によってはプログラム不能となる。しかも、プログラム時のドレイン電圧（６Ｖ）は読出し時のドレイン電圧（１Ｖ）よりも高いので、プログラム時においてしきい値が負となったメモリセルを介して流れる漏洩電流は、読出し時において流れる漏洩電流よりも多く、プログラム特性の劣化は著しい。
【００１８】
このような、しきい値電圧が負であるメモリセルの存在によるプログラム特性の悪化を防止する手法としては、例えば特開平５−２１０９９１号公報に記載されたものがある。
【００１９】
同公報に記載された手法は、プログラム時においてプログラム対象外のメモリセルのコントロールゲートに負電圧を与えるというものである。具体的には、図１４に示すように、行デコーダ３４により行線Ｗ０に１０Ｖの電圧を印加してプログラム対象のメモリセルＭ００のコントロールゲートに１０Ｖを与える一方、行線Ｗ１に−０．５Ｖの電圧を印加してプログラム対象外のメモリセルＭ１０のコントロールゲートに負電位を与える。これにより、プログラム対象外のメモリセルＭ１０のしきい値電圧が負となっていても、これを非導通にできる確率が高くなり、メモリセルＭ００へのプログラムがより確実に行われることが期待できる。
【００２０】
また、しきい値電圧が負であるメモリセルの存在によるプログラム特性の悪化を防止する他の手法としては、特開昭５７−２０５８９５号公報に記載されたものもある。
【００２１】
同公報に記載された手法は、プログラム時においてソース電圧Ｖｓをプログラム対象外のメモリセルのコントロールゲートよりも高くするというものである。具体的には、図１５に示すように、プログラム対象がメモリセルＭ００であるとすると、列線Ｄ０は６．５Ｖ、列線Ｄ１はＯｐｅｎ（開放）とし、行線Ｗ０には１０．５Ｖ、行線Ｗ１には０Ｖを印加し、ソース電圧Ｖｓを０．５Ｖとする。これにより、プログラム対象外のメモリセルＭ１０のしきい値電圧が負となっていても、プログラム時におけるゲート・ソース間電圧が−０．５Ｖとなるので、上述した特開平５−２１０９９１号公報に記載の手法と同様、これを非導通にできる確率が高くなり、メモリセルＭ００へのプログラムがより確実に行われることが期待できる。
【００２２】
尚、プログラム対象のメモリセルＭ００のコントロールゲート、ソース、ドレインに印加される各電圧は全て０．５Ｖずつ高くなるので、プログラム対象のメモリセルに関するコントロールゲート電圧、ソース電圧、ドレイン電圧は相対的に図１７に示した関係が保たれる。
【００２３】
【発明が解決しようとする課題】
しかし、図１４に示す特開平５−２１０９９１号公報に記載の手法では、プログラム電圧供給回路３０の以外に−０．５Ｖを供給する負電圧供給回路３２を必要とするほか、行デコーダ３４も選択すべき行線には１０Ｖを供給し、非選択の行線には−０．５Ｖを供給する必要があることからその制御機構が複雑となり、結果として回路規模が増大を招くという問題がある。また、実際のプログラム動作においても、全ての非選択行線に負電圧を供給する必要から、そのための待機時間が必要となり、プログラム時間の増大を招くという問題がある。
【００２４】
一方、図１５に示す特開昭５７−２０５８９５号公報に記載の手法では、プログラム対象のメモリセルへの各電圧のうち、コントロールゲート電圧、ソース電圧、ドレイン電圧に関しては相対的に図１７に示した関係が保たれるものの、基板電位との関係を考えれば、その電圧差が大きくなってしまう。具体的には、基板とドレインとの間の電圧差は図１７では６Ｖであるところ、同公報に記載の手法では６．５Ｖとなってしまう。
【００２５】
このことは、ドレイン拡散層に要求される耐圧が高くなることを意味するが、近年における微細化の進行により、パンチスルー防止のために基板の不純物濃度は高くなっていることを考えれば、ドレイン拡散層の耐圧を向上させることは困難である。したがって、同公報に記載の手法は、製品の信頼性低下につながるおそれがある。
【００２６】
したがって、本発明の目的は、改良された不揮発性半導体記憶装置及びそのプログラム方法を提供することである。
【００２７】
また、本発明の他の目的は、回路規模の増大を最小限に抑えつつ、しきい値電圧が負であるメモリセルの存在によるプログラム特性の悪化を防止した不揮発性半導体記憶装置及びそのプログラム方法を提供することである。
【００２８】
本発明のさらに他の目的は、プログラム時間の増大を抑えつつ、しきい値電圧が負であるメモリセルの存在によるプログラム特性の悪化を防止した不揮発性半導体記憶装置及びそのプログラム方法を提供することである。
【００２９】
本発明のさらに他の目的は、ドレイン拡散層に要求される耐圧を増大させることなく、しきい値電圧が負であるメモリセルの存在によるプログラム特性の悪化を防止した不揮発性半導体記憶装置及びそのプログラム方法を提供することである。
【００３０】
【課題を解決するための手段】
本発明によれば、プログラム時に各メモリセルトランジスタのソース電圧及び基板電圧を正の電圧とすることを特徴とする不揮発性半導体記憶装置が提供される。これにより、しきい値が負のメモリセルの存在によるプログラム特性の悪化を防止しつつ、上記課題を解決することができる。
【００３１】
ここで、複数のメモリセルトランジスタのうち、プログラム対象外のメモリセルトランジスタのゲート電圧を接地電圧ことが好ましい。
【００３２】
また、本発明によれば、少なくとも第１及び第２のメモリセルを含む不揮発性半導体記憶装置において、アドレス信号に基づき前記第１のメモリセルのコントロールゲートに第１の電圧を供給するとともに前記第２のメモリセルのコントロールゲートに接地電圧を供給する行デコーダと、前記第１及び第２のメモリセルのドレインにプログラム電圧を共通に供給するプログラム回路と、前記第１及び第２のメモリセルのソースに第２の電圧を共通に供給するとともに、前記第１及び第２のメモリセルの基板に第３の電圧を共通に供給する基板ソースバイアス回路とを備え、前記第２及び第３の電圧はいずれも前記第１の電圧と前記接地電圧との間の電圧であること特徴とする不揮発性半導体記憶装置が提供される。
【００３３】
ここで、前記第２の電圧を前記第３の電圧と実質的に等しくすることが好ましい。
【００３４】
また、本発明によれば、複数の行線と、行アドレス信号に基づき前記複数の行線のうち選択された行線を活性状態とする行デコーダと、複数の列線と、列アドレス信号に基づき前記複数の列線のうち選択された列線に読出し電圧若しくはプログラム電圧を供給する読み出し・プログラム回路と、前記複数の行線のうちそれぞれ対応する行線にコントロールゲートが接続され前記複数の列線のうちそれぞれ対応する列線にドレインが接続された複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにソース電圧及び基板電圧を共通に供給する基板ソースバイアス回路とを備え、前記基板ソースバイアス回路は、読出し時には前記ソース電圧及び基板電圧を接地電圧とし、プログラム時には前記ソース電圧及び基板電圧を正の電圧とすることを特徴とする不揮発性半導体記憶装置が提供される。
【００３５】
ここで、前記基板ソースバイアス回路は、少なくとも前記プログラム時において基準電圧と基板ソースバイアス電圧とを比較しこれに基づき出力信号を生成するアンプと、前記出力信号に基づき前記基板ソースバイアス電圧を生成する駆動部と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルにソース電圧及び基板電圧として共通に供給するスイッチ部とを備えることが好ましい。
【００３６】
また、前記基板ソースバイアス回路は、少なくとも前記プログラム時において第１の基準電圧と基板ソースバイアス電圧とを比較しこれに基づき第１の出力信号を生成する第１のアンプと、少なくとも前記プログラム時において第２の基準電圧と前記基板ソースバイアス電圧とを比較しこれに基づき第２の出力信号を生成する第２のアンプと、前記第１及び第２の出力信号に基づき前記基板ソースバイアス電圧を生成する駆動部と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルにソース電圧及び基板電圧として共通に供給するスイッチ部とを備えることも好ましい。ここで、前記駆動部は、前記第１の出力信号を受けこれに基づき前記基板ソースバイアス電圧を降下させる手段と、前記第２の出力信号を受けこれに基づき前記基板ソースバイアス電圧を上昇させる手段とからなることを好ましい。
【００３７】
また、前記基板ソースバイアス回路は、少なくとも前記プログラム時において第１の基準電圧と前記ソース電圧又は基板電圧とを比較しこれに基づき第１の出力信号を生成する第１のアンプと、少なくとも前記プログラム時において第２の基準電圧と前記ソース電圧又は基板電圧とを比較しこれに基づき第２の出力信号を生成する第２のアンプと、前記第１及び第２の出力信号に基づき前記基板ソースバイアス電圧を生成する駆動部と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルに前記ソース電圧及び基板電圧として共通に供給するスイッチ部とを備えることが好ましい。
【００３８】
さらに、前記基板ソースバイアス回路は、少なくとも前記プログラム時において基板ソースバイアス電圧を第１の基準電圧と比較しこれが前記第１の基準電圧よりも高くなると前記基板ソースバイアス電圧を降下させる手段と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記第１の基準電圧よりも低い第２の基準電圧と比較しこれが前記第２の基準電圧よりも低くなると前記基板ソースバイアス電圧を上昇させる手段と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルに前記ソース電圧及び基板電圧として共通に供給する手段とを備えることが好ましい。
【００３９】
さらに、前記基板ソースバイアス回路は、少なくとも前記プログラム時において前記ソース電圧又は前記基板電圧を第１の基準電圧と比較しこれが前記第１の基準電圧よりも高くなると基板ソースバイアス電圧を降下させる手段と、少なくとも前記プログラム時において前記ソース電圧又は前記基板電圧を前記第１の基準電圧よりも低い第２の基準電圧と比較しこれが前記第２の基準電圧よりも低くなると前記基板ソースバイアス電圧を上昇させる手段と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルに前記ソース電圧及び基板電圧として共通に供給する手段とを備えることが好ましい。
【００４０】
また、本発明によれば、プログラム対象のメモリセルトランジスタに対し、そのコントロールゲート、ドレイン拡散層及びソース拡散層にはそれぞれプログラムに必要な電圧より所定電圧だけ高い電圧を印加し、その基板には接地電圧よりも前記所定電圧だけ高い電圧を印加する不揮発性半導体記憶装置のプログラム方法が提供される。
【００４１】
ここで、前記プログラム対象のメモリセルトランジスタとは異なる行線に属するプログラム対象外のメモリセルトランジスタに対し、そのコントロールゲートに接地電圧を印加することが好ましい。
【００４２】
【発明の実施の形態】
次に、本発明の実施の形態による不揮発性半導体記憶装置及びそのプログラム方法について、図面を参照しながら説明する。
【００４３】
図１は、本発明の一実施の形態による不揮発性半導体記憶装置の要部回路図であり、４つのメモリセルＭ００、Ｍ０１、Ｍ１０、Ｍ１１が示されている。これら４つのメモリセルは互いにソース電圧Ｖｓ及び基板電圧Ｖｂが共通となっている。また、メモリセルＭ００、Ｍ０１のコントロールゲートは行線Ｗ０に共通接続され、メモリセルＭ１０、Ｍ１１のコントロールゲートは行線Ｗ１に共通接続されている。さらに、メモリセルＭ００、Ｍ１０のドレイン電極は列線Ｄ０に共通接続され、メモリセルＭ０１、Ｍ１１のドレイン電極は列線Ｄ１に共通接続されている。すなわち、メモリセル自体の回路構成は、図１１に示す従来の回路構成と同様である。
【００４４】
本実施の形態による不揮発性半導体記憶装置はいわゆるフラッシュメモリであり、各メモリセルは、そのフローティングゲートに電子が蓄積されているか否かによって情報を保持する。すなわち、フローティングゲートに電子が蓄積されていない状態ではコントロールゲートからみたしきい値電圧は低く、フローティングゲートに電子が蓄積された状態ではコントロールゲートからみたしきい値電圧は高くなるので、これを利用して不揮発的に情報を保持する。
【００４５】
次に、図１に示したメモリセルからのデータの読出し、プログラム（書込み）、消去を行う場合の各電極へ印加する電圧について、代表としてメモリセルＭ００に対し読出し、プログラム、消去を行う場合を例に、図１６を参照して説明するが、読出し及び消去は従来と同様である。
【００４６】
すなわち、メモリセルＭ００からデータを読み出す場合には図１６に示すように、行線Ｗ０を５Ｖ、行線Ｗ１を０Ｖとし、列線Ｄ０を１Ｖ、列線Ｄ１はＯｐｅｎ（開放）とする。また、ソース電圧Ｖｓ及び基板電圧Ｖｂはいずれも０Ｖとする。これにより、メモリセルＭ００のコントロールゲートには５Ｖ、ドレインには１Ｖが印加されるため、メモリセルＭ００のしきい値が低ければ（５Ｖ以下）メモリセルトランジスタは導通状態となり、しきい値が高ければ（５Ｖ以上）導通しない。かかる導通／非導通は、図示しない読出し回路によって、ドレイン電球が流れているか否かを検出することによって行われる。
【００４７】
消去については、基板消去方式では、図１６に示すように行線Ｗ０、Ｗ１を−１０Ｖ、列線Ｄ０、Ｄ１及びソース電圧ＶｓをＯｐｅｎとし、基板電圧Ｖｂを１０Ｖとする。これにより、各メモリセルのコントロールゲートには−１０Ｖ、基板には１０Ｖが印加されるので、フローティングゲートに蓄積された電子は基板に放出され、メモリセルＭ００のみならず各メモリセルが一括消去される。一方、ソースゲート消去方式では、図１６に示すように行線Ｗ０、Ｗ１を−１０Ｖ、列線Ｄ０、Ｄ１をＯｐｅｎとし、ソース電圧Ｖｓを１０Ｖ、基板電圧Ｖｂを１０Ｖとする。これにより、各メモリセルのコントロールゲートには−１０Ｖ、ソースには１０Ｖが印加されるので、フローティングゲートに蓄積された電子はソースに放出され、各メモリセルは一括消去される。
【００４８】
さて、メモリセルＭ００をプログラムする場合には、図１６に示すように従来と異なり、行線Ｗ０を１０．５Ｖ、行線Ｗ１を０Ｖとし、列線Ｄ０を６．５Ｖ、列線Ｄ１をＯｐｅｎとする。また、ソース電圧Ｖｓ及び基板電圧Ｖｂはいずれも０．５Ｖとする。これにより、メモリセルＭ００のコントロールゲートには１０．５Ｖ、ドレインには６．５Ｖが印加されるため、メモリセルＭ００のフローティングゲートにホットキャリアが注入され、そのしきい値電圧は上述のとおり高くなる。
【００４９】
ここでは、ソース電圧Ｖｓと基板電圧Ｖｂがいずれも正電圧（０．５Ｖ）に設定されている点が重要である。
【００５０】
すなわち、まずソース電圧Ｖｓが０．５Ｖとされていることから、プログラム対象外のメモリセルＭ１０のしきい値電圧が仮に負となっている場合でも、プログラム時におけるゲート・ソース間電圧が−０．５Ｖとなるので、これを非導通にできる確率が高くなり、メモリセルＭ００へのプログラムがより確実に行われることが期待できる。
【００５１】
さらに、基板電圧Ｖｂが０．５Ｖとされていることから、基板電位を基準としてコントロールゲート電圧、ソース電圧、ドレイン電圧がそれぞれ１０Ｖ、０Ｖ、６Ｖである場合が最適な書込み条件であるとすれば、プログラム対象のメモリセルＭ００におけるコントロールゲート、ソース、ドレインの各電圧は全てこの条件を満たしている。
【００５２】
換言すれば、しきい値電圧が負となったメモリセルの存在を考慮して、プログラム対象メモリセルに印加するコントロールゲート電圧、ソース電圧、ドレイン電圧を全て０．５Ｖずつ高く設定しているにもかかわらず、プログラム対象メモリセルのドレイン拡散層と基板との電圧差は依然として６Ｖに保たれているのである。
【００５３】
このため、本実施例による不揮発性半導体記憶装置では、しきい値電圧が負となったメモリセルが存在してもそのプログラム特性は劣化せず、且つ、ドレイン拡散層に要求される耐圧を従来以上に向上させる必要もなくなる。
【００５４】
尚、本実施例による不揮発性半導体記憶装置では、プログラム時において基板に正の電圧（０．５Ｖ）を印加するので、図１２に示す基板消去方式に適した構造とする必要がある。但し、このことは、本発明よる不揮発性半導体記憶装置においてソースゲート消去方式の採用を妨げるものではない。
【００５５】
また、プログラム時において基板に印加する電圧も０．５Ｖに限定されるものではなく、ドレイン電圧を上昇させたことによるドレイン拡散層と基板との間の電圧差を緩和する方向の電圧であればよい。但し、ドレイン電圧の上昇分（本実施の形態では０．５Ｖ）と実質的に等しい電圧を基板に印加するのが最も好ましい。
【００５６】
さて、次に本実施の形態による不揮発性半導体記憶装置の全体について説明する。
【００５７】
図２は、本実施の形態による不揮発性半導体記憶装置の全体概略図である。図２では簡単のためメモリセルを１６個だけ示しており、これら１６個のメモリセルは互いにソース電圧Ｖｓ及び基板電圧Ｖｂが共通となっている。また、メモリセルＭ００、Ｍ０１、Ｍ０２、Ｍ０３のコントロールゲートは行線Ｗ０に共通接続され、メモリセルＭ１０、Ｍ１１、Ｍ１２、Ｍ１３のコントロールゲートは行線Ｗ１に共通接続され、メモリセルＭ２０、Ｍ２１、Ｍ２２、Ｍ２３のコントロールゲートは行線Ｗ２に共通接続され、メモリセルＭ３０、Ｍ３１、Ｍ３２、Ｍ３３のコントロールゲートは行線Ｗ３に共通接続されている。さらに、メモリセルＭ００、Ｍ１０、Ｍ２０、Ｍ３０のドレイン電極は列線Ｄ０に共通接続され、メモリセルＭ０１、Ｍ１１、Ｍ２１、Ｍ３１のドレイン電極は列線Ｄ１に共通接続され、メモリセルＭ０２、Ｍ１２、Ｍ２２、Ｍ３２のドレイン電極は列線Ｄ２に共通接続され、メモリセルＭ０３、Ｍ１３、Ｍ２３、Ｍ３３のドレイン電極は列線Ｄ３に共通接続されている。
【００５８】
行線Ｗ０〜Ｗ３は、装置外部より供給される行アドレス信号に基づいて行デコーダＸＤＥＣにより駆動される。上述のとおり、読出し時においては選択された行線は５Ｖ、選択されない行線は０Ｖに駆動され、プログラム時においては選択された行線は１０．５Ｖ、選択されない行線は０Ｖに駆動され、消去時においては全ての行線が−１０Ｖに駆動される。但し、上記各電圧は一例であり、本発明がこれに限定されるものではない。
【００５９】
列線Ｄ０〜Ｄ３は、装置外部より供給される列アドレス信号に基づき選択された一つが列選択スイッチＹ−ＳＷを介して読み出し・プログラム回路ＳＡ／ＰＧに接続される。読み出し・プログラム回路ＳＡ／ＰＧの具体的回路構成は特に示さないが、その機能は、読出し時には、列選択スイッチＹ−ＳＷにより選択された列線に１Ｖの電圧を与えて電流がどの程度流れるかを検出し、これによって選択メモリセルの導通状態を検出する。また、プログラム時には、列選択スイッチＹ−ＳＷにより選択された列線に６．５Ｖの電圧を与え、選択メモリセルのフローティングゲートにホットキャリアを注入し、これによってそのしきい値電圧を上昇させる。同様に、上記各電圧は一例であり、本発明がこれに限定されるものではない。
【００６０】
また、ソース電圧Ｖｓ及び基板電圧Ｖｂは、基板ソースバイアス回路ＢＳＶにより生成される。基板ソースバイアス回路ＢＳＶは、タイミング信号生成回路ＴＧからの各種タイミング信号及び基準電圧発生回路ＲＧからの基準電圧ＶＲＥＦ１を受けてソース電圧Ｖｓ及び基板電圧Ｖｂを生成する回路であり、その具体的回路構成は図３に示されている。その機能は上述のとおりであり、読出し時にはソース電圧Ｖｓ及び基板電圧Ｖｂをともに０Ｖ、プログラム時にはソース電圧Ｖｓ及び基板電圧Ｖｂをともに０．５Ｖとする。消去時には、基板消去方式では、ソース電圧ＶｓをＯｐｅｎ、基板電圧Ｖｂを１０Ｖとし、ソースゲート消去方式ではソース電圧Ｖｓを１０Ｖ、基板電圧Ｖｂを０Ｖとする。但しこれも、特に限定されるものではない。
【００６１】
次に、図３を参照しながら基板ソースバイアス回路ＢＳＶについて説明する。
【００６２】
図３に示すように、基板ソースバイアス回路ＢＳＶは、差動アンプＡＭＰ１、駆動部ＤＲＶ１、及びスイッチ部ＳＷ１からなる。
【００６３】
差動アンプＡＭＰ１は、制御信号ＴＢＳＶがハイレベルとなると活性化するアンプであり、一方のＰＭＯＳ入力トランジスタＭＰ１には基準電圧ＶＲＥＦ１が供給され、他方のＰＭＯＳ入力トランジスタＭＰ２には後述する基板ソースバイアスＶｂｓが供給される。ＰＭＯＳ入力トランジスタＭＰ１のドレイン電圧は出力ＯＵＴ１となる。また、図３に示すとおり、差動アンプＡＭＰ１にはＮＭＯＳトランジスタＭＮ１〜ＭＮ３が含まれる。特に限定されないが、基準電圧ＶＲＥＦ１は０．５Ｖである。
【００６４】
駆動部ＤＲＶ１は、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ４からなるインバータであり、その入力は差動アンプＡＭＰ１の出力ＯＵＴ１であり、その出力は基板ソースバイアスＶｂｓである。尚、図３に示す回路構成から明らかなとおり、差動アンプＡＭＰ１と駆動部ＤＲＶ１は負帰還回路を構成しており、差動アンプＡＭＰ１が活性状態となると基板ソースバイアスＶｂｓは基準電圧ＶＲＥＦ１と実質的に同じ電圧に駆動される。
【００６５】
スイッチ部ＳＷ１は、制御信号ＴＢＳＶ及びＴＢＧに基づき基板電圧Ｖｂを生成するとともに制御信号ＴＢＳＶ及びＴＳＧに基づきソース電圧Ｖｓを生成する回路であり、図３に示すとおりＮＭＯＳトランジスタＭＮ５〜ＭＮ８からなる。このような構成による基板ソースバイアス回路ＢＳＶを用いた不揮発性半導体記憶装置の、プログラム時における動作を図４のタイミングチャートに示す。図４を参照しながらプログラム時における基板ソースバイアス回路ＢＳＶの動作について説明すると、まず、時刻Ｔ１より前は、制御信号ＴＢＳＶはローレベル（０Ｖ）で差動アンプＡＭＰ１が非活性状態であり、また基準電圧ＶＲＥＦ１が０Ｖであるので、出力ＯＵＴ１はハイレベル（３Ｖ）、基板ソースバイアスＶｂｓはローレベル（０Ｖ）となっている。また、制御信号ＴＢＧ、ＴＳＧはいずれもハイレベル（３Ｖ）であり、そのため基板電圧Ｖｂ及びソース電圧Ｖｓはいずれも０Ｖとなる。上述のとおり、かかる電圧は各メモリセルＭ００〜Ｍ３３の基板及びソースにそれぞれ印加される。
【００６６】
次に、時刻Ｔ１になると、行デコーダＸＤＥＣにより選択された行線（ここでは行線Ｗ０）が活性化され、これが１０．５Ｖに立ち上がる。これと同時に、基準電圧ＶＲＥＦ１が０．５Ｖとなり、制御信号ＴＢＳＶがハイレベル（３Ｖ）に変化し、さらに制御信号ＴＢＧ、ＴＳＧがともにローレベル（０Ｖ）に変化する。これによって差動アンプＡＭＰ１が活性化し、基板ソースバイアスＶｂｓが基準電圧ＶＲＥＦ１と実質的に同じ電圧（０．５Ｖ）に駆動される。そして、制御信号ＴＢＧ、ＴＳＧのローレベル（０Ｖ）によりＮＭＯＳトランジスタＭＮ６、ＭＮ８が非導通となり、制御信号ＴＢＳＶのハイレベル（３Ｖ）によりＮＭＯＳトランジスタＭＮ５、ＭＮ７が導通状態となるので、基板電圧Ｖｂ及びソース電圧Ｖｓは、いずれも基板ソースバイアスＶｂｓと同じ電圧、すなわち０．５Ｖとなる。
【００６７】
尚、図４には示していないが、選択された行線Ｗ０以外の行線Ｗ１〜Ｗ３は依然として０Ｖである。
【００６８】
次に、時刻Ｔ２になると、列選択スイッチＹ−ＳＷにより選択された列線（ここでは列線Ｄ０）が読み出し・プログラム回路ＳＡ／ＰＧにより６．５Ｖに駆動される。他の列線Ｄ１〜Ｄ３はＯｐｅｎ状態である。これにより、メモリセルＭ００にはプログラム電流が流れ、そのフローティングゲートにホットキャリアが注入される。すなわち、時刻Ｔ２においてプログラム期間が開始される。
【００６９】
尚、このプログラム電流はソース拡散層から基板ソースバイアス回路ＢＳＶにまで流入するので、図４に示すようにソース電圧Ｖｓの電圧はやや上昇する。ここで、ソース電圧Ｖｓと基板ソースバイアスＶｂｓとの電圧差は導通状態にあるＮＭＯＳトランジスタＭＮ７の導通抵抗により吸収される。
【００７０】
次に、時刻Ｔ３になると、６．５Ｖに駆動されていた列線Ｄ０が０Ｖに戻り、プログラム期間が終了する。これと同時に、基準電圧ＶＲＥＦ１が０Ｖとなり、基板ソースバイアスＶｂｓも０Ｖへ向かう。これにより、基板電圧Ｖｂ及びソース電圧Ｖｓも０Ｖへ向かう。
【００７１】
そして、時刻Ｔ４で選択されていた行線Ｗ０が非活性（０Ｖ）となり、これと同時に、制御信号ＴＢＳＶはローレベル（０Ｖ）、制御信号ＴＢＧ、ＴＳＧはいずれもハイレベル（３Ｖ）に変化する。上述した時刻Ｔ１以前の状態に戻り、これで一連のプログラム動作が完了する。
【００７２】
上述のとおり、時刻Ｔ２〜Ｔ３の期間が実質的なプログラム期間であるが、当該期間において、プログラム対象たるメモリセルＭ００のコントロールゲートには１０．５Ｖ、ドレイン拡散層には６．５Ｖ、ソース拡散層及び基板には０．５Ｖが印加されるので、基板電位を基準としてコントロールゲート電圧、ソース電圧、ドレイン電圧がそれぞれ１０Ｖ、０Ｖ、６Ｖである場合が最適な書込み条件であるとすれば、プログラム対象のメモリセルＭ００におけるコントロールゲート、ソース、ドレインの各電圧は全てこの条件を満たし、所望のプログラムが行われることとなり、且つドレイン拡散層と基板間にかかる電圧も上記６Ｖに抑えられる。
【００７３】
また、プログラム期間中、ソース電圧Ｖｓが０．５Ｖとされていることから、プログラム対象外のメモリセルＭ１０のしきい値電圧が仮に負となっている場合でも、プログラム時におけるゲート・ソース間電圧が−０．５Ｖとなるので、これを非導通にできる確率が高くなり、メモリセルＭ００へのプログラムがより確実に行われることが期待できる。
【００７４】
以上のとおり、本実施の形態による不揮発性半導体記憶装置及びそのプログラム方法によれば、回路規模の増大やプログラム時間の増大を抑えつつ、ドレイン拡散層と基板間にかかる電圧が緩和されるので、ドレイン拡散層に要求される耐圧を増大させる必要がなくなる。
【００７５】
また、基板ソースバイアス回路ＢＳＶとして、図３に示す回路の代わりに図５に示す回路を用いることも好ましい。
【００７６】
図５に示す基板ソースバイアス回路ＢＳＶは、差動アンプを２つ備え（ＡＭＰ２、ＡＭＰ３）、駆動部ＤＲＶ２を構成するＮＭＯＳトランジスタＭＮ４を差動アンプＡＭＰ２からの出力ＯＵＴ２によって制御し、ＰＭＯＳトランジスタＭＰ３を差動アンプＡＭＰ３からの出力ＯＵＴ３によって制御するものである。図５に示すとおり、差動アンプＡＭＰ２は基準電圧ＶＲＥＦ１（０．５Ｖ）を受け、差動アンプＡＭＰ３は基準電圧ＶＲＥＦ２（０．４Ｖ）を受けている。したがって、駆動部ＤＲＶ２を構成するＰＭＯＳトランジスタＭＰ３は基板ソースバイアスＶｂｓが０．４Ｖ以下となると導通してその電圧を上昇させ、駆動部ＤＲＶ２を構成するＮＭＯＳトランジスタＭＮ４は基板ソースバイアスＶｂｓが０．５Ｖ以上となると導通してその電圧を降下させる。
【００７７】
このような構成による基板ソースバイアス回路ＢＳＶを用いた不揮発性半導体記憶装置のプログラム時における動作を図６のタイミングチャートに示す。図６のタイミングチャートから明らかなように、行線Ｗ０、列線Ｄ０、各種制御信号、及び基準電圧ＶＲＥＦの電圧変化は図４に示すタイミングと同じであるが、基板ソースバイアスＶｂｓの電圧変化の様子、ひいては基板電圧Ｖｂ及びソース電圧Ｖｓの電圧変化の様子において図４に示す電圧変化の様子と異なる。
【００７８】
すなわち、上述のとおり、駆動部ＤＲＶ２の駆動によっては基板ソースバイアスＶｂｓは０．４Ｖ以上には上昇しないため、時刻Ｔ１から時刻Ｔ２との間においてはその電圧は０．４Ｖに維持される。その後、時刻Ｔ２になると列線Ｄ０から電流が流入するためその電圧は上昇するが、上述のとおり、基板ソースバイアスＶｂｓが０．５Ｖを超えるとＮＭＯＳトランジスタＭＮ４が導通するため、結局基板ソースバイアスＶｂｓは０．５Ｖに保たれる。
【００７９】
図５に示す基板ソースバイアス回路ＢＳＶを用いる利点は次の通りである。すなわち、図５に示す基板ソースバイアス回路ＢＳＶはプログラム期間（時刻Ｔ２〜Ｔ３）において基板電圧Ｖｂ及びソース電圧Ｖｓを０．５Ｖに駆動する点で、図３に示す基板ソースバイアス回路ＢＳＶと同様であるが、駆動部ＤＲＶ２を構成するＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ４が同時に導通状態となることがないため貫通電流が発生せず、図３に示す基板ソースバイアス回路ＢＳＶに比べてその消費電力を低減することができる。
【００８０】
次に、本発明の他の実施の形態による不揮発性半導体記憶装置及びそのプログラム方法について説明する。本実施の形態は、メモリセルアレイを複数のセクタに分割し、セクタ単位での消去が可能な不揮発性半導体記憶装置に適用したものである。メモリセルアレイを複数のセクタに分割するのは、メモリセルのソース容量及び基板容量を分割し、その駆動を高速且つ低消費電力で行うためであり、またメモリセルアレイを複数のセクタに分割すると、セクタ単位での消去が可能となるので、ユーザ側の利便性も高まる。
【００８１】
図７は、本実施の形態による不揮発性半導体記憶装置を示す図であり、セクタ０及びセクタ１はそれぞれメモリセルアレイである。図７に示すように、セクタ０及びセクタ１にはそれぞれ独立して基板電圧Ｖｂ−０及び基板電圧Ｖｂ−１、ソース電圧Ｖｓ−０及びソース電圧Ｖｓ−１が供給される。
【００８２】
セクタ０に基板電圧Ｖｂ−０及びソース電圧Ｖｓ−０を供給するのはスイッチ部ＳＷ３であり、セクタ１に基板電圧Ｖｂ−１及びソース電圧Ｖｓ−１を供給するのはスイッチ部ＳＷ４であるが、これら電圧はいずれも図８に示す基板ソースバイアス発生回路により生成される。図８に示す基板ソースバイアス発生回路は、図５に示した基板ソースバイアス回路ＢＳＶのうち、差動アンプＡＭＰ２、ＡＭＰ３及び駆動部ＤＲＶ２を抜き出したものであり、その機能の説明は重複するので省略する。但し、基板ソースバイアス発生回路としては、図５に示した基板ソースバイアス回路ＢＳＶのうち差動アンプＡＭＰ２、ＡＭＰ３及び駆動部ＤＲＶ２を抜き出したものに限定されるものではなく、例えば図３に示した基板ソースバイアス回路ＢＳＶのうち差動アンプＡＭＰ１及び駆動部ＤＲＶ１を抜き出したものを用いてもよい。さらに、複数の基板ソースバイアス発生回路をスイッチ部ＳＷ３及びスイッチ部ＳＷ４に対しそれぞれ独立して設けてもよい。
【００８３】
さて、スイッチ部ＳＷ３及びスイッチ部ＳＷ４の機能は、上述したスイッチ部ＳＷ１やＳＷ２のそれと同様であるが、これらを構成する各トランジスタのゲートに供給される各種制御信号がスイッチ部ＳＷ１やＳＷ２とは異なっている。
【００８４】
すなわち、図７に示す不揮発性半導体記憶装置では、いずれのセクタを活性化するかを選択する選択信号ＴＰＳ０及びＴＰＳ１を用いており、選択信号ＴＰＳ０が活性状態（ハイレベル）で選択信号ＴＰＳ１が非活性状態（ローレベル）となっている場合には、スイッチ部ＳＷ３に供給される各種制御信号ＴＢＳＶ−０、ＴＢＧ−０、ＴＳＧ−０は、それぞれ制御信号ＴＢＳＶ、ＴＢＧ、ＴＳＧと同一の論理となり、上述したスイッチ部ＳＷ１やＳＷ２と同等の機能を果たす一方、スイッチ部ＳＷ４に供給される各種制御信号ＴＢＳＶ−１、ＴＢＧ−１、ＴＳＧ−１は、いずれも制御信号ＴＢＳＶ、ＴＢＧ、ＴＳＧの論理に関わらず、それぞれローレベル、ハイレベル、ハイレベルに固定される。このため、基板電圧Ｖｂ−１及びソース電圧Ｖｓ−１は強制的に０Ｖに固定される。
【００８５】
逆に、選択信号ＴＰＳ１が活性状態（ハイレベル）で選択信号ＴＰＳ０が非活性状態（ローレベル）となっている場合には、スイッチ部ＳＷ４に供給される各種制御信号ＴＢＳＶ−１、ＴＢＧ−１、ＴＳＧ−１は、それぞれ制御信号ＴＢＳＶ、ＴＢＧ、ＴＳＧと同一の論理となり、上述したスイッチ部ＳＷ１やＳＷ２と同等の機能を果たす一方、スイッチ部ＳＷ３に供給される各種制御信号ＴＢＳＶ−０、ＴＢＧ−０、ＴＳＧ−０は、いずれも制御信号ＴＢＳＶ、ＴＢＧ、ＴＳＧの論理に関わらず、それぞれローレベル、ハイレベル、ハイレベルに固定され、基板電圧Ｖｂ−０及びソース電圧Ｖｓ−０は強制的に０Ｖに固定される。
【００８６】
このようにして、選択信号ＴＰＳ０、ＴＰＳ１により、いずれか一方のセクタにのみ所望のソース電圧Ｖｓ及び基板電圧Ｖｂを供給することができるので、上述したように、メモリセルのソース容量及び基板容量の駆動を高速且つ低消費電力で行うことができ、セクタ単位での消去が可能となる。尚、回路規模の増大やドレイン拡散層に要求される耐圧の増大を抑えつつ、プログラム特性の悪化を解消できる点は前述の実施の形態による不揮発性半導体記憶装置と同様である。
【００８７】
尚、本実施の形態では、セクタを２つの分割した例を示したが、本発明は特にこれに限定されるものではなく、３つ以上のセクタに分割するものであってもよいことは言うまでもない。
【００８８】
次に、本発明のさらに他の実施の形態による不揮発性半導体記憶装置及びそのプログラム方法について説明する。
【００８９】
本実施の形態も、メモリセルアレイを複数のセクタに分割し、セクタ単位での消去が可能な不揮発性半導体記憶装置に適用したものであるが、図７に示す不揮発性半導体記憶装置と異なる点は、スイッチ部ＳＷ３をスイッチ部ＳＷ５に置き換え、スイッチ部ＳＷ４をスイッチ部ＳＷ６に置き換えるとともに、基板ソースバイアス発生回路として図１０に示す回路を用いる点である。
【００９０】
スイッチ部ＳＷ５（ＳＷ６）は、スイッチ部ＳＷ３（ＳＷ４）にもう一つのＮＭＯＳトランジスタＭＮ０３ｍ（ＭＮ１３ｍ）を付加したものであり、制御信号ＴＢＳＶ−０（ＴＢＳＶ−１）により導通状態となってソース電圧Ｖｓ−０（Ｖｓ−１）をモニタ信号Ｖｓｍとして取り出すことができる。モニタ信号Ｖｓｍは、図１０に示す基板ソースバイアス発生回路に供給される。
【００９１】
図１０に示す基板ソースバイアス発生回路は、差動アンプＡＭＰ４、ＡＭＰ５及び駆動部ＤＲＶ３からなり、差動アンプＡＭＰ４、ＡＭＰ５の入力トランジスタＭＰ２、ＭＰ５にはモニタ信号Ｖｓｍが印加されている。
【００９２】
本実施の形態による不揮発性半導体記憶装置は、図７及び図８に示した不揮発性半導体記憶装置と同様の効果をもたらすが、本実施の形態による不揮発性半導体記憶装置では、プログラム時における基板電圧Ｖｂ及びソース電圧Ｖｓをより精度よく調整することができる。
【００９３】
具体的に説明すると、本実施の形態による不揮発性半導体記憶装置のように基板ソースバイアスＶｂｓを複数のセクタで共用する場合、基板ソースバイアス配線が長くなり、各セクタ毎にその抵抗値が異なってしまう。図９の例では、基板ソースバイアス発生回路からスイッチ部ＳＷ５までの配線抵抗はＲ１、基板ソースバイアス発生回路からスイッチ部ＳＷ６までの配線抵抗はＲ１＋Ｒ２で、Ｒ１が１０Ω、Ｒ２が４０Ωとする。また、プログラム時においてソースに流れ込む電流を３００μＡとし、１度に１６個のメモリセルをプログラムするとすれば、基板ソースバイアスＶｂｓ流入する電流は３００μＡ×１６＝４．８ｍＡとなる。
【００９４】
したがって、基板ソースバイアス発生回路近辺の基板ソースバイアスＶｂｓが０．５Ｖで一定だとすると、セクタ０をプログラムする場合、抵抗Ｒ１（１０Ω）による電圧降下を考慮すると、セクタ０近辺における基板ソースバイアスＶｂｓは０．５Ｖ＋（４．８ｍＡ×１０Ω）＝０．５４８Ｖとなるのに対し、セクタ１をプログラムする場合、抵抗Ｒ１（１０Ω）と抵抗Ｒ２（４０Ω）による電圧降下を考慮すると、セクタ１近辺における基板ソースバイアスＶｂｓは０．５Ｖ＋（４．８ｍＡ×５０Ω）＝０．７４Ｖとなり、セクタ０とセクタ１とでは実際の基板電圧Ｖｂ及びソース電圧Ｖｓに差が生じてしまう。この差は、基板ソースバイアスＶｂｓの配線抵抗が大きいほど顕著となり、セクタ間におけるプログラム特性のばらつきを生じさせる原因となる。
【００９５】
しかし、本実施の形態による不揮発性半導体記憶装置では、図９及び図１０に示すように、モニタ信号Ｖｓｍにて実際のソース電圧Ｖｓをモニタし、これに基づいて基板ソースバイアスＶｂｓを生成しているので、各セクタのソース電圧Ｖｓ及び基板電圧Ｖｂを所望の電圧、すなわち０．５Ｖとすることができる。
【００９６】
尚、モニタ信号Ｖｓｍの配線にも抵抗Ｒ３、Ｒ４がつくが、この配線は電圧をモニタするものであり電流はほとんど流れない。したがって、実質的に電圧降下は生じず、正確に電圧をモニタすることができる。
【００９７】
尚、図９では、モニタ信号Ｖｓｍはソース電圧Ｖｓをモニタした電圧であるが、基板電圧Ｖｂをモニタした電圧としてもよい。
【００９８】
【発明の効果】
以上説明したとおり、本発明によれば、しきい値電圧が負となったメモリセルが存在してもそのプログラム特性は劣化せず、且つ、ドレイン拡散層に要求される耐圧を従来以上に向上させる必要もなくなる。
【００９９】
したがって、本発明によれば、不揮発性半導体記憶装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による不揮発性半導体記憶装置の要部回路図である。
【図２】本発明の一実施の形態による不揮発性半導体記憶装置の全体概略図である。
【図３】図２に示す基板ソースバイアス回路ＢＳＶの一例を示す回路図である。
【図４】図３に示す基板ソースバイアス回路ＢＳＶを用いた不揮発性半導体記憶装置のプログラム時における動作を示すタイミングチャートである。
【図５】図２に示す基板ソースバイアス回路ＢＳＶの他の例を示す回路図である。
【図６】図５に示す基板ソースバイアス回路ＢＳＶを用いた不揮発性半導体記憶装置のプログラム時における動作を示すタイミングチャートである。
【図７】本発明の他の実施の形態による不揮発性半導体記憶装置の概略図である。
【図８】図７に示す実施の形態による不揮発性半導体記憶装置に用いる基板ソースバイアス発生回路の回路図である。
【図９】本発明のさらに他の実施の形態による不揮発性半導体記憶装置の概略図である。
【図１０】図９に示す実施の形態による不揮発性半導体記憶装置に用いる基板ソースバイアス発生回路の回路図である。
【図１１】フラッシュメモリのメモリセルを示す回路図である。
【図１２】基板消去方式に適したフラッシュメモリのメモリセルを示すデバイス構造図である。
【図１３】ソースゲート消去方式に適したフラッシュメモリのメモリセルを示すデバイス構造図である。
【図１４】プログラム特性悪化を防止する第１の従来例を示す図である。
【図１５】プログラム特性悪化を防止する第２の従来例を示す図である。
【図１６】本発明の一実施の形態による不揮発性半導体記憶装置において各電極に印加すべき電圧を示す図である。
【図１７】従来の不揮発性半導体記憶装置において各電極に印加すべき電圧を示す図である。
【符号の説明】
Ｗ０〜Ｗ３ 行線
Ｄ０〜Ｄ３ 列線
Ｍ００〜Ｍ３３ メモリセル
Ｖｂ 基板電圧
Ｖｓ ソース電圧
Ｖｂｓ 基板ソースバイアス
ＸＤＥＣ 行デコーダ
Ｙ−ＳＷ 列選択スイッチ
ＳＡ／ＰＧ 読み出し・プログラム回路
ＢＳＶ 基板ソースバイアス回路
ＶＲＥＦ１，ＶＲＥＦ２ 基準電圧
ＡＭＰ１〜ＡＭＰ５ 差動アンプ
ＤＲＶ１〜ＤＲＶ３ 駆動部
ＳＷ１〜ＳＷ６ スイッチ部
ＯＵＴ１〜ＯＵＴ５ 出力
Claims (13)
- 複数のメモリセルトランジスタを含む不揮発性半導体記憶装置において、プログラム時に各メモリセルトランジスタのソース電圧及び基板電圧を正の電圧とし、プログラム対象外のメモリセルのゲート電圧を前記ソース電圧よりも低い電圧とすることを特徴とする不揮発性半導体記憶装置。
- 前記複数のメモリセルトランジスタのうち、前記プログラム対象外のメモリセルトランジスタのゲート電圧を接地電圧とすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 少なくとも第１及び第２のメモリセルを含む不揮発性半導体記憶装置において、アドレス信号に基づき前記第１のメモリセルのコントロールゲートに第１の電圧を供給するとともに前記第２のメモリセルのコントロールゲートに接地電圧を供給する行デコーダと、前記第１及び第２のメモリセルのドレインにプログラム電圧を共通に供給するプログラム回路と、前記第１及び第２のメモリセルのソースに第２の電圧を共通に供給するとともに、前記第１及び第２のメモリセルの基板に第３の電圧を共通に供給する基板ソースバイアス回路とを備え、前記第２及び第３の電圧はいずれも前記第１の電圧と前記接地電圧との間の電圧であること特徴とする不揮発性半導体記憶装置。
- 前記第２の電圧は、前記第３の電圧と実質的に等しいことを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 複数の行線と、行アドレス信号に基づき前記複数の行線のうち選択された行線を活性状態とする行デコーダと、複数の列線と、列アドレス信号に基づき前記複数の列線のうち選択された列線に読出し電圧若しくはプログラム電圧を供給する読み出し・プログラム回路と、前記複数の行線のうちそれぞれ対応する行線にコントロールゲートが接続され前記複数の列線のうちそれぞれ対応する列線にドレインが接続された複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにソース電圧及び基板電圧を共通に供給する基板ソースバイアス回路とを備え、前記基板ソースバイアス回路は、読出し時には前記ソース電圧及び基板電圧を接地電圧とし、プログラム時には前記ソース電圧及び基板電圧を正の電圧とすることを特徴とする不揮発性半導体記憶装置。
- 前記基板ソースバイアス回路は、少なくとも前記プログラム時において基準電圧と基板ソースバイアス電圧とを比較しこれに基づき出力信号を生成するアンプと、前記出力信号に基づき前記基板ソースバイアス電圧を生成する駆動部と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルにソース電圧及び基板電圧として共通に供給するスイッチ部とを備えることを特徴とする請求項５記載の不揮発性半導体記憶装置。
- 前記基板ソースバイアス回路は、少なくとも前記プログラム時において第１の基準電圧と基板ソースバイアス電圧とを比較しこれに基づき第１の出力信号を生成する第１のアンプと、少なくとも前記プログラム時において第２の基準電圧と前記基板ソースバイアス電圧とを比較しこれに基づき第２の出力信号を生成する第２のアンプと、前記第１及び第２の出力信号に基づき前記基板ソースバイアス電圧を生成する駆動部と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルにソース電圧及び基板電圧として共通に供給するスイッチ部とを備えることを特徴とする請求項５記載の不揮発性半導体記憶装置。
- 前記駆動部は、前記第１の出力信号を受けこれに基づき前記基板ソースバイアス電圧を降下させる手段と、前記第２の出力信号を受けこれに基づき前記基板ソースバイアス電圧を上昇させる手段とからなることを特徴とする請求項７記載の不揮発性半導体記憶装置。
- 前記基板ソースバイアス回路は、少なくとも前記プログラム時において第１の基準電圧と前記ソース電圧又は基板電圧とを比較しこれに基づき第１の出力信号を生成する第１のアンプと、少なくとも前記プログラム時において第２の基準電圧と前記ソース電圧又は基板電圧とを比較しこれに基づき第２の出力信号を生成する第２のアンプと、前記第１及び第２の出力信号に基づき前記基板ソースバイアス電圧を生成する駆動部と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルに前記ソース電圧及び基板電圧として共通に供給するスイッチ部とを備えることを特徴とする請求項５記載の不揮発性半導体記憶装置。
- 前記基板ソースバイアス回路は、少なくとも前記プログラム時において基板ソースバイアス電圧を第１の基準電圧と比較しこれが前記第１の基準電圧よりも高くなると前記基板ソースバイアス電圧を降下させる手段と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記第１の基準電圧よりも低い第２の基準電圧と比較しこれが前記第２の基準電圧よりも低くなると前記基板ソースバイアス電圧を上昇させる手段と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルに前記ソース電圧及び基板電圧として共通に供給する手段とを備えることを特徴とする請求項５記載の不揮発性半導体記憶装置。
- 前記基板ソースバイアス回路は、少なくとも前記プログラム時において前記ソース電圧又は前記基板電圧を第１の基準電圧と比較しこれが前記第１の基準電圧よりも高くなると基板ソースバイアス電圧を降下させる手段と、少なくとも前記プログラム時において前記ソース電圧又は前記基板電圧を前記第１の基準電圧よりも低い第２の基準電圧と比較しこれが前記第２の基準電圧よりも低くなると前記基板ソースバイアス電圧を上昇させる手段と、少なくとも前記プログラム時において前記基板ソースバイアス電圧を前記複数の不揮発性メモリセルに前記ソース電圧及び基板電圧として共通に供給する手段とを備えることを特徴とする請求項５記載の不揮発性半導体記憶装置。
- プログラム対象のメモリセルトランジスタに対し、そのコントロールゲート、ドレイン拡散層には正の電圧を印加し、その基板には接地電圧よりも所定電圧だけ高い電圧を印加し、前記ソース拡散層には前記接地電圧よりも前記所定電圧だけ高い電圧を印加する不揮発性半導体記憶装置のプログラム方法。
- 前記プログラム対象のメモリセルトランジスタとは異なる行線に属するプログラム対象外のメモリセルトランジスタに対し、そのコントロールゲートに接地電圧を印加することを特徴とする請求項１２記載の不揮発性半導体記憶装置のプログラム方法。
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