KR960005356B1 - 메모리셀의 과소거시에도 데이타를 판독 출력하는 전기적으로 소거 가능한 비휘발성 반도체 메모리 - Google Patents

Abstract

내용 없음.

Description

메모리셀의 과소거시에도 데이타를 판독 출력하는 전기적으로 소거 가능한 비휘발성 반도체 메모리

제1도는 종래 비휘발성 반도체 메모리의 기본구성을 나타낸 블록도.

제2도는 종래 반도체 메모리내의 메모리 셀 어레이 및 로우 디코더의 일부를 상세히 나타낸 회로도.

제3도는 비휘발성 반도체 메모리의 구조를 나타낸 도면.

제4a도 내지 제4c도는 플래시 메모리에 대한 판독, 기록 및 소거 방법을 설명하기 위한 도면.

제5도는 플래시 메모리의 과소거(over-erasure)를 설명하기 위한 도면

제6도는 과소거된 셀의 효과를 감소시키도록 설계된 종래 플래시 메모리 구성을 나타낸 도면.

제7도는 제6도의 회로내의 디바이스 배열을 나타낸 평면도.

제8도는 제6도의 회로에 사용된 다이오드의 구조를 나타낸 도면.

제9도는 본 발명의 제1모드에 따른 비휘발성 반도체 메모리의 기본 구성을 나타낸 도면.

제10a도 내지 제10c도는 본 발명의 제1모드에 따른 비휘발성 반도체 메모리의 여러 모드에서 전압인가 조건을 나타낸 도면.

제11도는 본 발명의 제1실시예의 구성을 나타낸 도면.

제12도는 제1실시예의 디바이스 배열을 나타낸 평면도.

제13도는 제1실시예의 디코더부의 회로 구성을 나타낸 도면.

제14도는 제1실시예의 센스 증폭 회로의 구성을 나타낸 도면.

제15도는 제1실시예의 기록 전압 공급 회로/소거 전압 공급 회로의 구성을 나타낸 도면.

제16도는 제1실시예의 판독 접지 회로/기록 접지 회로의 구성을 나타낸 도면.

제17도는 본 발명의 제2실시예에 따른 디바이스 구조를 나타낸 도면.

제18도는 본 발명의 제3실시예에 따른 디바이스 구조를 나타낸 도면.

제19도는 본 발명의 제4실시예에 따른 디바이스 구조를 나타낸 도면.

제20도는 본 발명의 제5실시예의 소거시 전압인가 조건을 나타낸 도면.

제21도는 본 발명의 제6실시예의 구성을 나타낸 도면.

제22도는 본 발명의 제7실시예의 구성을 나타낸 도면.

제23도는 제7실시예에 따른 기록 타이밍의 예를 나타낸 도면.

제24도는 제7실시예에 따른 기록 타이밍의 예를 나타낸 도면.

제25도는 본 발명의 제8실시예에 따른 비휘발성 반도체 메모리의 구성을 나타낸 블록도.

제26도는 제8실시예의 메모리 셀 어레이, 주 로우 디코더 및 부 로우 디코더의 일부를 나타낸 회로도.

제27도는 제8실시예의 메모리 셀 어레이의 일부를 나타낸 평면도.

제28도는 본 발명의 제9실시예에 따른 비휘발성 반도체 메모리의 구성을 나타낸 블록도.

제29도는 제9실시예의 메모리 셀 어레이, 주 로우 디코더 및 부 로우 디코더의 일부를 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명

1AA, 1AB,… : 메모리셀 2A-2D : 워드라인

3A-AD : 비트라인 4A, 4B : 공통 소스 라인

6A-6D : 선택 트랜지스터 7 : 로우 디코더

10 : 센스 증폭기 81 : 컬럼 디코더

84 : 기록 접지 회로 85 : 소거 전압 공급 회로

91 : 판독 접지 회로 92 : 기록 전압 공급 회로

본 발명은 내용 전체 또는 일부를 전기적으로 소거할 수 있는 통상 플래시 메모리로 알려진 비휘발성 반도체 메모리에 관한 것으로, 특히, 메모리의 과소거시에도 정정 데이타를 판독 출력하도록 제공되는 플래시 메모리에 관한 것이다.

반도체 메모리 분야에 있어서, 비트당 비용을 적게 들게 하고 증가된 메모리 용량에 대한 디바이스의 소형화를 실현할 수 있는 셀 구성을 갖는 디바이스를 개발하기 위해 최근 왕성한 연구 노력이 진행중에 있다. 이러한 연구 노력의 의도는 자기 기록 매체를 반도체 메모리로 대체시키고자 하는 것이다. 현재, 용량을 증가시키고 비용을 적게들게 하는 목표를 달성할 수 있는 셀 구조는 EPROM용으로 채용되는 셀당 하나의 플로팅 게이트 FG를 갖는 셀당 하나의 트랜지스터 구조이고, 통상 플래시 메모리로 알려진 메모리로 그러한 구조를 갖는 메모리 디바이스의 전형적인 예이다.

플래시 메모리는 제어 게이트 및 플로팅 게이트로 구성된 2층 게이트 구조를 갖는 트랜지스터로 각각 구성되는 매트릭스 형상의 메모리 셀 어레이를 포함하고 있다. 기록은 소정 전압이 제어 게이트, 드레인 및 소스에 인가될 때, 드레인과 소스 사이에 흐르는 전류가 플로팅 게이트 상에 전하가 저장되는지의 여부에 따라 변화하는 특성을 이용함으로써 달성된다. 플래시 메모리에서, 플로팅 게이트내로 전하를 주입하는 것을 통상 기록 동작이라 칭한다.

플래시 메모리에서, 판독 및 기록은 특정 트랜지스터를 선택하고 소정 전압을 그 선택된 트랜지스터의 제어 게이트, 드레인 및 소스에 인가함으로써 실행된다. 반면에, 소거는 한번에 하나의 메모리 셀 블록에 대해 실행되거나 동일한 공통 소스라인에 접속된 메모리 셀로 각각 구성되는 복수의 메모리 셀 블록에 대해 한꺼번에 실행된다. 그러므로, 소거후의 상태는 소거시 선택된 메모리 셀의 특성의 변화 및 데이타가 이들 메모리 셀에 이미 기록되었는지의 여부에 따라 변화한다. 특히, 임의의 메모리셀의 플로팅 게이트 FG로부터 전자들이 과추출된다면, 플로팅 게이트는 정상태(positive state)에 놓여지게 될 것이고; 이렇게 함으로써 메모리 셀에 비선택 상태에 있을때 조차도 메모리 셀에 접속된 비트라인으로 누설전류가 흐르기 때문에 정정 데이타 판독 출력을 방해하는 과소거의 문제를 야기시키게 된다.

이러한 과소거 문제를 해소하기 위한 종래 해결 방법은, 예컨대, 제조 과정 동안 메모리 셀 특성의 변화를 감소하거나 또는 소거 이전에 모든 메모리 셀에 데이타를 기록함으로써 행해졌다. 그러나, 제조공정에서 메모리 셀 특성의 변화를 허용할 수 있는 공차를 엄격하게 적용하는 것은 제조율을 감소시키는 문제를 발생시키게 된다. 따라서, 메모리 셀의 과소거시에도 정정 데이타 판독 출력을 보장할 수 있는 플래시 메모리를 제공하는 것이 필요하다.

과소거의 효과를 감소시키기 위해, 선택된 메모리 셀과 동일한 워드라인에 결합되는 게이트 입력을 갖는 소스 선택 트랜지스터가 추가되는 구성이 제안되었다. 이러한 플래시 메모리 구성에서, 하나 이상의 워드라인 각각에 대해 하나의 소스 라인이 연결되는 방식으로 소스 라인은 워드라인과 평행하게 배열되고, 워드라인에 접속되는 제어 게이트를 갖는 선택 트랜지스터 및 다이오드를 통해 각각 공통 소스라인에 접속된다. 이 구성에 의하면, 판독의 경우, 판독시 선택된 메모리 셀에 접속된 소스 라인만이 접지되고, 다른 소스 라인들은 개방상태기 된다. 그러므로 이 배열은 동일 비트라인에 접속될 경우 과소거된 메모리 셀이 판독에 영향을 주지 않기 때문에 정정 데이타 판독 출력을 보장하게 된다.

그러나, 이러한 플래시 메모리 구성은 소거시 고전압을 소스 라인에 인가하기 위한 다이오드를 제공할 필요가 있으므로, 이러한 다이오들 제공할 필요가 없는 구조에서 보다 더 큰 공간이 워드라인 사이에 제공되어야 한다. 이것으로 인해 고집적도의 달성이 어렵게 되고 그러한 다이오드를 형성하기 위해 웨이퍼 제조 공정에 여분의 단계가 추가 되어야 하는 문제가 발생하게 된다.

반도체 메모리에서, 제조율을 향상시키기 위하여, 결함 메모리 셀을 교체하도록 스위치되는 용장성 메모리 셀이 포함된다. 결함 메모리 셀의 교체는 일반적으로 비트 라인 또는 워드라인으로 행해진다.

이러한 용장성 설계는 또한 플래시 메모리에 사용된다:그러나, 교체가 워드라인으로 행해질때, 플래시 메모리의 경우 소거가 또한 교체된 결함 메모리 셀을 포함하는 로우에 대해 실행되므로 DRAM 및 SRAM에서 발생하지 않는 문제점이 발생한다. 여러가지의 고장 원인이 있을 수 있다. 예컨대, 고장이 소스 라인 또는 디바이스 접지 라인에 단락되는 워드라인에 의해 발생될 경우, DRAM 또는 SRAM에서 그러한 워드라인은 용장성 워드라인에 의해 교체되어야 한다. 반면에, 플래시 메모리에서, 소거. 동작은 선택된 소스 블록의 소스 라인에 고전압을 인가하고 그 블록의 모든 워드 라인을 접지에 접속 함으로써 실행된다. 그러나, 상기 고장의 경우, 워드 라인이 접지되므로 교체된 워드라인에 접속된 메모리셀은 또한 동일한 소거 조건에 영향을 받는다. 그러나, 어떠한 기록 동작도 교체된 워드라인에 접속된 메모리 셀에 대해 실행되지 않으므로, 이것은 이들 메모리 셀이 의심할 바 없이 여러 소거 동작 이후에 과소거 상태에 놓여지게 됨을 의미한다. 교체된 메모리 셀이 교체이후 비트 라인에 접속된 상태를 유지하므로, 교체된 메모리 셀이 과소거 상태에 있을 경우 정상 메모리 셀은 정확하게 판독 출력될 수 없다. 또한 다른 고장이 발생할 경우, 교체된 메모리 셀이 소거 조건에 가까운 조건에 영향을 받으므로, 이들 메모리 셀이 점차적으로 과소거 상태에 놓여질 가능성이 크다. 이러한 이유로, 플래시 메모리에서 워드라인으로 용장성 교체를 실행할 수 없었다.

비트 라인 교체 또는 워드 라인 교체중 어느 것이 적당한지는 일반적으로 제조 공정과 관련하여 결정된다. 그러나, 플래시 메모리의 경우, 교체가 워드라인으로 실행될 수 없으므로, 용장성 교체는 워드라인 교체가 더 적당한 경우에서 조차 항상 비트 라인으로 영향을 받았다. 그러므로 적당한 용장성 구성이 선택될 수 있도록 워드라인으로 용장성 교체를 허옹하는 플래시 메모리를 제공하는 것이 필요하다.

본 발명의 목적은 메모리 셀의 과소거시에도 정정 데이타를 판독 출력하는 비휘발성 반도체 메모리를 제공하는 것이다. 특히, 본 발명은 과소거의 효과를 감소시키기 위해 워드라인에 접속되는 게이트를 갖는 선택 트랜지스터가 복수의 메모리 셀로 구성되는 각 메모리 셀 그룹에 제공되고 그 동일 그룹내의 메모리셀의 소스가 선택 트랜지스터를 통하여 공통 소스에 접속되는 비휘발성 반도체 메모리를 제공하는 것으로, 본 발명의 제1목적은 소거 동작 동안 소거 전압을 소스에 인가하는 다이오드의 필요성을 제거함으로써 메모리 밀도를 증가시키고 제조 공정을 단순화시킬 수 있으며, 그러한 구성의 메모리의 기록 및 판독 동작에 적합한 디바이스 구조를 실현하는 것이다. 본 발명의 제2목적은 메모리 셀의 과소거시에도 정정 데이타 판독 출력을 허용하는 또다른 구조의 비휘발성 반도체 메모리를 제공하는 것이다.

제1목적을 달성하는 본 발명의 제1모드에 따르면, 비휘발성 반도체 메모리는 워드라인에 접속되는 게이트를 갖는 선택 트랜지스터가 복수의 메모리 셀로 구성되는 각 메모리 셀 그룹에 제공되고, 동일 그룹내의 메모리 셀의 소스는 그 선택 트랜지스터를 통하여 공통 소스에 접속되며, 소거 전압을 공급하는 다이오드가 제거되고, 기록 및 소거 동작시 드레인-소스 관계는 이전실행된 것과 반전되므로, 기록시 드레인은 접지되고 정전압은 소스에 인가되며, 반면 소거시 소스는 접지되고 고전압은 드레인에 인가된다.

상기 구성에 따르면, 소스 라인은 서로 분리되고, 판독 동작동안 판독시 선택된 메모리 셀에 접속된 소스 라인만이 접지되며;따라서, 메모리 셀이 과소거 될 경우, 그러한 메모리셀은 판독에 영향을 주지 않는다. 기록 및 소거 동작에 있어서, 드레인-소스 관계는 이전 실시된 것과 반전되고, 따라서, 이전에 요구된 바와같은 소거시 고전압으로 소스라인을 구동시키기 위해 다이오드를 제공할 필요가 없게 된다. 결과로써, 고전압을 소스에 인가할 필요가 없으므로 이것은 이러한 다이오드를 제거하여 메모리 밀도를 증가시키고 제조공정을 단순화하는데 기여하게 된다.

기본적으로, 메모리 셀은 소스 또는 드레인 중 어느 하나로 사용될 수 있도록 소스와 드레인 사이에 대칭적 구조를 갖는다. 따라서, 소거시 소스를 개방상태로 세트하고 고전압을 드레인에 인가하거나, 또는 역으로 기록시 드레인을 개방상태로 세트하고 정전압을 소스에 인가하는 것이 가능하다. 메모리 셀의 소스 및 드레인은 기본적으로 이방식으로 교체 가능하지만, 실제로는 후술하는 바와같이, 기록 동작 동안 정전압이 인가되는 전극은 기록 효율을 향상시키기 위해 핫캐리어(hot carrier)의 발생을 증진시키도록 구성되고, 소거 동작 동안 고전압이 인가되는 전극은 파괴 강도(breakdown strength)를 증가시키도록 구성된다. 그러므로, 종래 비휘발성 반도체 메모리에서, 공통 소스라인에 접속된 제1전극(소스)에는 파괴 강도를 증가시킬 수 있는 구조가 제공되고, 비트라인에 접속된 제2전극(드레인)에는 핫캐리어의 발생을 증진시키는 구조가 제공된다. 반면에, 본 발명에서 소거시 고전압이 제2전극(드레인)에 인가되므로, 제2전극(드레인)은 고전압을 유지하도록 구성될 필요가 있다. 그러나, 파괴 강도의 증가 및 핫캐리어의 발생의 증진은 모순된 요구이므로, 제2전극(드레인)은 핫캐리어의 발생을 증진시킬 수 있도록 구성될 수 없다. 그러므로 본 발명에서, 제1전극(소스)은 항 캐리어의 발생을 증진시키는 구조를 갖고, 기록시 전극들간의 관계는 반전되어 정전압이 제1전극(소스)에 인가된다.

제2목적을 달성하기 위해, 본 발명의 제2모드에 따른 비휘발성 반도체 메모리에서, 소스 라인은 매 하나 또는 복수의 워드라인에 독립적으로 제공된다. 판독 동작의 경우, 판독시 선택된 메모리 셀이 접속되는 소스라인, 워드라인 및 비트라인에 저공급 전압. 고공급 전압 및 고공급 전압보다 낮은 정전압이 각각 공급되고, 반면에, 선택된 메모리 셀이 접속되지 않은 소스라인 및 워드라인에 고공급 전압 및 저공급 전압이 각각 공급되며, 선택된 메모리 셀이 접속되지 않은 비트라인은 개방상태가 되거나 또는 저공급 전압으로 구동된다.

본 발명의 제2모드에 따른 비휘발성 반도체 메모리에서, 판독 동작을 달성하기 위해, 고공급 전압보다 낮은 정전압이 선택된 메모리 셀의 드레인에 인가되고, 저공급 전압이 소스에 인가되며, 고공급 전압이 제어 게이트에 인가되어, 상기 메모리 셀은 판독시에 대비하게 된다.

반면에, 선택된 메모리 셀과 동일 비트라인을 공유하는 메모리 셀에 있어서, 고공급 전압보다 낮은 정전압은 그 드레인에 인가되고, 고공급 전압은 그 소스에 인가되며, 저공급 전압은 그 제어 게이트에 인가된다. 따라서, 선택된 메모리 셀과 동일 비트 라인을 공유하는 메모리 셀은 종래 구성에서 보다 더 턴온하는 것을 어렵게 만드는 조건에 놓여진다. 결과로써, 선택된 메모리셀과 동일 비트라인을 공유하는 비선택 메모리 셀 사이에 메모리 셀의 과소거가 있다면, 이러한 과소거된 메모리 셀로부터의 누설전류는 억제된다.

첨부도면을 참조하여 하기에 설명하는 바와같이 상세한 설명으로 부터 본 발명을 더욱 명확하게 이해할 수 있을 것이다.

본 발명의 바람직한 실시예의 상세한 설명을 하기 전에, 본 발명과 종래 기술간의 차를 보다 명확히 이해할 수 있도록 종래의 플래시 메모리를 하기에 설명하기로 한다.

제1도는 종래 플래시 메모리의 기본 구성을 나타낸 블록도이다. 본 발명에 포함되는 플래시 메모리는 상기와 동일한 기본 구성을 갖는다. 도면을 통하여, 동일한 기능을 하는 부분에는 동일한 참조 부호가 표시된다.

제1도에서, 참조 부호 11은 칩, 12은 매트릭스 형으로 배열된 메모리 셀 트랜지스터로 구성된 메모리셀 어레이. 9는 메모리 셀 트랜지스터의 소스에 인가되는 전압을 출력하기 위한 소스 전원 공급 회로. 170은 로우 어드레스 신호 입력 단다, 171은 로우 어드레스 신호 입력 단자(170)를 통하여 입력되는 로우 어드레스 신호를 래치하는 로우 어드레스 버퍼, 7은 로우 어드레스 버퍼(171)로 부터 공급된 내부 로우 어드레스 신호를 디코딩함으로써 메모리 셀 어레이(12)의 워드라인을 선택하는 로우 디코더이다. 또한, 참조 부호 181은 컬럼 어드레스 신호 입력 단자, 80은 컬럼 어드레스 신호 입력 단자(181)를 통하여 입력된 컬럼 어드레스 신호를 래치하는 컬럼 어드레스 버퍼, 81은 컬럼 어드레스 버퍼(80)로부터 공급된 내부 컬럼 어드레스 신호를 디코드하고 메모리 셀 어레이(12)내의 컬럼(비트라인)을 선택하는데 필요한 컬럼 선택 신호를 출력하는 컬럼 디코더이다.

게다가, 참조 부호 83은 컬럼 디코더(81)로부터 공급된 컬럼 선택 신호에 따라 메모리 셀 어레이(12)의 컬럼을 선택하는 컬럼 게이트, 10은 메모리 셀 어레이(12)로부터 판독된 데이타를 증폭하는 센스 증폭기, 13은 센스 증폭기(10)에 의해 증폭된 데이타가 외부로 출력되도록 하는 데이타 출력 버퍼, 14는 데이타 입/출력 단자. 15는 데이타 입/출력 단자(14)를 통하여 입력된 기록 데이타를 래치하는 데이타 입력 버퍼, 16은 데이타 입력 버퍼(15)에 의해 래치된 기록 데이타를 메모리 셀 어레이내로 기록하는 기록 증폭기, 17은 고전압 VPP(예컨대, 12V)가 소거 및 기록시 입력되는 VPP 입력 단자, 18은 VPP 입력단자(17)에 입력된 고전압 VPP를 검출하기 위한 VPP검출 회로이고 19는 VPP 검출 회로(18)에 의해 어떠한 고전압 VPP도 검출되지 않을 경우 전압 VPI로서 공급 전압 VCC(예컨대, 5V)를 출력하고, VPP 검출 회로(18)에 의해 고전압 VPP가 검출될 경우 전압 VPI로서 고전압 VPP를 출력하는 VCC/VPP 스위칭 회로이다.

제2도는 종래 플래시 메모리의 메모리 셀 어레이(12) 및 로우 디코더(7)의 일부를 보다 상세하게 나타낸 도면이다.

제2도에서, 참조부호 1AA 내지 1AH 및 1BA 내지 1BH는 메모리 셀 트랜지스터, 2A 및 2B는 워드라인, 3A 내지 3H는 비트라인, 5A 및 5B는 공통 소스 라인이고 7A 및 7B는 로우 디코더(7)를 구성하는 NAND회로이다.

제3도는 제2도의 메모리 셀 트랜지스터에 대한 전형적인 셀 구조의 예를 나타낸 도면이다.

제3도에서, 참조 부호 201은 제어전극(제어 게이트 CG), 202는 플로팅 게이트(FG), 203은 소스(S), 204는 드레인(D), 205는 산화막(208)으로 피복된 기판(베이스)이다. 참조부호 2는 제어 게이트(201)에 접속된 워드라인, 4는 소스(203)에 접속된 공통 소스 라인이고 3은 드레인(204)에 접속된 비트라인이다. 플로팅 게이트(202)와 베이스(205) 사이에는 터널 산화막이 삽입된다.

제4a도 내지 제4c도는 플래시 메모리에 대한 판독, 기록 및 소거 방법을 설명하기 위한 도면이다: 제4a도는 판독, 제4b도는 기록 그리고 제4c도는 소거 방법을 설명하는 도면이다.

판독의 경우, 4a도에 나타낸 바와같이, 소스에 약 0V의 전압, 드레인(비트라인)에 약 1V의 전압, 제어 게이트(워드라인)에 약 5V의 전압이 인가되고, 센스 증폭기가 비트라인을 통하여 전류가 흐르는지의 여부를 검출함으로써 판독 동작이 이루어진다. 기록의 경우, 제4b도에 나타낸 바와같이, 소스 S에 약 0V의 전압이, 드레인 D에 약 6V의 전압이, 제어 게이트 CG에 약 12V의 전압이 인가되고;이렇게함으로써 드레인 부근에 전사 사태 항복(avalanche breakdown)이 야기되고 전자 사태 항복에 의해 발생된 핫 전자(hot electron)들이 플로팅 게이트 FG 내로 주입되어 기록 동작이 이루어진다. 소거의 경우 제4c도에 나타낸 바와같이, 소스 S에 약 10V의 전압이 인가되고, 드레인 D는 개방상태이며, 제어 전극 CG에 0V의 전압이 인가되므로;플로팅 게이트 FG와 소스 S 사이에 고전계가 발생하고, 이 고전계는 플로팅 게이트 FG상의 전자들로 하여금 Fowler-Nordheim터널링 효과에 의해 소스 S로 유입되게 한다.

소스는 공통 라인에 접속된다. 메모리 셀은 동일한 공통 라인에 접속된 메모리 셀로 각각 구성된 블록을 분할되고, 한번에 한블록 또는 한꺼번에 복수의 블록에 대해 소거 동작이 실행된다. 즉, 소거 동작은 동일 블록 또는 블록내의 모든 셀에 대해서 동시에 발생한다. 본 명세서에서, 소스 및 드레인 전극은 편의상 판독 조건에 의해 결정되는 드레인-소스 관계에 따라 명명되고, 따라서 그 결정된 전극명은 또한 기록 및 소거 동작에 사용된다. 예컨대, 비트라인에 접속된 전극은 동작 모드에 관계없이 항상 드레인으로 불리워진다.

소거 동작은 전술한 바와같이 동일한 공통 소스 라인에 접속된 모든 메모리 셀에 대해 동시에 실행되므로, 소거 동작 후의 상대는 소거 동작시 선택된 메모리 셀 트랜지스터의 특성의 변화 및 데이타가 이들 메모리 셀이 이미 기록되었는지의 여부에 따라 변화한다. 특히, 전자들이 소거 동작에 의해 임의의 메모리 셀의 플로팅 게이트 FG로부터 과추출(over-extracted)된다면, 플로팅 게이트는 정상태(positive state)에 놓이게 될 것이고;이렇게 함으로써 메모리 셀이 비선택 상태일 때에도 누설전류가 메모리 셀에 접속된 비트라인으로 흐르기 때문에 정정 데이타 판독 출력을 방해하는 과소거의 문제를 야기시킨다. 설명을 간단히 하기 위해, 제5도를 참조하여 소거시 선택된 메모리 셀에 기록된 데이타에 의해 어떻게 소거된 상태가 변하는지를 설명하기로 한다.

일반적으로, 기록된 상태, 즉 초과 전자들이 플로팅 게이트 FG 상에 저장되는 상태에 대응하도록 데이타 "0"이 만들어지고, 어떠한 초과 전자들도 플로팅 게이트 FG 상에 저장되지 않는 상태에 대응하도록 데이타 "1"이 만들어진다. 그러므로, 판독시 메모리 셀이 턴온 되는 임계 전압은 "1"을 저장하는 메모리 셀 경우보다 "0"을 저장하는 메모리 셀 경우 높다:따라서, 제4도에 표시된 전압을 인가함으로써 판독이 실행될 경우, "1"을 저장하는 메모리 셀이 턴온되어 전류를 비트라인으로 흐르게 하는 반면, "0"을 저장하는 메모리 셀은 어떠한 전류 흐름도 비트라인상에 발생되지 않도록 오프 상태를 유지한다. 소거 동작은 모든 메모리 셀의 임계 전압 Vth를 데이타 "1"에 대응하는 레벨로 감소시키는 것, 즉 "0"데이타 메모리 셀의 임계 전압 Vth을 데이타 "1"에 대응하는 레벨로 감소시키는 것을 의미한다. 소거동작 동안, "0"데이타 메노리 셀의 임계전압 Vth은 제5도에 나타낸 바와같이 변경되지만, 동시에 "1"데이타 메모리 셀의 임계전압 Vth은 데이타 "1"에 대응하는 레벨 이하로 떨어진다. 판독 전압(5V)이 그 제어 게이트 CG에 인가되지 않을 경우라도 메모리 셀이 턴온되는 전압 레벨로 이러한 임계 전압이 떨어진다면, 메모리 셀은 과소거된 상태에 놓여지게 되고, 이 상태에서 메모리 셀이 비선택 상태에 놓여질지라도 그 메모리 셀에 접속된 비트라인상에 누설전류가 발생되기 때문에 정정 데이타 판독 출력은 달성될 수 없다.

상기 설명은 소거될 메모리 셀에 기록된 데이타가 서로 상이한 경우를 다루고 있다. 반면에, 제조상 변화로 인해 트랜지스터 특성에 변화가 있다면, 제5도에 나타낸 임계 전압 Vth의 변화는 메모리 셀 트랜지스터들 사이에서 상이하게 될 것이다. 이 경우에, 가장느린 변화를 나타내는 메모리 셀의 임계전압 Vth이 소거 레벨이하로 감소되게 하기 위한 것이라면, 다른 메모리 셀 트랜지스터들은 과소거된 상태에 놓여질 수도 있다.

그러나, 실제로는 임의의 메모리 셀 트랜지스터가 그자체 큰 누설 전류를 야기시키는 것과 같은 과소거 상태로 소거되는 경우는 드물지만, 많은 메모리 셀이 동일 비트라인에 접속될 때, 각 메모리-셀로부터의 누설 전류는, 매우 작지만, 결합시 큰 누설 전류가 될 수도 있으므로 정정 데이타 판독 출력이 달성되지 않을 수도 있다.

그러한 과소거의 효과를 감소시키기 위해, 선택된 메모리 셀과 동일한 워드라인에 결합되는 게이트 입력을 갖는 소스 선택 트랜지스터가 추가되는 구성이 제안되었다. 제6도는 종래의 구성을 나타내는 도면이다.

제6도의 구성을 갖는 플래시 메모리에서, 1AA, 1AB,…는 메모리 셀, 2A는 워드라인, 3A는 비트라인, 4A는 공통 소스 라인, 5는 공통 소스, 6A는 선택 트랜지스터이고 61A는 다이오드이다. 로우 디코더 및 컬럼 디코더로 부터의 전압은 접근될 메모리 셀의 위치 및 동작 모드에 따라 선택된 워드라인 및 비트라인에 인가되고, 소정 전압은 동작 모드에 따라 공통 소스 제어부로 부터 공통 소스(5)에 인가된다. 제6도에서, 공통 소스 라인(4A)은 메모리 셀의 두 로우에 공통으로 제공되지만, 이러한 공통 소스 라인은 각 로우에 제공될 수도 있다. 선택 트랜지스터(6A)는 동일 로우에 배열된 메모리 셀의 각 그룹에 제공되어야 하고, 각 그룹의 메모리 셀의 수는 필요에 따라 결정될 수도 있다.

여기에서 메모리 셀(1AA)이 접근되는 것으로 가정한다. 판독 동작의 경우, 약 5V의 전압이 워드 라인(2A)에 인가되고, 약 1V의 전압이 비트라인(3A)에 인가되며, 0V의 전압이 공통 소스(5)에 인가된다. 워드라인(2A)상의 약 5V의 전압이 선택 트랜지스터(6A)의 게이트에 인가되므로, 선택 트랜지스터(6A)는 온상태로 되고, 반면에 메모리 셀(1AA)의 소스는 0V의 전압이 공통 소스라인(4A)에 인가됨에 따라 0V로 유지되어 제4a도에 나타낸 바와같은 동일 조건으로 판독 동작을 실행한다. 워드라인(2A)이외의 워드라인들이 0V로 유지되므로, 6A로 표시된 트랜지스터 이외의 선택 트랜지스터들은 오프상태를 유지하게 되고, 따라서 4A로 표시된 공통 소스 라인을 제외한 모든 공통 소스 라인은 개방상태가 된다. 결과로써, 메모리 셀(1AA)에 인접한 메모리 셀을 제외한 비트라인(3A)에 접속된 과소거된 메모리 셀이 존재한다면, 어떠한 누설전류도 비트라인으로 흐르지 않게되고 정정 데이타 판독 출력이 달성될 수 있다.

기록 동작의 경우, 약 12V의 전압이 워드라인(12A)에 인가되고, 약 6V의 전압이 비트 라인(3A)에 인가되며, 0V의 전압이 공통 소스(5)에 인가된다. 따라서, 판독 동작의 경우와 마찬가지로, 접근될 메모리 셀을 포함하는 로우의 선택 트랜지스터는 턴온되므로, 메모리 셀은 제4b도에 나타낸 바와같은 동일 전압 조건에 영향을 받게 된다. 소거동작의 경우, 0V의 전압이 모든 워드라인(2A)에 인가되고 약 12V의 전압이 공통 소스(5)에 인가되는 반면에, 모든 비트라인은 개방상태가 된다. 공통 소스(5)상의 약 12V의 전압은 관련된 다이오드를 통하여 각 공통 소스 라인(4A)에 인가되고, 따라서 제4c도에 나타낸 바와같은 동일한 소거 전압이 각 메모리 셀에 인가된다. 제6도의 구성에 있어서, 약 12V의 소거 전압이 선택 트랜지스터를 통하여 각 공통 소스 라인에 인가될 수 없으므로, 도시한 바와같이 다이오드는 공통 소스(5)와 각 공통 소스 라인사이에 제공될 필요가 있다.

제7도는 제6도의 회로의 디바이스 배열을 나타낸 평면도이고, 제8도는 다이오드(61A)의 단면도이다. 참조 부호 101AA는 메모리 셀(1AA)의 드레인을 비트라인(3A)에 접속하는 접촉홀, 102A는 선택 트랜지스터(6A)를 공통 소스(5)에 접속하는 접촉홀, 103A는 다이오드(61A)를 공통 소스(5)에 접속하는 접촉홀이고, 104는 메모리 셀(1AA)의 플로팅 게이트이다. 동일한 참조 부호들이 제8도에 사용된다. 워드라인은 제2폴리실리콘 층으로 형성되고, 비트라인은 알루미늄으로 형성되며, 공통 소스 라인(7A)은 확산층으로 형성되고, 플로팅 게이트는 제1폴리실리콘 층으로 형성된다.

제7도에서 알 수 있는 바와같이, 디바이스 배열에는 각 공통 소스 라인과 공통 소스(5)사이에 제공될 다이오드가 공통 소스 라인과 공통 소스(5)사이의 상호 접속부에 형성될 필요가 있다. 그러한 다이오드의 형성에는 일정한 공간을 필요로 하므로, 그러한 다이오드를 제공할 필요가 없는 구조에서 보다 더 큰 공간이 워드라인 사이에 제공되어야 한다. 이것은 고집적도를 달성하는 것을 어렵게 할 뿐만 아니라 그러한 다이오드를 형성하기 위해 웨이퍼 제조 공정에 임시 단계가 추가되어야 하는 문제점을 생기게 한다.

전술한 바와같이, 종래 플래시 메모리는 메모리 셀 트랜지스터들이 소거의 결과로써 과소거 상태에 놓여질 경우 정정 데이타 판독 출력이 행해질 수 없다는 제점을 갖는다. 반면에, 이 문제점을 해소하기 위해 제안된 플래시 메모리는 고집적도를 위한 메모리 설계를 방해하는 문제점을 갖고 있었다.

제9도는 본 발명의 제1모드에 따른 비휘발성 반도체 메모리의 기본 구성을 나타낸 도면이다. 이하 기술되는 제1 내지 제7실시예의 플래시 메모리는 제9도에 도시한 바와같이 동일한 기본 구성을 갖고 있다. 제10a도 내지 제10c도는 제1모드의 비휘발성 반도체 메모리에 대한 여러 동작 모드의 여러 부분에 인가된 전압의 조건을 나타낸 도면이다.

제9도에서, 참조부호 2A, 2B, …및 3A, 3B, …는 격자 형으올 배열되는 제1로우 라인 및 제1컬럼 라인 각각을 나타내고; 4A, 4B, …는 제1로우 라인과 평행하게 배열된 제2로우 라인이며; 1AA, 1AB, 1AC, …, 1BA, …는 제1로우 라인과 제1컬럼 라인 사이의 상호접속부에 각각 형성되고, 제1로우 라인중 한 라인에 접속된 제어 전극, 제2로우 라인중 한 라인에 접속된 제1전극 및 제1컬럼 라인중 한 라인에 접속된 제2전극을 갖는 비휘발성 메모리 소자들이고; 5는 제1컬ㄷ럼 라인과 평행하게 배열된 제2컬럼 라인을 나타내며; 6A, 6B, …는 제2컬럼 라인(5)과 제1로우 라인(2A, 2B, …)사이의 상호접속부에 각각 형성되고, 제1로우 라인중 한 라인에 접속된 제어전극, 제2칼럼 라인(5)에 접속된 제1전극 및 제2로우 라인중 한 라인에 접속된 제2전극을 갖는 능동 소자이다. 판독 동작의 경우, 선택된 메모리 소자가 접속되는 제1로우 라인에 제3전압(5V)이 인가되고, 나머지 제1로우라인에 제1전압(0V)이 인가되며; 또한, 선택된 메모리 소자가 접속되는 제1컬럼 라인에 제2전압(1V)이 인가되고, 제2컬럼 라인(5)뿐만 아니라 나머지 제1컬럼 라인에 제1전압(0V)이 인가된다. 기록 동작의 경우, 선택된 메모리 소자가 접속되는 제1로우 라인에 제5전압(12V)이 인가되고, 나머지 제1로우 라인에 제1전압(0V)이 인가되며; 또한, 선택된 메모리 소자가 접속되는 제1컬럼 라인에 제1전압(0V)이 인가되고, 제2컬럼 라인(5)에 제4전압(6V)이 인가되며, 선택된 메모리 소자에 접속하는 제1컬럼 라인외의 제1컬럼 라인들은 개방상태가 된다. 소거 동작의 경우, 능동 소자(6A, 6B, …)를 비전도 상태에 놓이게 하는 제7전압은 제1로우 라인에 인가되고, 소거 전압인 제6전압은 제1컬럼 라인에 인가된다.

기본적으로, 메모리 셀 트랜지스터의 구조는 소스 또는 드레인으로 사용될 수 있도록 소스와 드레인간에 대칭적이다. 그러므로 소스르 개방상태로 세트하고 소거시 고전압을 드레인에 인가하거나, 이와는 달리 드레인을 개방상태로 세트하고 기록시 정전압을 소스에 인가하는 것이 가능하다.

제9도 및 제6도간의 비교로부터 알 수 있는 바와같이, 본 발명의 비휘발성 반도체 메모리는 종래 구성의 공통 소스 라인, 공통 소스 및 선택 트랜지스터 각각에 대응하는 제2로우 라인(4A, 4B, …), 제2컬럼 라인(5) 및 능동 소자(6A, 6B, …)를 구비하지만, 제2컬럼 라인(5)을 제2로우 라인(4A, 4B, …)에 접속시키는 다이오드들은 제거된다. 종래기술에서, 다이오드는 소거시 제2컬럼 다인(5)에 인가된 고전압이 관련 제2로우 라인에 인가될 수 있도록 제공되었다. 본 발명에서는, 이들 다이오드들이 제거되므로, 소거시 고전압이 제2로우 라인에 인가될 수 없게 된다. 그러므로, 본 발명의 비휘발성 반도체 메모리에서, 제10c도에 나타낸 바와같이 소거시 드레인 및 소스에 인가되는 고전압은 개방상태가 된다. 따라서, 고전압을 소스에 인가할 필요가 없게 되어 그 관련된 다이오드를 제거할 수 있고 집적도를 향상시키며 제조 공정을 간단히 할 수 있다.

전술한 바와같이, 메모리 셀의 소스 및 드레인은 기본적으로 교체 가능하지만, 실제로 후술하는 바와같이, 기록시 정전압이 인가되는 전극은 기록 효율성을 향상시키기 위해 핫 캐리어의 발생을 증진시키는 구조로 이루어지고, 소거시 고전압이 인가되는 전극은 파괴강도를 증가시키는 구조로 이루어진다. 그러므로, 종래의 비휘발성 반도체 메모리에서, 공통 소스 라인에 접속되는 제1전극(소스)에 파괴 강도를 증가시키는 구조가 제공되고, 비트라인에 접속되는 제2전극(드레인)에 핫 캐리어의 발생을 증진시키는 구조가 제공된다. 반면에 본 발명에서는, 소거시 고전압이 제2전극(드레인)에 인가되므로, 제2전극(드레인)은 고전압에 견디어 낼 수 있는 구조로 이루어질 필요가 있다. 그러나, 파괴강도를 증가시키고 핫캐리어의 발생을 증진시키는 것은 모순된 요구이므로, 제2전극(드레인)은 핫캐리어의 발생을 증진시키는 구성으로 될 수 없다. 그러므로, 본 발명에서, 제1전극(소스)은 핫캐리어의 발생을 증진시키는 구조를 갖고, 기록시 전극들간 관계는 반전되어 정전압이 제1전극(소스)에 인가된다.

제11도 본 발명의 제1실시예에 따른 플래시 메모리의 구성을 나타낸 도면이 다. 이 실시예에서, 도면의 한정된 공간 때문에, 메모리는 4개의 워드라인(2A, 2B, 2C, 2D), 4개의 비트라인(3A, 3B, 3C, 3D) 및 16개의 메모리셀(1AA, 1AB, …)을 포함하는 것으로 도시되지만, 실제로, 메모리는 도시된것 보다 훨씬 더 많은 메모리 셀을 포함하고 있다. 참조 부호 4A 및 4B는 공통 소스 라인이고; 4A에는 상부의 두 로우내의 메모리 셀의 소스가 접속되고, 4B에는 하부의 두 로우내의 메모리 셀의 소스가 접속되어 있다. 참조부호 5는 공통소스를 표시하고 있다. 참조 부호 6A 내지 6D는 각각 워드 라인에 제공되는 선택 트랜지스터이다. 각각의 트랜지스터의 게이트는 그와 관련된 워드라인에 접속되고, 제1전극은 공통 소스(5)에 접속되며, 제2전극은 공통 소스 라인 4A 또는 4B에 접속된다. 참조부호 7은 어드레스 신호를 디코드하고 전압을 선택된 워드라인에 인가하는 로우 디코더이다. 참조부호 81 내지 85는 비트라인(3A, 3B, 3C, 3D)에 인가된 전압을 제어하는 제어부를 나타낸다. 81로 표시된 컬럼 디코더는 컬럼 게이트 트랜지스터(83A-83D)가 각각의 비트라인을 버스 라인(31)에 접속시키는 것을 제어함에 따라 어드레스 신호를 디코드하고 컬럼 선택 신호를 출력한다. 참조 부호 84는 기록시 선택된 비트 라인을 0V에 접속하는 기록 접지 회로이고, 85는 소거시 고전압을 선택된 비트라인에 인가하는 소거 전압 공급 회로이다. 참조 부호 10은 판독동안 비트라인을 통하여 흐르는 전류를 감지하고 이것에 의해 메모리 셀에 기억된 데이타를 판독하는 센스 증폭기이다. 참조부호 91및 92는 공통 소스(5)에 인가된 전압을 제어하는 회로인데; 91은 판독동안 공통소스(5)를 0V접속시키는 판독 접지 회로이고, 92는 판독시 정전압을 공통 소스(5)에 공급하는 기록 전압 공급 회로이다.

제12도는 제1실시예의 플래시 메모리의 디바이스 배열을 나타낸 평면도이다. 참조 부호 101AA는 메모리 셀(1AA)의 드레인을 비트 라인에 접속시키는 접촉홀이고, 102A는 소스 선택 트랜지스터(6A)를 공통 소스(5)에 접촉시키는 접촉홀이다. 참조 부호들은 제11도의 동일 참조 부호로 나타낸 바와같은 동일 부분을 표시한다. 제7도를 참조하여 설명한 바와같이, 워드라인은 제2폴리실리콘층으로 형성되고, 비트라인은 알루미늄으로 형성되며, 공통 소스 라인(7A)은 확산층으로 형성되고, 플로팅 게이트는 제1폴리실리콘층으로 형성된다.

제13도는 70, 71, 72, 75 및 79가 n채널 엔헨스먼트 모드 트랜지스터이고, 74, 77 및 78이 P채널 엔헨스먼트 모드 트랜지스터이며, 73이 n채널 공핍 모드 트랜지스터인 로우 디코더(7)의 회로 구성의 일부를 나타낸 도면이다. 이 회로 구성은 잘 알려져 있으므로 상세한 설명은 생략하기로 한다. 5V의 전압이 VCC에 인가된다. /PGM은 기록시 0V이고 다른 동작시 5V인 기록 제어 신호이다. VP는 판독시 5V이고 기록시 12V이며, 동작 모드에 따라 그리고 워드라인이 선택 상태인지 또는 비선택 상태인지의 여부에 따라 소정 전압이 출력된다. VC는 정상적으로 5V이지만, 소거 전압이 소거시 모든 비트 라인에 인가될 경우 0V로 세트된다.

컬럼 디코더(81)는 기본적으로 제13도에 도시한 바와같은 동일한 회로 구성을 갖고, /PGM 및 VP에 대한 전압값들에 있어 차이점이 있다. 즉, /PGM은 판독시 5V 및 다른 동작시 0V인 반면에, VP는 판독시 5V 및 다른 동작시 12V이다.

제14도는 센스 증폭기(10)의 회로 구성을 나타낸 도면이고, 제15도는 기록 전압 공급 회로(92) 및 소거 전압 공급 회로(85)의 회로 구성을 나타낸 도면이며, 제16도는 판독 접지 회로(91) 및 기록 접지회로(84)의 회로 구성을 나타낸 도면이다. 이들 회로는 잘 알려져 있으므로, 그 상세한 설명은 생략하기로 한다.

본 발명의 실시예의 동작을 메모리 셀(1AA)의 액세스시 선택되는 것으로 가정하여 하기에 설명하기로 한다.

판독 동작의 경우, 로우 디코더(7)는 메모리 셀(1AA)이 접속되는 워드라인(2A)을 "H"(약 5V)로, 다른 워드라인(2B, 2C, 2D)을 "L"(약 0V)로 구동시키는 반면에 컬럼 디코더(81)는 컬럼 게이트 선택라인(82A)을 "H"(약 5V)로, 다른 컬럼 게이트 선택 라인(82B, 82C, 82D)을 "L"(약 0V)로 구동시킨다. 동시에, 공통소스(5)는 판독 접지 회로(91)에 의해 약 0V로 세트되고, 기록 전압 공급 회로(92)는 개방 상태로 세트되며; 반면에, 버스 라인(31)은 센스 증폭기(10)에 의해 약 1V로 세트되고, 기록 접지 회로(84) 및 소거 전압 공급 회로(85) 둘다는 개방 상태로 세트된다. 결과고써, 소스 선택 트랜지스터(6A)는 턴온되어 공통 소스 라인(4A)을 약 0V로 구동시키고, 반면에 컬럼 게이트 트랜지스터(83A)는 턴온되어 비트라인(3A)을 약 1V로 구동시킨다. 즉, 약 0V의 전압이 선택된 메모리 셀(1AA)의 소스에 인가되고, 약 1V의 전압이 그 드레인에 인가되며, 약 5V의 전압이 그 제어 게이트에 인가된다. 이렇게 함으로써 전류는 비트라인(3A)을 통하여 흐르고 기억된 데이타에 따라 변화하는 전류량은 센스증폭기(10)에 의해 검출된다. 약 5V의 전압이 또한 워드라인(2A)에 접속된 다른 메모리 셀의 제어 게이트에 인가되지만, 이들 메모리 셀이 접속되는 비트 라인들은 컬럼 게이트 트랜지스터(83B, 83C, 83D)가 오프 상태이므로 버스라인(31)상에 어떠한 영향도 주지 않게 된다. 또한, 0V 전압만이 비트라인(3A)에 접속된 다른 메모리 셀의 제어 게이트에 인가되므로, 메모리 셀에 기억된 데이타의 상태는 비트 라인상에 어떠한 영향도 주지 않을 것이다.

메모리 셀(1CA, 1DA)의 소스가 접속되는 공통 소스 라인(4B)은 소스 선택 트랜지스터(6C, 6D)가 오프 상태이므로 개방 상태가 되고; 따라서, 메모리 셀(1CA, 1DA)이 과소거 상태에 있더라도 비트라인(3A)으로 흐르는 누설 전류와는 아무런 관련이 없다. 그러나, 본 실시예에서, 메모리 셀(1BA)의 소스가 접속되는 공통 소스 라인(4A)이 계속 공통 소스(5)에 접속되므로, 메모리 셀(1BA)이 과소거 상태에 있다면 누설 전류가 비트라인(3A)으로 흐를 것이다. 그러나, 전술한 바와같이, 단지 하나의 과소거된 메모리 셀로 부터의 누설 전류가 거의 무시될 수 있도록 과소거로 인한 개개의 메모리 셀 각각으로부터 흐르는 누설 전류의 크기는 매우적다. 따라서, 제11도의 구성에 의하면, 다수의 메모리 셀이 동일 비트라인에 접속될 때에도, 누설 전류가 인접 메모리 셀로부터 흐를 수 있으므로 과소거 동작은 정정 데이타 판독 출력에 악영향을 주지 않게 된다.

기록 동작의 경우, 로우 디코더(7)는 메모리 셀(1AA)이 접속되는 워드라인(2A)을 "H"(약 12V)로 다른 워드 라인(2B, 2C, 2D)을 "L"(약 0V)로 구동시키는 반면에, 컬럼 디코더(81)는 컬럼 게이트 선택 라인(82A)을 "H"(약 5V 또는 12V)로, 다른 컬럼 게이트 선택 라인(82B, 82C, 82D)을 "1"(약 0V)로 구동시킨다. 동시에, 공통 소스(5)는 기록 전압 공급 회로(92)에 의해 약 6V로 세트되고, 판독 접지회로(91)는 개방 상태로 세트되며: 반면에, 버스 라인(31)은 기록 접기 회로(84)에 의해 약 0 또는 6V로 세트되고 센스 증폭기(10) 및 소거 전압 공급 회로(85)는 둘다 개방상태로 세트된다. 결과로써, 소스 선택 트랜지스터(6A)는 턴온되어 공통 소스 라인(4A)을 약 6V로 구동시키는 반면, 컬럼 게이트 트랜지스터(83A)는 턴언되어 비트라인(3A)을 약 0 또는 6V로 구동시킨다. 즉, 약 6V의 전압이 선택된 메모리 셀(1AA)의 소스에 인가되고, 약 0 또는 6V의 전압이 그 드레인에 인가되며, 약 12V의 전압이 그 제어 게이트에 인가된다. 기록 접지 회로(84)의 전압을 기록될 데이타에 따라 약 0 또는 6V로 세팅함으로써, 데이타 "0" 또는 "1"이 기록된다.

소거 동작의 경우, 로우 디코더(7)는 모든 워드라인(2A, 2B, 2C, 2D)을 "L"(약 0V)로 구동시키는 반면, 컬럼 디코더(81)는 컬럼 게이트 선택 라인(82A)을 "H"(약 12V)로 그리고 다른 컬럼 게이트 선택 라인(82B, 82C, 82D)을 "L"(약 0V)로 구동시킨다. 동시에, 판독 접지 회로(91) 및 기록 전압 공급회로(92)는 개방 상태로 세트되며; 반면에, 버스라인(31)은 소거 전압 공급 회로(85)에 의해 약 12V로 세트되고, 기록 접지 회로(84) 및 센스 증폭기(10)는 둘 다 개방상태로 세트된다. 결과로써, 소스선택 트랜지스터(6A, 6B)는 턴오프되어 공통 소스 라인(4A)을 개방상태로 세팅하는 반면에, 컬럼 게이트 트랜지스터(83A)는 턴온되어 비트라인(3A)을 약 10V로 구동시킨다. 즉, 비트라인(3A)에 접속된 메모리 셀(1AA, 1BA, 1CA, 1DA)의 소스는 개방 상태가 되고, 그 제어 게이트가 약 0V를 유지하면서 그 드레인에 약 10V의 전압이 인가되므로, 그 플로팅 게이트 상의 전자들은 제거된다. 결과로써, 이들 모든 메모리 셀은 소거 상태에 놓여지게 된다. 즉, "1"이 각 메모리셀이 기록되었다.

상술한 예에서, 소거 동작은 한번에 한 비트라인에 대해 실행되고; 이와는 달리, 컬럼 게이트(81)가 소거시 하나 이상의 컬럼 게이트 트랜지스터를 동시에 턴온할 수 있는 신호를 출력하도록 구성된다면, 복수의 비트라인에 접속된 메모리 셀은 모두 동시에 소거될 수 있다.

설명한 바와같이, 제1실시예에 따르면, 메모리 셀의 과소거시에도 정정 데이타 판독 출력을 보장하도록 소스 선택 트랜지스터가 제공되는 구성에 있어서는, 소거 전압을 공통 소스 라인에 인가하는 다이오드를 제공할 필요가 없다. 결과로써, 제12도에 나타낸 바와같이, 메모리 셀 로우간의 공간은 감소될 수 있고, 다이오드를 형성하는 제조 단계는 삭제될 수 있다. 이렇게 함으로써 증가된 집적되 및 감소된 비용으로, 플래시 메모리를 달성할 수 있다.

또한 이 실시예의 플래시 메모리의 비트 라인 선택 소거 능력은 그 응용 분야를 증가시키는 역할을 한다.

종래 플래시 메모리의 메모리 소자는 제3도에 도시한 구조를 갖고, 소거의 경우 12V 정도의 고전압이 소스에 인가된다. 그러나, 이 구조에서 소스의 접합 파괴 강도가 불충분하다면, 접합 파괴 전류가 흐를 것이고 소거 전류가 급속히 증가할 것이다. 또다른 문제는 접합 파괴 전류에 의해 발생된 핫 캐리어가 게이트 산화막에 트랩된다는 것인데, 이러한 문제점은 기록/소거 특성을 떨어뜨린다. 이들 문제점을 피하기 위해, 예컨대, 소스가 고전압을 유지할 수 있도록 불순물 농도 경도를 감소시킴으로써 소스의 접합 파괴 강도를 증가시키도록 구조적 변경이 행해진다.

종래 플래시 메모리의 메모리 소자에서, 기록시 6V 정도의 기록 전압이 드레인에 인가되고, 드레인 부근에서 발생하는 전자 사태 항복에 의해 발생된 핫 캐리어는 기록 동작을 달성하도록 플로팅 게이트에 주입된다. 드레인 부근의 핫 캐리어 발생 효율이 낮다면, 기록 특성은 저하될 것이다. 이러한 문제점을 피하기 위해, 예컨대, 불순물 눙도 경도를 증가시킴으로써 핫 캐리어 발생 효율을 증진시키도록 구조적 변경이 행해진다.

그러나, 본 발명에서 드레인-소스 관계가 기록 및 소거시 종래 배열로부터 반전되므로, 종래 실행된 바와같이 소스가 파괴 강도를 증가시킬 수 있는 구성으로 되고 드레인이 핫 캐리어 발생 효율을 증진시킬 수 있는 구성으로 된다면, 고전압이 인가되는 드레인의 접합 파괴 강도는 불충분하게 될 것이고 핫 캐리어 발생효율은 기록시 핫 캐리어가 발생되는 소스 부근에서 낮게 될 것이다. 이러한 문제점을 해소하기 위해 이하에서 제2 내지 제4실시예를 설명하기로 한다.

제17도는 드레인의 접합 파괴 강도가 향상되는 제2실시예에 따른 메모리 소자의 구조를 나타낸 도면이다. 제3도와의 비교에서 명백히 알 수 있는 바와같이, 본 실시예의 메모리 소자구조는, 본 실시예에서, n'영역(206)이 드레인(204) n'영역과 채널 및 기판(P-SUB)(205) 사이에 형성된다는 점에서 제3도에 도시된 종래의 구조와 상이하다. 접합 파괴 강도를 향상시키도록 설계된 임의의 종래 플래시 메모리 셀 구조에서, 전술한 바와같이 증가된 접합 파괴 강도에 대한 구조적 변경은 소스에만 행해지고, 본 실시예에서와 같이 증가된 접합 파괴 강도에 대한 구조적 변경이 드레인에 행해지는 예는 없다. 이러한 변경에 의하면, 드레인 영역(204)의 불순물 농도 경도는 감소되고 따라서 접합 파괴 강도는 개선된다. 이것은 고소거 전압이 드레인에 인가될 때 흐르는 접합 파괴 전류를 감소시키는데 기여한다.

판독 동작의 경우, 약 1V의 전압이 증가된 파괴 강도를 갖는 드레인(204)에 인가되므로, 드레인(204) 부근에서 발생된 핫 캐리어들은 장시간에 걸쳐 점진적인 방식으로 트랩되고, 따라서 한계이동(threshold shift)으로 인한 소프트 기록 또는 판독 방해와 같은 문제점들이 종래 구조와 비교해 볼 때 완화된다.

기록 동작의 경우, 6V의 정도의 기록 전압은 감소된 불순물 농도 경도를 갖는 드레인(204)이 아니라 정상의 불순물 농도 경도를 갖는 소스에 인가된다. 이렇게 함으로써 기록 특성 저하의 문제점을 방지하게 된다.

제18도는 소스가 핫 캐리어 발생 효율을 증진시키도록 구성되는 제3실시예에 따른 메모리 소자의 구조를 나타낸 도면이다. 제3도와 비교로부터 알 수 있는 바와같이, 본 실시예의 메모리 소자 구조는 본 실시예에서 P' 영역이 소스(203) n'영역과 채널 및 기판(P-USB)(205) 사이에 형성되는 점에서, 제3도에 도시한 종래의 메모리 소자 구조와는 상이한 것이다. 핫 캐리어 발생 효율을 증진시키도록 설계된 종래 임의의 플래시 메모리 셀 구조에서, 핫 캐리어 발생 효율을 증진시키는 구조적 변경은 전술한 바와같이 드레인에만 행해지므로, 본 실시예에서와 같이 핫 캐리어 발생 효율을 증진시키는 구조적 변경이 소스에 행해지는 예는 없다. 이러한 변경에 따르면, 소스 영역(203)의 불순물 농도 경도는 가파르게 만들어지고, 따라서 핫 캐리어 발생 효율이 증진된다. 이것은 기록 특성을 향상시키는데 기여하게된다.

판독 동작의 경우, 약 1V의 전압이 드레인(204)에 인가되므로, 드레인(204) 부근에서 발생된 핫 캐리어들은 장시간에 걸쳐 점진적인 방식으로 트랩되고, 한계이동으로 인한 소프트기록 또는 판독 방해와 같은 문제점을 방지한다.

소거 동작의 경우, 10V 정도의 소거시 고전압이 가파른 불순물 농도 경도를 갖는 소스(203)가 아니라 정상의 불순물 농도 경도를 갖는 드레인에 인가된다. 이렇게 함으로써 증가된 접합 파괴 전류에 의해 발생되고 게이트 산화막에 트랩되는 핫 캐리어로 인한 기록/소거 특성저하의 문제점을 방지하게 된다.

제19도는 제2실시예의 구조적 변경과 제3실시예의 구조적 변경이 결합되는 제4실시예에 따른 메모리 소자의 구조를 나타낸 도면이다. 즉, 제4실시예에서, 접합파괴 강도를 증가시키는 변경은 드레인에 행해지고, 핫 캐리어 발생 효율을 증진시키는 변경은 소스에 행해진다. 제2 및 제3실시예의 특성을 결합함으로써, 접합 파괴 전류의 감소 및 기록 특성의 향상이 동시에 달성될 수 있다.

플래시 메모리에 있어서, 소거시 소스에 인가된 소거 전압을 감소시키기 위해 부전압이 제어 게이트에 인가되는 부전압 소거 방법이 제안되었다. 하기에 기술되는 제5실시예는 상기 후전압 소거 방법을 채용한 플래시 메모리에 본 발명이 적용되는 실시예와 관련이 있다.

제5실시예의 플래시 메모리는 제11도에 도시한 제1실시예의 구성과 동일한 구성을 갖는 것으로, 단지 소거시 인가되는 전압에 차이점 있다. 제20도는 제5실시예에 따른 소거시 인가되는 전압을 나타낸 도면이다. 도시한 바와같이, 약 10V의 전압이 제어 게이트 CG에 인가되고 약 5V의 전압이 드레인 D에 인가되며, 소스 S는 개방상태가 된다. 이러한 인가된 전압 조건을 달성하기 위해, 소거시 로우 디코더(7)는 모든 워드라인(2A, 2B, 2C, 2D)을 약 10V에서 "L"로 구동시키고, 반면 컬럼 디코더(81)는 컬럼 게이트 선택라인(82A)을 "H"(약 7V)로 그리고 다른 컬럼 게이트 선택 라인(82B, 82C, 82D)을 "L"(약 0V)로 구동시킨다. 동시에, 판독 접지 회로(91) 및 기록 전압 공급 회로(92)는 개방상태로 세트되고; 반면, 버스 라인(31)은 소거 전압 공급 회로(85)에 의해 약 5V로 세트되며, 기록 접지-회로(84) 및 센스 증폭기(10)는 개방상태로 세트된다. 결과로써, 소스 선택 트랜지스터(6A, 6B)는 턴오프되어 공통 소스 라인(4A)을 개방상태로 세트하고, 반면 컬럼 게이트 트랜지스터(83A)는 턴온되어 비트라인을 약 5V로 구동시킨다. 즉, 비트라인(3A)에 접속된 메모리셀(1AA, 1BA, 1CA, 1DA)의 소스는, 개방상태로 세트되고, 반면, 약 5V의 전압이 그 드레인에 인가되고 약 10V의 전압이 그 제어 게이트에 인가되어 전자들이 각 메모리 셀의 제어 게이트로부터 제거된다. 결과로써, 이들 모든 메모리 셀은 소거 상태에 놓여진다. 즉, "1"이 각 셀에 기록된다.

본실시예에 따르면, 드레인에 인가된 소거 전압은 약 5V로 감소될 수 있고, 이것은 접합 파괴 전류 흐름을 발생시키는 문제점을 효과적으로 방지하게 된다. 더우기, 드레인은 고전압에 영향받을 필요가 없으므로, 이 실시예는 전술한 그러한 변경의 필요성을 제거한다. 즉, 드레인의 드레인 파괴 강도를 향상시키도록 불순물 농도 경도를 감소시킨다. 게다가, 로우디코더(7)로부터 워드라인으로 인가된 전압이 선택적으로 부전압으로 된다면, 소거 동작은 비트라인 뿐만 아니라 워드라인으로 달성될 수 있다. 이것으로 인해 동작 유연성이 한 결 나아진다.

후술되는 제1 내지 제5실시예에서, 소거 전압은 비트라인을 통해 선택적으로 인가되는데, 이것은 동작 유연성을 증진시키게 된다. 반면에, 플래시 메모리의 특징중 하나는 모든 메모리셀이 한번에 소거될 수 있는 그것의 총소거 능력이고, 이 총소거 능력은 그 자체로서 장점을 제공한다. 후술되는 제6실시예는 모든 메모리 셀들이 동시에 소거될 수 있는 실시예와 관련되어 있다.

제21도는 제6실시예에 따른 플래시 메모리의 구성을 나타낸 도면이다. 제11도와의 비교로부터 명백히 알 수 있는 바와같이, 제1실시예의 구성과의 차이점은, 제6실시예에서 비트라인 바이어싱 트랜지스터(87A, 87B, 87C, 87D)가 컬럼 게이트 트랜지스터(83A-83D)에 접속된 단부로 부터 비트라인(3A, 3B,3C, 3D)의 대향 단부에 접속되고, 소거 전압 공급 라인(88)에 접속되는 비트 바이어싱 트랜지스터(87A, 87B, 87C, 87D)의 다른 단부가 차례로 소거 전압 공급 회로(85)에 접속된다는 점이다. 비트라인 바이어싱 트랜지스터(87A, 87B, 87C, 87D)의 게이트 전극들은 비트라인 바이어싱 트랜지스터로 하여금 소거 동작 동안 전도하도록 하는 신호를 출력하는 비트라인 바이어스 선택 회로(86)의 출력에 결합된다. 비교에 의하면, 제11도에서, 소거 전압 공급 회로(85)는 버스 라인(31)에 접속되어 있다.

제21도에 나타낸 제6실시예의 회로에서, 판독 및 기록 동작은 제11도에 도시한 회로에서의 판독 및 기록 동작과 동일하다. 제11도의 회로에서, 소거 전압 공급 회로(85)는 판독 및 기록 동작동안 개방 상태이고; 제21도의 회로에서, 비트라인 바이어싱 트랜지스터(87A, 87B, 87C, 87D)는 판독 및 기록 동작동안 비전도 상태에 놓여지는데, 이것은 개방상태로 세트되는 것과 같은 것이다. 따라서, 제6실시예의 회로의 판독 및 기록 동작은 제1실시예에서와 동일하므로, 이들 동작의 설명은 생략하기로 한다.

소거 동작의 경우, 로우 디코더(7)는 모든 워드라인(2A, 2B, 2C, 2D)을 "L"(약 0V)로 구동시키고, 컬럼 디코더(81)는 컬럼 게이트 선택 라인(82A, 82B, 82C, 82D)을 "L"(약 0V)로 구동시키며, 비트 및 바이어스 선택 회로(86)는 그 출력을 "H"(약 12V)로 세트시킨다. 동시에, 판독 접지 회로(91) 및 기록 전압 회로(92)는 개방상태로 세트되고, 소거 전압 공급 라인(88)은 소거 전압 공급 회로(85)에 의해 약 12V로 구동되며, 기록 접지 회로(84) 및 센스 증폭기(10) 둘다는 개방상태로 세트된다. 결과로써, 소스 선택 트랜지스터(6A, 6B)는 오프 상태가 되어 공통 소스 라인(4A)을 개방상태로 세트시키고, 컬럼 게이트 트랜지스터(83A, 83B, 83C, 83D)는 또한 오프 상태가 되는 반면 비트 라인 바이어스 트랜지스터(87A, 87B, 87C, 87D)는 모두 온 상태가 되어 비트 라인(3A, 3B, 3C, 3D)을 약 10V로 구동시킨다. 즉, 모든 메모리 셀의 소스가 개방상태로 세트되고, 약 10V의 전압이 그 드레인에 인가되며, 약 0V의 전압이 그 제어 게이트에 인가되어 전자들은 그 플로팅 게이트로부터 제거된다. 결과로써, 모든 메모리셀은 소거 상태에 놓여진다. 즉 "1"이 각 메모리 셀에 기록되었다.

제11도의 회로에서, 모든 컬럼 게이트 선택 라인이 모든 비트 라인(3A, 3B, 3C, 3D)을 선택하도록 컬럼 디코더(81)에 의해 선택 상태에 놓여진다면, 모든 메모리 셀은 동시에 소거될 수 있다. 제13도의 디코더 회로가 컬럼 디코더 회로로 사용된다면, 모든 컬럼 게이트 선택 라인은 제13도에 도시한 VC를 0V로 세팅함으로써 선택된 상태로 동시에 놓여질 수 있다.

이와는 달리, 복수의 출력 라인을 선택할 수 있는 신호가 컬럼 디코더 회로에 프리디코더 출력으로 주어진다면, 복수의 바트라인이 소거시 선택될 수 있으므로 섹터 소거를 달성하게 된다.

제12도에 도시한 제1실시예의 회로에서, 기록시 비선택된 메모리 셀은 기록시 선택된 메모리 셀의 드레인이 개방상태가 될 때 동일 워드라인에 접속되는 반면, 약 12V 전압이 그 제어게이트에 인가되고 약 6V의 전압이 그 소스에 인가된다. 결과로써, 이들 메모리 셀은 작동하게 되고, 이것은 비트라인(3B, 3C, 3D)이 각 채널 전류로 인해 충전될 수도 있는 가능성을 일으키게 한다. 각 비트라인으로 흐르는 이들 채널 전류는 에러 기록 동작을 발생할 수도 있다. 후술되는 제7실시예는 이러한 에러 기록 동작이 방지되는 실시예와 관련이 있다.

제22도는 제7실시예의 구성을 나타낸 도면이다. 제11도와의 비교에서 알 수 있는 바와같이, 제7실시예에서, 제11도의 구성과의 차이점은 비트라인(3A, 3B, 3C, 3D)이 제2컬럼 게이트 트랜지스터(187A, 187B, 187C, 187D) 각각을 통하여 제2버스라인(189)에 공통으로 접속된다는 점이다. 제2컬럼 게이트 트랜지스터(187A, 187B, 187C, 187D)의 게이트는 컬럼 디코더(81)의 각 출력을 반전시키는 인버터 회로(186)에 접속되고; 반면에, 제2버스 라인(189)은 에러 기록 방지 전압 공급 회로(188)에 접속된다.

제22도의 회로의 판독 및 소거 동작은 제1실시예의 대응하는 동작과 동일하지만, 기록동작은 상이하다. 메모리 셀(1AA)에 기록시, 예컨대, 로우 디코더(7)는 메모리 셀(1AA)이 접속되는 워드 라인(2A)을 "H"(약 12V)로 구동시키고, 다른 워드라인(2B, 2C, 2D)을 "L"(약 0V)로 구동시키는 반면, 컬럼 디코더(81)는 컬럼 게이트 선택 라인(82A)을 "H"(약 5V 또는 12V)로 구동시키고 다른 컬럼 게이트 선택 라인(82B, 82C, 82D)을 "L"(약 0V)로 구동시킨다. 동시에, 공통 소스(5)는 기록 전압 공급 회로(92)에 의해 약 6V로 세트되고, 판독 접지 회로(91)는 개방 상태로 세트되며; 반면에 버스 라인(31)은 기록 정지 회로(84)에 의해 약 0V 또는 6V로 구동되고, 센스 증폭기(10) 및 소거 전압 공급 회로(85)둘다는 개방 세트로 세트되며, 제2버스 라인(189)은 에러 기록 방지 전압 공급 회로(188)에 의해 약 6V로 구동된다. 결과로써, 소스 선택 트랜지스터(6A)는 온 상태가 되어 공통 소스라인(4A)을 약 6V로 구동시키는 반면, 컬럼 게이트 트랜지스터 83A는 온 상태, 83B, 83C, 83D는 오프 상태로 되고, 제2컬럼 게이트 트랜지스터 187A는 오프상태, 187B, 187C, 187D는 온 상태로 되어, 비트라인(3A)은 약 0 또는 6V로 구동되고 비트라인(3B, 3C, 3D)은 약 6V로 구동된다. 즉, 약 6V의 전압이 선택된 메모리 셀(1AA)의 소스에 인가되고, 약 0 또는 6V의 전압이 그 드레인에 인가되며, 약 12V의 전압이 그 제어 게이트에 인가된다. 기록 접지 회로(84)의 전압을 기록될 데이타에 따라 약 0 또는 6V로 세팅함으로써, 데이타 "0" 또는 "1"이 기록된다. 워드라인(2A)에 접속된 다른 메모리 셀(1AB, 1AC, 1AD)에서, 약 6V의 전압이 그 소스에 인가되고, 약 6V의 전압이 그 드레인에 인가되며, 약 12V의 전압이 그 제어 게이트에 인가되므로, 메모리 셀이 작동될 때에도 어떠한 채널 전류도 흐르지 않게 되어 채널전류 흐름으로 인한 에러 기록 동작의 가능성을 감소시키게 된다.

따라서, 제7실시예에 따르면, 에러 기록 동작의 가능성은 감소되지만, 에러 기록 동작의 가능성이 기록시 여러 부분에 인가되는 전압의 타이밍을 조정함으로써 더욱 감소될 수 있음을 이해할 수 있을 것이다. 제23도 및 제24도는 전압인가 타이밍의 예를 각각 나타낸 도면이다.

메모리 셀(1AA)에 기록시, 예컨대, 기록 전압 및 에러 기록 방지 전압은 제23도에 도시한 바와같이 공통 소스 라인(4A)및 비선택 비트라인(3B, 3C, 3D)에 거의 동시에 인가된다. 이것은 또한 메모리 셀의 소스와 드레인간의 과도전위차로 인해 발생할 수도 있는 에러 기록의 방지를 보장한다.

또다른 방법에서, 기록 전압 및 에러 기록 방지 전압이 공통 소스 라인(4A) 및 비선택 비트 라인(3B, 3C, 3D)에 상이한 타이밍으로 인가될 때, 과도 전위차로 인한 에러 기록 동작은 제24도에 도시한 바와같이 워드라인에 인가된 전압이 기록 전압 및 에러 기록 방지 전압의 인가후에 발생하도록 한다면 방지될 수 있다.

상술한 바와같이, 본 발명의 제1 모드에 따르면, 과소거 메모리 셀의 발생시에도 정정 데이타 판독 출력을 보장하도록 공통 소스 라인을 선택하기 위한 소스 선택 트랜지스터를 갖는 비휘발성 반도체 메모리에서, 소거 전압을 인가하는 다이오드를 제공할 필요는 없다. 이것은 디바이스의 소형화 및 제조공정을 단순화시키는데 기여함으로써, 제조비용이 절감하게 된다. 게다가, 기록 및 소거 특성의 저하는 그러한 비휘발성 반도체 메모리에서 방지된다.

제25도 내지 제29도를 참조하여, 본 발명의 제2모드에 따른 전체적으로 전기 소거 가능하고 재기록 가능한 비휘발성 메모리를 제8 및 제9실시예에 따른 실시예에 의해 아래에 설명하기로 한다.

제25도는 본 발명의 제8실시예의 중요부를 나타내는 블록도이다. 도면에서, 참조 부호 11은 칩, 12a 및 12b 각각은 메모리 셀로 구성된 메모리 셀 어레이를 표시한다.

또한, 참조부호 171은 로우 어드레스 신호 입력 단자, 172는 로우 어드레서 신호 입력 단자(171)를 통하여 입력된 로우 어드레스 신호를 래치하는 로우 어드레스 버퍼, 173은 로우 어드레스 버퍼(172)로 부터 공급된 내부 로우 어드레스 신호를 디코딩함으로써 공통 소스 라인을 선택하고 구동시키기 위한 주 로우 디코더이다.

참조부호 174a는 주로우 디코더(173)의 출력에 따라 메모리 셀 어레이(12a)의 워드라인을 선택하는 부로우 디코더, 174b는 주로우 디코더(173)의 출력에 따라 메모리 셀 어레이(12b)의 워드라인을 선택하는 부로우 디코더이다.

참조 부호 181은 컬럼 어드레서 신호, 입력 단자, 182는 컬럼 어드레스 신호 입력 단자(181)를 통하여 입력된 컬럼 어드레스 신호를 래치하는 컬럼 어드레스, 버퍼, 183은 컬럼 어드레스 버퍼(182)로 부터 공급된 내부 컬럼 어드레스 신호를 디코딩하는 주 컬럼 디코더이다.

참조 부호 184a는 주컬럼 디코더(183)의 출력에 따라 메모리 셀 어레이(12a)의 컬럼을 선택하기 위한 컬럼 선택 신호를 출력하는 부컬럼 디코더, 184b는 주컬럼 디코더(183)의 출력에 따라 메모리 셀 어레이(12b)의 컬럼을 선택하기 위한 컬럼 선택 신호를 출력하는 부컬럼 디코더이다.

참조부허 83a는 부컬럼 디코더(184a)로부터 공급된 컬럼 선택 신호에 따라 메모리 셀 어레이(12a)의 컬럼을 선택하는 컬럼 게이트. 83b는 부컬럼 디코더(184b)로부터 공급된 컬럼 선택 신호에 따라 메모리 셀 어레이(12b)의 컬럼을 선택하는 컬럼 게이트이다.

참조부호 10a는 메모리 셀 어레이(12a)으로 부터 판독된 데이타를 증폭하는 센스증폭기, 10b는 메모리 셀 어레이(12b)로부터 판독된 데이타를 증폭하는 센스 증폭기이다.

참조부호 175는 블록 어드레스 신호 입력 단자, 176은 블록 어드레스 신호 입력 단자(175)를 통하여 입력된 블록 어드레스를 래치하는 블록 어드레스 버퍼이다.

참조부호 177은 블록 어드레스 버퍼(176)로부터 공급된 내부 블록 어드레스 신호를 디코드하고 메모리 셀 어레이 12a 또는 12b로부터 판독된 데이타를 센스 증폭기가 출력시키도록 센스 증폭기 10a 또는 10b중 어느 하나를 작동시키는 블록 어드레스 디코더이다.

참조부호 13은 센스증폭기 10a 또는 10b를 통하여 셸 어레이 12a 또는 12b로부터 판독된 데이타를 외부로 출력되도록 하는 데이타 출력 버퍼이고, 14는 데이타 입/출력 단자이다.

참조부호 15는 데이타 입/출력단자(14)를 통하여 입력된 기록 데이타를 래치하는 데이타 입력 버퍼이고, 16a는 메모리 셀 얼이(12a)용 기록 증폭기이며, 16b는 메모리 셀 어레이(12b)용 기록증폭기이다.

참조부호 17은 소거 및 기록시 고전압 VPP가 입력되는 VPP 입력 단자이고, 18은 VPP 입력단자(17)에 입력된 고전압 VPP를 검출하는 VPP 검출 회로이다.

참조부호 19는 VPP검출회로(18)에 의해 어떠한 고전압 VPP도 검출되지 않을때 전압, VPI로서 공급전압 VCC를 촐력하고, VPP 검출 회로(18)에 의해 고전압 VPP가 검출될 때 전압 VPI로서 고전압 VPP를 출력하는 VCC/VPP 스위치 회로이다.

제26도는 메모리 셀 어레이(12a, 12b), 주로우 디코더(173) 및 부로우 디코더(174a, 174b)의 일부를 나타낸 회로이다.

그 도면에서, 1AA 내지 1BH는 메모리 셀 트랜지스터이고, 21a, 21b, 22a, 22b는 폴리실리콘으로 형성된 워드라인이며, 3A 내지 3H는 제1금속 상호접속층으로 각각 형성된 비트라인이다.

참조부호 41a, 41b, 42a, 42b는 n형 확산층으로 각각 형성된 소스라인, 23 및 24는 제2금속 상호 접속층으로 각각 형성된 공통 소스 라인, 173A 및 173B는 주로우 디코더(173)를 구성하는 NAND회로, 178a 및 179a는 부로우 디코더(174a)를 구성하는 인버터, 178b 및 179b는 부로우 디코더(174b)를 구성하는 인버터이다.

제27도는 메모리 셀 어레이(12b)의 일부를 나타내는 개략적인 평면도이다. 그 도면에서, 참조부호 124는 메모리 셀 트랜지스터(1AE, 1BE)의 드레인을 비트라인(3E)에 접속시키는 접촉홀을 나타낸다.

유사하게, 참조부호 125는 비트라인(3F)을 메모리 셀 트랜지스터(1AF)의 드레인 및 동일 컬럼에 있지만 그 메모리 셀 트랜지스터(1AF)로부터 한 로우만큼 상향 위치된 메모리 셀 트랜지스터(1F)의 드레인에 접속시키는 접촉홀을 표시한다.

게다가, 참조부호 127은 메모리 셀 트랜지스터(1AG, 1BG)의 드레인을 비트라인(3G)에 접속시키는 접촉홀이고 128은 비트라인(3H)을 메모리 셀 트 랜지스터(1AH)의 드레인 및 동일 컬럼에 있지만 메모리 셀 트랜지스터(1AH)로부터 한 로우만큼 상향 위치된 메모리 셀 트랜지스터(1H)의 드레인에 접속시키는 접촉홀이다.

참조부호 130은 접속층, 131은 소스라인(41b)을 접속층(130)에 접속시키는 접촉홀, 132는 접속층(130)을 공동 소스 라인(23)에 접속시키는 접촉홀이다.

제26도를 참조하면, 제8실시예에서, 메모리 셀 트랜지스터(1AA)가 메모리 셀 트랜지스터(1AA)에 기억된 데이타를 판독 출력하도록 선택될 때, 주로우 디코더(173)의 NAND회로(173A)는 0V전압을 출력하고 NAND회로(173B)는 5V 전압을 출력한다.

결과로써, 공통 소스 라인(23)은 0V로 구동되고, 공통 소스 라인(24)은 5V, 소스라인(41a, 41b)은 0V, 소스라인(42a, 42b)은 5V, 워드라인(21a, 21b)은 5V, 워드라인(22a, 22b)은 0V로 구동된다.

더우기, 비트라인(3A, 3E)은 둘다 1V로 구동되는 반면, 비트라인(3B-3D, 3F-3H)은 개방상태로 세트된다. 동시에, 센스증폭기(10a)가 작동되고 센스 증폭기(10b)는 작동되지 않는다.

메모리 셀 트랜지스터(1AA)에 있어서, 드레인=1V, 소스=0V 및 제어게이트(워드라인 21a)=5V; 따라서, 메모리 셀 트랜지스터(1AA)는 판독시 이용가능하게 된다.

반면에, 메모리 셀 트랜지스터(1BA)에 있어서, 드레인=1V, 소스=5V 및 제어 게이트(워드라인 22a)=0V; 따라서, 메모리 셀 트랜지스터(1BA)는 오프 상태에 놓여지게 된다.

그러므로, 비선택 메모리 셀 트랜지스터(1BA)에서, 메모리 셀 트랜지스터(1BA)가 과소거 상태에 있을때에도 누설 전류는 억제된다.

따라서, 제8실시예에 따르면, 드레인=1V, 소스=0V 및 제어 게이트=5V 인 선택된 메모리 셀 트랜지스터가 판독시 이용가능하게 된다.

반면에, 선택된 메모리 셀 트랜지스터와 함께 동일 비트라인을 공유하는 비선택된 메모리 셀 트랜지스터에 있어서, 드레인=1V, 소스=5V 및 제어 게이트=0V이므로 각각의 비선택된 트랜지스터는 오프상태에 놓여지게 된다.

이것은 임의의 비선택 트랜지스터가 과소거 상태에 놓여질 때에도 선택된 메모리 셀 트랜지스터와 동일 비트 라인을 공유하는 비선택 메모리 셀 트랜지스터의 누설 전류를 억제시키는데 기여하게 된다.

예컨대, 기록 동작이 선택된 메모리 셀 트랜지스터에 행해지는 동안, 어떠한 전류도 선택된 메모리 셀 트랜지스터의 드레인이 접속되는 비트라인으로 흐르게 해서는 안된다. 제8실시예에 따르면, 비트라인에 영향을 비치는 누설전류를 갖는 비선택 메모리 셀 트랜지스터가 존재하지 않으므로 어떠한 전류도 비트 라인으로 흐르지 않는다.

따라서, 제8실시예에 따르면, 메모리 셀 트랜지스터의 과소거 상태에서도, 과소거 동작이 고장을 방지하고 데이타는 정확하게 판독 출력될 수 있다.

더우기 제8실시예에 따르면, 선택된 공통 소스 라인에 인가되고 주로우 디코더(173)에 의해 구동되는 전압을 그 입력에서 수용하는 인버터를 포함한 부로우 디코더(174a, 174b)에 의해 워드라인 선택 및 구동이 실행된다. 이러한 배열은 디코더 회로를 단순화하는데 기여함으로써 칩영역을 감소시키게 된다.

또한, 제8실시예에 따르면, 부로우 디코더의 수가 증가되어 워드라인 분할의 수를 증가시키고 각 워드라인의 길이를 감소시킬 수 있다. 이것은 워드라인의 상승 시간을 향상시키고 동작 속도를 증가시키게 된다.

제28도는 제9실시예의 중요부를 나타낸 블록도이다. 단지 제8실시예와의 차이점은 하기에 기술하기로 한다.

그 도면에서, 참조부호 185는 로우 어드레스 버퍼(172)로 부터 공급된 내부 로우 어드레스 신호의 일부를 디코드하고 워드라인 선택에 필요한 프리디코드 신호를 발생시키는 프리디코더를 표시한다.

참조부호 180은 주로우 디코더(173) 및 프리디코더(175)의 출력에 따라 메모리 셀 어레이(12a, 12b)의 워드라인을 선택하는 부로우 디코더를 표시한다.

제29도는 메모리 셀 어레이(12a, 12b), 주로우 디코더(173) 및 부로우 디코더(176)의 일부를 나타낸 회로도이다.

그 도면에서, 1AA 내지 1HI는 메모리 셀 트랜지스터. 2aH 내지 2bH는 폴리실리콘으로 형성된 워드라인, 3A 내지 3P는 제1금속 상호 접속층으로 각각 형성된 비트라인이다.

참조부호 209 내지 224는 n형 확산층으로 각각 형성된 소스라인, 225 및 226은 제2금속 상호 접속층으로 각각 형성된 공통 소스 라인, 173A 내지 173B는 주로우 디코더(173)를 형성하는 NAND회로이다.

참조부호 229 내지 232는 프리디코더(175)에서 유도된 프리디코드 신호라인. 233 내지 248은 부로우 디코더(186)를 구성하는 NOR회로이다.

제9실시예에서, 메모리 셀 트랜지스터(1AA)가 메모리 셀 트랜지스터(1AA)에 기억된 데이타를 판독 출력하도록 선택될 때, 주로우 디코더(173)의 NAND회로(173A)는 0V 전압을 출력하고, NAND회로(173B)는 5V 전압을 출력한다.

결과로써, 공통 소스 라인(225)은 0V, 공통 소스 라인(226)은 5V, 소스라인(209-212, 217-220)은 0V, 소스라인(213-216, 221-224)은 5V로 구동된다.

게다가, 프리디코더(185)는 프리디코드 신호라인(229)을 0V로, 프리디코드 신호라인(230-232)을 5V로 구동함으로써, 워드라인(2aA, 2bA)은 5V로 구동되고 워드라인(2ab, 2aH, 2bB, 2bH)은 0V로 구동된다.

반면에, 비트라인(3A, 3I)은 1V로 구동되고, 비트라인(3B, 3H)은 개방상태로 세트된다. 동시에, 센스 증폭기(10a)는 작동되고 센스 증폭기(10b)는 비작동된다.

메모리 셀 트랜지스터(1AA)에 있어서, 드레인=1V, 소스=0V 및 제어 게이트((워드라인 2aA)=5V이므로, 메모리 셀 트랜지스터(1AA)는 판독시 이용 가능하게 된다.

반면에, 메모리 셀 트랜지스터(1BA-1DA)에 있어서, 드레인=1V, THTM=5V 및 제어게이트(워드라인 2aB-2aD)=0V; 따라서, 이들 메모리 셀 트랜지스터는 정상 오프 상태에 놓여지게 된다.

메모리 셀 트랜지스터(1EA-1HA)에 있어서, 드레인=1V, 소스=5V 및 제어 게이트(워드라인 2aE-2aH)=0V이므로, 이들 메모리 셀 트랜지스터는 오프 상태에 놓여지게 된다.

결과로써, 이들 메모리 셀 트랜지스터가 과소거 상태일 때도 메모리 셀 트랜지스터(1EA-1HA)에서 누설전류는 억제된다.

따라서, 제9실시예에 따르면, 선택된 메모리 셀 트랜지스터에 있어서, 드레인은 1V로 세트되고, 소스는 0V로 세트되며, 제어 게이트는 5V로 세트되므로, 선택된 메모리 셀 트랜지스터는 판독시 이용가능하게 된다.

반면에, 선택된 메모리 셀 트랜지스터와 동일 비트라인 및 공통 소스 라인을 공유하는 비선택 메모리 셀 트랜지스터에 있어서, 드레이느 1V로 세트되고, 소스는 0V로 세트되며, 제어 게이트는 0V로 세트되므로, 이들 비선택 메모리 셀 트랜지스터는 정상 오프 상태에 놓여진다.

선택된 메모리 셀 트랜지스터와 동일 비트 라인을 공유하고 공통 소스 라인은 공유하지 않는 비선택 메모리 셀 트랜지스터에 있어서, 드레인은 1V로 세트되고, 소스는 5V로 세트되며, 제어게이트는 0V로 세트되므로, 이들 비선택 메모리 셀 트랜지스터는 오프 상태에 놓여지게 된다.

그러므로, 선택된 메모리 셀 트랜지스터와 동일 비트 라인을 공유하고 공통 소스 라인은 공유하지 않는 비선택 매모리 셀 트랜지스터가 과소거 상태에 있다면, 이들 비선택 메모리 셀 트랜지스터에서 누설전류가 억제된다.

예컨대, 기록동작이 선택된 메모리 셀 트랜지스터에 행해지는 동안, 선택된 메모리 셀 트랜지스터의 드레인이 접속되는 비트라인으로 어떠한 전류도 흐르게 해서는 안된다. 제9실시예에서, 선택된 메모리 셀 트랜지스터와 공통 소스 라인을 공유하는 3개의 메모리 셀 트랜지스터를 제외하고는, 비트라인에 영향을 미치는 누설전류를 갖는 그러한 비선택 메모리 셀 트랜지스터는 없다. 이들 메모리 셀 트랜지스터가 과소거 상태에 있다면, 이들 메모리 셀 트랜지스터로 인한 누설전류의 총 값은 판독 출력 고장을 일으키기에 충분치 못할 것이다.

따라서, 제9실시예에 따르면, 과소거 메모리 셀 트랜지스터가 존재할 때도, 과소거 동작은 고장을 방지하고 데이타는 정확하게 판독 출력 될 수 있다.

더우기, 제9실시예에 따르면, 주로우 디코더(173) 및 부로우 디코더(186)는 계층구조(stratified structure)로 형성될 수 있으므로, 칩영역을 감소시키게 된다.

상술한 바와같이, 본 발명의 제2모드에 따르면, 판독 출력 동작 동안 선택된 메모리 셀 트랜지스터와 동일 비트라인을 공유하는 비선택 메모리 셀 트랜지스터는 오프상태에 놓여지며; 따라서, 선택된 메모리 셀 트랜지스터와 동일 비트라인을 공유하는 비선택 메모리 셀 트랜지스터가 과소거 상태일 때에도, 그 누설전류는 억제될 수 있다. 결과로써, 과소거된 메모리 셀 트랜지스터가 존재할 때에도, 과소거 동작은 고장을 방지하게 되고 데이타는 정확하게 판독 출력될 수 있다.

상술한 바와같이, 본 발명의 전기적으로 소거가능한 비휘발성 반도체 메모리에서, 과소거된 셀이 존재하더라도 정정 데이타 판독 출력은 달성될 수 있다. 따라서, 본 발명의 비휘발성 반도체 메모리에서, 워드라인 교체를 허용하는 용장성 구성은 제조율을 향상시키기 위해 실행될 수 있다.

Claims (20)

1. 격자형으로 배열된 복수의 제1로우 라인(2A, 2B, …) 및 복수의 제1컬럼 라인(3A, 3B, …)과; 상기 제1로우 라인에 평행하게 배열된 복수의 제2로우 라인(4A, 4B, …)과; 상기 제1로우 라인과 상기 제1컬럼 라인간의 상호접속부에 각각 배열되고, 상기 제1로우 라인중 하나에 접속된 제어전극, 상기 제2로우 라인중 하나에 접속된 제1전극 및 상기 제1컬럼 라인중 하나에 접속된 제2전극을 갖는 복수의 비휘발성 메모리 소자(1AA, 1AB, 1AC, …, 1BA, …)와; 상기 제1컬럼 라인(3A, 3B, …)과 평행하게 배열된 하나 이상의 제2컬럼 라인(5)과; 상기 제2컬럼 라인과 상기 제1로우(2A, 2B, …)간의 상호접속부에 각각 배치되고, 상기 제1로우 라인중 하나에 접속된 제어 전극, 상기 제2컬럼 라인(5)중 하나에 접속된 제1전극 및 상기 제2로우 라인중 하나에 접속된 제2전극을 갖는 복수의 능동 소자(6A, 6B, …)를 포함하고, 판독의 경우, 판독시 선택된 메모리 소자가 접속되는 제1로우 라인에 제3전압(5V)이 인가되고, 나머지 제1로우 라인에 제1전압(0V)이 인가되며, 상기 선택된 메모리 소자가 접속되는 제1컬럼 라인에 제2전압(1V)이 인가되고, 상기 제1전압(0V)은 상기 제2컬럼 라인(5)뿐만 아니라 나머지 제1컬럼 라인에 인가되며, 기록의 경우, 기록시 선택된 메모리 소자가 접속되는 제1로우 라인에 제5전압(12V)이 인가되고, 상기 제1전압(0V)은 나머지 제1로우 라인에 인가되며, 상기 제1전압(0V)은 상기 선택된 메모리 소자가 접속되는 제1컬럼 라인에 인가되고, 상기 제2컬럼 라인(5)에 제4전압(6V)이 인가되며, 상기 선택된 메모리 소자에 접속된 상기 제1컬럼 라인 이외의 다른 제1컬럼 라인들은 개방상태가 되고, 소거의 경우, 상기 제1로우 라인에 상기 능동 소자(6A, 6B, …)를 비전도성 상태에 놓이게 하기 위한 제7전압이 인가되고, 상기 제1컬럼 라인에 소거시의 제6전압이 인가되는 것을 특징으로 하는 비휘발성 반도체 메모리.
2. 제1항에 있어서, 상기 비휘발성 메모리 소자(1AA, 1AB, 1AC, …, 1BA, …)각각의 상기 제2전극에 불순물 농도 경도를 감소시킴으로써 파괴 강도를 증가시킬 수 있는 구조가 제공되는 것을 특징으로 하는 비휘발성 반도체 메모리.
3. 제1항에 있어서, 상기 비휘발성 메모리 소자(1AA, 1AB, 1AC, …, 1BA, …) 각각의 상기 제1전극에 불순물 농도 경도를 증가시킴으로써 핫 캐리어 발생 효율을 증진시킬 수 있는 구조가 제공되는 것을 특징으로 하는 비휘발성 반도체 메모리.
4. 제1항에 있어서, 상기 비휘발성 메모리 소자(1AA, 1AB, 1AC, …, 1BA, …)각각의 상기 제2전극에 불순물 농도 경도를 감소시킴으로써 파괴 강도를 증가시킬 수 있는 구조가 제공되고, 상기 제1전극에 불순물 농도 경도를 증가시킴으로써 핫 캐리어 농도 효율을 증진시킬 수 있는 구조가 제공되는 것을 특징으로 하는 비휘발성 반도체 메모리.
5. 제1항에 있어서, 상기 비휘발성 메모리 소자(1AA, 1AB, 1AC, …, 1BA, …)각각의 상기 제2전극의 파괴 강도보다 더 큰 것을 특징으로 하는 비휘발성 반도체 메모리.
6. 제1항에 있어서, 상기 비휘발성 메모리 소자(1AA, 1AB, 1AC, …, 1BA, …)각각의 상기 제2전극의 불순물 농도 경도는 상기 제1전극의 불순물 농도 경도보다 완만한 것을 특징으로 하는 비휘발성 반도체 메모리.
7. 제1항에 있어서, 상기 제6전압은 소거동작이 한번에 하나의 선택된 제1컬럼 라인에 일어날 수 있도록 소거시 개별적 선택 방식으로 상기 제1컬럼 라인에 인가될 수 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
8. 제1항에 있어서, 상기 제6전압이 인가되는 둘 이상의 제1컬럼 라인에 접속되는 비휘발성 메모리 소자들이 동시에 소거될 수 있도록 상기 제6전압은 소거시 둘 이상의 상기 제1컬럼 라인에 선택적으로 인가될 수 있는 것을 특징으로 하는 비휘발성 반도체 메모리.
9. 제1항에 있어서, 상기 제7전압은 부전압이고 상기 제6전압은 상기 제3전압과 동일한 것을 특징으로 하는 비휘발성 반도체 메모리.
10. 제1항에 있어서, 기록 동작 동안 에러 기록을 방지하기 위한 제8전압이 비선택 메모리 소자에 접속된 제1컬럼 라인에 인가되는 것을 특징으로 하는 비휘발성 반도체 메모리.
11. 제10항에 있어서, 상기 제4전압(6V)을 상기 제2컬럼 라인에 인가하는 것과 거의 동시에 비선택 메모리 소자에 접속된 제1컬럼 라인에 상기 제8전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리.
12. 제10항에 있어서, 상기 비선택 메모리 소자에 접속된 상기 제1컬럼 라인 및 상기 제2컬럼 라인에 상기 제8전압 및 상기 제4전압(6V)이 각각 인가된 후 상기 제1로우 라인에 상기 제5전압이 인가되는 것을 특징으로 하는 비휘발성 반도체 메모리.
13. 격자형으로 배열된 복수의 제1로우 라인(2A, 2B, …) 및 복수의 제1컬럼 라인(3A, 3B, …)과; 상기 제1로우 라인과 평행하게 배열된 복수의 제2로우 라인(4A, 4B, …)과; 상기 제1로우 라인과 상기 제1컬럼 라인간의 상호접속부에 각각 배열되고, 상기 제1로우 라인중 하나에 접속된 제어전극, 상기 제2로우 라인중 하나에 접속된 제1전극 및 상기 제1컬럼 라인중 하나에 접속된 제2전극을 갖는 복수의 비휘발성 메모리 소자를 구비하고, 판독의 경우, 판독시 선택된 비휘발성 메모리 소자가 접속되는 제1로우 라인, 제2로우 라인 및 제1컬럼 라인에 고공급 전압, 저공급전압 및 고공급 전압보다 낮은 정전압이 각각 공급되고, 반면에 상기 선택된 비휘발성 메모리 소자가 접속되지 않는 제1로우 라인 및 제2로우 라인에 상기 저공급 전압 및 상기 고공급 전압이 각각 공급되고, 상기 선택된 비휘발성 메모리 소자가 접속되지 압는 제1컬럼 라인은 개방상태인 것을 특징으로 하는 비휘발성 반도체 메모리.
14. 제13항에 있어서, 상기 제2로우 라인들은 상기 제1로우 라인들과 대응관계로 제공되고 상기 제2로우 라인 각각의 전위는 독립적으로 제어 가능한 것을 특징으로 하는 비휘발성 반도체 메모리.
15. 제14항에 있어서, 상기 제2로우 라인의 전압이 입력되고 그 출력이 대응하는 제1로우 라인에 인가되는 인버터가 상기 제2로우 라인 각각에 제공되고, 상기 인버터의 공급 전압 레벨은 동작모드에 따라 변하는 것을 특징으로 하는 비휘발성 반도체 메모리.
16. 제14항에 있어서, 상기 제1로우 라인의 전압이 입력되고 그 출력이 대응하는 제2로우라인에 인가되는 인버터가 상기 제1로우 라인 각각에 제공되고, 상기 인버터의 공급 전압 레벨은 동작 모드에 따라 변하는 것을 특징으로 하는 비휘발성 반도체 메모리.
17. 제13항에 있어서, 상기 제1로우 라인은 2"라인의 그룹으로 분할되고, 상기 제2로우 라인은 상기 제1로우 라인의 그룹중 한 그룹에 각각 접속되는 공통 제2로우 라인을 형성하고, 상기 공통 제2로우 라인 각각의 전압은 독립적으로 제어 가능한 것을 특징으로 하는 비휘발성 반도체 메모리.
18. 제17항에 있어서, 상기 제1로우 라인의 전압 및 상기 제1로우 라인을 포함한 그룹과 관련되는 공통 제2로우 라인의 전압이 입력되고 그 출력이 상기 제1로우 라인에 인가되는 NOR게이트가 상기 제1로우 라인 각각에 제공되고, 상기 NOR게이트의 공급 전압 레벨은 동작 모드에 따라 변하는 것을 특징으로 하는 비휘발성 반도체 메모리.
19. 제1항에 있어서, 상기 비휘발성 메모리 소자로 구성되는 정상 셀 매트릭스에 결함이 있는 경우, 제1로우 라인상에서 결함 소자를 한꺼번에 교체시키기 위해 사용되는 용자우를 추가로 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
20. 제13항에 있어서, 상기 비휘발성 메모리 소자로 구성되는 정상 셀 매트릭스에 결함이 있는 경우, 제1로우 라인상에서 결함 소자를 한꺼번에 교체시키기 위해 사용되는 용장부를 추가로 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.