JPH0863985A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0863985A JPH0863985A JP20351494A JP20351494A JPH0863985A JP H0863985 A JPH0863985 A JP H0863985A JP 20351494 A JP20351494 A JP 20351494A JP 20351494 A JP20351494 A JP 20351494A JP H0863985 A JPH0863985 A JP H0863985A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 230000015654 memory Effects 0.000 claims abstract description 120
- 239000000758 substrate Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 16
- 230000006866 deterioration Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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Abstract
(57)【要約】
【目的】 装置にかかるストレスを低減させる事ができ
信頼性の向上が実現できる不揮発性半導体記憶装置を得
ることを目的とする。 【構成】 メモリトランジスタに対して書き込み動作を
行う際に、書き込みを行うメモリトランジスタのＰウェ
ル層のバックゲート電位切り換え回路１５は、Ｐウェル
層の電位を接地電位に設定し、書き込みを行なわないＰ
ウェル層のバックゲート電位切り換え回路１５は、Ｐウ
ェル層の電位をドレイン電位と実質的に同一の所定の正
電位に設定する。同時に、Ｎウェル層の電位はＮウェル
層電位切り換え回路１４によって所定の正電位に設定さ
れる。
信頼性の向上が実現できる不揮発性半導体記憶装置を得
ることを目的とする。 【構成】 メモリトランジスタに対して書き込み動作を
行う際に、書き込みを行うメモリトランジスタのＰウェ
ル層のバックゲート電位切り換え回路１５は、Ｐウェル
層の電位を接地電位に設定し、書き込みを行なわないＰ
ウェル層のバックゲート電位切り換え回路１５は、Ｐウ
ェル層の電位をドレイン電位と実質的に同一の所定の正
電位に設定する。同時に、Ｎウェル層の電位はＮウェル
層電位切り換え回路１４によって所定の正電位に設定さ
れる。
Description
【０００１】
【産業上の利用分野】この発明は電気的にデータの書き
換えが可能な不揮発生半導体記憶装置に関するものであ
る。
換えが可能な不揮発生半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】図１１は従来のフラッシュメモリセルの
断面図を示しており、図において、５１７はコントロー
ルゲート、５１８はＮ+ ソース領域に結合されたソース
電極（以下、ソースと記す）、５１９はフローティング
ゲート、５２０はＮ+ ドレイン領域に結合されたドレイ
ン電極（以下、ドレインと記す）、５２１はＰウェルの
基板である。フローティングゲート５１９は、一般に、
図示されていない酸化膜によって囲まれている。従っ
て、一旦フローティングゲート５１９に注入された電荷
は、通常の状態では逃げることができず、フローティン
グゲート５１９に半永久的に留まることとなる。
断面図を示しており、図において、５１７はコントロー
ルゲート、５１８はＮ+ ソース領域に結合されたソース
電極（以下、ソースと記す）、５１９はフローティング
ゲート、５２０はＮ+ ドレイン領域に結合されたドレイ
ン電極（以下、ドレインと記す）、５２１はＰウェルの
基板である。フローティングゲート５１９は、一般に、
図示されていない酸化膜によって囲まれている。従っ
て、一旦フローティングゲート５１９に注入された電荷
は、通常の状態では逃げることができず、フローティン
グゲート５１９に半永久的に留まることとなる。
【０００３】次に動作について説明する。フラッシュメ
モリセルへ”０”論理レベルの状態を書き込む場合、コ
ントロールゲート５１７を高電位（約１２Ｖ）を設定す
ると共に、ドレイン５２０を約７Ｖの電位に、ソース５
１８を０Ｖの電位に設定する。このようにバイアスする
と、ドレイン近傍のピンチオフ領域で加速された電子の
一部がホットエレクトロンとなりこれがフローティング
ゲート５１９に捕獲され電子が注入される。フローティ
ングゲート５１９に電子が注入されると、コントロール
ゲート５１７で制御されるメモリトランジスタの閾値電
圧が上昇し、この閾値電圧の変化分の有無がメモリトラ
ンジスタに記憶されるデータの”０”，”１”論理レベ
ルに対応することとなる。一方、フラッシュメモリセル
に記憶された”０”論理レベルの状態を消去する場合、
ソース５１８を約１２Ｖ、コントロールゲート５１７を
０Ｖ、ドレイン５２０をオープン状態にすることによっ
て、フローティングゲート５１９の電子を引き抜く。こ
れによって、セルの閾値電圧は下がり、”１”状態を記
憶することとなる。即ち、フラッシュメモリセルは、フ
ローティングゲート５１９に電子が注入されているか否
かで情報を記憶している。
モリセルへ”０”論理レベルの状態を書き込む場合、コ
ントロールゲート５１７を高電位（約１２Ｖ）を設定す
ると共に、ドレイン５２０を約７Ｖの電位に、ソース５
１８を０Ｖの電位に設定する。このようにバイアスする
と、ドレイン近傍のピンチオフ領域で加速された電子の
一部がホットエレクトロンとなりこれがフローティング
ゲート５１９に捕獲され電子が注入される。フローティ
ングゲート５１９に電子が注入されると、コントロール
ゲート５１７で制御されるメモリトランジスタの閾値電
圧が上昇し、この閾値電圧の変化分の有無がメモリトラ
ンジスタに記憶されるデータの”０”，”１”論理レベ
ルに対応することとなる。一方、フラッシュメモリセル
に記憶された”０”論理レベルの状態を消去する場合、
ソース５１８を約１２Ｖ、コントロールゲート５１７を
０Ｖ、ドレイン５２０をオープン状態にすることによっ
て、フローティングゲート５１９の電子を引き抜く。こ
れによって、セルの閾値電圧は下がり、”１”状態を記
憶することとなる。即ち、フラッシュメモリセルは、フ
ローティングゲート５１９に電子が注入されているか否
かで情報を記憶している。
【０００４】ところで、「フラッシュメモリ技術ハンド
ブック（舛岡富士雄編）」にも記載されているように、
この種のフラッシュメモリにおいて、書き込み／消去時
にドレインに印加された電圧によって、メモリセルのバ
ンド間トンネルリーク（以下バンド間リークと略す）と
呼ばれる現象が起こり、メモリセルのＰ形半導体基板に
正孔電流が流れこれによりドレイン電圧、即ち、書き込
み電圧（書き込み電位）が低下することが知られてい
る。
ブック（舛岡富士雄編）」にも記載されているように、
この種のフラッシュメモリにおいて、書き込み／消去時
にドレインに印加された電圧によって、メモリセルのバ
ンド間トンネルリーク（以下バンド間リークと略す）と
呼ばれる現象が起こり、メモリセルのＰ形半導体基板に
正孔電流が流れこれによりドレイン電圧、即ち、書き込
み電圧（書き込み電位）が低下することが知られてい
る。
【０００５】一般に、メモリセルアレイの１つのビット
線に対して、複数個のメモリセルのメモリトランジスタ
のドレインが接続されている。個々のメモリセルのバン
ド間リークは微小であっても、複数個あればそのリーク
は大きく、ドレイン電圧の降圧は大きくなる。
線に対して、複数個のメモリセルのメモリトランジスタ
のドレインが接続されている。個々のメモリセルのバン
ド間リークは微小であっても、複数個あればそのリーク
は大きく、ドレイン電圧の降圧は大きくなる。
【０００６】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されているので、書き込み
／消去時にドレインに印加する電圧が、バンド間リーク
により降圧してしまい、書き込み電圧が下り、書き込み
特性が悪くなってしまうという問題点があった。また、
バンド間リークに伴って書き込み特性が悪くなると、書
き込み回数が増大してしまい、その結果、不揮発性半導
体記憶装置の、選択されたメモリトランジスタの周囲
の、非選択のメモリトランジスタに対して余分なストレ
スが加わってしまい、信頼性が低下するなどの問題点が
あった。
記憶装置は以上のように構成されているので、書き込み
／消去時にドレインに印加する電圧が、バンド間リーク
により降圧してしまい、書き込み電圧が下り、書き込み
特性が悪くなってしまうという問題点があった。また、
バンド間リークに伴って書き込み特性が悪くなると、書
き込み回数が増大してしまい、その結果、不揮発性半導
体記憶装置の、選択されたメモリトランジスタの周囲
の、非選択のメモリトランジスタに対して余分なストレ
スが加わってしまい、信頼性が低下するなどの問題点が
あった。
【０００７】請求項１の発明は上記のような問題点を解
消するためになされたもので、書き込み電圧の降下を防
止し書き込み特性の劣化を防ぐことができる不揮発性半
導体記憶装置を得ることを目的とする。
消するためになされたもので、書き込み電圧の降下を防
止し書き込み特性の劣化を防ぐことができる不揮発性半
導体記憶装置を得ることを目的とする。
【０００８】請求項２の発明は、書き込み電圧の降下を
防止し書き込み特性の劣化を防ぎ、さらに消去時に消去
単位を小さく設定できる不揮発性半導体記憶装置を得る
ことを目的とする。
防止し書き込み特性の劣化を防ぎ、さらに消去時に消去
単位を小さく設定できる不揮発性半導体記憶装置を得る
ことを目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明に係る不
揮発性半導体記憶装置は、複数のＰウェル層のそれぞれ
に１つずつ形成された、電気的に書き込み消去可能な複
数のメモリトランジスタと、複数のメモリトランジスタ
のうちの任意のメモリトランジスタに対して書き込み動
作を行う際に、書き込みを行うメモリトランジスタのＰ
ウェル層の電位を接地電位に設定するとともに、ドレイ
ンが書き込みを行うメモリトランジスタのドレインとビ
ット線を介して接続された書き込みを行なわないメモリ
トランジスタのＰウェル層の電位を、書き込みを行うメ
モリトランジスタの書き込み電位と所定の正電位に設定
するＰウェル層電位設定手段と、書き込みを行うメモリ
トランジスタのソースを接地電位に設定するソース電位
設定手段と、Ｎウェル層の電位を前記所定の正電位に設
定するＮウェル層電位設定手段とを備えたものである。
揮発性半導体記憶装置は、複数のＰウェル層のそれぞれ
に１つずつ形成された、電気的に書き込み消去可能な複
数のメモリトランジスタと、複数のメモリトランジスタ
のうちの任意のメモリトランジスタに対して書き込み動
作を行う際に、書き込みを行うメモリトランジスタのＰ
ウェル層の電位を接地電位に設定するとともに、ドレイ
ンが書き込みを行うメモリトランジスタのドレインとビ
ット線を介して接続された書き込みを行なわないメモリ
トランジスタのＰウェル層の電位を、書き込みを行うメ
モリトランジスタの書き込み電位と所定の正電位に設定
するＰウェル層電位設定手段と、書き込みを行うメモリ
トランジスタのソースを接地電位に設定するソース電位
設定手段と、Ｎウェル層の電位を前記所定の正電位に設
定するＮウェル層電位設定手段とを備えたものである。
【００１０】請求項２の発明に係る不揮発性半導体記憶
装置は、複数のＰウェル層に形成された複数のメモリト
ランジスタのデータをＰウェル層単位で消去すべく、Ｐ
ウェル層電位設定手段は、消去を行うメモリトランジス
タのＰウェル層の電位を接地電位に設定する手段を含ん
でおり、ソース電位設定手段は、消去を行うメモリトラ
ンジスタのソースを所定の消去電位に設定するととも
に、消去を行なわないメモリトランジスタのソースを接
地電位に設定する手段を含んでおり、Ｎウェル層電位設
定手段は、Ｎウェル層の電位を接地電位に設定する手段
を含むものである。
装置は、複数のＰウェル層に形成された複数のメモリト
ランジスタのデータをＰウェル層単位で消去すべく、Ｐ
ウェル層電位設定手段は、消去を行うメモリトランジス
タのＰウェル層の電位を接地電位に設定する手段を含ん
でおり、ソース電位設定手段は、消去を行うメモリトラ
ンジスタのソースを所定の消去電位に設定するととも
に、消去を行なわないメモリトランジスタのソースを接
地電位に設定する手段を含んでおり、Ｎウェル層電位設
定手段は、Ｎウェル層の電位を接地電位に設定する手段
を含むものである。
【００１１】
【作用】請求項１の発明における不揮発性半導体記憶装
置は、複数のメモリトランジスタのうちの任意のメモリ
トランジスタに対して書き込み動作を行う際に、Ｐウェ
ル層電位設定手段が、書き込みを行うメモリトランジス
タのＰウェル層の電位を接地電位に設定するとともに、
書き込みを行うメモリトランジスタとビット線を介して
接続された書き込みを行なわないメモリトランジスタの
Ｐウェル層の電位を、書き込みを行うメモリトランジス
タの書き込み電位と所定の正電位に設定する。さらに、
ソース電位設定手段は、書き込みを行うメモリトランジ
スタのソースを接地電位に設定し、Ｎウェル層電位設定
手段は、Ｎウェル層の電位を所定の正電位に設定する。
これにより、書き込みを行なわないメモリトランジスタ
のＰウェル層の電位を書き込みを行うメモリトランジス
タの書き込み電位と同一の正電位に設定できるので、バ
ンド間リークを抑えることが可能になる。
置は、複数のメモリトランジスタのうちの任意のメモリ
トランジスタに対して書き込み動作を行う際に、Ｐウェ
ル層電位設定手段が、書き込みを行うメモリトランジス
タのＰウェル層の電位を接地電位に設定するとともに、
書き込みを行うメモリトランジスタとビット線を介して
接続された書き込みを行なわないメモリトランジスタの
Ｐウェル層の電位を、書き込みを行うメモリトランジス
タの書き込み電位と所定の正電位に設定する。さらに、
ソース電位設定手段は、書き込みを行うメモリトランジ
スタのソースを接地電位に設定し、Ｎウェル層電位設定
手段は、Ｎウェル層の電位を所定の正電位に設定する。
これにより、書き込みを行なわないメモリトランジスタ
のＰウェル層の電位を書き込みを行うメモリトランジス
タの書き込み電位と同一の正電位に設定できるので、バ
ンド間リークを抑えることが可能になる。
【００１２】請求項２の発明における不揮発性半導体記
憶装置は、複数のＰウェル層に形成された複数のメモリ
トランジスタのデータをＰウェル層単位で消去すべく、
Ｐウェル層電位設定手段は、消去を行うメモリトランジ
スタのＰウェル層の電位を接地電位に設定し、ソース電
位設定手段は、消去を行うメモリトランジスタのソース
を所定の消去電位に設定するとともに、消去を行なわな
いメモリトランジスタのソースを接地電位に設定する。
さらに、Ｎウェル層電位設定手段は、Ｎウェル層の電位
を接地電位に設定する。このようにすることにより、消
去単位を小さく設定できる。
憶装置は、複数のＰウェル層に形成された複数のメモリ
トランジスタのデータをＰウェル層単位で消去すべく、
Ｐウェル層電位設定手段は、消去を行うメモリトランジ
スタのＰウェル層の電位を接地電位に設定し、ソース電
位設定手段は、消去を行うメモリトランジスタのソース
を所定の消去電位に設定するとともに、消去を行なわな
いメモリトランジスタのソースを接地電位に設定する。
さらに、Ｎウェル層電位設定手段は、Ｎウェル層の電位
を接地電位に設定する。このようにすることにより、消
去単位を小さく設定できる。
【００１３】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の第１の実施例による不揮発性半
導体記憶装置の全体を示すブロック図、図２はその不揮
発性半導体記憶装置のメモリアレイ周辺の構成を示す回
路図、図３はメモリアレイの主要部を示す断面図であ
る。図１において、１７は制御回路、１８は内部電圧発
生回路、１９はソース線スイッチ、２０はＸデコーダ、
２１はＹデコーダであり、図１及び図２において、１１
は電位切り換え回路（Ｐウェル層電位設定手段，Ｎウェ
ル層電位設定手段，ソース電位設定手段）、１２はメモ
リトランジスタ（以下メモリＴｒと略す）が記憶してい
る“０”または“１”論理レベルの情報を感知するため
に増幅機能を有するセンスアンプ、１３はメモリＴｒに
書き込みを行う時、ビット線に書き込み電圧を供給する
ための書き込み回路、３０はメモリアレイであり、図２
及び図３において、１ａ〜１ｃ，７ａ〜７ｃは各メモリ
Ｔｒのコントロールゲートに設けられたコントロールゲ
ート電極、２ａ〜２ｃ，８ａ〜８ｃは各メモリＴｒのＮ
+ ソース領域に設けられたソース電極、３ａ〜３ｃ，９
ａ〜９ｃは各メモリＴｒのＮ+ ドレイン領域、４ａ〜４
ｃ，１０ａ〜１０ｃは各メモリＴｒのＰウェル層にバッ
クゲート電位を与えるためＰ+ 領域に設けられたバック
ゲート電極、６ａ〜６ｃは複数のメモリＴｒのドレイン
間を結合し、センスアンプ１２及び書き込み回路１３に
接続している配線（ビット線）、３１ａ〜３１ｆはメモ
リＴｒ、３２はＰウェル層、３３はＮウェル層、３４は
Ｐ形半導体基板である。
する。図１はこの発明の第１の実施例による不揮発性半
導体記憶装置の全体を示すブロック図、図２はその不揮
発性半導体記憶装置のメモリアレイ周辺の構成を示す回
路図、図３はメモリアレイの主要部を示す断面図であ
る。図１において、１７は制御回路、１８は内部電圧発
生回路、１９はソース線スイッチ、２０はＸデコーダ、
２１はＹデコーダであり、図１及び図２において、１１
は電位切り換え回路（Ｐウェル層電位設定手段，Ｎウェ
ル層電位設定手段，ソース電位設定手段）、１２はメモ
リトランジスタ（以下メモリＴｒと略す）が記憶してい
る“０”または“１”論理レベルの情報を感知するため
に増幅機能を有するセンスアンプ、１３はメモリＴｒに
書き込みを行う時、ビット線に書き込み電圧を供給する
ための書き込み回路、３０はメモリアレイであり、図２
及び図３において、１ａ〜１ｃ，７ａ〜７ｃは各メモリ
Ｔｒのコントロールゲートに設けられたコントロールゲ
ート電極、２ａ〜２ｃ，８ａ〜８ｃは各メモリＴｒのＮ
+ ソース領域に設けられたソース電極、３ａ〜３ｃ，９
ａ〜９ｃは各メモリＴｒのＮ+ ドレイン領域、４ａ〜４
ｃ，１０ａ〜１０ｃは各メモリＴｒのＰウェル層にバッ
クゲート電位を与えるためＰ+ 領域に設けられたバック
ゲート電極、６ａ〜６ｃは複数のメモリＴｒのドレイン
間を結合し、センスアンプ１２及び書き込み回路１３に
接続している配線（ビット線）、３１ａ〜３１ｆはメモ
リＴｒ、３２はＰウェル層、３３はＮウェル層、３４は
Ｐ形半導体基板である。
【００１４】また、図３において、５はＮウェル層に所
定の電位を供給するためのＮ+ 領域に設けられた電極、
ＦＧ１及びＦＧ２はフローティングゲートである。尚、
図２及び図３は、この実施例による不揮発性半導体記憶
装置の一部を示すものであり、図２は２つのワードライ
ン，３つのビットライン，６つのメモリＴｒを図示して
おり、図３は、図２のビット線６ａに沿ったメモリアレ
イの断面を示すものである。
定の電位を供給するためのＮ+ 領域に設けられた電極、
ＦＧ１及びＦＧ２はフローティングゲートである。尚、
図２及び図３は、この実施例による不揮発性半導体記憶
装置の一部を示すものであり、図２は２つのワードライ
ン，３つのビットライン，６つのメモリＴｒを図示して
おり、図３は、図２のビット線６ａに沿ったメモリアレ
イの断面を示すものである。
【００１５】この実施例による不揮発性半導体記憶装置
は、後で詳細に説明するように、データ書き込み・読み
出し時に基板上に形成された複数のＰウェル層の各領域
の電位を変化させるための電位切り換え回路１１を備え
ている。図１に示すように、この電位切り換え回路１１
には、センスアンプ１２及び書き込み回路１３ととも
に、制御回路１７，内部電圧発生回路１８，及びソース
線スイッチ１９が接続されている。電位切り換え回路１
１は、また、Ｎウェル層電位切り換え回路（Ｎウェル層
電位設定手段）１４、バックゲート電位切り換え回路
（Ｐウェル層電位設定手段）１５、及びソース線電位切
り換え回路（ソース電位設定手段）１６で構成されてい
る。この詳細は後記することとする。制御回路１７は、
Ｘデコーダ２０及びＹデコーダ２１に接続されており、
後で説明するＰウェル層単位で書き込み又は消去を行う
ためにＰウェル層、即ち、メモリＴｒを選択するブロッ
ク選択信号を入力アドレスから生成するように構成され
ている。さらに、不揮発性半導体記憶装置は、アドレス
信号を受容するためのアドレスバッファ、データを送受
するための入出力バッファ等を備えているが、これらの
構成要素は、従来の不揮発性半導体記憶装置のものと同
様であるので説明を省略する。
は、後で詳細に説明するように、データ書き込み・読み
出し時に基板上に形成された複数のＰウェル層の各領域
の電位を変化させるための電位切り換え回路１１を備え
ている。図１に示すように、この電位切り換え回路１１
には、センスアンプ１２及び書き込み回路１３ととも
に、制御回路１７，内部電圧発生回路１８，及びソース
線スイッチ１９が接続されている。電位切り換え回路１
１は、また、Ｎウェル層電位切り換え回路（Ｎウェル層
電位設定手段）１４、バックゲート電位切り換え回路
（Ｐウェル層電位設定手段）１５、及びソース線電位切
り換え回路（ソース電位設定手段）１６で構成されてい
る。この詳細は後記することとする。制御回路１７は、
Ｘデコーダ２０及びＹデコーダ２１に接続されており、
後で説明するＰウェル層単位で書き込み又は消去を行う
ためにＰウェル層、即ち、メモリＴｒを選択するブロッ
ク選択信号を入力アドレスから生成するように構成され
ている。さらに、不揮発性半導体記憶装置は、アドレス
信号を受容するためのアドレスバッファ、データを送受
するための入出力バッファ等を備えているが、これらの
構成要素は、従来の不揮発性半導体記憶装置のものと同
様であるので説明を省略する。
【００１６】次にメモリアレイ周囲の構造について説明
する。図２の部分回路図に示すように、各メモリＴｒの
ソース、Ｎウェル層及び各メモリＴｒのＰウェル層に電
位を与えるための電位切り換え回路１１は、６つのメモ
リＴｒのＮ+ ソース領域に設けられたソース電極２ａ〜
２ｃ及び８ａ〜８ｃ、複数のＰウェル層のそれぞれにバ
ックゲート電位を与えるためＰ+ 領域に設けられたバッ
クゲート電極４ａ〜４ｃ及び１０ａ〜１０ｃに接続され
ている。このように、図２は、２つのワードラインＷＬ
１及びＷＬ２と、３つのビットラインＹ１〜Ｙ３との交
差点に設けられた６つのメモリＴｒについて例示するも
のである。センスアンプ１２及び書き込み回路１３は、
それぞれ、Ｎチャネルトランジスタ２１ａ〜２１ｂを介
してメモリＴｒのＮ+ ドレイン領域並びにビットライン
Ｙ１〜Ｙ３に接続されている。
する。図２の部分回路図に示すように、各メモリＴｒの
ソース、Ｎウェル層及び各メモリＴｒのＰウェル層に電
位を与えるための電位切り換え回路１１は、６つのメモ
リＴｒのＮ+ ソース領域に設けられたソース電極２ａ〜
２ｃ及び８ａ〜８ｃ、複数のＰウェル層のそれぞれにバ
ックゲート電位を与えるためＰ+ 領域に設けられたバッ
クゲート電極４ａ〜４ｃ及び１０ａ〜１０ｃに接続され
ている。このように、図２は、２つのワードラインＷＬ
１及びＷＬ２と、３つのビットラインＹ１〜Ｙ３との交
差点に設けられた６つのメモリＴｒについて例示するも
のである。センスアンプ１２及び書き込み回路１３は、
それぞれ、Ｎチャネルトランジスタ２１ａ〜２１ｂを介
してメモリＴｒのＮ+ ドレイン領域並びにビットライン
Ｙ１〜Ｙ３に接続されている。
【００１７】図３は図２に示すメモリアレイの１つのビ
ット線方向、例えばビットラインＹ１にＮチャネルトラ
ンジスタ２１ａを介して接続されたビット線６に沿った
方向の断面図である。図３に示すように、この実施例に
よる不揮発性半導体記憶装置は、複数のＰウェル層３２
（Ｐウェル層１，Ｐウェル層２，Ｐウェル層３．．．）
を具備しており、これらのＰウェル層３２は、Ｎウェル
層３３上に別個に形成されており、Ｎウェル層３３はＰ
形半導体基板３４上に形成されている。各Ｐウェル層３
２には、既に述べたように、Ｎ+ ソース領域と、Ｎ+ ド
レイン領域と、当該Ｐウェル層にバックゲート電圧を与
えるためのＰ+ 領域とが形成されている。図３におい
て、ビット線６は、メモリＴｒ３１ａ及び３１ｄ等のＮ
+ ドレイン領域３及び９等に接続され、また、図２に示
したＮチャネルトランジスタ２１ａを介してビットライ
ンＹ１に接続されている。メモリＴｒ３１ａ及び３１ｄ
のコントロールゲートに接続されたコントロールゲート
電極１ａ及び７ａは、それぞれ図２に示したワードライ
ンＷＬ１及びＷＬ２に接続されている。
ット線方向、例えばビットラインＹ１にＮチャネルトラ
ンジスタ２１ａを介して接続されたビット線６に沿った
方向の断面図である。図３に示すように、この実施例に
よる不揮発性半導体記憶装置は、複数のＰウェル層３２
（Ｐウェル層１，Ｐウェル層２，Ｐウェル層３．．．）
を具備しており、これらのＰウェル層３２は、Ｎウェル
層３３上に別個に形成されており、Ｎウェル層３３はＰ
形半導体基板３４上に形成されている。各Ｐウェル層３
２には、既に述べたように、Ｎ+ ソース領域と、Ｎ+ ド
レイン領域と、当該Ｐウェル層にバックゲート電圧を与
えるためのＰ+ 領域とが形成されている。図３におい
て、ビット線６は、メモリＴｒ３１ａ及び３１ｄ等のＮ
+ ドレイン領域３及び９等に接続され、また、図２に示
したＮチャネルトランジスタ２１ａを介してビットライ
ンＹ１に接続されている。メモリＴｒ３１ａ及び３１ｄ
のコントロールゲートに接続されたコントロールゲート
電極１ａ及び７ａは、それぞれ図２に示したワードライ
ンＷＬ１及びＷＬ２に接続されている。
【００１８】次に動作について説明する。この実施例に
よる不揮発性半導体記憶装置の書き込み／読み出し時
は、図２に示すマトリクス状メモリセルにおいてビット
ラインＹ１，Ｙ２，Ｙ３のうちの１つＹ１が選択され、
ワードラインもＷＬ１，ＷＬ２のうちの１つＷＬ１が選
択される。選択されたビットラインとワードラインとを
ドレイン、コントロールゲートを持つメモリＴｒ、即
ち、メモリＴｒ３１ａについて書き込み／読み出しが行
われる。以下、このような場合について説明する。
よる不揮発性半導体記憶装置の書き込み／読み出し時
は、図２に示すマトリクス状メモリセルにおいてビット
ラインＹ１，Ｙ２，Ｙ３のうちの１つＹ１が選択され、
ワードラインもＷＬ１，ＷＬ２のうちの１つＷＬ１が選
択される。選択されたビットラインとワードラインとを
ドレイン、コントロールゲートを持つメモリＴｒ、即
ち、メモリＴｒ３１ａについて書き込み／読み出しが行
われる。以下、このような場合について説明する。
【００１９】図２及び図３に示すＰウェル層１のメモリ
Ｔｒ３１ａに書き込みを行う場合、図１のＸデコーダ２
０（カラムデコーダ）によって、ビットラインＹ１に”
Ｈ＝Ｈｉｇｈ”論理レベルの信号が印加されると、Ｎチ
ャネルトランジスタ２１ａがオンとなりビット線６ａが
選択され、さらに、図１のＹデコーダ２１（ローデコー
ダ）によってワード線ＷＬ１が選択されると、結果とし
てメモリＴｒ３１ａが選択される。このような状態にす
ると、メモリＴｒ３１ａのコントロールゲート電極１ａ
に１２Ｖの電位が印加され、書き込み回路１３によって
Ｎ+ ドレイン領域３ａに７Ｖの電位が印加されると共
に、電位切り換え回路１１によって、ソース電極２ａは
接地されて０Ｖの電位が供給され、バックゲート電極４
ａにも０Ｖの電位が印加される。これにより、メモリＴ
ｒ３１ａのドレイン電極のピンチオフ領域において発生
したホットエレクトロンはフローティングゲートＦＧ１
に注入され、書き込み動作がなされる。
Ｔｒ３１ａに書き込みを行う場合、図１のＸデコーダ２
０（カラムデコーダ）によって、ビットラインＹ１に”
Ｈ＝Ｈｉｇｈ”論理レベルの信号が印加されると、Ｎチ
ャネルトランジスタ２１ａがオンとなりビット線６ａが
選択され、さらに、図１のＹデコーダ２１（ローデコー
ダ）によってワード線ＷＬ１が選択されると、結果とし
てメモリＴｒ３１ａが選択される。このような状態にす
ると、メモリＴｒ３１ａのコントロールゲート電極１ａ
に１２Ｖの電位が印加され、書き込み回路１３によって
Ｎ+ ドレイン領域３ａに７Ｖの電位が印加されると共
に、電位切り換え回路１１によって、ソース電極２ａは
接地されて０Ｖの電位が供給され、バックゲート電極４
ａにも０Ｖの電位が印加される。これにより、メモリＴ
ｒ３１ａのドレイン電極のピンチオフ領域において発生
したホットエレクトロンはフローティングゲートＦＧ１
に注入され、書き込み動作がなされる。
【００２０】この際、書き込みを行うメモリＴｒ３１ａ
にビット線６ａを介して接続された書き込み動作を行わ
ないメモリＴｒ、例えば、Ｐウェル層２のメモリＴｒ３
１ｄは非選択状態であるので、そのゲート電極７ａには
０Ｖの電位が印加され、Ｎ+ドレイン領域９ａはビット
線６ａを介して選択されたメモリＴｒのＮ+ ドレイン領
域３ａとともに書き込み回路１３に接続されているの
で、Ｎ+ ドレイン領域９ａには７Ｖの電位が印加され
る。また、ソース電極８ａ，Ｐウェル電極１０ａには電
位切り換え回路１１によって７Ｖの電位が印加されてい
る。また、Ｎ+ 領域に設けられた電極５には７Ｖが印加
される。
にビット線６ａを介して接続された書き込み動作を行わ
ないメモリＴｒ、例えば、Ｐウェル層２のメモリＴｒ３
１ｄは非選択状態であるので、そのゲート電極７ａには
０Ｖの電位が印加され、Ｎ+ドレイン領域９ａはビット
線６ａを介して選択されたメモリＴｒのＮ+ ドレイン領
域３ａとともに書き込み回路１３に接続されているの
で、Ｎ+ ドレイン領域９ａには７Ｖの電位が印加され
る。また、ソース電極８ａ，Ｐウェル電極１０ａには電
位切り換え回路１１によって７Ｖの電位が印加されてい
る。また、Ｎ+ 領域に設けられた電極５には７Ｖが印加
される。
【００２１】図４はこのような１つのビット線方向の２
つの隣り合うＰウェル層での書き込み時の電位を示す図
である。図４に示すように各Ｐウェル層が異なった電位
を有し、Ｎ+ ドレイン領域９ａとＰウェル層２との電位
を同一にできるのは、この実施例による不揮発性半導体
記憶装置の各Ｐウェル層は独立した活性領域として形成
されていることに起因している。このように、Ｎ+ ドレ
イン領域９ａとＰウェル層２との電位を同じにすること
で、バンド間リークを抑えることが可能になる。また、
この場合、Ｐウェル層１とＮウェル層との間に電位差が
生じるが、逆バイアス状態であり、耐圧もあるので電流
のパス経路は形成され得ない。
つの隣り合うＰウェル層での書き込み時の電位を示す図
である。図４に示すように各Ｐウェル層が異なった電位
を有し、Ｎ+ ドレイン領域９ａとＰウェル層２との電位
を同一にできるのは、この実施例による不揮発性半導体
記憶装置の各Ｐウェル層は独立した活性領域として形成
されていることに起因している。このように、Ｎ+ ドレ
イン領域９ａとＰウェル層２との電位を同じにすること
で、バンド間リークを抑えることが可能になる。また、
この場合、Ｐウェル層１とＮウェル層との間に電位差が
生じるが、逆バイアス状態であり、耐圧もあるので電流
のパス経路は形成され得ない。
【００２２】次に、上記の書き込み時の各Ｐウェル層の
各領域の電位を実現させる回路の具体例及びその動作を
図について説明する。図５は、図１及び図２に示した電
位切り換え回路１１の詳細を示すブロック図であり、図
において、１４はＮウェル層電位切り換え回路、１５は
バックゲート電位切り換え回路、１６はソース線電位切
り換え回路である。バックゲート切り換え回路１５及び
ソース線電位切り換え回路１６は、図３に示したＮウェ
ル層３３上にそれぞれ独立して形成された複数のＰウェ
ル層の数だけ設けられており、例えば図２に示す回路構
成であれば各Ｐウェル層に対して１個ずつの回路が必要
であり、合計でそれぞれ２個の回路が必要となる。
各領域の電位を実現させる回路の具体例及びその動作を
図について説明する。図５は、図１及び図２に示した電
位切り換え回路１１の詳細を示すブロック図であり、図
において、１４はＮウェル層電位切り換え回路、１５は
バックゲート電位切り換え回路、１６はソース線電位切
り換え回路である。バックゲート切り換え回路１５及び
ソース線電位切り換え回路１６は、図３に示したＮウェ
ル層３３上にそれぞれ独立して形成された複数のＰウェ
ル層の数だけ設けられており、例えば図２に示す回路構
成であれば各Ｐウェル層に対して１個ずつの回路が必要
であり、合計でそれぞれ２個の回路が必要となる。
【００２３】Ｎウェル層電位切り換え回路１４は、図１
に示す、コマンドデコーダで選択されたモード（書き込
み，消去等）に対応した条件を作り出す制御回路１７か
ら書き込み信号以外のモード選択信号ＮＯＴＰ及び書き
込み信号を受信するべく制御回路１７に接続されてい
る。また、Ｎウェル層電位切り換え回路１４には、書き
込み電圧が内部電圧発生回路１８より印加される。バッ
クゲート電位切り換え回路１５は、同様に、制御回路１
７から書き込み信号及びブロック選択信号を受信し、内
部電圧発生回路１８から書き込み電圧を受けるように、
制御回路１７及び内部電圧発生回路１８に接続されてい
る。ソース線電位切り換え回路１６は、同様に、制御回
路１７から、書き込み信号，消去信号及びブロック選択
信号を受信し、内部電圧発生回路１８から書き込み電圧
及び消去電圧を受けるように、制御回路１７及び内部電
圧発生回路１８に接続されている。
に示す、コマンドデコーダで選択されたモード（書き込
み，消去等）に対応した条件を作り出す制御回路１７か
ら書き込み信号以外のモード選択信号ＮＯＴＰ及び書き
込み信号を受信するべく制御回路１７に接続されてい
る。また、Ｎウェル層電位切り換え回路１４には、書き
込み電圧が内部電圧発生回路１８より印加される。バッ
クゲート電位切り換え回路１５は、同様に、制御回路１
７から書き込み信号及びブロック選択信号を受信し、内
部電圧発生回路１８から書き込み電圧を受けるように、
制御回路１７及び内部電圧発生回路１８に接続されてい
る。ソース線電位切り換え回路１６は、同様に、制御回
路１７から、書き込み信号，消去信号及びブロック選択
信号を受信し、内部電圧発生回路１８から書き込み電圧
及び消去電圧を受けるように、制御回路１７及び内部電
圧発生回路１８に接続されている。
【００２４】図６はＮウェル層電位切り換え回路１４の
一具体例を示す回路構成図、図７はバックゲート電位切
り換え回路１５の一具体例を示す回路構成図、図８はソ
ース線電位切り換え回路１６の一具体例を示す回路構成
例図であり、これらの図において、１４１，１４２，１
５１，１５３，１６１及び１６４はＮチャネルトランジ
スタ、１５２，１６２，１６３，１６５，１６７及び１
６８はＰチャネルトランジスタである。
一具体例を示す回路構成図、図７はバックゲート電位切
り換え回路１５の一具体例を示す回路構成図、図８はソ
ース線電位切り換え回路１６の一具体例を示す回路構成
例図であり、これらの図において、１４１，１４２，１
５１，１５３，１６１及び１６４はＮチャネルトランジ
スタ、１５２，１６２，１６３，１６５，１６７及び１
６８はＰチャネルトランジスタである。
【００２５】図６に示すように、Ｎウェル層電位切り換
え回路１４は２つのＮチャネルトランジスタ１４１及び
１４２から構成されており、Ｎチャネルトランジスタ１
４１のソースとＮチャネルトランジスタ１４２のドレイ
ンが接続されており、この接続点には電極５を介してＮ
ウェル層３３（図３参照）が接続されている。２つのＮ
チャネルトランジスタのゲート入力に応じて、図１に示
す内部電圧発生回路１８からの書き込み電圧又は接地電
位がＮウェル層に印加されるように、２つのＮチャネル
トランジスタ１４１及び１４２のゲートには図１に示す
制御回路１７からの書き込み信号及び書き込み信号以外
のモード選択信号ＮＯＴＰがそれぞれ印加される。
え回路１４は２つのＮチャネルトランジスタ１４１及び
１４２から構成されており、Ｎチャネルトランジスタ１
４１のソースとＮチャネルトランジスタ１４２のドレイ
ンが接続されており、この接続点には電極５を介してＮ
ウェル層３３（図３参照）が接続されている。２つのＮ
チャネルトランジスタのゲート入力に応じて、図１に示
す内部電圧発生回路１８からの書き込み電圧又は接地電
位がＮウェル層に印加されるように、２つのＮチャネル
トランジスタ１４１及び１４２のゲートには図１に示す
制御回路１７からの書き込み信号及び書き込み信号以外
のモード選択信号ＮＯＴＰがそれぞれ印加される。
【００２６】図７に示すように、バックゲート電位切り
換え回路１５は、ドレイン，ソースが直列に接続された
Ｎチャネルトランジスタ１５１，Ｐチャネルトランジス
タ１５２及びＮチャネルトランジスタ１５３から構成さ
れており、Ｐチャネルトランジスタ１５２のソースとＮ
チャネルトランジスタ１５３のドレインが接続されてお
り、この接続点にはさらにＰウェル層３２（図３参照）
が接続されている。また、Ｎチャネルトランジスタ１５
１のゲートには図１に示す制御回路１７からの書き込み
信号が入力され、ドレインには図１に示す内部電圧発生
回路１８から書き込み電圧が印加される。Ｐチャネルト
ランジスタ１５２及びＮチャネルトランジスタ１５３の
ゲートには図１に示す制御回路１７からのブロック選択
信号が印加される。
換え回路１５は、ドレイン，ソースが直列に接続された
Ｎチャネルトランジスタ１５１，Ｐチャネルトランジス
タ１５２及びＮチャネルトランジスタ１５３から構成さ
れており、Ｐチャネルトランジスタ１５２のソースとＮ
チャネルトランジスタ１５３のドレインが接続されてお
り、この接続点にはさらにＰウェル層３２（図３参照）
が接続されている。また、Ｎチャネルトランジスタ１５
１のゲートには図１に示す制御回路１７からの書き込み
信号が入力され、ドレインには図１に示す内部電圧発生
回路１８から書き込み電圧が印加される。Ｐチャネルト
ランジスタ１５２及びＮチャネルトランジスタ１５３の
ゲートには図１に示す制御回路１７からのブロック選択
信号が印加される。
【００２７】図８に示すように、ソース線電位切り換え
回路１６は、２つのＮチャネルトランジスタ１６１及び
１６４、５つのＰチャネルトランジスタ１６２，１６
３，１６５，１６７及び１６８、並びにトランスファー
ゲート１６６と、６つのインバータ１７１，１７３，１
７５，１７６，１７８及び１７９、２つのＮＡＮＤゲー
ト１７２及び１７７、並びにＮＯＲゲート１７４とから
構成されている。Ｐチャネルトランジスタ１６２及び１
６３のドレインには図１に示す内部電圧発生回路１８か
ら電圧Ｖccppが印加されるように構成されており、通常
はＶccレベル、高電圧動作時はＶppレベルの電圧が供給
される。この回路に入力された書き込み信号は、インバ
ータ１７９及びＮＡＮＤゲート１７７の１つの入力端子
に入力され、インバータ１７９の出力はＰチャネルトラ
ンジスタ１６８のゲートに入力される。また、Ｐチャネ
ルトランジスタ１６８のドレインには書き込み時のビッ
ト線電位である書き込み電圧が印加される。また、この
回路に入力された消去信号は、インバータ１７１及びＮ
ＡＮＤゲート１７２の１つの入力端子に入力され、イン
バータ１７１の出力はＰチャネルトランジスタ１６７の
ゲートに入力されている。また、Ｐチャネルトランジス
タ１６７のドレインには消去電位が印加される。
回路１６は、２つのＮチャネルトランジスタ１６１及び
１６４、５つのＰチャネルトランジスタ１６２，１６
３，１６５，１６７及び１６８、並びにトランスファー
ゲート１６６と、６つのインバータ１７１，１７３，１
７５，１７６，１７８及び１７９、２つのＮＡＮＤゲー
ト１７２及び１７７、並びにＮＯＲゲート１７４とから
構成されている。Ｐチャネルトランジスタ１６２及び１
６３のドレインには図１に示す内部電圧発生回路１８か
ら電圧Ｖccppが印加されるように構成されており、通常
はＶccレベル、高電圧動作時はＶppレベルの電圧が供給
される。この回路に入力された書き込み信号は、インバ
ータ１７９及びＮＡＮＤゲート１７７の１つの入力端子
に入力され、インバータ１７９の出力はＰチャネルトラ
ンジスタ１６８のゲートに入力される。また、Ｐチャネ
ルトランジスタ１６８のドレインには書き込み時のビッ
ト線電位である書き込み電圧が印加される。また、この
回路に入力された消去信号は、インバータ１７１及びＮ
ＡＮＤゲート１７２の１つの入力端子に入力され、イン
バータ１７１の出力はＰチャネルトランジスタ１６７の
ゲートに入力されている。また、Ｐチャネルトランジス
タ１６７のドレインには消去電位が印加される。
【００２８】他方、この回路に入力されたブロック選択
信号はインバータ１７８及びＮＡＮＤゲート１７２に分
かれて入力され、インバータ１７８の出力はＮＡＮＤゲ
ート１７７の他方の入力端子に入力される。また、ＮＡ
ＮＤゲート１７７の出力はインバータ１７６を介してＮ
ＯＲゲート１７４の一方の入力端子に接続されており、
ＮＡＮＤゲート１７２の出力はインバータ１７３を介し
てＮＯＲゲート１７４の他方の入力端子に接続されてい
る。そしてＮＯＲゲート１７４の出力はインバータ１７
５を介してＮチャネルトランジスタ１６１のドレインに
接続されている。Ｎチャネルトランジスタ１６１のソー
スには、Ｐチャネルトランジスタ１６２のソース，Ｐチ
ャネルトランジスタ１６３のゲート，Ｎチャネルトラン
ジスタ１６４のゲート，及びトラトンスファーゲート１
６６のゲートが接続されており、Ｎチャネルトランジス
タ１６１のゲートには、Ｖccレベルの電圧が常時印加さ
れている。Ｐチャネルトランジスタ１６５のソースは、
トランスファーゲート１６６のドレインに接続されてお
り、この接続点はさらにメモリＴｒのソース線、即ち、
ソース電極に接続されている。Ｐチャネルトランジスタ
１６５のドレインはＰチャネルトランジスタ１６７及び
１６８のソースに接続されており、トランスファーゲー
ト１６６のソースは接地されている。
信号はインバータ１７８及びＮＡＮＤゲート１７２に分
かれて入力され、インバータ１７８の出力はＮＡＮＤゲ
ート１７７の他方の入力端子に入力される。また、ＮＡ
ＮＤゲート１７７の出力はインバータ１７６を介してＮ
ＯＲゲート１７４の一方の入力端子に接続されており、
ＮＡＮＤゲート１７２の出力はインバータ１７３を介し
てＮＯＲゲート１７４の他方の入力端子に接続されてい
る。そしてＮＯＲゲート１７４の出力はインバータ１７
５を介してＮチャネルトランジスタ１６１のドレインに
接続されている。Ｎチャネルトランジスタ１６１のソー
スには、Ｐチャネルトランジスタ１６２のソース，Ｐチ
ャネルトランジスタ１６３のゲート，Ｎチャネルトラン
ジスタ１６４のゲート，及びトラトンスファーゲート１
６６のゲートが接続されており、Ｎチャネルトランジス
タ１６１のゲートには、Ｖccレベルの電圧が常時印加さ
れている。Ｐチャネルトランジスタ１６５のソースは、
トランスファーゲート１６６のドレインに接続されてお
り、この接続点はさらにメモリＴｒのソース線、即ち、
ソース電極に接続されている。Ｐチャネルトランジスタ
１６５のドレインはＰチャネルトランジスタ１６７及び
１６８のソースに接続されており、トランスファーゲー
ト１６６のソースは接地されている。
【００２９】ところで、図８に示すソース線電位切り換
え回路１６では、Ｐチャネルトランジスタ１６５に直
接、図９のように構成された内部電圧発生回路１８を接
続してもよい。内部電圧発生回路１８は、書き込み，消
去等の各種モードに応じてオンするＮチャネルトランジ
スタ１８１，１８２，１８３及び１８４を含んでおり、
それらのトランジスタのドレインは、例えば、３Ｖ，５
Ｖ，７Ｖ及び１２Ｖの電位にそれぞれ設定される。従っ
て、内部電圧発生回路１８は、書き込み時にノード３が
“Ｈ”レベルになりトランジスタ１８３がオンすれば７
Ｖを出力し、消去時にノード４が“Ｈ”レベルになりト
ランジスタ１８３がオンすれば１２Ｖを出力する。
え回路１６では、Ｐチャネルトランジスタ１６５に直
接、図９のように構成された内部電圧発生回路１８を接
続してもよい。内部電圧発生回路１８は、書き込み，消
去等の各種モードに応じてオンするＮチャネルトランジ
スタ１８１，１８２，１８３及び１８４を含んでおり、
それらのトランジスタのドレインは、例えば、３Ｖ，５
Ｖ，７Ｖ及び１２Ｖの電位にそれぞれ設定される。従っ
て、内部電圧発生回路１８は、書き込み時にノード３が
“Ｈ”レベルになりトランジスタ１８３がオンすれば７
Ｖを出力し、消去時にノード４が“Ｈ”レベルになりト
ランジスタ１８３がオンすれば１２Ｖを出力する。
【００３０】次に、図１及び図２、並びに図５から図８
を参照しながら書き込み時のＮウェル層電位切り換え回
路１４，バックゲート電位切り換え回路１５，及びソー
ス線電位切り換え回路１６の動作について説明する。
を参照しながら書き込み時のＮウェル層電位切り換え回
路１４，バックゲート電位切り換え回路１５，及びソー
ス線電位切り換え回路１６の動作について説明する。
【００３１】上記したように、この実施例による不揮発
性半導体記憶装置の書き込み／読み出し時には、この装
置が受信したアドレスをもとにＸデコーダ２０及びＹデ
コーダ２１は、それぞれ図２に示すビットラインＹ１，
Ｙ２，Ｙ３のうちの１つを選択し、ワードラインＷＬ
１，ＷＬ２のうちの１つを選択する。これによって、選
択されたビットライン及びワードラインに対応したドレ
イン，コントロールゲートを持つメモリＴｒに対して書
き込み／読み出し動作が実行されることになる。
性半導体記憶装置の書き込み／読み出し時には、この装
置が受信したアドレスをもとにＸデコーダ２０及びＹデ
コーダ２１は、それぞれ図２に示すビットラインＹ１，
Ｙ２，Ｙ３のうちの１つを選択し、ワードラインＷＬ
１，ＷＬ２のうちの１つを選択する。これによって、選
択されたビットライン及びワードラインに対応したドレ
イン，コントロールゲートを持つメモリＴｒに対して書
き込み／読み出し動作が実行されることになる。
【００３２】一方、制御回路１７はコマンドデコーダで
選択されたモード（書き込み、消去等）に応じて、モー
ド等の条件を電位切り換え回路１１に知らせるために、
書き込み信号等を出力すると共に、書き込み時には書き
込み回路１３を図示されていない手段によってメモリア
レイ３０に接続する。通常、不揮発性半導体記憶装置の
状態は、読み出しモードとなっており、書き込み回路１
３はビット線（メモリＴｒのドレイン）とは接続されて
いない。書き込み時に、書き込み回路１３は、制御回路
１７によって制御されて、図２に示すＮチャネルトラン
ジスタ２１ａ〜２１ｃのドレインに接続される。
選択されたモード（書き込み、消去等）に応じて、モー
ド等の条件を電位切り換え回路１１に知らせるために、
書き込み信号等を出力すると共に、書き込み時には書き
込み回路１３を図示されていない手段によってメモリア
レイ３０に接続する。通常、不揮発性半導体記憶装置の
状態は、読み出しモードとなっており、書き込み回路１
３はビット線（メモリＴｒのドレイン）とは接続されて
いない。書き込み時に、書き込み回路１３は、制御回路
１７によって制御されて、図２に示すＮチャネルトラン
ジスタ２１ａ〜２１ｃのドレインに接続される。
【００３３】書き込み時、制御回路１７は、コマンドデ
コーダ出力に応じて書き込み信号を発生しこれを電位切
り換え回路１１に送付する。また、制御回路１７は、書
き込みを行うＰウェル層をブロック単位で選択するため
のブロック選択信号を電位切り換え回路１１に送付す
る。即ち、書き込みを行うＰウェル層の電位切り換え回
路１１のバックゲート切り換え回路１５には、”Ｈ”論
理レベルのブロック選択信号を送信する。この際、内部
電圧発生回路１８は、７Ｖの書き込み電圧及び消去電圧
を電位切り換え回路１１に印加する。ところで、制御回
路１７より送信される書き込み信号は、書き込み電圧が
ビット線等に一定期間しか印加されないように印加電圧
をパルスにて制御している。
コーダ出力に応じて書き込み信号を発生しこれを電位切
り換え回路１１に送付する。また、制御回路１７は、書
き込みを行うＰウェル層をブロック単位で選択するため
のブロック選択信号を電位切り換え回路１１に送付す
る。即ち、書き込みを行うＰウェル層の電位切り換え回
路１１のバックゲート切り換え回路１５には、”Ｈ”論
理レベルのブロック選択信号を送信する。この際、内部
電圧発生回路１８は、７Ｖの書き込み電圧及び消去電圧
を電位切り換え回路１１に印加する。ところで、制御回
路１７より送信される書き込み信号は、書き込み電圧が
ビット線等に一定期間しか印加されないように印加電圧
をパルスにて制御している。
【００３４】図６から明らかなように、電位切り換え回
路１１のＮウェル層電位切り換え回路１４は、制御回路
１７から書き込み信号を受信すると、Ｎチャネルトラン
ジスタ１４１がオンとなり、７Ｖに設定されている書き
込み電圧をＮウェル層に供給する。これに対して、書き
込み信号以外のモード選状信号ＮＯＴＰが“Ｈ”レベル
の時は、Ｎウェル層電位切り換え回路１４はＮウェル層
へ接地電位である０Ｖを供給する。
路１１のＮウェル層電位切り換え回路１４は、制御回路
１７から書き込み信号を受信すると、Ｎチャネルトラン
ジスタ１４１がオンとなり、７Ｖに設定されている書き
込み電圧をＮウェル層に供給する。これに対して、書き
込み信号以外のモード選状信号ＮＯＴＰが“Ｈ”レベル
の時は、Ｎウェル層電位切り換え回路１４はＮウェル層
へ接地電位である０Ｖを供給する。
【００３５】図７から明らかなように、あるＰウェル層
が書き込みを行うブロックに含まれている場合、そのＰ
ウェル層に対応するバックゲート切り換え回路１５に
は、”Ｈ”論理レベルのブロック選択信号が印加される
ので、Ｎチャネルトランジスタ１５３がオンとなり、該
当するＰウェル層には０Ｖが供給される。これに対し
て、書き込みを行わないブロックの場合、ブロック選択
信号は“Ｌ”論理レベルであり、一方、書き込みを行う
メモリＴｒがあるので、書き込み信号は“Ｈ”論理レベ
ルであるので、少なくとも、書き込みを行うＰウェル層
に同一のビット線を介して接続された書き込みを行わな
いブロックのＰウェル層には、７Ｖの書き込み電圧が供
給される。
が書き込みを行うブロックに含まれている場合、そのＰ
ウェル層に対応するバックゲート切り換え回路１５に
は、”Ｈ”論理レベルのブロック選択信号が印加される
ので、Ｎチャネルトランジスタ１５３がオンとなり、該
当するＰウェル層には０Ｖが供給される。これに対し
て、書き込みを行わないブロックの場合、ブロック選択
信号は“Ｌ”論理レベルであり、一方、書き込みを行う
メモリＴｒがあるので、書き込み信号は“Ｈ”論理レベ
ルであるので、少なくとも、書き込みを行うＰウェル層
に同一のビット線を介して接続された書き込みを行わな
いブロックのＰウェル層には、７Ｖの書き込み電圧が供
給される。
【００３６】図８から明らかなように、あるＰウェル層
が書き込みを行うブロックに含まれている場合、そのＰ
ウェル層に対応するソース線電位切り換え回路１６に
は、”Ｈ”論理レベルのブロック選択信号及び書き込み
信号が印加されるので、Ｎチャネルトランジスタ１６１
のドレインには、”Ｌ＝Ｌｏｗ”論理レベルの信号が印
加される。従って、Ｐチャネルトランジスタ１６３がオ
ンになるとともにトランスファーゲート１６６がオンと
なるので、書き込み時に書き込みを行うメモリＴｒのソ
ース電極にはソース線を介して０Ｖが供給される。これ
に対して、書き込みを行わないブロックの場合、ブロッ
ク選択信号は“Ｌ”論理レベルであり、一方、書き込み
を行うメモリＴｒがあるので、書き込み信号は“Ｈ”論
理レベルであるので、Ｎチャネルトランジスタ１６１の
ドレインには、”Ｈ”論理レベルの信号が印加され、Ｐ
チャネルトランジスタ１６８のゲートには”Ｌ”論理レ
ベルの信号が印加される。従って、Ｎチャネルトランジ
スタ１６４がオンとなるとともにＰチャネルトランジス
タ１６５がオンし、書き込みを行わないブロックのＰウ
ェル層のソース電極には、７Ｖの書き込み電圧がソース
線を介して供給される。
が書き込みを行うブロックに含まれている場合、そのＰ
ウェル層に対応するソース線電位切り換え回路１６に
は、”Ｈ”論理レベルのブロック選択信号及び書き込み
信号が印加されるので、Ｎチャネルトランジスタ１６１
のドレインには、”Ｌ＝Ｌｏｗ”論理レベルの信号が印
加される。従って、Ｐチャネルトランジスタ１６３がオ
ンになるとともにトランスファーゲート１６６がオンと
なるので、書き込み時に書き込みを行うメモリＴｒのソ
ース電極にはソース線を介して０Ｖが供給される。これ
に対して、書き込みを行わないブロックの場合、ブロッ
ク選択信号は“Ｌ”論理レベルであり、一方、書き込み
を行うメモリＴｒがあるので、書き込み信号は“Ｈ”論
理レベルであるので、Ｎチャネルトランジスタ１６１の
ドレインには、”Ｈ”論理レベルの信号が印加され、Ｐ
チャネルトランジスタ１６８のゲートには”Ｌ”論理レ
ベルの信号が印加される。従って、Ｎチャネルトランジ
スタ１６４がオンとなるとともにＰチャネルトランジス
タ１６５がオンし、書き込みを行わないブロックのＰウ
ェル層のソース電極には、７Ｖの書き込み電圧がソース
線を介して供給される。
【００３７】以上のように、この実施例による不揮発性
半導体記憶装置において、書き込みを行うＰウェル層の
メモリＴｒのみの各領域に所定の電位が印加され図４の
ような電圧印加状態になり、ドレイン電極のピンチオフ
領域において発生したホットエレクトロンはフローティ
ングゲートに注入され、書き込み動作がなされる。この
際、図４に示すように各Ｐウェル層が異なった電位を有
し、Ｎ+ ドレイン領域９ａとＰウェル層２との電位を同
一にできるので、バンド間リークの総和を減小させるこ
とができる。また、書き込みを行わないＴｒに余分なス
トレスを与えることがなくなることで信頼性の向上を実
現できる。
半導体記憶装置において、書き込みを行うＰウェル層の
メモリＴｒのみの各領域に所定の電位が印加され図４の
ような電圧印加状態になり、ドレイン電極のピンチオフ
領域において発生したホットエレクトロンはフローティ
ングゲートに注入され、書き込み動作がなされる。この
際、図４に示すように各Ｐウェル層が異なった電位を有
し、Ｎ+ ドレイン領域９ａとＰウェル層２との電位を同
一にできるので、バンド間リークの総和を減小させるこ
とができる。また、書き込みを行わないＴｒに余分なス
トレスを与えることがなくなることで信頼性の向上を実
現できる。
【００３８】実施例２．次に、この発明に対応する第２
の実施例による不揮発性半導体記憶装置のＰウェル層の
ブロック単位の消去動作について説明する。図１０はこ
のＰウェル層のブロック単位の消去動作を説明するため
の断面図である。
の実施例による不揮発性半導体記憶装置のＰウェル層の
ブロック単位の消去動作について説明する。図１０はこ
のＰウェル層のブロック単位の消去動作を説明するため
の断面図である。
【００３９】図１０に示すように、Ｎウェル層３３には
複数のＰウェル層３２が分割されて形成されているの
で、書き込み動作時と同様に、各Ｐウェル層の電位を任
意に設定することにより、Ｐウェル層単位のブロック消
去が可能になる。
複数のＰウェル層３２が分割されて形成されているの
で、書き込み動作時と同様に、各Ｐウェル層の電位を任
意に設定することにより、Ｐウェル層単位のブロック消
去が可能になる。
【００４０】消去時、制御回路１７は、コマンドデコー
ダ出力に応じて消去モードであることを示す書き込み信
号以外のモード選択信号を発生しこれを電位切り換え回
路１１に送付する。また、制御回路１７は、消去を行う
Ｐウェル層をブロック単位で選択するためのブロック選
択信号を電位切り換え回路１１に送付する。即ち、消去
を行うＰウェル層の電位切り換え回路１１のバックゲー
ト切り換え回路１５には、”Ｈ”論理レベルのブロック
選択信号を送信する。この際、内部電圧発生回路１８
は、書き込み時のメモリＴｒドレイン電圧７Ｖ及び消去
電圧を電位切り換え回路１１に印加する。
ダ出力に応じて消去モードであることを示す書き込み信
号以外のモード選択信号を発生しこれを電位切り換え回
路１１に送付する。また、制御回路１７は、消去を行う
Ｐウェル層をブロック単位で選択するためのブロック選
択信号を電位切り換え回路１１に送付する。即ち、消去
を行うＰウェル層の電位切り換え回路１１のバックゲー
ト切り換え回路１５には、”Ｈ”論理レベルのブロック
選択信号を送信する。この際、内部電圧発生回路１８
は、書き込み時のメモリＴｒドレイン電圧７Ｖ及び消去
電圧を電位切り換え回路１１に印加する。
【００４１】図６に示すように、Ｎウェル層電位切り換
え回路１４には、”Ｈ”論理レベルのＮＯＴＰが印加さ
れるのでＮチャネルトランジスタ１４２がオンとなり、
Ｎウェル層に接地電位である０Ｖが供給される。
え回路１４には、”Ｈ”論理レベルのＮＯＴＰが印加さ
れるのでＮチャネルトランジスタ１４２がオンとなり、
Ｎウェル層に接地電位である０Ｖが供給される。
【００４２】バックゲート電位切り換え回路１５には、
図７に示すように、消去実施ブロックでは”Ｈ”論路レ
ベルのブロック選択信号が印加されるので、Ｎチャネル
トランジスタ１５３がオンとなり該当するＰウェル層に
接地電位である０Ｖが供給される。これに対して、消去
を行なわないブロックではＰウェル層に電位が印加され
ずオープン状態になる。この時、Ｎウェル層は０Ｖなの
で仮にＰウェル層に電位が存在していても、Ｐウェル層
からＮウェル層に電流のパスができるため、Ｐウェル層
は０Ｖレベルになる。
図７に示すように、消去実施ブロックでは”Ｈ”論路レ
ベルのブロック選択信号が印加されるので、Ｎチャネル
トランジスタ１５３がオンとなり該当するＰウェル層に
接地電位である０Ｖが供給される。これに対して、消去
を行なわないブロックではＰウェル層に電位が印加され
ずオープン状態になる。この時、Ｎウェル層は０Ｖなの
で仮にＰウェル層に電位が存在していても、Ｐウェル層
からＮウェル層に電流のパスができるため、Ｐウェル層
は０Ｖレベルになる。
【００４３】また、図８から明らかなように、あるＰウ
ェル層が消去を行うブロックに含まれている場合、その
Ｐウェル層に対応するソース線電位切り換え回路１６に
は、”Ｈ”論理レベルのブロック選択信号及び消去信号
が印加されるので、Ｎチャネルトランジスタ１６１のド
レインには、”Ｈ”論理レベルの信号が印加され、Ｐチ
ャネルトランジスタ１６７のゲートには”Ｌ”論理レベ
ルの信号が印加される。従って、Ｎチャネルトランジス
タ１６４がオンになるとともにＰチャネルトランジスタ
１６５がオンとなるので、消去を行うメモリＴｒのソー
ス電極にはソース線を介して消去電圧１２Ｖが供給され
る。これに対して、消去を行わないブロックの場合、ブ
ロック選択信号は“Ｌ”論理レベルであり、一方、消去
を行うメモリＴｒがあるので、消去信号は“Ｈ”論理レ
ベルであるので、Ｎチャネルトランジスタ１６１のドレ
インには、”Ｌ”論理レベルの信号が印加される。従っ
て、Ｐチャネルトランジスタ１６３がオンとなるととも
にトランスファーゲート１６６がオンし、消去を行わな
いブロックのＰウェル層のソース電極には、０Ｖの電位
がソース線を介して供給される。尚、上記したように、
図８中のＶccppは通常はＶccレベル、消去電位発生時
（高電圧動作系）はＶppレベルを出力する。
ェル層が消去を行うブロックに含まれている場合、その
Ｐウェル層に対応するソース線電位切り換え回路１６に
は、”Ｈ”論理レベルのブロック選択信号及び消去信号
が印加されるので、Ｎチャネルトランジスタ１６１のド
レインには、”Ｈ”論理レベルの信号が印加され、Ｐチ
ャネルトランジスタ１６７のゲートには”Ｌ”論理レベ
ルの信号が印加される。従って、Ｎチャネルトランジス
タ１６４がオンになるとともにＰチャネルトランジスタ
１６５がオンとなるので、消去を行うメモリＴｒのソー
ス電極にはソース線を介して消去電圧１２Ｖが供給され
る。これに対して、消去を行わないブロックの場合、ブ
ロック選択信号は“Ｌ”論理レベルであり、一方、消去
を行うメモリＴｒがあるので、消去信号は“Ｈ”論理レ
ベルであるので、Ｎチャネルトランジスタ１６１のドレ
インには、”Ｌ”論理レベルの信号が印加される。従っ
て、Ｐチャネルトランジスタ１６３がオンとなるととも
にトランスファーゲート１６６がオンし、消去を行わな
いブロックのＰウェル層のソース電極には、０Ｖの電位
がソース線を介して供給される。尚、上記したように、
図８中のＶccppは通常はＶccレベル、消去電位発生時
（高電圧動作系）はＶppレベルを出力する。
【００４４】図１０に消去時の電位を示す。消去を行う
ブロックのコントロールゲート電極１ａは０Ｖ、ソース
電極２ａは１２Ｖ、ドレイン電極３ａはオープン、バッ
クゲート電極４ａは０Ｖ、消去を行わないブロックのコ
ントロールゲート電極７ａは０Ｖ、ソース電極８ａは０
Ｖ、ドレイン電極９ａはオープン、バックゲート電極１
０ａはオープンとなる。この際、Ｎウェル層は０Ｖであ
る。以上の動作により分割したＰウェル層単位の消去が
可能になる。
ブロックのコントロールゲート電極１ａは０Ｖ、ソース
電極２ａは１２Ｖ、ドレイン電極３ａはオープン、バッ
クゲート電極４ａは０Ｖ、消去を行わないブロックのコ
ントロールゲート電極７ａは０Ｖ、ソース電極８ａは０
Ｖ、ドレイン電極９ａはオープン、バックゲート電極１
０ａはオープンとなる。この際、Ｎウェル層は０Ｖであ
る。以上の動作により分割したＰウェル層単位の消去が
可能になる。
【００４５】
【発明の効果】以上のように、請求項１の発明によれ
ば、複数のメモリトランジスタのうちの任意のメモリト
ランジスタに対して書き込み動作を行う際に、書き込み
を行うメモリトランジスタのＰウェル層の電位を接地電
位に設定するとともに、ドレインが書き込みを行うメモ
リトランジスタのドレインとビット線を介して接続され
た書き込みを行なわないメモリトランジスタのＰウェル
層の電位を、書き込みを行うメモリトランジスタの書き
込み電位と所定の正電位に設定するＰウェル層電位設定
手段と、書き込みを行うメモリトランジスタのソースを
接地電位に設定するソース電位設定手段と、Ｎウェル層
の電位を前記所定の正電位に設定するＮウェル層電位設
定手段とを備えるように構成したので、書き込みを行な
わないメモリトランジスタのドレインとＰウェル層との
電位を同じ正電位に設定することができるので、書き込
み時に書き込みを行うメモリトランジスタを持つＰウェ
ル層の微小リーク（バンド間トンネルリーク）の総和を
減少させる効果がある。また、書き込みを行わないメモ
リトランジスタを持つＰウェル層の電位を書き込み電圧
と同じにするので、書き込み電圧の降下を防止し書き込
み特性の劣化を防ぐことができる効果がある。
ば、複数のメモリトランジスタのうちの任意のメモリト
ランジスタに対して書き込み動作を行う際に、書き込み
を行うメモリトランジスタのＰウェル層の電位を接地電
位に設定するとともに、ドレインが書き込みを行うメモ
リトランジスタのドレインとビット線を介して接続され
た書き込みを行なわないメモリトランジスタのＰウェル
層の電位を、書き込みを行うメモリトランジスタの書き
込み電位と所定の正電位に設定するＰウェル層電位設定
手段と、書き込みを行うメモリトランジスタのソースを
接地電位に設定するソース電位設定手段と、Ｎウェル層
の電位を前記所定の正電位に設定するＮウェル層電位設
定手段とを備えるように構成したので、書き込みを行な
わないメモリトランジスタのドレインとＰウェル層との
電位を同じ正電位に設定することができるので、書き込
み時に書き込みを行うメモリトランジスタを持つＰウェ
ル層の微小リーク（バンド間トンネルリーク）の総和を
減少させる効果がある。また、書き込みを行わないメモ
リトランジスタを持つＰウェル層の電位を書き込み電圧
と同じにするので、書き込み電圧の降下を防止し書き込
み特性の劣化を防ぐことができる効果がある。
【００４６】請求項２の発明によれば、複数のＰウェル
層に形成された複数のメモリトランジスタのデータをＰ
ウェル層単位で消去すべく、Ｐウェル層電位設定手段
は、消去を行うメモリトランジスタのＰウェル層の電位
を接地電位に設定する手段を含んでおり、ソース電位設
定手段は、消去を行うメモリトランジスタのソースを所
定の消去電位に設定するとともに、消去を行なわないメ
モリトランジスタのソースを接地電位に設定する手段を
含んでおり、Ｎウェル層電位設定手段は、Ｎウェル層の
電位を接地電位に設定する手段を含むように構成したの
で、消去単位を小さく設定でき、不揮発性半導体記憶装
置にかかるストレスを低減させることができ信頼性の向
上を実現できる効果がある。
層に形成された複数のメモリトランジスタのデータをＰ
ウェル層単位で消去すべく、Ｐウェル層電位設定手段
は、消去を行うメモリトランジスタのＰウェル層の電位
を接地電位に設定する手段を含んでおり、ソース電位設
定手段は、消去を行うメモリトランジスタのソースを所
定の消去電位に設定するとともに、消去を行なわないメ
モリトランジスタのソースを接地電位に設定する手段を
含んでおり、Ｎウェル層電位設定手段は、Ｎウェル層の
電位を接地電位に設定する手段を含むように構成したの
で、消去単位を小さく設定でき、不揮発性半導体記憶装
置にかかるストレスを低減させることができ信頼性の向
上を実現できる効果がある。
【図１】 この発明の実施例における不揮発性半導体記
憶装置の全体を示すブロック図である。
憶装置の全体を示すブロック図である。
【図２】 この発明の実施例における不揮発性半導体記
憶装置のメモリセルアレイ周辺の構成を示す回路図であ
る。
憶装置のメモリセルアレイ周辺の構成を示す回路図であ
る。
【図３】 この発明の実施例における不揮発性半導体記
憶装置のメモリセルアレイの主要部を示す図である。
憶装置のメモリセルアレイの主要部を示す図である。
【図４】 この発明の実施例における不揮発性半導体記
憶装置のメモリセルアレイにおける書き込み時の電位を
示す図である。
憶装置のメモリセルアレイにおける書き込み時の電位を
示す図である。
【図５】 この発明の実施例における不揮発性半導体記
憶装置の電位切り換え回路のブロック図である。
憶装置の電位切り換え回路のブロック図である。
【図６】 この発明の実施例における不揮発性半導体記
憶装置のＮウェル層電位切り換え回路の一具体例を示す
回路構成図である。
憶装置のＮウェル層電位切り換え回路の一具体例を示す
回路構成図である。
【図７】 この発明の実施例における不揮発性半導体記
憶装置のバックゲート切り換え回路の一具体例を示す回
路構成図である。
憶装置のバックゲート切り換え回路の一具体例を示す回
路構成図である。
【図８】 この発明の実施例における不揮発性半導体記
憶装置のソース線電位切り換え回路の一具体例を示す回
路構成図である。
憶装置のソース線電位切り換え回路の一具体例を示す回
路構成図である。
【図９】 この発明の実施例における不揮発性半導体記
憶装置の内部電圧発生回路の一具体例を示す回路構成図
である。
憶装置の内部電圧発生回路の一具体例を示す回路構成図
である。
【図１０】 この発明の実施例における不揮発性半導体
記憶装置のＰウェル層単位での消去時の電位を示す断面
図である。
記憶装置のＰウェル層単位での消去時の電位を示す断面
図である。
【図１１】 従来のフラッシュメモリのメモリＴｒの断
面図である。
面図である。
１１ 電位切り換え回路（Ｐウェル層電位設定手段，Ｎ
ウェル層電位設定手段，ソース電位設定手段）、１４
Ｎウェル層電位切り換え回路（Ｎウェル層電位設定手
段）、１５ バックゲート電位切り換え回路（Ｐウェル
層電位設定手段）、１６ ソース線電位切り換え回路
（ソース電位設定手段）、３２ Ｐウェル層、３３ Ｎ
ウェル層。
ウェル層電位設定手段，ソース電位設定手段）、１４
Ｎウェル層電位切り換え回路（Ｎウェル層電位設定手
段）、１５ バックゲート電位切り換え回路（Ｐウェル
層電位設定手段）、１６ ソース線電位切り換え回路
（ソース電位設定手段）、３２ Ｐウェル層、３３ Ｎ
ウェル層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１
Claims (2)
- 【請求項１】 Ｐ形半導体基板に形成されたＮウェル層
と、前記Ｎウェル層に形成された複数のＰウェル層と、
前記複数のＰウェル層のそれぞれに１つずつ形成され
た、電気的に書き込み消去可能な複数のメモリトランジ
スタと、前記複数のメモリトランジスタのうちの任意の
メモリトランジスタに対して書き込み動作を行う際に、
書き込みを行うメモリトランジスタのＰウェル層の電位
を接地電位に設定するとともに、ドレインが前記書き込
みを行うメモリトランジスタのドレインとビット線を介
して接続された書き込みを行なわないメモリトランジス
タのＰウェル層の電位を書き込みを行うメモリトランジ
スタの書き込み電位と同一の所定の正電位に設定するＰ
ウェル層電位設定手段と、前記書き込み動作の際に書き
込みを行うメモリトランジスタのソースを接地電位に設
定するソース電位設定手段と、前記書き込み動作の際に
前記Ｎウェル層の電位を前記所定の正電位に設定するＮ
ウェル層電位設定手段とを備えた不揮発性半導体記憶装
置。 - 【請求項２】 前記複数のＰウェル層に形成された前記
複数のメモリトランジスタのデータをＰウェル層単位で
消去すべく、前記Ｐウェル層電位設定手段は、消去を行
うメモリトランジスタのＰウェル層の電位を接地電位に
設定する手段を含んでおり、前記ソース電位設定手段
は、前記消去動作の際に消去を行うメモリトランジスタ
のソースを所定の消去電位に設定するとともに、消去を
行なわないメモリトランジスタのソースを接地電位に設
定する手段を含んでおり、前記Ｎウェル層電位設定手段
は、前記消去動作の際に前記Ｎウェル層の電位を接地電
位に設定する手段を含むことを特徴とする請求項１に記
載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20351494A JPH0863985A (ja) | 1994-08-29 | 1994-08-29 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20351494A JPH0863985A (ja) | 1994-08-29 | 1994-08-29 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863985A true JPH0863985A (ja) | 1996-03-08 |
Family
ID=16475419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20351494A Pending JPH0863985A (ja) | 1994-08-29 | 1994-08-29 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863985A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328023A (ja) * | 2004-05-11 | 2005-11-24 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのウェル形成方法 |
| JP2006302960A (ja) * | 2005-04-15 | 2006-11-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010113797A (ja) * | 1997-05-21 | 2010-05-20 | Freescale Semiconductor Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
| CN113506808A (zh) * | 2020-03-23 | 2021-10-15 | 铠侠股份有限公司 | 半导体存储装置 |
-
1994
- 1994-08-29 JP JP20351494A patent/JPH0863985A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010113797A (ja) * | 1997-05-21 | 2010-05-20 | Freescale Semiconductor Inc | メモリ回路におけるリーケージ電流を制限する回路および方法 |
| JP2005328023A (ja) * | 2004-05-11 | 2005-11-24 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのウェル形成方法 |
| JP2006302960A (ja) * | 2005-04-15 | 2006-11-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN113506808A (zh) * | 2020-03-23 | 2021-10-15 | 铠侠股份有限公司 | 半导体存储装置 |
| CN113506808B (zh) * | 2020-03-23 | 2024-02-06 | 铠侠股份有限公司 | 半导体存储装置 |
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