KR100307114B1 - 불휘발성반도체기억장치와그제어방법,메모리카드,및기억시스템 - Google Patents

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Abstract

불휘발성 반도체 메모리의 어떤 페이지에 있어서 기입이 행해지지 않은 채, 다른 페이지로의 기입 동작이 다수회 반복되면, 그 페이지에 데이타가 잘못 기입될 가능성이 있다.
페이지 기입이 행해지면, 그 페이지와 동일 블록 내에 있는 다른 페이지의 데이타를 판독하여 다른 장소에 기억시킨 후, 그 페이지의 데이타를 소거하고, 기억된 데이타를 원래의 페이지에 재기입하도록 디코더(2, 3), 전압 발생 회로(5)를 제어하는 제어 회로(6)를 설치한다.

Description

불휘발성 반도체 기억 장치와 그 제어 방법, 메모리 카드, 및 기억 시스템{NON VOLATILE SEMICONDUCTOR MEMORY, METHOD FOR CONTROLLING THE SAME, MEMORY CARD AND MEMORY SYSTEM}
본 발명은 불휘발성 반도체 기억 장치와 그 제어 방법 및 메모리 카드, 기억시스템에 관한 것으로, 특히 MOS 트랜지스터 구조의 메모리 셀을 복수개 접속하여 메모리 셀 유닛을 구성한 불휘발성 반도체 기억 장치와 그 제어 방법 및 메모리 카드, 기억 시스템에 관한 것이다.
최근, 전기적으로 개서 가능한 불휘발성 반도체 기억 장치로서, 복수의 메모리 셀로 1유닛을 구성하고, 이 유닛에 데이타선을 접속한 구조의 EEPROM이 알려져 있다. 이 구조에서는, 데이타선과의 컨택트수를 줄여, 집적도를 높이는 것이 가능하게 된다. 예를 들면, 복수 메모리 셀을 직렬로 접속하여 NAND 셀을 구성하는 것이다. 도 8은 이러한 종류의 EEPROM에 있어서의 1개의 NAND 셀을 나타내는 평면도이며, 도 9 및 도 10은 각각 도 8에 있어서의 A­A'선, B­B'선에서의 단면도이다. 이하, 동일 구성 요소에는 동일 부호를 부여하고 설명을 생략한다.
도 8, 도 9 및 도 10에 도시한 바와 같이, NAND 셀에 있어서 예를 들면 n형 실리콘 기판(14)에 p형 웰(12)이 형성되고, p형 웰(12)상에 소자 분리 절연막(32)이 선택적으로 형성된다.
이어서, 소자 분리 절연막(32)으로 둘러쌓인 영역에, 예를 들면 4개의 메모리 셀 M1∼M14와 2개의 선택 트랜지스터 QS1, QS2로 이루어지는 NAND 셀이 형성된다.
NAND 셀을 구성하는 메모리 셀에 있어서, 소자 분리 절연막(32)으로 둘러쌓인 p형 웰(12)상에 제1 게이트 절연막(30)이 형성되고, 제1 게이트 절연막(30)상에 예를 들면 다결정 실리콘막으로 이루어지는 부유 게이트(16 : 16-1∼16-4)가 형성된다. 또한, 부유 게이트(16)상에 제2 게이트 절연막(34)이 형성되고, 제2 게이트절연막(34)상에 예를 들면 다결정 실리콘막으로 이루어지는 제어 게이트(18 : 18-1∼18-4)가 형성된다.
선택 트랜지스터 QS1, QS2에 있어서, p형 웰(12)상에 게이트 절연막이 형성되고, 게이트 절연막상에 다결정 실리콘으로 이루어지는 게이트 전극(20, 22)이 형성된다. 게이트 전극(20, 22)은 1층째(20a, 22a)가 부유 게이트(16)와 동시에, 2층째(20b, 22b)가 제어 게이트(18)와 동시에 형성된다. 또, 게이트 전극(20, 22)은 도시되지 않은 원하는 부분에서 1층째(20a, 22a)와 2층째(20b, 22b)가 각각 도통 접속되어 있다.
또한, 메모리 셀의 제어 게이트(18 : 18-1∼18-4)는 행방향으로 연속적으로 형성되고, 인접하는 NAND 셀의 메모리 셀의 제어 게이트와 접속되어, 워드선 WL1∼WL4이 된다. 워드선 WL1∼WL4의 전위를 Vcg1∼Vcg4로 나타낸다. 선택 트랜지스터 QS1, QS2의 게이트 전극(20, 22)도 마찬가지로 행방향으로 연속적으로 형성되어 각각 제어 게이트선 SG1, SG2이 된다. 제어 게이트선 SG1, SG2의 전위를 각각 Vsg1, Vsg2로 나타낸다.
또한, p형 웰(12)상에 소스 드레인 영역이 되는 n형 확산층(40, 42, 44, 46, 48, 50, 52)이 형성되어 있다. 그들 소스 드레인 영역은 인접하는 메모리 셀끼리 및 인접하는 메모리 셀과 선택 트랜지스터에 의해 공용된다. 이 결과, 선택 트랜지스터 QS1, 메모리 셀 M11∼M14 및 선택 트랜지스터 QS2의 전류 경로가 직렬로 접속되어 NAND 셀이 구성된다. 선택 트랜지스터 QS1의 드레인 영역(40)은 n+형 확산층(54), 컨택트 개구(26)를 통하여 비트선(BL1 : 24)에 접속된다. 또한, 선택 트랜지스터 QS2의 소스 영역(52)은 소스선에 접속되어 있다.
도 11은 상술한 NAND 셀을 어레이상으로 집적시키는 것에 의해 형성한 EEPROM의 회로를 나타낸다.
일반적으로, 동일 워드선에 접속된 메모리 셀의 집합은 1페이지라고 불려진다. 또한, 동일한 제어 게이트선에 접속된 드레인측의 선택 트랜지스터군과 동일한 제어 게이트선에 접속된 소스측의 선택 트랜지스터군 사이에 놓인 페이지의 집합은 1NAND 블럭 또는 간단히 1블럭이라 불린다. 통상, 1블럭은 독립하여 소거 가능한 최소 단위가 된다.
예를 들면, 도 11에 있어서 워드선 WL1에 접속된 메모리 셀 M11, M21, …, Mn1에 의해 1개의 페이지가 구성된다. 또한, 드레인측의 선택 트랜지스터 QS1, QS3, …, QS2n-1과 소스측의 선택 트랜지스터 QS2, QS4, …, QS2n를 사이에 둔 메모리 셀 M11, M12, …, Mn3, Mn4에 의해 1블럭이 구성된다. 선택 트랜지스터 QS1, QS3, …, QS2n-1의 드레인은 각각 비트선 BL1, BL2, …, BLn에 접속되어, 선택 트랜지스터 QS2, QS4, …, QS2n의 소스에는 소스 전위 Vs가 공급된다.
이하, 도 11에 도시한 NAND형 EEPROM의 동작을 설명한다.
도 12는 NAND 셀의 전압을 나타내며, 도 13은 NAND 셀의 동작 타이밍차트를 나타낸다.
우선, 데이타 소거 동작을 설명한다.
데이타의 소거는 1NAND 블럭 단위로 행해진다. 그 때, 동일한 NAND 블럭내의 메모리 셀의 기억 내용은 동시에 소거된다. 먼저, 소거하는 NAND 블럭에 있어서, Vsg1 및 Vsg2를 고전위 VPP(예를 들면 18V)로 한다. 그렇게 하여 선택된 NAND 블럭에 있어서, 모든 워드선의 전위 Vcg1∼Vcg4를 기준 전위 VSS(예를 들면 0V)로 하여, p형 웰의 전위 Vwe11 및 n형 기판의 전위 Vsub에 고전압 VPP(예를 들면 18V)를 인가한다. 비트선 BL1, BL2, … 의 전위 Vbit1, Vbit2, …를 각각 예를 들면 18V로 한다. 이에 따라, 모든 메모리 셀에 있어서 부유 게이트에서 기판으로 전자가 방출되어, 임계치는 부(-)의 방향으로 시프트한다. 통상, 이 상태를 “1”상태로 정의한다. 또한, 칩 전체의 데이타를 소거하는 경우에는 모든 NAND 블럭을 선택 상태로 한다.
다음에, 데이타의 기입 동작을 설명한다.
데이타의 기입은 비트선에서 가장 떨어져 위치하는 메모리셀부터 차례로 페이지마다 행한다. NAND 블럭내의 기입을 행하는 페이지에 대응하는 워드선에는 고전압 VPP(예를 들면 20V)를 인가하고, 그 밖의 비 선택 워드선에는 중간 전위 VM(예를 들면 10V)을 공급한다. Vsg1은 VM(10V)로 하고, Vsg2는 VSS(0V)로 한다. 또한, 비트선 BL1, BL2, …, BLn에는 데이타에 따라서 VSS 또는 VM을 공급한다. 비트선에 VSS가 공급되었을 때(“0” 판독), 그 전위는 선택 메모리 셀에 전달되며, 부유 게이트에 전자가 주입된다. 이에 따라 그 선택 메모리 셀의 임계치는 정(+)방향으로 시프트한다. 통상, 이 상태를 “0”상태로 정의한다. 비트선에 VM이 공급되었을 때(“1” 판독), 메모리 셀에 전자는 주입되지 않기 때문에, 임계치는 변화하지 않은 부(-)인 상태 그대로이다. 이와 같은 기입 동작을 메모리 셀 M14, M13, M12, M11의 순으로 반복한다.
다음에, 데이타의 판독 동작을 설명한다. 우선, NAND 블럭내의 선택된 메모리 셀, 예를 들면 도 13에 있어서는 메모리 셀 M14의 제어 게이트의 전위 Vcg4를 VSS로 하고, 그 이외의 제어 게이트의 전위 및 선택 트랜지스터의 게이트 전위를 VCC(예를 들면 5V)로 한다. 그 때, 선택 메모리 셀에 있어서 전류가 흐르는지의 여부를 검출하여 데이타의 판별을 행한다.
마지막으로, 데이타 기입시에 생기는 오기입 모드에 대해서 설명한다. 이 오기입 모드는 특히 비선택 워드선에 중간 전위 VM을 공급하는 경우에 생긴다. 이 비선택 메모리 셀의 게이트 전압이 VM(약 10V)이기 때문에, 드레인 전압이 0V라고 하면, 부유 게이트에 전자가 약간 주입되는 약전자 주입 모드(약한 기입)가 된다. 예를 들면, 직렬로 메모리 셀을 16비트 접속한 NAND형 셀에서는 최악으로 15회, 이 오기입 모드가 된다. 그러나, 통상 15회의 오기입 모드로 되어도 오기입까지에는 이르지 않는다.
상술한 바와 같이, 1블럭 단위로 소거하고 있을 때에는 오기입은 문제가 되지 않는다.
그러나, 페이지마다 데이타를 소거하는 경우, 이 오기입 모드는 문제가 된다.
예를 들면, 워드선 WL2에 접속된 페이지에 대해서 페이지 소거를 하고 페이지 기입을 하는 경우, 우선 Vcg2를 0V로 하고, Vcg1, Vcg3, Vcg4 및 Vwell, Vsub에 18V의 고전압을 인가하여 페이지 소거를 행한다. 이 때 워드선 WL2에 접속된 셀에대해서만 부유 게이트중의 전하가 기판으로 방출된다. 워드선 WL1, WL3, WL4에 접속된 셀에서는 전하 방출은 일어나지 않는다. 다음에, 소거한 페이지의 셀에 데이타를 기입한다. 즉, 페이지 기입을 행한다. Vcg2를 20V로 하고, Vcg1, Vcg3, Vcg4를 10V로 하고, 비트선 BL1∼BLn에 데이타를 공급하여 기입을 행한다. 이 때, Vcg1, Vcg3, Vcg4에 연결된 셀은 오기입 모드로 되지만, 시간이 짧기 때문에 Vcg1, Vcg3, Vcg4에 연결된 셀의 데이타는 그 상태대로 유지된다.
이와 같이 블럭중의 1페이지만 소거하고, 거기에 데이타를 기입할 경우, 다른 메모리 셀에서는 기입 시간의 1회분 동안 오기입 모드로 된다. 예를 들면, 동일 페이지의 페이지 소거/기입을 106회 반복한 경우, 기입 시간의 106회만큼의 시간 오기입 모드가 된다. 또한, 동일 블럭 내의 다른 페이지에 대해서도 각각 106회와 같은 동작이 이루어지는 것으로 하면, 예를 들면 16개의 페이지로 1블럭이 구성되는 경우, 최악의 케이스로 106×15회 오기입 모드 상태로 된다. 그 경우, 통상으로는 오기입이 일어나서 불량이 되는 문제가 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 페이지 소거, 페이지 기입을 하여도 판독 모드에 의한 불량이 일어나지 않고, 높은 신뢰성을 보증할 수 있는 불휘발성 반도체 기억 장치와 그 제어 방법, 또는 이것을 이용한 메모리 카드, 기억 시스템을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예를 도시한 도면.
도 2는 본 발명의 제1 실시예에 있어서의 동작을 설명하는 도면.
도 3은 본 발명의 메모리 카드 및 기억 시스템을 도시한 도면.
도 4는 도 3에 도시한 실시예에 있어서의 동작을 설명하는 도면.
도 5는 본 발명의 제2 실시예에 있어서의 동작을 설명하는 도면.
도 6은 본 발명의 제3 실시예에 있어서의 동작을 설명하는 도면.
도 7은 도 6에 이어서 본 발명의 제3 실시예에 있어서의 동작을 설명하는 도면.
도 8은 EEPROM 1개의 NAND 셀을 설명하는 도면.
도 9는 도 8 중의 A-A'선에 있어서의 단면도.
도 10은 도 8 중의 B-B'선에 있어서의 단면도.
도 11은 NAND형 셀 어레이의 등가 회로도.
도 12는 NAND형 셀의 블럭 소거 동작을 도시한 도면.
도 13은 NAND형 셀의 블럭 소거 동작을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 행 디코더
3 : 열 디코더
4 : 입출력 제어 회로
5 : 전압 발생 회로
6 : 제어 회로
60 : 메모리 카드
61 : 메모리 칩
62 : 콘트롤러 칩
63 : 컴퓨터
64 : MPU
65 : 슬롯
66 : 어댑터
67 : 메모리 카드
68 : 콘트롤러 칩
본 발명의 불휘발성 반도체 기억 장치는, 상기 과제를 해결하기 위하여 복수의 최소 기입 단위로 이루어지는 블럭을 포함하는 메모리 셀 어레이와, 블럭을 적어도 1개 선택하고, 선택된 블럭을 구성하는 일부 메모리 셀에 대해서는 데이타를 소거하고, 데이타가 소거된 메모리 셀의 적어도 일부에 데이타를 기입하는 한편, 선택된 블럭을 구성하는 나머지 메모리 셀에 대해서는 데이타를 판독하여 기억시키며, 데이타가 판독된 메모리 셀의 데이타를 소거하여, 기억된 데이타를 그 데이타가 판독된 메모리 셀에 재기입하는 제어 장치를 구비한다.
또한, 본 발명의 불휘발성 반도체 기억 장치의 제어 방법은, 상기 문제를 해결하기 위해, 복수의 최소 기입 단위로 이루어지는 블럭을 포함하는 메모리 셀 어레이 중의 블럭을 적어도 1개 선택하는 공정과, 선택된 블럭을 구성하는 메모리 셀의 일부 데이타를 소거하는 공정과, 데이타가 소거된 메모리 셀의 적어도 일부에 데이타를 기입하는 공정과, 데이타가 소거된 메모리 셀 이외의 선택된 블럭 중 모든 메모리 셀의 데이타를 판독하여 기억시키는 공정과, 데이타가 판독된 메모리 셀의 데이타를 소거하는 공정과, 기억된 데이타를 그 데이타가 판독된 메모리 셀로 재기입하는 공정을 구비한다.
또한, 본 발명의 메모리 카드는 상기 과제를 해결하기 위하여 복수의 최소 기입 단위로 이루어지는 블럭을 포함하는 메모리 셀 어레이를 갖는 불휘발성 반도체 기억 장치와 블럭을 적어도 1개 선택하고, 선택된 블럭을 구성하는 일부 메모리 셀에 대해서는 데이타를 소거하고, 데이타가 소거된 메모리 셀의 적어도 일부에 데이타를 기입하는 한편, 선택된 블럭을 구성하는 나머지 메모리 셀에 대해서는 데이타를 판독하여 기억시키며, 데이타가 판독된 메모리 셀의 데이타를 소거하고, 기억된 데이타를 그 데이타가 판독된 메모리 셀에 재기입하는 제어 장치를 구비한다.
또한, 본 발명의 기억 시스템은, 상기 과제를 해결하기 위하여 복수의 최소 판독 단위로 이루어지는 블럭을 포함하는 메모리 셀 어레이를 갖는 불휘발성 반도체 기억 장치를 구비한 메모리 카드와, 블력을 적어도 1개 선택하고, 선택된 블럭을 구성하는 일부의 메모리 셀에 대해서는 데이타를 소거하고, 데이타가 소거된 메모리 셀의 적어도 일부에 데이타를 기입하는 한편, 선택된 블럭을 구성하는 나머지 메모리 셀에 대해서는 데이타를 판독하여 기억시키며, 데이타가 판독된 메모리 셀의 데이타를 소거하고, 기억된 데이타를 그 데이타가 판독된 메모리 셀에 재기입하는 제어 장치를 구비한다.
이하, 도면을 참조하여 본발명의 실시의 형태를 설명한다.
도 1은 본 발명의 제1 실시예의 블럭도를 도시한다.
도 1에 있어서, 메모리 셀 어레이(1)는 적어도 1개의 NAND 셀 블럭으로 구성된다. 각 NAND 셀은, 예를 들면 도 8, 도 9 및 도 10에 도시된 바와 같이 구성되며, 각각의 NAND 셀 블럭은 도 11에 도시한 NAND 셀형 EEPROM의 블럭과 동일한 구성을 하고 있고, 복수의 페이지로 구성된다.
또한, 어드레스 신호는 행 디코더(2) 및 열 디코더(3)의 입력 단자에 공급된다. 행 디코더(2)의 출력 단자는 메모리 셀 어레이(1)의 워드선이나 선택 트랜지스터의 제어 게이트선에 접속된다. 또한, 열 디코더(3)의 출력 단자는 메모리 셀 어레이(1)의 비트선에 접속된다.
전압 발생 회로(5)는 예를 들면 승압 회로와 선택 회로를 구비하고, 예를 들면 18V나 20V의 고압 전위 VPP나 예를 들면 10V의 중간 전위 VM을 생성하여, 이들 전위와 예를 들면 5V의 전원 전위 중에서 전위를 선택하여 행 디코더(2)나 열 디코더(3)의 전원 단자에 공급한다.
또한, 제어 회로(6)는 전압 발생 회로(5)나 행 디코더(2), 열 디코더(3), 입출력 제어 회로(4)를 제어한다.
입출력 제어 회로(4)는 열 디코더(3)를 통하여 메모리 셀 어레이(1)로 기입하는 데이타나 메모리 셀 어레이(1)로부터 판독된 데이타를 외부와 입출력한다.
도 2는 도 1에 도시한 NAND 셀형 EEPROM에 있어서의 타이밍차트를 도시한다. 또, NAND 셀형 EEPROM에 있어서 기입 및 소거는 기판과 부유 게이트 사이의 터널 전류를 이용하여 전하를 수수함으로써 행해진다.
우선, 블럭을 선택한다. 이어서, 예를 들면 워드선 WL2에 접속된 페이지에 대하여 페이지 소거를 행한다. 즉, Vcg2를 0V로 하고, Vcg1, Vcg3, Vcg4 및 Vwell, Vsub에 18V의 고전압을 인가한다. Vsg1, Vsg2 및 비트선의 전위도 18V로 한다. 이 때 워드선 WL2에 연결된 셀에 대해서만 플로팅 게이트 중의 전하가 기판으로 방출된다. 워드선 WL1, WL3, WL4에 접속된 셀에서는 전하 방출은 일어나지 않는다.
다음에 페이지 소거된 셀에 기입, 즉 페이지 기입을 행한다. Vcg2를 20V로 하고, Vcg1, Vcg3, Vcg4를 10V로 하고 비트선에 데이타를 공급하여 기입을 행한다. 또, 도 2에서는 Vbit1은 “0”을 기입, Vbit2는 “1”을 기입하는 경우를 각각 나타내고 있다. 이 때, Vcg1, Vcg3, Vcg4의 데이타는 그대로의 상태로 유지된다.기입시, Vsg1은 10V, Vsg2, Vwell, Vsub는 0V이다.
다음에, 워드선 WL1, WL3, WL4에 접속된 셀의 데이타를 판독한다. 도 2에 도시한 예에서는, 워드선 WL4, WL3, WL1의 순으로 데이타를 판독한다. 이들 판독된 데이타는 칩 내의 도시하지 않은 버퍼 회로 또는 칩 외의 메모리에 기억된다. 판독시, 판독되는 페이지에 대응하는 워드선은 0V, 그것 이외의 워드선 및 비트선, Vsg1, Vsg2는 예를 들면 5V, Vwell, Vsub는 0V이다.
다음에, 워드선 WL1, WL3, WL4에 접속된 셀의 데이타를 소거한다. 즉, Vcg1, Vcg3, Vcg4를 0V로 하고, 웰과 기판에 18V를 인가하여 플로팅 게이트중의 전하를 기판에 방출시킨다. 이 때, Vcg2는 18V로 하고 있기 때문에, 워드선 WL2에 접속된 페이지의 데이타는 변화하지 않는다. 소거시, 비트선의 전위 및 Vsg1, Vsg2는 18V이다.
다음에, 워드선 WL4, WL3, WL1의 순번으로 칩 내의 버퍼 회로 또는 칩 외의 메모리에 기억된 데이타를 판독하여, 그 데이타가 소거전에 보유되어 있던 셀에 기입한다. 즉, 먼저 Vcg4를 20V로 하고, Vcg1, Vcg2, Vcg3를 10V로 하고, 칩 내의 버퍼 회로 또는 칩 외의 메모리에서 소거전에 워드선 WL4에 접속된 메모리 셀에 기억되어 있던 데이타를 판독하고, 워드선 WL4에 접속된 메모리 셀에 그 데이타를 기입한다. 그 때, 데이타가 소거전에 보유되어 있는 장소에 동일 데이타가 기입되도록 한다. 기입시, Vsg1은 10V, Vsg2, Vwell, Vsub는 0V로 한다. 워드선 WL3, WL1에 접속된 메모리 셀에 대해서도 차례로 같은 동작을 행한다.
이상의 동작에 의해, 워드선 WL2에 접속된 메모리 셀의 데이타만 새로운 데이타가 되고, 그 밖의 워드선 WL1, WL3, WL4에 접속된 메모리 셀에 있어서는 상술한 일련의 동작을 행하기 전과 같은 데이타가 보유되어 있다. 즉, 페이지 소거가 행해지게 된다.
상기 본 실시예의 동작과 종래의 동작을 비교해 본다.
종래예에서는, 페이지 소거/페이지 기입을 반복하여 행한 페이지가 있을 경우, 동일 블럭내의 다른 페이지는 그 반복 회수만큼 오기입 모드로 되어, 회수가 증가함에 따라, 오기입 불량으로 되기 쉽게 된다.
한편, 본 실시예에서는 페이지 소거를 한 페이지와 동일한 블럭내에 있는 다른 페이지에 있어서, 페이지 소거할 때마다 데이타가 재기록되기 때문에, 오기입은 발생하지 않게 된다.
도 3은 도 1에 도시한 본 발명의 NAND형 EEPROM을 이용한 기억 시스템의 한예을 나타낸다.
도 3에 있어서, 메모리 카드(60)에는 NAND형 EEPROM인 메모리 칩(61)과, 콘트롤러 칩(62)이 설치되어 있다.
또는, 어댑터(66)에는 NAND형 EEPROM을 구비한 우표 크기의 메모리 카드(67)이 장착되고, 콘트롤러 칩(68)이 설치되어 있다. 이 메모리 카드(67)는 어댑터(66)에 대하여 착탈 가능하다.
컴퓨터(63)는 내부에 MPU(64)를 갖고, 메모리 카드(60) 또는 어댑터(66)을 장착할 수 있는 슬롯(65)을 구비한다.
도 1에 도시한 NAND형 EEPROM의 제어 회로(6)는 통상, 콘트롤러 칩(62, 68)에 설치되어 있지만, 메모리 칩(61), 우표 크기의 메모리 카드(67)내에 있어도 좋다. 또한, 컴퓨터(63)의 MPU(64)가 제어 회로(6)와 같은 제어 동작을 행하여도 좋다.
도 4는 도 3에 도시한 실시예에 있어서의 동작을 설명하는 블럭도이다.
먼저, 칩 외부, 예를 들면 컴퓨터(63)에서 페이지 소거/기입을 행하는 어드레스와 데이타를 입력하여, 슬롯(65)에 장착된 메모리 카드(60)에 공급한다. 다음에, 지정된 페이지를 소거하고, 입력된 데이타를 기입한다.
다음에, 페이지 소거·기입을 한 페이지와 동일 블럭내의 다른 페이지의 데이타를 판독한다. 이 데이타를 메모리 카드(60)의 콘트롤 칩(62)내의 메모리에 기억시킨다. 또는, 이 데이타를 컴퓨터(63)내의 MPU(64)에 부수하는 메모리에 기억시켜도 좋다.
마찬가지로 하여, 동일 블럭내에 남아 있는 페이지를 판독하여, 콘트롤러 칩(62) 또는 MPU(64)의 메모리에 데이타를 기억시킨다. 이것을 동일 블럭내의, 페이지 소거·기입을 행한 페이지를 제외한 전부의 페이지에 대하여 행한다.
다음에, 페이지 소거·기입한 페이지 이외의 페이지를 일괄하여 소거한다. 계속하여, 콘트롤 칩 또는 MPU의 메모리에 기억된 데이타를 원래의 메모리셀에 기입한다.
도 5는 본 발명의 제2 실시예의 동작 타이밍차트를 나타낸다. 본 실시예에 있어서, NAND셀형 EEPROM은 도 1에 도시한 제1 실시예와 같은 구성을 하고 있다.
먼저, 예를 들면 워드선 WL2에 접속된 페이지의 페이지 소거 및 페이지 기입을 행한다. 이들 동작은 제1 실시예와 마찬가지로 행해진다.
다음에, 페이지 기입 후, 우선 워드선 WL4에 접속된 셀의 데이타를 판독하고, 칩 내에 설치된 버퍼 회로 또는 칩 외에 설치된 메모리 또는 셀 어레이 내의 다른 메모리셀에 그 데이타를 기억한다. 그 후, 워드선 WL4에 접속된 메모리셀의 데이타를 소거한다. 이어서, 버퍼 회로 또는 메모리 또는 다른 메모리셀에 기억한 워드선 WL4에 접속된 메모리셀의 데이타를 원래의 메모리셀에 기입한다. 동일한 동작을 워드선 WL3, WL1에 접속된 메모리셀에 대하여 반복한다.
이와 같이 하여, 워드선 WL4, WL3, WL1에 접속된 메모리셀에 이전과 동일한 데이타가 새롭게 기입된다.
이 방법을 이용하면, 제1 실시예와 마찬가지로 오기입의 발생을 방지할 수 있다. 또, 버퍼 회로 또는 칩 외의 메모리 또는 다른 메모리셀에 기억하는 데이타가 1페이지분만으로 되어 제1 실시예와 비교하여 기억하는 데이타량이 줄기 때문에, 칩 내의 버퍼 회로나 칩 외의 메모리 또는 셀 어레이의 용량을 줄여서 코스트를 저감하는 것이 가능하게 된다.
도 6 및 도 7은 본 발명의 제3 실시예의 동작 타이밍차트를 나타낸다. 도 7에 도시한 타이밍차트는 도 6에 도시한 타이밍차트에 연속하여 있는 것이다. 본 실시예의 NAND셀형 EEPROM은 도 1에 도시한 제1 실시예와 같은 구성을 갖는다.
먼저, 예를 들면 블럭 A의 워드선 WL2에 접속된 페이지의 페이지 소거 및 페이지 기입을 행한다. 이들 동작은 제1 실시예와 같은 것이다. 한편, 여기에서의 페이지 소거시, 메모리셀 어레이 내의 다른 메모리셀의 데이타를 미리 소거하여 둔다. 예를 들면, 다른 블럭 B를 선택 상태로 한 후에, 워드선 WL1', WL3', WL4'에 대하여 Vcg1', Vcg3', Vcg4'를 0V로 하여, 이들 워드선에 접속된 메모리셀의 데이타를 소거한다. 또, 도 6에서는 블럭 A의 워드선 WL2에 접속된 페이지와 블럭 B의 워드선 WL1', WL3', WL4'에 접속된 페이지를 동시에 소거시키고 있지만, 이들 페이지의 소거는 반드시 행해지지 않아도 좋다. 또한, 블럭 B의 워드선 WL2'에 대해서도 Vcg2'를 0V로 하고 블럭 B는 블럭 전체를 소거하여도 좋다.
다음에, 워드선 WL4에 접속된 셀의 데이타를 판독하고, 그 데이타를 칩내의 다른 블럭의 셀에 기입하여 기억시킨다. 이어서, 차례로 워드선 WL3, WL1에 접속된 셀의 데이타를 판독하여, 그 데이타를 다른 블럭의 셀에 기입하여 기억시킨다. 여기에서, 워드선 WL4, WL3, WL1에 접속된 셀의 데이타를 도 6에 도시한 바와 같이 동일한 블럭 B에 기억시켜도 좋고, 각각 다른 블럭에 기억시켜도 좋다. 또한, 일련의 동작을 행할 때 판독된 데이타를 전송하여 일시적으로 기억시키는 전용 메모리셀 영역(블럭)을 형성하여도 좋다. 또한, 판독 동작에 의해 비트선 전위 Vbit가 셀 내의 데이타에 따라서 “0”과 “1” 상태의 전압이 되지만, 그 전압 관계를 그대로 다른 블럭으로의 기입시의 Vbit로서 이용할 수도 있다. 이 경우는 블럭 A에서 블럭 B로 데이타를 전송하면 “0”, “1”이 반대로 되지만 블럭 B에서 블럭 A로 데이타를 되돌릴 때 또한 반대로 되기 때문에 문제는 없다.
그 후, 워드선 WL4, WL2 WL1에 접속된 메모리셀의 데이타를 소거한다.
다음에, 다른 블럭 메모리셀에 기억한 워드선 WL4에 접속된 메모리셀 데이타를 원래의 메모리셀에 기입한다. 같은 동작을 워드선 WL3, WL1에 집속된 메모리셀에 대하여 반복한다.
이와 같이 하여, 워드선 WL4, WL3, WL1에 접속된 메모리셀에 이전과 동일한 데이타가 새롭게 기입된다.
이 방법을 이용하면, 제1 실시예와 마찬가지로 오기입 발생을 방지할 수 있다. 또, 버퍼 회로 또는 칩 외의 메모리를 사용할 필요가 없기 때문에, 칩 내의 버퍼 회로나 칩 외의 메모리를 제1 실시예보다 감소시켜, 코스트를 저감하는 것이 가능하게 된다.
또한, 상술한 실시예에는 페이지 단위로 소거·기입을 행하고 있지만, 그것에 한정되지는 않는다. 예를 들면, 블럭 단위로 소거 동작을 행하여도 좋다. 이 경우, 우선 선택된 블럭 내의 적어도 새로운 데이타를 기입하지 않은 메모리셀의 데이타를 판독하여, 칩 내부 또는 외부에 그 데이타를 기억한다. 다음에, 그 블럭내의 메모리셀의 데이타를 블럭 단위로 소거한다. 이어서, 소거전과 동일한 데이타를 기억시키고자 하는 메모리셀에 칩 내부 또는 외부에 기억해 둔 데이타를 기입한다. 한편, 이러한 데이타의 재기입 전 또는 후에 새로운 데이타를 기입하고자 하는 메모리셀에는 그 새로운 데이타를 기입한다.
이와 같이, 소거할 때마다 데이타가 재기록되기 때문에, 오기입은 발생하지 않게 된다.
또, 도 3에 도시한 메모리 카드나 기억 시스템은 제1 실시예에 한정되지 않고 상술한 실시예에 도시한 바와 같이 동작하는 것도 가능하다.
또, 본 발명은 상술한 실시예에 한정하는 것은 아니다. 상술한 실시예에서는 NAND셀형 EEPROM을 예로 들어 설명했지만 이것에 한정되지 않고, 선택 게이트를 갖는 각종 EEPROM에 적용할 수 있다. 또한, 제어 게이트형 EEPROM에 한하지 않고, NMOS형 메모리셀을 이용한 NAND셀형 EEPROM에 적용할 수도 있다. 또한, 채널 이온 주입 등에 의해 정보를 고정적으로 기입한 MOS 트랜지스터를 메모리셀로 하는 소위 마스크 ROM에 있어서도, NAND 셀 구성으로 하는 경우에는 적용하는 것이 가능하다. 또한, 확산층 비트선을 갖는 그라운드 어레이형, FACE형, AND형 셀에 적용하는 것이 가능하다. 또한, 서브 비트선을 갖는 DINOR형에도 적용할 수 있다. 그 외에, 본 발명의 요지를 일탈하지 않는 범위에서 여러가지 변형하여 실시할 수 있다.
이상 서술한 바와 같이 본 발명에 따르면, 페이지 소거하여 페이지 기입을 행한 경우에, 동일 블럭내에 있는 그 페이지 이외의 모든 페이지 데이타를 판독하여 기억하고, 그들 페이지를 소거한 후, 기억하여 둔 데이타를 재기입하기 때문에, 오기입이 생기지 않고, 신뢰성이 높은 불휘발성 반도체 기억 장치나 메모리 카드, 기억 시스템을 실현할 수 있다.

Claims (23)

  1. 불휘발성 반도체 기억 장치에 있어서,
    메모리 셀로 구성되어 데이터 기입 유닛으로서 기능하는 메모리 셀 유닛과, 상기 메모리 셀 유닛으로 구성되는 블록을 구비하는 메모리 셀 어레이
    를 포함하며,
    상기 블록중 임의의 하나를 선택하고, 상기 선택된 블록 내의 임의의 하나의 메모리 셀 유닛을 선택하고, 상기 선택된 메모리 셀 유닛 내에 저장된 데이터를 소거하고, 상기 선택된 메모리 셀 유닛 내에 새로운 데이터를 기입하고, 상기 선택된 블록 내에서 선택되지 않은 메모리 셀 유닛 내에 저장되어 있는 데이터를 판독하여 저장하고, 상기 선택되지 않은 메모리 셀 유닛 내의 데이터를 소거하고, 상기 선택되지 않은 메모리 셀 유닛 내에 상기 저장된 데이터를 재기록하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 선택되지 않은 메모리 셀 유닛에 대한 일련의 데이터 판독, 소거 및 재기록 동작은 상기 메모리 셀 유닛의 유닛에서 여러번 수행되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 사전설정된 수의 메모리 셀이, 데이터 기입 유닛인 페이지(page)를 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 선택된 메모리 셀 유닛의 메모리 셀의 데이터가 실질적으로 동시에 소거되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서, 하나 이상의 페이지의 데이터가 실질적으로 동시에 소거되는 것을 특징으로 하는 불휘발성 반도체 장치.
  6. 제3항에 있어서, 상기 선택되지 않은 메모리 셀 유닛에 대한 일련의 데이터 판독, 소거 및 재기록 동작이 상기 페이지의 유닛에서 여러번 수행되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서, 상기 선택된 블록 내의 상기 선택되지 않은 메모리 셀 유닛의 메모리 셀의 데이터가 실질적으로 동시에 소거되는 것을 특징으로 하는 불휘발성 반도체 장치.
  8. 제1항에 있어서, 상기 선택된 블록 내의 상기 선택되지 않은 메모리 셀 유닛 내에 저장된 데이터는, 상기 메모리 셀 어레이 내에 배열되어 있는 외부 메모리 셀 및 버퍼 메모리 셀중 하나로 판독 및 저장되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서, 상기 선택된 블록 내의 상기 선택되지 않은 메모리 셀 유닛 내에 저장된 데이터는 상기 메모리 셀 어레이 내의 다른 블록 내에 판독 및 저장되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서, 상기 메모리 셀 어레이는, 복수의 메모리 셀로 형성된 매트릭스 형상의 셀 유닛으로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제1항에 있어서, 상기 각 블록은, 복수의 워드 라인을 공통으로 사용하는 셀 유닛으로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 메모리 셀 유닛 각각은 하나의 워드 라인에 연결된 복수의 메모리 셀로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 메모리 카드에 있어서,
    메모리 셀로 구성되어 데이터 기입 유닛으로 기능하는 메모리 셀 유닛과, 메모리 셀 유닛으로 구성된 블록을 구비한 불휘발성 반도체 기억 장치와,
    상기 블록중 임의의 하나를 선택하고, 상기 선택된 블록 내에서 임의의 하나의 메모리 셀 유닛을 선택하고, 상기 선택된 메모리 셀 유닛 내에 저장된 데이터를소거하고, 상기 선택된 메모리 셀 유닛 내에 새로운 데이터를 기입하고, 상기 선택된 블록 내의 선택되지 않은 메모리 셀 유닛에 저장된 데이터를 판독하고, 상기 판독된 데이터를 저장하고, 상기 선택되지 않은 메모리 셀 유닛의 데이터를 소거하고, 상기 선택되지 않은 메모리 셀 유닛 내에 상기 저장된 데이터를 재기록하는 제어기
    를 포함하는 것을 특징으로 하는 메모리 카드.
  14. 메모리 시스템에 있어서,
    메모리 셀로 구성되어 데이터 기입 유닛으로 기능하는 메모리 셀 유닛과, 메모리 셀 유닛으로 구성된 블록을 구비한 불휘발성 반도체 기억 장치를 갖는 메모리 카드와,
    상기 블록중 임의의 하나를 선택하고, 상기 선택된 블록 내에서 임의의 하나의 메모리 셀 유닛을 선택하고, 상기 선택된 메모리 셀 유닛 내에 저장된 데이터를 소거하고, 상기 선택된 메모리 셀 유닛 내에 새로운 데이터를 기입하고, 상기 선택된 블록 내의 선택되지 않은 메모리 셀 유닛에 저장된 데이터를 판독하고, 상기 판독된 데이터를 저장하고, 상기 선택되지 않은 메모리 셀 유닛의 데이터를 소거하고, 상기 선택되지 않은 메모리 셀 유닛 내에 상기 저장된 데이터를 재기록하는 제어기
    를 포함하는 것을 특징으로 하는 메모리 시스템.
  15. 제14항에 있어서, 상기 메모리 카드가 분리가능하게 탑재되는 어댑터를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  16. 제15항에 있어서, 상기 제어기는 상기 어댑터 내에 배열되는 것을 특징으로 하는 메모리 시스템.
  17. 불휘발성 반도체 기억 장치를 제어하는 방법에 있어서,
    메모리 셀로 구성되어 데이터 기입 유닛으로서 기능하는 메모리 셀 유닛과, 메모리 셀 유닛으로 구성된 블록을 포함하는 메모리 셀 어레이 내에서 하나의 블록을 선택하고, 상기 선택된 블록 내의 임의의 하나의 메모리 셀 유닛을 선택하는 제1 단계와,
    상기 선택된 메모리 셀 유닛의 메모리 셀 내에 저장된 데이터를 소거하고, 상기 선택된 메모리 셀 유닛의 메모리 유닛 내에 새로운 데이터를 기록하는 제2 단계와,
    상기 선택된 블록 내의 선택되지 않은 메모리 셀 유닛에 저장된 데이터를 판독하고, 상기 판독된 데이터를 저장하고, 상기 선택되지 않은 메모리 셀 유닛의 데이터를 소거하고, 상기 선택되지 않은 메모리 셀 유닛 내에 상기 저장된 데이터를 재기록하는 제3 단계
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 제어 방법.
  18. 제17항에 있어서, 상기 제3 단계는, 상기 메모리 셀 유닛의 유닛 내의 상기 선택되지 않은 메모리 셀 유닛에 대한 일련의 데이터 판독, 소거 및 재기록 동작을 여러번 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 제어 방법.
  19. 제17항에 있어서, 상기 제3 단계는, 상기 메모리 셀 어레이 내에 배열된 외부 메모리 유닛 및 버퍼 메모리 셀중 하나에 상기 판독된 데이터를 저장하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 제어 방법.
  20. 제17항에 있어서, 상기 제3 단계는, 상기 메모리 셀 어레이 내의 다른 블록 내에 상기 판독된 데이터를 저장하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 제어 방법.
  21. 제17항에 있어서, 상기 제2 단계 및 상기 제3 단계는,
    상기 선택된 메모리 셀 유닛의 메모리 셀 내에 저장된 데이터를 소거하는 단계와,
    상기 선택된 메모리 셀 유닛의 메모리 셀 내에 새로운 데이터를 기입하는 단계와,
    상기 선택된 블록 내의 선택되지 않은 메모리 셀 유닛의 메모리 셀 내에 저장된 데이터를 판독하는 단계와,
    상기 판독된 데이터를 저장하는 단계와,
    상기 선택되지 않은 메모리 셀 유닛의 메모리 셀 내의 데이터를 소거하는 단계와,
    상기 선택되지 않은 메모리 셀 유닛 내에 상기 저장된 데이터를 재기록하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 제어 방법.
  22. 제17항에 있어서, 상기 제2 단계 및 상기 제3 단계는,
    상기 선택된 블록 내의 선택되지 않은 메모리 셀 유닛의 메모리 셀 내에 저장된 데이터를 판독하는 단계와,
    상기 판독된 데이터를 저장하는 단계와,
    상기 선택된 블록의 메모리 셀의 데이터를 소거하는 단계와,
    상기 선택된 메모리 셀 유닛의 메모리 셀 내에 새로운 데이터를 기입하는 단계와,
    상기 선택되지 않은 메모리 셀 유닛 내의 메모리 셀 내에 저장된 데이터를 재기록하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치 제어 방법.
  23. 제17항에 있어서, 사전설정된 수의 메모리 셀이, 데이터 기입 유닛인 페이지를 형성하고, 상기 선택되지 않은 메모리 셀 유닛에 대한 일련의 데이터 판독, 소거 및 재기록 동작이 상기 페이지 유닛에서 여러번 수행되는 것을 특징으로 하는불휘발성 반도체 기억 장치 제어 방법.
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