JPH06349288A

JPH06349288A - 不揮発性半導体記憶装置

Info

Publication number: JPH06349288A
Application number: JP13205093A
Authority: JP
Inventors: Tetsuji Takeguchi; 哲治竹口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-06-02
Filing date: 1993-06-02
Publication date: 1994-12-22

Abstract

(57)【要約】（修正有）【目的】電気的一括消去及び再書込みが可能な不揮発性
半導体記憶装置に関し、過消去のメモリ・セル・トラン
ジスタが存在する場合であっても、過消去不良を発生さ
せず、正常な読出しを行うことができるようにする。【構成】読出し時、メモリ・セル・トランジスタ８４を
選択する場合、メモリ・セル・トランジスタ８４につい
ては、ソースに低電圧側の電源電圧を、コントロールゲ
ートに高電圧側の電源電圧を供給し、メモリ・セル・ト
ランジスタ８４とビット線を共用している非選択のメモ
リ・セル・トランジスタ８８では、ソースに高電圧側の
電源電圧を供給し、コントロール・ゲートに低電圧側の
電源電圧を供給する。非選択のメモリセルトランジスタ
８８は深いオフ状態となり、そのリーク電流を抑える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュ・メモリと
呼ばれる電気的一括消去及び再書込みが可能な不揮発性
半導体記憶装置等、フローティング・ゲートを有してな
る電気的消去及び書込みが可能な不揮発性のメモリ・セ
ル・トランジスタを設けてなる半導体記憶装置（electr
ically erasable and programmable read only memor
y：ＥＥＰＲＯＭ）に関する。

【０００２】

【従来の技術】従来、電気的一括消去及び再書込みが可
能な不揮発性半導体記憶装置として、図６にそのブロッ
ク図を示すようなものが知られている。

【０００３】図中、１はチップ本体、２はメモリ・セル
・トランジスタを配列してなるメモリセルアレイ、３は
メモリ・セル・トランジスタのソースに供給すべき電圧
を出力するソース電源回路である。

【０００４】また、４は列アドレス信号入力端子、５は
列アドレス信号入力端子４を介して入力される列アドレ
ス信号を取り込む列アドレスバッファ、６は列アドレス
バッファ５から出力される内部列アドレス信号をデコー
ドしてメモリセルアレイ２のワード線の選択を行う列デ
コーダである。

【０００５】また、７は行アドレス信号入力端子、８は
行アドレス信号入力端子７を介して入力される行アドレ
ス信号を取り込む行アドレスバッファ、９は行アドレス
バッファ８から出力される内部行アドレス信号をデコー
ドしてメモリセルアレイ２のコラム（ビット線）の選択
に必要なコラム選択信号を出力する行デコーダである。

【０００６】また、１０は行デコーダ９から出力される
コラム選択信号に基づいてメモリセルアレイ２のコラム
の選択を行うコラムゲート、１１はメモリセルアレイ２
から読み出されたデータを増幅するセンスアンプ、１２
はセンスアンプ１１により増幅されたデータを外部に出
力するデータ出力バッファである。

【０００７】また、１３はデータ入出力端子、１４はデ
ータ入出力端子１３を介して入力される書込みデータを
取り込むデータ入力バッファ、１５はデータ入力バッフ
ァ１４が取り込んだ書込みデータをメモリセルアレイ２
に書込むためのライトアンプである。

【０００８】また、１６は消去及び書込み時に使用する
高電圧ＶＰＰ、例えば、１２［Ｖ］が入力されるＶＰＰ
入力端子、１７はＶＰＰ入力端子１６に入力される高電
圧ＶＰＰを検出するＶＰＰ検出回路である。

【０００９】また、１８はＶＰＰ検出回路１７が高電圧
ＶＰＰを検出しない場合には、電圧ＶＰＩとして電源電
圧ＶＣＣ、例えば、５［Ｖ］を出力し、ＶＰＰ検出回路
１７が高電圧ＶＰＰを検出した場合には、電圧ＶＰＩと
して高電圧ＶＰＰを出力するＶＣＣ／ＶＰＰ切換え回路
である。

【００１０】また、図７はメモリセルアレイ２及び列デ
コーダ６の一部分を示す回路図であり、図中、１９〜３
４はメモリ・セル・トランジスタ、３５、３６はワード
線、３７〜４４はビット線、４５、４６は共通ソース
線、４７、４８は列デコーダ６を構成するＮＡＮＤ回路
（非論理積回路）である。

【００１１】ここに、メモリ・セル・トランジスタ１９
〜３４は、図８に概略的断端面図を示すように構成され
ている。

【００１２】図中、５０はＰ型シリコン基板、５１はＮ
型拡散層からなるソース、５２はＮ型拡散層からなるド
レイン、５３はポリシリコン（多結晶シリコン）からな
るコントロール・ゲート（ワード線）、５４はポリシリ
コンからなるフローティング・ゲート、５５はＳiＯ₂か
らなる絶縁層である。

【００１３】このメモリ・セル・トランジスタにおいて
は、書込みは、例えば、ソース５１（共通ソース線）＝
０［Ｖ］、ドレイン５２（ビット線）＝６［Ｖ］、コン
トロール・ゲート５３（ワード線）＝１２［Ｖ］とし、
ドレイン５２の近傍に起こるアバランシェ・ブレーク・
ダウンにより発生する熱電子をフローティング・ゲート
５４に注入することにより行われる。

【００１４】また、読出しは、例えば、ソース５１＝０
［Ｖ］、ドレイン５２＝１［Ｖ］、コントロール・ゲー
ト５３＝５［Ｖ］とし、ドレイン５２が接続されている
ビット線に電流が流れるか否かをセンスアンプ１１で検
出することにより行われる。

【００１５】また、消去は、例えば、ソース５１＝１０
［Ｖ］、ドレイン５２＝開放、コントロール・ゲート５
３＝０［Ｖ］とし、フローティング・ゲート５４と、ソ
ース５１との間に高電界を印加して、ＦＮ（Ｆowler−
Ｎordheim）トンネル現象により、フローティング・ゲ
ート５４に注入されている電子をソース５１に引き抜く
ことにより行われる。

【００１６】したがって、消去については、共通ソース
線に接続されているメモリ・セル・トランジスタを１ブ
ロックとして、一又は複数のブロックを単位とした一括
消去が行われる。

【００１７】

【発明が解決しようとする課題】ここに、このメモリ・
セル・トランジスタにおいては、消去時に、注入されて
いる電子よりも多くの電子をフローティング・ゲート５
４から引き抜いてしまうと、過消去となり、フローティ
ング・ゲート５４が正電位になってしまい、読出し時
に、非選択（ワード線＝０［Ｖ］）とした場合において
も、リーク電流が流れてしまう。

【００１８】そこで、図６に示す不揮発性半導体記憶装
置においては、同一のビット線に多数の過消去のメモリ
・セル・トランジスタが接続されていると、それらのリ
ーク電流の合計値は大きくなり、過消去不良が発生し、
正常な読出しを行うことができなくなるという問題点が
あった。

【００１９】本発明は、かかる点に鑑み、過消去のメモ
リ・セル・トランジスタが存在する場合であっても、過
消去不良を発生させず、正常な読出しを行うことができ
るようにした電気的消去及び書込みが可能な不揮発性半
導体記憶装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、第１の方向に延在された複数のワード
線と、前記第１の方向と直交する第２の方向に延在され
た複数のビット線と、前記複数のワード線のそれぞれと
前記複数のビット線のそれぞれとが交差する部分に設け
られた、ワード線をコントロール・ゲートとし、ドレイ
ンをビット線に接続された、フローティング・ゲートを
有してなる電気的消去及び書込みが可能な不揮発性の複
数のメモリ・セル・トランジスタとを備え、読出し時、
選択されたメモリ・セル・トランジスタのドレインが接
続されているビット線に高電圧側の電源電圧よりも低い
正電圧を印加し、その他のビット線については電気的に
開放状態とする不揮発性半導体記憶装置を改良するもの
であり、読出し時、選択されたメモリ・セル・トランジ
スタについては、ソースに低電圧側の電源電圧、コント
ロール・ゲートに前記高電圧側の電源電圧を供給すると
共に、前記選択されたメモリ・セル・トランジスタとビ
ット線を共用している非選択のメモリ・セル・トランジ
スタについては、ソースに前記高電圧側の電源電圧、コ
ントロール・ゲートに前記低電圧側の電源電圧を供給す
る電圧供給手段を設けて構成するというものである。

【００２１】

【作用】本発明において、読出し時、選択されたメモリ
・セル・トランジスタについては、ドレイン＝高電圧側
の電源電圧よりも低い正電圧、ソース＝低電圧側の電源
電圧、コントロール・ゲート＝高電圧側の電源電圧とさ
れ、読出し可能な状態とされる。

【００２２】これに対して、選択されたメモリ・セル・
トランジスタとビット線を共用している非選択のメモリ
・セル・トランジスタについては、ドレイン＝高電圧側
の電源電圧よりも低い正電圧、ソース＝高電圧側の電源
電圧、コントロール・ゲート＝低電圧側の電源電圧とさ
れ、深いオフ状態とされる。

【００２３】この結果、選択されたメモリ・セル・トラ
ンジスタとビット線を共用している非選択のメモリ・セ
ル・トランジスタが、たとえ、過消去とされていても、
これらのメモリ・セル・トランジスタにおいては、リー
ク電流が抑えられる。

【００２４】そこで、例えば、選択されたメモリ・セル
・トランジスタに書込みが行われている場合、この選択
されたメモリ・セル・トランジスタが接続されているビ
ット線には電流が流れてはいけないが、本発明において
は、リーク電流がビット線に影響を与える非選択のメモ
リ・セル・トランジスタは、存在しないので、ビット線
に電流が流れることはない。

【００２５】したがって、本発明によれば、過消去のメ
モリ・セル・トランジスタが存在する場合であっても、
過消去不良を発生させず、データの正常な読出しを行う
ことができる。

【００２６】

【実施例】以下、図１〜図５を参照して、本発明の第１
実施例及び第２実施例について、本発明を電気的一括消
去及び再書込みが可能な不揮発性半導体記憶装置に適用
した場合を例にして説明する。

【００２７】第１実施例・・図１〜図３図１は本発明の第１実施例の要部を示すブロック図であ
り、５６はチップ本体、５７、５８はメモリ・セル・ト
ランジスタを配列してなるメモリセルアレイである。

【００２８】また、５９は列アドレス信号入力端子、６
０は列アドレス信号入力端子５９を介して入力される列
アドレス信号を取り込む列アドレスバッファ、６１は列
アドレスバッファ６０から出力される内部列アドレス信
号をデコードして共通ソース線の選択、駆動を行うメイ
ン列デコーダである。

【００２９】また、６２はメイン列デコーダ６１の出力
に基づいてメモリセルアレイ５７のワード線の選択を行
うサブ列デコーダ、６３はメイン列デコーダ６１の出力
に基づいてメモリセルアレイ５８のワード線の選択を行
うサブ列デコーダである。

【００３０】また、６４は行アドレス信号入力端子、６
５は行アドレス信号入力端子６４を介して入力される行
アドレス信号を取り込む行アドレスバッファ、６６は行
アドレスバッファ６５から出力される内部行アドレス信
号をデコードするメイン行デコーダである。

【００３１】また、６７はメイン行デコーダ６６の出力
に基づいてメモリセルアレイ５７のコラムの選択を行う
コラム選択信号を出力するサブ行デコーダ、６８はメイ
ン行デコーダ６６の出力に基づいてメモリセルアレイ５
８のコラムの選択を行うコラム選択信号を出力するサブ
行デコーダである。

【００３２】また、６９はサブ行デコーダ６７から出力
されるコラム選択信号に基づいてメモリセルアレイ５７
のコラムの選択を行うコラムゲート、７０はサブ行デコ
ーダ６８から出力されるコラム選択信号に基づいてメモ
リセルアレイ５８のコラムの選択を行うコラムゲートで
ある。

【００３３】また、７１はメモリセルアレイ５７から読
み出されたデータを増幅するセンスアンプ、７２はメモ
リセルアレイ５８から読み出されたデータを増幅するセ
ンスアンプである。

【００３４】また、７３はブロックアドレス信号入力端
子、７４はブロックアドレス信号入力端子７３を介して
入力されるブロックアドレスを取り込むブロックアドレ
ス・バッファである。

【００３５】また、７５はブロックアドレス・バッファ
７４から出力される内部ブロックアドレス信号をデコー
ドしてセンスアンプ７１、７２のいずれかを活性化さ
せ、メモリセルアレイ５７、５８から読み出されたデー
タのいずれかを出力させるブロックアドレス・デコーダ
である。

【００３６】また、７６はセンスアンプ７１又はセンス
アンプ７２を介してメモリセルアレイ５７又はメモリセ
ルアレイ５８から読み出されたデータを外部に出力する
ためのデータ出力バッファ、７７はデータ入出力端子で
ある。

【００３７】また、７８はデータ入出力端子７７を介し
て入力される書込みデータを取り込むデータ入力バッフ
ァ、７９はメモリセルアレイ５７に対応して設けられた
ライトアンプ、８０はメモリセルアレイ５８に対応して
設けられたライトアンプである。

【００３８】また、８１は消去及び書込み時に使用され
る高電圧ＶＰＰが入力されるＶＰＰ入力端子、８２はＶ
ＰＰ入力端子８１に入力される高電圧ＶＰＰを検出する
ＶＰＰ検出回路である。

【００３９】また、８３はＶＰＰ検出回路８２が高電圧
ＶＰＰを検出しない場合には、電圧ＶＰＩとして、電源
電圧ＶＣＣを出力し、ＶＰＰ検出回路８２が高電圧ＶＰ
Ｐを検出した場合には、電圧ＶＰＩとして、高電圧ＶＰ
Ｐを出力するＶＣＣ／ＶＰＰ切換え回路である。

【００４０】また、図２は、メモリセルアレイ５７、５
８、メイン列デコーダ６１、サブ列デコーダ６２、６３
の一部分を示す回路図である。

【００４１】図中、８４〜９９はメモリ・セル・トラン
ジスタ、１００〜１０３はポリシリコンからなるワード
線、１０４〜１１１は１層目金属配線からなるビット線
である。

【００４２】また、１１２〜１１５はＮ型拡散層からな
るソース線、１１６、１１７は２層目金属配線からなる
共通ソース線、１１８、１１９はメイン列デコーダ６１
を構成するＮＡＮＤ回路、１２０、１２１はサブ列デコ
ーダ６２を構成するインバータ、１２２、１２３はサブ
列デコーダ６３を構成するインバータである。

【００４３】また、図３は、メモリセルアレイ５８の一
部分を示す概略的平面図であり、図中、１２４はメモリ
・セル・トランジスタ９２、９６のドレインとビット線
１０８とを接続するコンタクトホールである。

【００４４】また、１２５はメモリ・セル・トランジス
タ９３及び一列前の同一行のメモリ・セル・トランジス
タ１２６のドレインとビット線１０９とを接続するコン
タクトホールである。

【００４５】また、１２７はメモリ・セル・トランジス
タ９４、９８のドレインとビット線１１０とを接続する
コンタクトホール、１２８はメモリ・セル・トランジス
タ９５及び一列前の同一行のメモリ・セル・トランジス
タ１２９のドレインとビット線１１１とを接続するコン
タクトホールである。

【００４６】また、１３０は接続層、１３１はソース線
１１４と接続層１３０を接続するコンタクトホール、１
３２は接続層１３０と共通ソース線１１６とを接続する
コンタクトホールである。

【００４７】この第１実施例においては、図２におい
て、メモリ・セル・トランジスタ８４が選択され、この
メモリ・セル・トランジスタ８４に記憶されているデー
タが読み出される場合、メイン列デコーダ６１において
は、ＮＡＮＤ回路１１８の出力＝０［Ｖ］、ＮＡＮＤ回
路１１９の出力＝５［Ｖ］とされる。

【００４８】この結果、共通ソース線１１６＝０
［Ｖ］、共通ソース線１１７＝５［Ｖ］、ソース線１１
２、１１４＝０［Ｖ］、ソース線１１３、１１５＝５
［Ｖ］、ワード線１００、１０２＝５［Ｖ］、ワード線
１０１、１０３＝０［Ｖ］とされる。

【００４９】また、この場合、ビット線１０４、１０８
＝１［Ｖ］、ビット線１０５〜１０７、１０９〜１１１
＝開放とされると共に、センスアンプ７１＝活性、セン
スアンプ７２＝非活性とされる。

【００５０】この場合、メモリ・セル・トランジスタ８
４は、ドレイン＝１［Ｖ］、ソース＝０［Ｖ］、コント
ロール・ゲート（ワード線１００）＝５［Ｖ］とされる
ので、読出し可能な状態とされる。

【００５１】これに対して、メモリ・セル・トランジス
タ８８は、ドレイン＝１［Ｖ］、ソース＝５［Ｖ］、コ
ントロール・ゲート（ワード線１０１）＝０［Ｖ］とさ
れるので、深いオフ状態とされる。

【００５２】この結果、このメモリ・セル・トランジス
タ８８が、たとえ、過消去とされていても、この非選択
のメモリ・セル・トランジスタ８８においては、リーク
電流が抑えられる。

【００５３】このように、この第１実施例においては、
読出し時、選択されたメモリ・セル・トランジスタは、
ドレイン＝１［Ｖ］、ソース＝０［Ｖ］、コントロール
・ゲート＝５［Ｖ］とされ、読出し可能な状態とされ
る。

【００５４】これに対して、選択されたメモリ・セル・
トランジスタとビット線を共用している非選択のメモリ
・セル・トランジスタは、ドレイン＝１［Ｖ］、ソース
＝５［Ｖ］、コントロール・ゲート＝０［Ｖ］とされ、
深いオフ状態とされる。

【００５５】この結果、選択されたメモリ・セル・トラ
ンジスタとビット線を共用している非選択のメモリ・セ
ル・トランジスタが、たとえ、過消去とされていても、
これらメモリ・セル・トランジスタにおいては、リーク
電流が抑えられる。

【００５６】そこで、例えば、選択されたメモリ・セル
・トランジスタに書込みが行われている場合、この選択
されたメモリ・セル・トランジスタのドレインが接続さ
れているビット線には電流が流れてはいけないが、この
第１実施例では、リーク電流がビット線に影響を与える
非選択のメモリ・セル・トランジスタは存在しないの
で、ビット線に電流が流れることはない。

【００５７】したがって、この第１実施例によれば、過
消去のメモリ・セル・トランジスタが存在する場合であ
っても、過消去不良を発生させず、データの正常な読出
しを行うことができる。

【００５８】また、この第１実施例によれば、メイン列
デコーダ６１により選択、駆動される共通ソース線の電
圧を入力電圧とするインバータからなるサブ列デコーダ
６２、６３によりワード線の選択、駆動を行うようにし
ているので、デコーダ回路の規模を小さくして、チップ
面積の縮小化を図ることができる。

【００５９】また、この第１実施例においては、サブ列
デコーダの数を増加してワード線の分割数を増加し、ワ
ード線の配線長を短くすることができるので、このよう
にする場合には、ワード線の立ち上がり時間を短くし、
高速化を図ることができる。

【００６０】第２実施例・・図４、図５図４は本発明の第２実施例の要部を示すブロック図であ
り、１３３はチップ本体、１３４、１３５はメモリ・セ
ル・トランジスタを配列してなるメモリセルアレイであ
る。

【００６１】また、１３６は列アドレス信号入力端子、
１３７は列アドレス信号入力端子１３６を介して入力さ
れる列アドレス信号を取り込む列アドレスバッファ、１
３８は列アドレスバッファ１３７から出力される内部列
アドレス信号の一部分をデコードして共通ソース線の選
択、駆動を行うメイン列デコーダである。

【００６２】また、１３９は列アドレスバッファ１３７
から出力される内部列アドレス信号の一部分をデコード
してワード線の選択に必要なプリデコード信号を出力す
るプリデコーダである。

【００６３】また、１４０はメイン列デコーダ１３８の
出力及びプリデコーダ１３９の出力に基づいてメモリセ
ルアレイ１３４、１３５のワード線の選択を行うサブ列
デコーダである。

【００６４】また、１４１は行アドレス信号入力端子、
１４２は行アドレス信号入力端子１４１を介して入力さ
れる行アドレス信号を取り込む行アドレスバッファ、１
４３は行アドレスバッファ１４２から出力される内部行
アドレス信号をデコードするメイン行デコーダである。

【００６５】また、１４４はメイン行デコーダ１４３の
出力に基づいてメモリセルアレイ１３４のコラムの選択
を行うコラム選択信号を出力するサブ行デコーダ、１４
５はメイン行デコーダ１４３の出力に基づいてメモリセ
ルアレイ１３５のコラムの選択を行うコラム選択信号を
出力するサブ行デコーダである。

【００６６】また、１４６はサブ行デコーダ１４４から
出力されるコラム選択信号に基づいてメモリセルアレイ
１３４のコラムの選択を行うコラムゲート、１４７はサ
ブ行デコーダ１４５から出力されるコラム選択信号に基
づいてメモリセルアレイ１３５のコラムの選択を行うコ
ラムゲートである。

【００６７】また、１４８はメモリセルアレイ１３４か
ら読み出されたデータを増幅するセンスアンプ、１４９
はメモリセルアレイ１３５から読み出されたデータを増
幅するセンスアンプである。

【００６８】また、１５０はブロックアドレス信号入力
端子、１５１はブロックアドレス信号入力端子１５０を
介して入力されるブロックアドレスを取り込むブロック
アドレス・バッファである。

【００６９】また、１５２はブロックアドレス・バッフ
ァ１５１から出力される内部ブロックアドレス信号をデ
コードしてセンスアンプ１４８、１４９のいずれかを活
性化させ、メモリセルアレイ１３４、１３５から読み出
されたデータのいずれかを出力させるブロックアドレス
・デコーダである。

【００７０】また、１５３はセンスアンプ１４８又はセ
ンスアンプ１４９を介してメモリセルアレイ１３４又は
メモリセルアレイ１３５から読み出されたデータを外部
に出力するデータ出力バッファ、１５４はデータ入出力
端子である。

【００７１】また、１５５はデータ入出力端子１５４を
介して入力される書込みデータを取り込むデータ入力バ
ッファ、１５６はメモリセルアレイ１３４に対応して設
けられたライトアンプ、１５７はメモリセルアレイ１３
５に対応して設けられたライトアンプである。

【００７２】また、１５８は消去及び書込み時に使用さ
れる高電圧ＶＰＰが入力されるＶＰＰ入力端子、１５９
はＶＰＰ入力端子１５８に入力される高電圧ＶＰＰを検
出するＶＰＰ検出回路である。

【００７３】また、１６０はＶＰＰ検出回路１５９が高
電圧ＶＰＰを検出しない場合には、電圧ＶＰＩとして、
電源電圧ＶＣＣを出力し、ＶＰＰ検出回路１５９が高電
圧ＶＰＰを検出した場合には、電圧ＶＰＩとして、高電
圧ＶＰＰを出力するＶＣＣ／ＶＰＰ切換え回路である。

【００７４】また、図５は、メモリセルアレイ１３４、
１３５、メイン列デコーダ１３８、サブ列デコーダ１４
０の一部分を示す回路図である。

【００７５】図中、１６１〜１７６はメモリ・セル・ト
ランジスタ、１７７〜１９２はポリシリコンからなるワ
ード線、１９３〜２０８は１層目金属配線からなるビッ
ト線である。

【００７６】また、２０９〜２２４はＮ型拡散層からな
るソース線、２２５、２２６は２層目金属配線からなる
共通ソース線、２２７、２２８はメイン列デコーダ１３
８を構成するＮＡＮＤ回路である。

【００７７】また、２２９〜２３２はプリデコーダ１３
９から導出されたプリデコード信号線、２３３〜２４８
はサブ列デコーダ１４０を構成するＮＯＲ回路（非論理
和回路）である。

【００７８】この第２実施例においては、メモリ・セル
・トランジスタ１６１が選択され、このメモリ・セル・
トランジスタ１６１に記憶されているデータが読み出さ
れる場合には、メイン列デコーダ１３８においては、Ｎ
ＡＮＤ回路２２７の出力＝０［Ｖ］、ＮＡＮＤ回路２２
８の出力＝５［Ｖ］とされる。

【００７９】この結果、共通ソース線２２５＝０
［Ｖ］、共通ソース線２２６＝５［Ｖ］、ソース線２０
９〜２１２、２１７〜２２０＝０［Ｖ］、ソース線２１
３〜２１６、２２１〜２２４＝５［Ｖ］とされる。

【００８０】また、プリデコーダ１３９により、プリデ
コード信号線２２９＝０［Ｖ］、プリデコード信号線２
３０〜２３２＝５［Ｖ］とされ、ワード線１７７、１８
５＝５［Ｖ］、ワード線１７８〜１８４、１８６〜１９
２＝０［Ｖ］とされる。

【００８１】また、この場合、ビット線１９３、２０１
＝１［Ｖ］、ビット線１９４〜２００、２０２〜２０８
＝開放とされると共に、センスアンプ１４８＝活性、セ
ンスアンプ１４９＝非活性とされる。

【００８２】この場合、メモリ・セル・トランジスタ１
６１は、ドレイン＝１［Ｖ］、ソース＝０［Ｖ］、コン
トロール・ゲート（ワード線１７７）＝５［Ｖ］とさ
れ、読出し可能な状態とされる。

【００８３】これに対して、メモリ・セル・トランジス
タ１６２〜１６４は、ドレイン＝１［Ｖ］、ソース＝０
［Ｖ］、コントロール・ゲート（ワード線１７８〜１８
０）＝０［Ｖ］とされ、通常のオフ状態とされる。

【００８４】また、メモリ・セル・トランジスタ１６５
〜１６８は、ドレイン＝１［Ｖ］、ソース＝５［Ｖ］、
コントロール・ゲート（ワード線１８１〜１８４）＝０
［Ｖ］とされ、深いオフ状態とされる。

【００８５】この結果、メモリ・セル・トランジスタ１
６５〜１６８が、たとえ、過消去とされていても、これ
らメモリ・セル・トランジスタ１６５〜１６８において
は、リーク電流が抑えられる。

【００８６】このように、この第２実施例においては、
選択されたメモリ・セル・トランジスタは、ドレイン＝
１［Ｖ］、ソース＝０［Ｖ］、コントロール・ゲート＝
５［Ｖ］とされ、読出し可能な状態とされる。

【００８７】これに対して、選択されたメモリ・セル・
トランジスタとビット線及び共通ソース線を共用してい
る非選択のメモリ・セル・トランジスタは、ドレイン＝
１［Ｖ］、ソース＝０［Ｖ］、コントロール・ゲート＝
０［Ｖ］とされ、通常のオフ状態とされる。

【００８８】また、選択されたメモリ・セル・トランジ
スタとビット線を共用しているが、共通ソース線を共用
していない非選択のメモリ・セル・トランジスタは、ド
レイン＝１［Ｖ］、ソース＝５［Ｖ］、コントロール・
ゲート＝０［Ｖ］とされ、深いオフ状態とされる。

【００８９】この結果、選択されたメモリ・セル・トラ
ンジスタとビット線を共用しているが、共通ソース線を
共用していない非選択のメモリ・セル・トランジスタ
が、たとえ、過消去とされていても、これらメモリ・セ
ル・トランジスタにおいては、リーク電流が抑えられ
る。

【００９０】そこで、例えば、選択されたメモリ・セル
・トランジスタに書込みが行われている場合、この選択
されたメモリ・セル・トランジスタのドレインが接続さ
れているビット線には電流が流れてはいけないが、この
第２実施例では、リーク電流がビット線に影響を与える
非選択のメモリ・セル・トランジスタは、選択されたメ
モリ・セル・トランジスタと共通ソース線を共用してい
る３個のメモリ・セル・トランジスタのみであるから、
これらメモリ・セル・トランジスタが、たとえ、過消去
とされている場合であっても、これらメモリ・セル・ト
ランジスタによるリーク電流の合計値が誤読出しを発生
させる電流値以上になることはない。

【００９１】したがって、この第２実施例によれば、過
消去のメモリ・セル・トランジスタが存在する場合であ
っても、過消去不良を発生させず、データの正常な読出
しを行うことができる。

【００９２】また、この第２実施例においては、メイン
列デコーダ１３８とサブ列デコーダ１４０とを階層化す
ることができ、チップ面積の縮小化を図ることができ
る。

【００９３】

【発明の効果】本発明によれば、読出し時、選択された
メモリ・セル・トランジスタとビット線を共用している
非選択のメモリ・セル・トランジスタは深いオフ状態と
なるように構成したことにより、選択されたメモリ・セ
ル・トランジスタとビット線を共用している非選択のメ
モリ・セル・トランジスタが、たとえ、過消去とされて
いても、そのリーク電流を抑えることができるので、過
消去のメモリ・セル・トランジスタが存在する場合であ
っても、過消去不良を発生させず、正常な読出しを行う
ことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部を示すブロック図で
ある。

【図２】本発明の第１実施例を構成するメモリセルアレ
イ、メイン列デコーダ、サブ列デコーダの一部分を示す
回路図である。

【図３】本発明の第１実施例を構成するメモリセルアレ
イの一部分を示す概略的平面図である。

【図４】本発明の第２実施例の要部を示すブロック図で
ある。

【図５】本発明の第２実施例を構成するメモリセルアレ
イ、メイン列デコーダ、サブ列デコーダの一部分を示す
回路図である。

【図６】従来の不揮発性半導体記憶装置の一例の要部を
示すブロック図である。

【図７】図６に示す従来の不揮発性半導体記憶装置を構
成するメモリセルアレイ及び列デコーダの一部分を示す
回路図である。

【図８】図６に示す従来の不揮発性半導体記憶装置が設
けているメモリ・セル・トランジスタの構造を示す概略
的断端面図である。

【符号の説明】

（図１）５９列アドレス信号入力端子６４行アドレス信号入力端子７３ブロックアドレス信号入力端子７７データ入出力端子８１ＶＰＰ入力端子（図２）１３６列アドレス信号入力端子１４１行アドレス信号入力端子１５０ブロックアドレス信号入力端子１５４データ入出力端子１５８ＶＰＰ入力端子

Claims

【特許請求の範囲】

【請求項１】第１の方向に延在された複数のワード線
と、前記第１の方向と直交する第２の方向に延在された
複数のビット線と、前記複数のワード線のそれぞれと前
記複数のビット線のそれぞれとが交差する部分に設けら
れた、ワード線をコントロール・ゲートとし、ドレイン
をビット線に接続された、フローティング・ゲートを有
してなる電気的消去及び書込みが可能な不揮発性の複数
のメモリ・セル・トランジスタとを備え、読出し時、選
択されたメモリ・セル・トランジスタのドレインが接続
されているビット線に高電圧側の電源電圧よりも低い正
電圧を印加し、その他のビット線については電気的に開
放状態とする不揮発性半導体記憶装置であって、読出し
時、選択されたメモリ・セル・トランジスタについて
は、ソースに低電圧側の電源電圧、コントロール・ゲー
トに前記高電圧側の電源電圧を供給すると共に、前記選
択されたメモリ・セル・トランジスタとビット線を共用
している非選択のメモリ・セル・トランジスタについて
は、ソースに前記高電圧側の電源電圧、コントロール・
ゲートに前記低電圧側の電源電圧を供給する電圧供給手
段を設けていることを特徴とする不揮発性半導体記憶装
置。
【請求項２】第１の方向に延在された複数のワード線
と、前記第１の方向と直交する第２の方向に延在された
複数のビット線と、前記複数のワード線のそれぞれと前
記複数のビット線のそれぞれとが交差する部分に設けら
れた、ワード線をコントロール・ゲートとし、ドレイン
をビット線に接続された、フローティング・ゲートを有
してなる電気的消去及び書込みが可能な不揮発性の複数
のメモリ・セル・トランジスタとを備え、読出し時、選
択されたメモリ・セル・トランジスタのドレインが接続
されているビット線に高電圧側の電源電圧よりも低い電
圧を印加し、その他のビット線については電気的に開放
状態とする不揮発性半導体記憶装置であって、前記複数
のワード線のそれぞれに対応させて前記複数のワード線
と延在方向を同一とする共通ソース線を設け、各ワード
線をコントロール・ゲートとしている複数のメモリ・セ
ル・トランジスタのソースを各ワード線に対応して設け
られている共通ソース線に接続すると共に、読出し時、
各ワード線に対し、各ワード線に対応して設けられてい
る共通ソース線の電圧を入力電圧とするインバータの出
力電圧を供給するようにし、読出し時、選択されたメモ
リ・セル・トランジスタのコントロール・ゲートを構成
しているワード線に対応して設けられている共通ソース
線に低電圧側の電源電圧、その他の共通ソース線に前記
高電圧側の電源電圧を供給する電圧供給手段を設けてい
ることを特徴とする不揮発性半導体記憶装置。
【請求項３】第１の方向に延在された複数のワード線
と、前記第１の方向と直交する第２の方向に延在された
複数のビット線と、前記複数のワード線のそれぞれと前
記複数のビット線のそれぞれとが交差する部分に設けら
れた、ワード線をコントロール・ゲートとし、ドレイン
をビット線に接続された、フローティング・ゲートを有
してなる電気的消去及び書込みが可能な不揮発性の複数
のメモリ・セル・トランジスタとを備え、読出し時、選
択されたメモリ・セル・トランジスタのドレインが接続
されているビット線に高電圧側の電源電圧よりも低い正
電圧を印加し、その他のビット線については電気的に開
放状態とする不揮発性半導体記憶装置であって、前記複
数のワード線を２ⁿ本（但し、ｎは１以上の整数）ごと
のグループに区分し、各グループのそれぞれに対応させ
て前記複数のワード線と延在方向を同一とする共通ソー
ス線を設け、各グループのワード線をコントロール・ゲ
ートとしている複数のメモリ・セル・トランジスタのソ
ースを各グループに対応して設けられている共通ソース
線に接続すると共に、２ⁿ本のワード線選択用の信号線
を設け、読出し時、各グループにおける第ｉのワード線
（但し、ｉは１以上、２ⁿ以下の整数）に対して、第ｉ
のワード線選択用の信号線の電圧及び各グループに対応
して設けられている共通ソース線の電圧を入力電圧とす
る非論理和回路の出力電圧を供給するようにし、読出し
時、選択されたメモリ・セル・トランジスタのコントロ
ール・ゲートを構成しているワード線が属しているグル
ープに対応して設けられている共通ソース線に低電圧側
の電源電圧、その他の共通ソース線に前記高電圧側の電
源電圧を供給すると共に、選択されたメモリ・セル・ト
ランジスタのコントロール・ゲートを構成しているワー
ド線が接続されている非論理和回路に入力電圧を供給す
るワード線選択用の信号線に前記低電圧側の電源電圧、
その他のワード線選択用の信号線に前記高電圧側の電源
電圧を供給する電圧供給手段を設けていることを特徴と
する不揮発性半導体記憶装置。
【請求項４】前記ｎは、選択されたメモリ・セル・トラ
ンジスタとビット線及び共通ソース線を共用する非選択
のメモリ・セル・トランジスタの全てが過消去とされて
いる場合であっても、これらメモリ・セル・トランジス
タによるリーク電流の合計値が誤読出しを発生させる電
流値よりも小さくなるような整数値であることを特徴と
する請求項３記載の不揮発性半導体記憶装置。