KR100629987B1 - 3층 금속 배선을 이용한 플래시 메모리 아키텍처 - Google Patents

3층 금속 배선을 이용한 플래시 메모리 아키텍처 Download PDF

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Abstract

본 발명은 글로벌 x-디코더와 전기적으로 접속되는 복수의 사전-디코딩된 어드레스 라인들을 포함하는 메모리 워드라인 디코더를 개시한다. 서브 x-디코더는 상기 글로벌 x-디코더로부터의 전기적 제어 신호들을 수신하기 위해 상기 글로벌 x-디코더와 접속된다. 메모리 섹터는 상기 서브 x-디코더와 전기적으로 접속된다. 상기 글로벌 x-디코더는 상기 메모리 섹터의 복수의 워드라인들을 선택하기 위해 상기 서브 x-디코더를 선택적으로 제어한다. 수직 x-디코더는 상기 글로벌 x-디코더 및 상기 서브 x-디코더와 전기적으로 접속된다. 상기 수직 x-디코더는 동작 중에 상기 글로벌 x-디코더에 의해 소정의 워드라인을 선택하는데 사용된다.

Description

3층 금속 배선을 이용한 플래시 메모리 아키텍처{FLASH MEMORY ARCHITECTURE EMPLOYING THREE LAYER METAL INTERCONNECT}
본 발명은 일반적으로 비휘발성 메모리 디바이스들에 관한 것으로, 좀더 구체적으로 플래시 전기적 소거 및 프로그램가능한 판독-전용 메모리(EEPROM) 디바이스들의 워드라인들을 디코딩하기 위한 방법 및 시스템에 관한 것이다.
플래시 메모리는 연속적인 전원 없이도 정보를 저장할 수 있고, 대단히 간소한 구성으로 형성될 수 있으므로 인기 있는 메모리 저장 디바이스이다. 플래시 메모리는 전형적으로, 실리콘 기판에 다수의 플로팅-게이트를 형성하는 것으로 구성된다. 플로팅-게이트 트랜지스터는 플로팅 게이트로 알려진 분리된 게이트 전극, 또는 제어 게이트 전극 하부의 유전층 중 하나에 전하를 저장할 수 있다. 일반적으로, 데이터는 상기 플로팅 게이트의 전하 저장에 의해 비휘발성 메모리 디바이스에 저장된다.
플래시 EEPROM 디바이스에서, 전자들은 상기 플로팅-게이트 전극과 하부 기판 사이에 위치되는, 터널-산화물층으로 알려진 박막 유전층을 통해 상기 플로팅-게이트 전극으로 전달된다. 전형적으로, 상기 전극 전달은 채널 핫 전자("CHE") 주입 또는 파울러-노드하임(Fowler-Nordheim) 터널링으로 실행된다. 전자 전달 메커니즘 중 하나에서, 전압은 제어-게이트 전극에 의해 상기 플로팅-게이트 전극과 결합된다. 상기 제어-게이트 전극은 상기 플로팅-게이트 전극과 용량성으로 결합되고, 그로인해 상기 제어-게이트 전극에 인가되는 전압은 상기 플로팅-게이트 전극에 결합된다. 한 종류의 디바이스에서, 상기 제어-게이트 전극은 상기 플로팅-게이트 전극 상부에 있고, 유전층으로 분리된 다결정(polycrystalline) 실리콘-게이트 전극이다. 다른 종류의 디바이스에서, 상기 플로팅-게이트는 상기 반도체 기판의 도핑 영역이다.
플래시 메모리 디바이스들은 플래시 트랜지스터들의 행들과 열들로 구성되며, 각 트랜지스터는 셀로 간주된다. 워드라인 디코더는 동작 전압들을 각 메모리 디바이스 각 섹터의 상기 트랜지스터들의 행들(rows)에 제공하고, 전형적으로 섹터의 각 트랜지스터 게이트와 접속된다. 비트라인 디코더는 동작 전압들을 트랜지스터들의 열들(columns)에 제공하고, 전형적으로 각 열의 트랜지스터 드레인들과 접속된다. 일반적으로, 상기 트랜지스터들의 소스들은 공통 소스라인과 접속되고 소스라인 제어기로 제어된다.
셀은 전형적으로 소정의 전압을 상기 제어 게이트로, 제 2 소정 전압을 상기 드레인으로, 그리고 상기 소스들 접지에 인가함으로써 프로그램된다. 이는 채널 핫 전자들이 상기 드레인 포화 영역에서 상기 플로팅 게이트로 주입되도록 한다. 셀들은 전형적으로 소정의 전압을 상기 제어 게이트에 인가하고, 제 2 소정 전압을 상기 드레인이 접속된 비트라인에 인가하며, 상기 소스를 접지한 후 상기 비트라인 전류를 검출함으로써 판독된다. 만일 상기 셀이 프로그램되고 상기 문턱 전압이 상대적으로 높으면, 상기 비트라인 전류는 0이거나 상대적으로 낮다. 만일 상기 셀이 프로그램되거나 소거되지 않으면, 상기 문턱 전압은 상대적으로 낮으며, 상기 제어-게이트 전압은 상기 채널을 개선하고 상기 비트라인은 상대적으로 높아질 것이다.
셀은 플래시 메모리 디바이스에서 몇가지 방법으로 소거될 수 있다. 한가지 방법의 경우, 셀은 소정의 전압을 상기 소스에 인가하고, 상기 제어 게이트를 접지하며, 상기 드레인을 플로팅시키는 것으로 구성된다. 이는 상기 소스의 얇은 터널 산화물층을 통해 상기 플로팅 게이트로부터 파울러-노드하임 터널링으로 제거하는 것으로 프로그래밍 중 전자를 상기 플로팅 게이트로 주입한다.
디코딩 아키텍처의 공지된 문제는 하나의 워드라인 디코더, 그리고 때로는 2개의 워드라인 디코더가 각 섹터의 트랜지스터 열들을 선택하는 디코딩을 수행하기 위해 사용된다는 것이다. 이러한 종래 워드라인 디코딩 아키텍처들은 상기 워드라인 디코더의 각 스테이지(stage)에 적합한 모든 디코딩 논리부를 갖는다. 이와 같이, 상기 코어(core) 영역의 부분적 디코딩은 없으며, 이는 커다란 워드라인 디코더 크기로 제공된다. 상기 워드라인 디코더의 커다란 물리적 크기 때문에, 상기 실리콘 기판 상의 공간이 버려지거나 필요한 부가 크기는 상기 메모리 디바이스 크기를 증가시킨다.
공지된 종래의 메모리 워드라인 디코딩 아키텍처들은 상기 메모리 셀과 상기 워드라인 디코더를 배선하는데 금속 2개층들을 사용한다. 상기 대단히 작은 트랜지스터들의 크기 때문에, 상기 디코더들과 트랜지스터들을 접속하는데 사용되는 금속 라인들은 생산 손실 없이 제조하기가 극단적으로 어렵다. 이는 상기 다양한 전기적 구성요소들을 배선하는 상기 금속 라인들이 대단히 근접하여 위치되고 이는 단락과 잡음 문제를 유발하기 때문이다.
결과적으로, 기판 상에 많은 물리적 공간을 요구하지 않고, 생산 중에 수율의 손실을 증가시키지 않는 메모리 워드라인들을 디코딩하는 개선된 방법 및 시스템을 가진 메모리 디바이스들이 필요하다.
본 발명은 종래 워드라인 디코더 아키텍처들에 관련된 문제들을 극복하는 플래시 메모리 워드라인 디코더 아키텍처를 개시한다. 바람직한 플래시 메모리는 정보를 저장하는 복수의 섹터들을 포함하고, 상기 각 섹터는 복수의 하프(half) 섹터들로 분할된다. 종래의 메모리 섹터들에서와 같이, 각 하프 섹터는 플래시 트랜지스터 어레이를 구성하는 플래시 트랜지스터의 행들 및 열들로 구성된다. 상기 바람직한 플래시 메모리는 적어도 하나의 글로벌(global) x-디코더와 전기적으로 접속되는 복수의 사전-디코딩된(pre-decoded) 어드레스 라인들을 더 포함한다. 또한, 상기 플래시 메모리는 적어도 하나의 서브 x-디코더 및 적어도 하나의 수직 x-디코더를 포함하고, 이들 x-디코더들은 섹터들의 행의 각각의 글로벌 x-디코더와 전기적으로 접속된다. 상기 서브 x-디코더들과 상기 수직 x-디코더들은 상기 플래시 메모리의 각 하프 섹터 간에 위치한다.
동작 동안, 상기 글로벌 x-디코더는 부분적으로 상기 사전-디코딩된 어드레스 라인들에 포함된 정보를 디코딩하고, 그 후에 상기 서브 x-디코더들과 상기 수직 x-디코더들을 이용하여 상기 적절한 섹터의 소정의 워드라인을 선택하는 디코딩 동작을 완료한다. 상기 플래시 메모리의 각각의 글로벌 x-디코더는 적어도 하나의 제 1 글로벌 워드라인 출력, 적어도 하나의 제 2 글로벌 워드라인 출력, 그리고 복수의 수직 어드레스 출력들을 포함한다. 상기 제 1 글로벌 워드라인 출력과 상기 제 2 글로벌 워드라인 출력은 섹터들의 특정 행에 위치하는 각각의 서브 x-디코더들과 전기적으로 접속된다. 상기 글로벌 x-디코더의 수직 어드레스 출력들은 섹터들의 특정 행의 각각의 수직 x-디코더와 전기적으로 접속된다.
각각의 서브 x-디코더는 특정 섹터와 연관되는 상기 수직 x-디코더 및 상기 글로벌 x-디코더와 전기적으로 접속되는 복수의 워드라인 선택기 회로들을 포함한다. 특히, 상기 제 1 글로벌 워드라인 출력, 상기 제 2 글로벌 워드라인 출력 그리고 소정의 수직 워드라인 출력은 각각의 개별적인 워드라인 선택기 회로와 전기적으로 접속된다. 상기 워드라인 선택기 회로들은 상기 글로벌 x-디코더 및 수직 x-디코더로부터의 부분적으로 디코딩된 정보를 이용하여 하나의 섹터에서 소정의 워드라인을 선택한다. 본 발명은 상기 워드라인 디코더 아키텍처의 크기를 75퍼센트로 줄여 종래 워드라인 디코딩 방법들 및 시스템들보다 나은 장점들을 제공한다.
본 발명의 바람직한 실시예에서, 상기 제 1 글로벌 워드라인 출력과 상기 제 2 글로벌 워드라인 출력은 상기 플래시 메모리 상에 제 3 금속층으로서 증착된다. 당 업계에서 알려진 바와 같이, 하나 이상의 도전성 금속층들은 전류 경로를 완성하기 위해 상기 디바이스의 회로 구성요소들을 배선하도록 기판 상에 증착된다. 이 공정은 일반적으로 반도체 업계에서는 금속화라고 한다. 본 발명에 있어서, 제 1 금속층과 제 2 금속층은 상기 플래시 메모리의 여러 구성요소들을 배선하는데 사용된다. 전술한 바와 같이 상기 제 3 금속층을 이용하여, 상기 플래시 메모리의 각각의 개별적인 서브 x-디코더와 상기 글로벌 x-디코더의 상기 제 1 글로벌 워드라인 출력과 제 2 글로벌 워드라인 출력을 배선한다.
현재 알려진 종래의 메모리 디코딩 아키텍처는 상기 제 1 및 제 2 금속층들을 사용하여 각 섹터와 상기 워드라인 디코더들을 접속하는 등, 상기 메모리 디바이스의 여러 구성요소들을 배선한다. 상기 메모리 셀 어레이에서, 상기 비트라인들은 상기 제 1 및 제 2 금속 배선층들을 사용한다. 본 발명이 부분 디코딩을 위해 제 1 글로벌 워드라인 출력들과 제 2 글로벌 워드라인 출력들을 사용하기 때문에, 섹터 당 워드라인들의 소정 수에 대해 2개의 금속 라인들만이 필요하다. 이에 의해 바람직한 실시예에서, 상기 플래시 메모리 코어 영역의 제 3 금속층이 매 워드라인에 대해 금속 라인을 필요로 하는 종래의 방법과 비교하여 적어도 6㎛로 이격되어 있는 금속 라인들을 갖게 된다.
상기 플래시 메모리에서 제 3 금속 라인을 이용함으로써 제조 동안 발생할 수 있는 금속 단락에 의한 수율의 손실 측면에서의 불이익은 발생하지 않는다. 종래의 메모리 디바이스에서, 상기 워드라인 디코더와 섹터의 각 워드라인을 접속하는 상기 금속 라인들은 거의 0.7㎛로 이격된다. 당업자들에게 명백한 바와 같이, 제조 관점에서, 본 발명은 각 섹터의 워드라인과 상기 워드라인 디코더를 접속하는데 사용되는 금속 라인들의 단락들에 의해 발생하는 제조 동안의 수율 손실을 증가시키지 않음으로써, 종래 기술보다 나은 장점이 있다.
본 발명의 이들 그리고 다른 특징들 및 이점들은 첨부되는 도면들과 관련하여 이하의 본 발명의 바람직한 실시예들의 상세한 설명을 고려하면 명백해질 것이다.
도 1은 현재 개시되는 워드라인 디코딩 아키텍처를 통합하는 바람직한 플래시 메모리의 일부분의 블록도를 나타낸다.
도 2는 도 1에 예시되는 상기 바람직한 플래시 메모리의 행의 블록도를 나타낸다.
도 3은 본 발명의 바람직한 서브 x-디코더의 회로 개략도이다.
도 4는 금속화에 사용되는 3개의 금속층들을 갖는 기판을 예시한다.
상기 본 발명의 예시적인 실시예들은 상기 특정 구성들을 참조하여 이하에 설명되고, 당업자라면, 청구항들의 범위를 벗어나지 않으면서 상기 특정 구성들을 다양하게 변경하고 변형시킬 수 있다는 것을 알 수 있을 것이다. 본 발명은 임의 타입의 메모리 디바이스에 이용될 수 있지만, 본 발명의 바람직한 실시예는 플래시 메모리에 대해 설계된다. 본 발명은 상기 플래시 메모리의 셀들의 소거 및 프로그래밍을 위해 파울러-노드하임(F-N) 그리고 채널 핫 전자(CHE) 주입을 이용하는 플래시 메모리에도 이용될 수 있다.
모든 전기적인 파라메터들이 예로서 주어지고, 다른 전기적 파라메터들을 이용하는 다양한 메모리 디바이스들에 이용되도록 변경될 수 있다. 예를 들어, 바람직한 실시예에서, 공급 전압(Vcc)은 3.3V로 고려되지만, 대안적으로 5V, 1.8V 또는 소정의 다른 공급 전압일 수도 있다. 만일 서로 다른 공급 전압이 선택되면, 당업계에 알려진 바와 같이, 서로 다른 공급 전압을 수용하도록 다양한 동작 레벨이 변경될 것이다.
도 1은 본 발명의 일 실시예를 통합하는 바람직한 플래시 메모리(10)의 일부분을 예시한다. 상기 플래시 메모리(10)는 정보를 저장하는 복수의 섹터들(12)을 포함하고, 본 발명의 바람직한 실시예에서, 상기 섹터들(12)은 복수의 하프 섹터들(14)로 분할된다. 종래의 메모리 섹터들에서와 같이, 각 하프 섹터(14)는 플래시 트랜지스터 어레이를 구성하는 플래시 트랜지스터의 행들과 열들로 구성된다. 상기 사용된 특정 트랜지스터 어레이는 예를 들어 NOR, DINOR, NAND 그리고 AND 구성들 등의 당업계에 알려진 여러 트랜지스터 구성들을 이용하여 구성될 수 있다.
상기 바람직한 플래시 메모리(10)는 적어도 하나의 글로벌 x-디코더(18)와 전기적으로 접속되는 복수의 사전-디코딩된 어드레스 라인들 Xo-Xn(16)을 더 포함한다. 또한, 상기 플래시 메모리(10)는 섹터들의 행(12)에서 각각의 글로벌 x-디코더(18)와 양쪽다 전기적으로 접속되는 적어도 하나의 서브 x-디코더(20)와 적어도 하나의 수직 x-디코더(22)를 포함한다. 예시된 바와 같이, 상기 서브 x-디코더들(20)과 상기 수직 x-디코더들(22)은 상기 플래시 메모리(10)의 섹터(12)의 각 하프 섹터(14) 사이에 위치한다. 동작 동안, 상기 글로벌 x-디코더(18)는 상기 사전-디코딩된 어드레스 라인들 Xo-Xn(16)에 포함되는 정보를 부분적으로 디코딩하고, 그 후에 소정의 서브 x-디코더(20)와 수직 x-디코더(22)를 이용하여 적절한 섹터(12)의 소정의 워드라인을 선택하는 디코딩 동작을 완료한다.
당업계에 알려진 바와 같이, 워드라인은 각 섹터(12)에 포함되는 트랜지스터 어레이의 플래시 트랜지스터의 특정 행을 지칭한다. 상기 본 발명의 바람직한 실시예에서, 각 섹터(12)에는 512개의 워드라인들이 있고, 각 하프 섹터(14)에는 512개의 비트라인들이 있다. 동작 동안, 각 글로벌 x-디코더(18)는 상기 서브 x-디코더(20)와 섹터(12)의 16개 워드라인들의 그룹을 인에이블할 수 있지만, 다른 실시예들에서는 더 많은 워드라인들을 인에이블하도록 설계될 수 있다. 일단 상기 글로벌 x-디코더(18)가 상기 16개 워드라인들의 그룹을 선택하면, 상기 수직 x-디코더(22)는 상기 글로벌 x-디코더(18)에 의해 인에이블된 16의 그룹 중 특정 워드라인을 선택하는데 사용된다. 본 디코더 아키텍처는 16-메가비트 플래시 메모리 칩들에 대해 설계되었지만, 64 및 128 메가비트 플래시 메모리 칩을 수용하도록 확장될 수 있다. 본 발명은 다양한 크기의 메모리 칩들에 이용될 수 있음을 당업자들은 인식할 것이다.
도 2는 도 1에 도시된 플래시 메모리(10)의 한 행을 예시하며, 이는 본 발명의 일 실시예를 통합한다. 이전에 설명한 바와 같이, 상기 사전-디코딩된 어드레스 라인들 Xo-Xn(16)은 특정 섹터(12)의 소정의 워드라인에 대응하는 상기 글로벌 x-디코더(18)에 복수의 전기 신호들을 제공하기 위해 상기 플래시 메모리(10)에 의해 사용된다. 상기 글로벌 x-디코더(18)가 상기 사전-디코딩된 어드레스 라인들 Xo-Xn(16)로부터 전기 신호를 수신한 후, 각각의 서브 x-디코더(20) 및 각각의 수직 x-디코더(22)를 이용하여 적절한 워드라인이 선택된다.
상기 플래시 메모리(10)의 각 글로벌 x-디코더(18)는 적어도 하나의 글로벌 워드라인 출력(24)과, 적어도 하나의 제 2 글로벌 워드라인 출력(26), 그리고 복수의 수직 어드레스 출력(28)을 포함한다. 상기 제 1 글로벌 워드라인 출력(24)과 상기 제 2 글로벌 워드라인 출력(26)은 도 2에 예시된 바와 같이, 섹터들(12)의 특정 행의 각 서브 x-디코더(20)와 전기적으로 접속된다. 수직 어드레스 출력(32)은 섹터들(12)의 특정 행의 각 수직 x-디코더(22)와 전기적으로 접속된다.
상기 글로벌 x-디코더(18)와 상기 수직 x-디코더(22)는 당업계에 알려진 디코더 아키텍처를 이용하여 설계될 수 있다. 당업계에 알려진 바와 같이, 임의의 메모리 디바이스의 기본적인 구성요소는 상기 디코더 회로들이다. 일반적으로, 디코더 회로들은 입력의 모든 비트들이 소정 세트의 값들에 대응하는 경우에 한하여 고유한 신호를 출력한다. 따라서, 입력 메모리 어드레스가 상기 디코더가 접속되는 메모리 셀들의 라인의 소정 어드레스와 매칭하면, 메모리 디바이스에 대한 디코더 회로들은 메모리 셀들의 행렬에서의 특정 워드라인을 인에이블하는데 사용된다. 본 발명은 상기 메모리 셀 코어 어레이를 통해 서로 다른 스테이지에 부분적인 디코딩을 제공함으로써 종래의 디코딩 방법보다 나은 장점을 제공한다.
도 3은 도 1 및 도 2에 예시되는 두 개의 서브 x-디코더들(20)의 바람직한 실시예를 예시한다. 상기 바람직한 실시예에서, 각 서브 x-디코더(20)는 각각의 섹터(12)와 관련되는 상기 글로벌 x-디코더(18) 및 수직 x-디코더(22)와 전기적으로 접속되는 복수의 워드라인 선택기 회로들(30)을 포함한다. 특히, 제 1 글로벌 워드라인 출력(24), 제 2 글로벌 워드라인 출력(26) 그리고 상기 수직 x-디코더(22)로부터의 소정의 수직 워드라인 출력 Vwl0-Vwln(32)은 각각 개별적인 워드라인 선택기 회로(30)와 전기적으로 접속된다. 상기 워드라인 선택기 회로들(30)은 상기 글로벌 x-디코더(18) 및 상기 수직 x-디코더로부터의 부분적으로 디코딩된 정보를 이용하여 섹터(12)의 소정의 워드라인(34)을 선택한다.
바람직한 워드라인 선택기 회로(30)는 낮은-문턱값 n-채널 트랜지스터(36)와, p-채널 트랜지스터(38) 그리고 n-채널 인핸스먼트(enhancement) 트랜지스터(40)를 포함한다. 도 3에 도시된 바와 같이, 상기 낮은-문턱값 n-채널 트랜지스터(36)의 드레인은 상기 수직 x-디코더(22)로부터의 각각의 수직 워드라인 출력 Vwl0-Vwln(32)과 각각 전기적으로 접속된다. 상기 낮은-문턱값 n-채널 트랜지스터(36)의 소스는 상기 섹터(12)의 소정의 워드라인(34)과 전기적으로 접속된다. 또한, 상기 낮은-문턱값 n-채널 트랜지스터(36)의 게이트는 상기 글로벌 x-디코더(18)의 제 2 글로벌 워드라인 출력(26)과 전기적으로 접속된다.
도 3에 더 예시된 바와 같이, 상기 p-채널 트랜지스터(38)의 소스는 각각의 수직 워드라인 출력 Vwl0-Vwln(32)과 전기적으로 접속된다. 상기 p-채널 트랜지스터(38)의 게이트는 상기 글로벌 x-디코더(18)의 제 1 글로벌 워드라인 출력(24)과 전기적으로 접속되고, 드레인은 상기 섹터(12)의 각각의 워드라인(34)과 전기적으로 접속된다. 또한, 상기 p-채널 트랜지스터(38)의 n-웰은 제 1 전압 노드(Vpx)(42)와 전기적으로 접속된다. 상기 제 1 전압 노드(Vpx)(42)는 동작 동안 상기 p-채널 트랜지스터(38) 드레인과 소스 접합에 순방향 바이어스를 방지하도록 사용된다. 상기 n-채널 인핸스먼트 트랜지스터(40)의 드레인은 상기 섹터(12)의 각각의 워드라인(34)과 전기적으로 접속된다. 상기 n-채널 인핸스먼트 트랜지스터(40)의 게이트는 상기 글로벌 x-디코더(18)의 제 1 글로벌 워드라인 출력(24)과 전기적으로 접속되고, 소스는 제 2 전압 노드(Vxds)(44)와 전기적으로 접속된다.
도 3에 도시되지는 않았지만, 본 발명의 바람직한 실시예에서, 각 서브 x-디코더(20)에 할당된 16개 워드라인들이 존재한다. 그와 같이, 상기 바람직한 실시예에서 각 서브 x-디코더(20)에 포함되는 16개의 워드라인 선택기 회로들(30)이 존재한다. 유사하게, 도 3에 예시된 바와 같이, 각 수직 x-디코더(22)는 개별적으로 각 워드라인 선택기 회로(30)와 접속되는 16개 수직 워드라인 출력들 Vwl0-Vwln(32)을 갖는다. 동작 동안, 상기 글로벌 x-디코더(18)의 제 1 글로벌 워드라인 출력(24)과 제 2 글로벌 워드라인 출력(26)은 상기 선택된 섹터(12)의 워드라인들(34)의 16개 행들을 인에이블한다. 상기 글로벌 x-디코더(18)에 의해 선택된 16개 워드라인들(34)로부터 선택되는 실제 워드라인(34)은 상기 수직 x-디코더(22)로부터 상기 수직 워드라인 출력 Vwl0-Vwln(32)에 의해 선택된다. 따라서, 상기 선택된 특정 워드라인(34)은 상기 제 1 글로벌 워드라인 출력(24), 상기 제 2 글로벌 워드라인 출력(26) 그리고 각각의 수직 워드라인 출력 Vwl0-Vwln(32)의 조합에 의해 선택된다.
전술한 바와 같이, 본 발명의 상기 바람직한 실시예에서, 섹터(12) 당 512개의 워드라인들이 존재한다. 각 서브 x-디코더(20)가 16개 워드라인들(34)을 처리하도록 설계되기 때문에, 이는 32개 서브 x-디코더들(20)이 각 섹터(12)에 사용되는 것을 의미한다. 비록 도 2및 3에 도시되지는 않았지만, 이는 또한, 32개의 제 1 글로벌 워드라인 출력(24)과 상기 제 2 글로벌 워드라인 출력(26)이 각 글로벌 x-디코더(18)로부터 발생하는 것을 의미한다. 당업자는 상기 언급된 구성이 단지 예제이고, 본 발명은 제한하기 위한 것이 아니라는 것을 알 것이다. 이용되는 정밀한 구성은 상기 플래시 메모리(10) 크기에 따라 변동한다.
워드라인 선택기 회로들(30)은 판독, 프로그램, 소거 그리고 모든 시험 기능 등의 상기 섹터(12) 디코딩 동작들의 모든 양상들을 처리하도록 설계된다. 상술한 바람직한 실시예에 관련되는 경우에는, 판독 모드에서, 상기 제 1 글로벌 워드라인 출력(24)은 액티브 로우(active low)로 설정되며, 그로인해 상기 32개 제 1 글로벌 워드라인들(24) 중 하나는 액티브 로우가 되고, 나머지 31개 제 1 글로벌 워드라인 출력들(24)은 Vcc를 초과하여 약 4.5V까지 승압된다. 상기 제 2 글로벌 워드라인(26)은 Vcc로 설정되고, 선택되지 않은 제 2 글로벌 워드라인들(26)은 0 V로 설정된다. 상기 선택된 수직 워드라인 출력 Vwl0-Vwln(32)은 4.5V로 설정되고 상기 제 2전압 노드(Vxds)(44)는 전압 회로(미도시)에 의해 0V로 설정된다. 당업계에 알려진 바와 같이, 상기 동작 중 공급되는 구동 전압들은 다양한 전압 생성 회로들에 의해 생성되며 이는 본 발명의 범위외에 있다.
프로그램 모드에서, 상기 선택된 제 1 글로벌 워드라인 출력(24)은 0V로 설정되고, 선택되지 않은 제 1 글로벌 워드라인 출력들(24)은 Vpp(8.5V)로 설정된다. 상기 선택된 제 2 글로벌 워드라인 출력(26)은 Vcc로 설정되고, 상기 선택되지 않은 제 2 글로벌 워드라인 출력들(26)은 0V로 설정된다. 상기 선택된 수직 워드라인 출력Vwl0-Vwln(32)은 Vpp로 설정되고, 상기 제 2 전압 노드(Vxds)(44)는 0V로 설정된다. 동작시에, 각 워드라인 선택기 회로(30)의 p-채널 트랜지스터(38)와 낮은 문턱값 n-채널 트랜지스터(36)는 상기 수직 x-디코더(22)의 출력 전압을 상기 선택된 워드라인(34)으로 전달하는 CMOS 전달 게이트를 구성한다. 당업계에 알려진 바와 같이, 상기 플래시 메모리 디바이스들에서, 상기 프로그램 동작은 전자들을 상기 플래시 메모리 셀의 플로팅 게이트 상에 놓는 것이다. 본 발명의 바람직한 실시예에 따르면, 상기 언급된 프로그래밍 동작은 채널 핫 전자(CHE) 주입 프로그램의 형태이다.
소거 모드에서, 각 섹터(12)의 모든 워드라인들(34)은 동시에 소거된다. 바람직한 실시예에서, 상기 제 2 전압 노드(Vxds)(44)는 상기 소거 모드 동안 -8.7V로 설정된다. 또한, 제 1 글로벌 워드라인 출력(24)과 제 2 글로벌 워드라인 출력(26)은 글로벌 x-디코더(18)에 의해 0V로 설정된다. 상기 수직 x-디코더(22)의 수직 워드라인 출력들 Vwl0-Vwln(32)은 소거 동작 동안 모두 -8.7V로 설정된다. 당업계에 알려진 바와 같이, 플래시 메모리 디바이스들에서, 상기 소거 동작은 상기 플래시 트랜지스터들의 플로팅 게이트들로부터 전자들을 제거하는 것이다. 본 바람직한 실시예에서, 음 게이트 소거(negative gate erase:NGE)가 상기 플래시 트랜지스터들의 플로팅 게이트들로부터 전자들을 제거하는데 이용된다.
상술한 바와 같이, 본 발명은 플래시 메모리(10)의 섹터(12)의 소정의 워드라인(34)을 선택하는 방법을 개시한다. 상기 바람직한 실시예에서, 복수의 사전-디코딩된 어드레스 신호들은 복수의 사전-디코딩된 어드레스 라인들(16)에 의해 적어도 하나의 글로벌 x-디코더(18)에 제공된다. 만일 상기 사전-디코딩된 어드레스 신호들이 상기 글로벌 x-디코더(18)에 의해 제어되는 특정의 섹터(12)에 대응하면, 복수의 워드라인들(34)은 상기 글로벌 x-디코더(18)와 전기적으로 접속되는 하나의 선택된 서브 x-디코더(20)에 의해 인에이블된다. 그 후에, 상기 글로벌 x-디코더(18) 및 서브 x-디코더(20)와 전기적으로 접속되는 수직 x-디코더(22)에 의해, 소정의 워드라인(34)이 인에이블된 복수의 워드라인들(34)로부터 선택된다.
도 4를 참조하면, 상기 본 발명의 바람직한 실시예에서, 상기 제 1 글로벌 워드라인 출력(24)과 제 2 글로벌 워드라인 출력(26)은 상기 플래시 메모리(10) 상에 제 3 금속층(46)으로서 증착된다. 당업계에 알려진 바와 같이, 하나 이상의 도전성 금속층은 상기 디바이스의 회로 구성요소들을 배선하기 위해 기판(48) 상에 증착된다. 상기 공정은 종종 반도체 업계에서는 금속화라 칭해진다. 본 발명에서, 제 1 금속층(50)과 제 2 금속층(52)은 상기 플래시 메모리(10)의 다른 전기적 구성요소들을 배선하기 위해 사용된다. 당업계에 알려진 바와 같이, 유전층(54)은 전형적으로, 금속층 사이에 증착되어 기판(48)상에 각 금속층에 포함되는 여러 금속 라인들을 서로로부터 분리한다. 상기 제 3 금속층(46)은 상기 플래시 메모리(10)의 각각의 개별적인 서브 x-디코더(20)와 상기 글로벌 x-디코더(18)의 제 1 글로벌 워드라인 출력(24) 및 제 2 글로벌 워드라인 출력(26)을 배선하기 위해 사용된다.
현재까지 알려진 종래 메모리 디코딩 아키텍처들은 메모리 디바이스의 전기적 구성요소들을 배선하기 위해 상기 제 1 및 제 2 금속층들(50, 52)을 사용한다. 본 발명은 상기 서브 x-디코더들(20)로 전송되는 정보를 부분적으로 디코딩하기 위해 상기 제 1 글로벌 워드라인 출력(24)과 제 2 글로벌 워드라인 출력(26)을 이용하기 때문에, 16개 워드라인들(34)의 각 그룹에 대해 2개의 금속 라인들을 갖기만 하면 된다. 이에 의해, 각 섹터의 모든 워드라인들에 대해 하나의 금속 라인이 필요한 종래 방법들에 비해, 글로벌 워드라인 출력(24)과 제 2 글로벌 워드라인 출력(26)으로 이루어지는 상기 플래시 메모리(10)의 코어 영역에서의 제 3 금속층(46)의 간격을 넓게 두고, 바람직한 실시예에서 적어도 6㎛로 이격될 수 있게 된다.
상기 메모리 코어 어레이에 상기 제 3 금속층(46)을 부가함으로써, 제조 중에 발생할 수 있는 금속 단락들에 의한 수율 손실 측면에서의 불이익은 발생하지 않는다. 종래 메모리 디바이스들에서, 섹터(12)의 각 워드라인에 상기 워드라인 디코더를 접속하는데 사용되는 금속 라인들은 약 0.7㎛로 이격된다. 이에 의해, 당업자들에게 명백한 바와 같이, 제조 관점에서 금속 라인들의 단락에 의해 발생하는 수율 손실들을 증가시키지 않는 장점이 있다. 또한, 당업자들은 상기 플래시 메모리(10)에 사용되는 다양한 구성요소들의 크기가 감소함에 따라 상기 제 3 금속층에 사용되는 금속 라인들의 크기 또한 감소할 수 있음을 인식할 것이다.
본 발명이 동작의 최적 모드와 최적 실시예들을 설명했지만, 본 발명의 다른 모드들과 실시예들은 당업자에게 명백할 것이고, 모든 등가물을 포함하는 이하의 특허 청구범위에 본 발명의 정신 및 범위를 규정하는 것으로 의도된다.

Claims (17)

  1. 메모리 섹터용 메모리 워드라인 디코더에 있어서,
    복수의 사전-디코딩된 어드레스 라인들과 전기적으로 접속되는 적어도 하나의 글로벌(global) x-디코더와;
    상기 글로벌 x-디코더와 전기적으로 접속되는 적어도 하나의 서브 x-디코더를 포함하고, 여기서 상기 글로벌 x-디코더는 상기 복수의 사전-디코딩된 어드레스 라인들로부터 수신된 신호들에 응답하여 상기 메모리 섹터의 복수의 워드라인들을 인에이블하도록 상기 서브 x-디코더를 선택적으로 제어하고; 그리고
    상기 글로벌 x-디코더 및 상기 서브 x-디코더와 전기적으로 접속되는 수직 x-디코더를 포함하며, 여기서 상기 수직 x-디코더는 상기 메모리 섹터의 소정의 워드라인을 선택하도록 사용되는 것을 특징으로 하는 메모리 워드라인 디코더.
  2. 제 1 항에 있어서, 상기 글로벌 x-디코더와 상기 서브 x-디코더 사이의 전기적인 접속은 적어도 하나의 제 1 글로벌 워드라인 출력과 적어도 하나의 제 2 글로벌 워드라인 출력을 포함하는 것을 특징으로 하는 메모리 워드라인 디코더.
  3. 제 2 항에 있어서,
    상기 글로벌 x-디코더를 상기 수직 x-디코더와, 상기 수직 x-디코더를 상기 서브 x-디코더와, 그리고 상기 서브 x-디코더를 상기 메모리 섹터와 각각 전기적으로 접속하는 제 1 및 제 2 배선층들을 더 포함하며;
    상기 메모리 워드라인 디코더는 제 3 금속 배선층을 더 포함하고, 상기 제 3 금속 배선층은 상기 제 1 글로벌 워드라인 출력과 상기 제 2 글로벌 워드라인 출력을 포함하는 것을 특징으로 하는 메모리 워드라인 디코더.
  4. 제 2 항에 있어서, 상기 제 1 글로벌 워드라인 출력들과 상기 제 2 글로벌 워드라인 출력들은 서로로부터 적어도 6㎛로 이격되는 것을 특징으로 하는 메모리 워드라인 디코더.
  5. 제 1 항에 있어서, 상기 서브 x-디코더는 상기 메모리 섹터의 각 워드라인과 전기적으로 각각 접속되는 복수의 워드라인 선택기 회로들을 포함하는 것을 특징으로 하는 메모리 워드라인 디코더.
  6. 제 5 항에 있어서, 상기 워드라인 선택기 회로는 낮은-문턱값 n-채널 트랜지스터, p-채널 트랜지스터, 및 n-채널 인핸스먼트(enhancement) 트랜지스터를 포함하는 것을 특징으로 하는 메모리 워드라인 디코더.
  7. 메모리 섹터용 메모리 워드라인 디코더에 있어서,
    복수의 사전-디코딩된 어드레스 라인들과 전기적으로 접속되는 적어도 하나의 글로벌 x-디코더를 포함하고, 여기서 상기 글로벌 x-디코더는 적어도 하나의 제 1 글로벌 워드라인 출력과 적어도 하나의 제 2 글로벌 워드라인 출력 및 복수의 수직 어드레스 출력들을 포함하고;
    상기 메모리 섹터의 복수의 워드라인들을 인에이블하기 위해 상기 제 1 글로벌 워드라인 출력 및 상기 제 2 글로벌 워드라인 출력과 접속되는 서브 x-디코더와; 그리고
    상기 메모리 섹터의 소정의 워드라인을 선택하기 위해 상기 수직 어드레스 출력들 및 상기 서브 x-디코더와 접속되는 수직 x-디코더를 포함하는 것을 특징으로 하는 메모리 워드라인 디코더.
  8. 제 7 항에 있어서,
    상기 글로벌 x-디코더를 상기 수직 x-디코더와, 상기 수직 x-디코더를 상기 서브 x-디코더와, 그리고 상기 서브 x-디코더를 상기 메모리 섹터와 각각 전기적으로 접속하는 각각의 제 1 및 제 2 배선층들을 더 포함하고;
    상기 메모리 워드라인 디코더는 제 3 금속 배선층을 더 포함하고, 상기 제 3 금속 배선층은 상기 제 1 글로벌 워드라인 출력과 상기 제 2 글로벌 워드라인 출력을 포함하는 것을 특징으로 하는 메모리 워드라인 디코더.
  9. 제 7 항에 있어서, 상기 제 1 글로벌 워드라인 출력들과 상기 제 2 글로벌 워드라인 출력들은 서로로부터 적어도 6㎛로 이격되는 것을 특징으로 하는 메모리 워드라인 디코더.
  10. 제 7 항에 있어서, 상기 서브 x-디코더는 상기 메모리 섹터의 개별 워드라인과 전기적으로 접속되는 복수의 워드라인 선택기 회로들을 포함하는 것을 특징으로 하는 메모리 워드라인 디코더.
  11. 제 10 항에 있어서, 상기 워드라인 선택기 회로들은 낮은-문턱값 n-채널 트랜지스터, p-채널 트랜지스터, 및 n-채널 인핸스먼트 트랜지스터를 포함하는 것을 특징으로 하는 메모리 워드라인 디코더.
  12. 메모리 디바이스의 섹터에서의 소정의 워드라인을 디코딩하는 방법에 있어서,
    복수의 사전-디코딩된 어드레스 신호들을 글로벌 x-디코더에 제공하는 단계를 포함하고, 상기 복수의 사전-디코딩된 어드레스 신호들은 상기 소정의 워드라인에 대응하고;
    상기 글로벌 x-디코더와 전기적으로 접속되는 서브 x-디코더에 의해 복수의 워드라인들을 인에이블하는 단계와; 그리고
    상기 글로벌 x-디코더 및 상기 서브 x-디코더와 전기적으로 접속되는 수직 x-디코더에 의해 상기 복수의 인에이블된 워드라인들 중 소정의 워드라인을 선택하는 단계를 포함하는 것을 특징으로 하는 워드라인 디코딩 방법.
  13. 제 12 항에 있어서, 상기 글로벌 x-디코더는 적어도 하나의 제 1 글로벌 워드라인 출력과 적어도 하나의 제 2 글로벌 워드라인 출력에 의해 상기 서브 x-디코더와 접속되는 것을 특징으로 하는 워드라인 디코딩 방법.
  14. 제 13 항에 있어서, 상기 제 1 글로벌 워드라인 출력들과 상기 제 2 글로벌 워드라인 출력들은 서로로부터 적어도 6㎛로 이격되는 것을 특징으로 하는 워드라인 디코딩 방법.
  15. 제 13 항에 있어서,
    제 1, 제 2 및 제 3 금속 배선층을 증착하는 단계를 더 포함하고;
    상기 제 1 및 제 2 금속 배선층들은 상기 글로벌 x-디코더를 상기 수직 x-디코더와, 상기 수직 x-디코더를 상기 서브 x-디코더와, 그리고 상기 서브 x-디코더를 상기 메모리 섹터와 각각 접속하고;
    상기 제 3 금속 배선층은 상기 제 1 글로벌 워드라인 출력과 상기 제 2 글로벌 워드라인 출력을 포함하는 것을 특징으로 하는 워드라인 디코딩 방법.
  16. 제 12 항에 있어서, 상기 서브 x-디코더는 상기 섹터의 각각의 워드라인과 전기적으로 접속되는 적어도 하나의 워드라인 선택기 회로를 포함하는 것을 특징으로 하는 워드라인 디코딩 방법.
  17. 제 16 항에 있어서,
    상기 워드라인 선택기 회로는 낮은-문턱값 n-채널 트랜지스터, p-채널 트랜지스터, 및 n-채널 인핸스먼트 트랜지스터를 포함하는 것을 특징으로 하는 워드라인 디코딩 방법.
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