JPH0969287A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0969287A JPH0969287A JP7222427A JP22242795A JPH0969287A JP H0969287 A JPH0969287 A JP H0969287A JP 7222427 A JP7222427 A JP 7222427A JP 22242795 A JP22242795 A JP 22242795A JP H0969287 A JPH0969287 A JP H0969287A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000295 complement effect Effects 0.000 description 13
- XJCLWVXTCRQIDI-UHFFFAOYSA-N Sulfallate Chemical compound CCN(CC)C(=S)SCC(Cl)=C XJCLWVXTCRQIDI-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 6
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- 101150026261 ACT7 gene Proteins 0.000 description 1
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- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 階層形ワード線構造におけるサブワードドラ
イバのジャンクション容量に起因する消費電力を大幅に
低減させる。 【構成】 メインワードドライバMWDならびにセンス
アンプバンクSA0〜SA8の制御などを行うそれぞれ
のアレイコントロールACTRL0〜ACTRL7にサ
ブワードドライバSWDの駆動信号を発生させる駆動用
ドライバを分割して設け、活性化されるメモリマットM
MAT0〜MMAT7のいずれかにおけるサブワードド
ライバSWDだけに駆動信号を供給する。それにより、
サブワードドライバSWDのジャンクション容量を少な
くし消費電力を低減する。
イバのジャンクション容量に起因する消費電力を大幅に
低減させる。 【構成】 メインワードドライバMWDならびにセンス
アンプバンクSA0〜SA8の制御などを行うそれぞれ
のアレイコントロールACTRL0〜ACTRL7にサ
ブワードドライバSWDの駆動信号を発生させる駆動用
ドライバを分割して設け、活性化されるメモリマットM
MAT0〜MMAT7のいずれかにおけるサブワードド
ライバSWDだけに駆動信号を供給する。それにより、
サブワードドライバSWDのジャンクション容量を少な
くし消費電力を低減する。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、DRAM(Dynamic Ramdom
Access Memory)における階層形ワード
線(DWD:Divided Word Drive
r)構造の消費電力の低減に適用して有効な技術に関す
るものである。
関し、特に、DRAM(Dynamic Ramdom
Access Memory)における階層形ワード
線(DWD:Divided Word Drive
r)構造の消費電力の低減に適用して有効な技術に関す
るものである。
【0002】
【従来の技術】本発明者が検討したところによれば、た
とえば、大容量のDRAM(Dynamic Ramd
om Access Memory)などにおける階層
形ワード線(DWD:Divided Word Dr
iver)構成は、1本のワード線を行方向に複数のサ
ブワード線に分割し、複数行のワード線が1組の相補の
関係にあるようなメインワード線によって制御する階層
構造が用いられる。
とえば、大容量のDRAM(Dynamic Ramd
om Access Memory)などにおける階層
形ワード線(DWD:Divided Word Dr
iver)構成は、1本のワード線を行方向に複数のサ
ブワード線に分割し、複数行のワード線が1組の相補の
関係にあるようなメインワード線によって制御する階層
構造が用いられる。
【0003】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、株式会社培風館、19
94年11月5日発行「アドバンスト エレクトロニク
スI−9 超LSIメモリ」伊藤清男(著)、P142
〜P176があり、この文献には、DRAMにおける読
み出し系回路の回路構成などが記載されている。
て詳しく述べてある例としては、株式会社培風館、19
94年11月5日発行「アドバンスト エレクトロニク
スI−9 超LSIメモリ」伊藤清男(著)、P142
〜P176があり、この文献には、DRAMにおける読
み出し系回路の回路構成などが記載されている。
【0004】
【発明が解決しようとする課題】ところが、上記のよう
なDRAMにおける階層形ワード線構成では、次のよう
な問題点があることが本発明者により見い出された。
なDRAMにおける階層形ワード線構成では、次のよう
な問題点があることが本発明者により見い出された。
【0005】すなわち、DRAMにおける階層形ワード
線構成は、1ワード線に対するワードドライバの数がメ
インワードドライバの他にサブワードドライバの分割数
だけ増加することになり、サブワードドライバの駆動信
号を発生させるドライバ(以下、FXドライバという)
においては、FXドライバの出力が、サブワードドライ
バを構成するMOSFETのソース電極などに供給され
るような構成によって、かかるMOSFETが無視でき
ないジャンクション容量をもち、サブワードドライバ全
体によって構成されるジャンクション容量のような負荷
容量が無視できない程度に大きくなってしまい、消費電
力が増加してしまうという問題がある。
線構成は、1ワード線に対するワードドライバの数がメ
インワードドライバの他にサブワードドライバの分割数
だけ増加することになり、サブワードドライバの駆動信
号を発生させるドライバ(以下、FXドライバという)
においては、FXドライバの出力が、サブワードドライ
バを構成するMOSFETのソース電極などに供給され
るような構成によって、かかるMOSFETが無視でき
ないジャンクション容量をもち、サブワードドライバ全
体によって構成されるジャンクション容量のような負荷
容量が無視できない程度に大きくなってしまい、消費電
力が増加してしまうという問題がある。
【0006】本発明の目的は、階層形ワード線構造にお
けるサブワードドライバなどによって構成される負荷容
量に起因する消費電力を大幅に低減させることのできる
半導体集積回路装置を提供することにある。
けるサブワードドライバなどによって構成される負荷容
量に起因する消費電力を大幅に低減させることのできる
半導体集積回路装置を提供することにある。
【0007】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0009】すなわち、本発明の半導体集積回路装置
は、メモリアレイを所定のビットに分割化したメモリマ
ット毎に、該メモリマットに設けられたサブワードドラ
イバを駆動する駆動信号を供給する駆動用ドライバを設
けたものである。
は、メモリアレイを所定のビットに分割化したメモリマ
ット毎に、該メモリマットに設けられたサブワードドラ
イバを駆動する駆動信号を供給する駆動用ドライバを設
けたものである。
【0010】また、本発明の半導体集積回路装置は、駆
動用ドライバをメインワードドライバならびにセンスア
ンプの制御を行うアレイコントロール回路内に設けたも
のである。
動用ドライバをメインワードドライバならびにセンスア
ンプの制御を行うアレイコントロール回路内に設けたも
のである。
【0011】さらに、本発明の半導体集積回路装置は、
駆動用ドライバから出力される駆動信号を供給する駆動
信号線をセンスアンプバンクが位置する領域上における
配線層に形成した構造よりなるものである。
駆動用ドライバから出力される駆動信号を供給する駆動
信号線をセンスアンプバンクが位置する領域上における
配線層に形成した構造よりなるものである。
【0012】
【作用】上記した本発明の半導体集積回路装置によれ
ば、メモリアレイを所定のビットに分割化したメモリマ
ット毎に、該メモリマットに設けられたサブワードドラ
イバを駆動する駆動信号を供給する駆動用ドライバを設
けたことにより、活性化が行われるメモリマットにおけ
るサブワードドライバだけに駆動信号を供給すればよい
ので、サブワードドライバなどによって構成される負荷
容量を小さくすることができ、消費電力を大幅に低減す
ることができる。
ば、メモリアレイを所定のビットに分割化したメモリマ
ット毎に、該メモリマットに設けられたサブワードドラ
イバを駆動する駆動信号を供給する駆動用ドライバを設
けたことにより、活性化が行われるメモリマットにおけ
るサブワードドライバだけに駆動信号を供給すればよい
ので、サブワードドライバなどによって構成される負荷
容量を小さくすることができ、消費電力を大幅に低減す
ることができる。
【0013】また、本発明の半導体集積回路装置は、駆
動用ドライバをメインワードドライバならびにセンスア
ンプの制御を行うアレイコントロール回路内に設け、駆
動用ドライバからの駆動信号線をセンスアンプバンクが
位置する領域上における配線層に形成した構造とするこ
とにより、効率よく駆動用ドライバならびに駆動信号線
を設けることができる。
動用ドライバをメインワードドライバならびにセンスア
ンプの制御を行うアレイコントロール回路内に設け、駆
動用ドライバからの駆動信号線をセンスアンプバンクが
位置する領域上における配線層に形成した構造とするこ
とにより、効率よく駆動用ドライバならびに駆動信号線
を設けることができる。
【0014】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【0015】図1は、本発明の一実施例による階層形ワ
ード線構造により構成されたDRAMにおける半導体チ
ップのレイアウト図、図2は、本発明の一実施例による
階層形ワード線構造により構成されたDRAMにおける
メモリアレイの説明図、図3は、本発明の一実施例によ
るメモリアレイの周辺に設けられる周辺回路のブロック
図、図4は、本発明の一実施例による階層形ワード線構
造により構成されたDRAMにおける駆動用ドライバ周
辺の拡大説明図である。
ード線構造により構成されたDRAMにおける半導体チ
ップのレイアウト図、図2は、本発明の一実施例による
階層形ワード線構造により構成されたDRAMにおける
メモリアレイの説明図、図3は、本発明の一実施例によ
るメモリアレイの周辺に設けられる周辺回路のブロック
図、図4は、本発明の一実施例による階層形ワード線構
造により構成されたDRAMにおける駆動用ドライバ周
辺の拡大説明図である。
【0016】本実施例において、たとえば、単結晶シリ
コンなどの半導体ウエハ上に半導体素子が形成された半
導体集積回路装置であるDRAMの半導体チップ1は、
半導体チップ1の周辺部に2進情報の1ビットを記憶す
るメモリセルがマトリクス構造に2次元配置されたメモ
リアレイ2が分割して設けられている。
コンなどの半導体ウエハ上に半導体素子が形成された半
導体集積回路装置であるDRAMの半導体チップ1は、
半導体チップ1の周辺部に2進情報の1ビットを記憶す
るメモリセルがマトリクス構造に2次元配置されたメモ
リアレイ2が分割して設けられている。
【0017】また、分割されたメモリアレイ2の上下間
ならびに中央部には、I/O回路(入出力回路)、冗長
回路、バッファ回路やドライバ回路などから構成される
周辺回路3が設けられている。
ならびに中央部には、I/O回路(入出力回路)、冗長
回路、バッファ回路やドライバ回路などから構成される
周辺回路3が設けられている。
【0018】次に、図1においてハッチングで示したメ
モリアレイ2は、特に制限されないが、図2に示すよう
に、8分割されたメモリマットMMAT0〜MMAT7
に細分化されており、それぞれのメモリマットMMAT
0〜MMAT7の端から端までは、メインワード線MW
Lが走り、メモリマットMMAT0〜MMAT7におけ
る各ブロックにおいてメインワード線MWLは、サブワ
ードドライバSWDを有してサブワード線SWLに接続
されることとなる(図1におけるハッチングは、断面を
示すものではない)。
モリアレイ2は、特に制限されないが、図2に示すよう
に、8分割されたメモリマットMMAT0〜MMAT7
に細分化されており、それぞれのメモリマットMMAT
0〜MMAT7の端から端までは、メインワード線MW
Lが走り、メモリマットMMAT0〜MMAT7におけ
る各ブロックにおいてメインワード線MWLは、サブワ
ードドライバSWDを有してサブワード線SWLに接続
されることとなる(図1におけるハッチングは、断面を
示すものではない)。
【0019】また、これらメモリマットMMAT0〜M
MAT7には、選択メモリセルから読み出される微小な
セル信号を読み出し増幅するセンスアンプ回路により構
成されているセンスアンプバンクSA0〜SA8が設け
られている。
MAT7には、選択メモリセルから読み出される微小な
セル信号を読み出し増幅するセンスアンプ回路により構
成されているセンスアンプバンクSA0〜SA8が設け
られている。
【0020】さらに、メモリマットMMAT0〜MMA
T7における各ブロックには、上述のようにサブワード
線SWLを駆動するサブワードドライバSWDが設けら
れ、各々のメモリマットMMAT0〜MMAT7の周辺
下部には、メインワード線MWLを駆動するメインワー
ドドライバMWDが設けられている。
T7における各ブロックには、上述のようにサブワード
線SWLを駆動するサブワードドライバSWDが設けら
れ、各々のメモリマットMMAT0〜MMAT7の周辺
下部には、メインワード線MWLを駆動するメインワー
ドドライバMWDが設けられている。
【0021】また、メモリアレイ2の周辺部近傍に位置
するセンスアンプバンクSA0の近傍には、ビット線の
選択を行うカラムデコーダCDECが設けられ、このカ
ラムデコーダCDECには、カラムアドレス選択信号C
Aが入力される。
するセンスアンプバンクSA0の近傍には、ビット線の
選択を行うカラムデコーダCDECが設けられ、このカ
ラムデコーダCDECには、カラムアドレス選択信号C
Aが入力される。
【0022】さらに、メインワードドライバMWDの近
傍には、メインワードドライバMWDならびにセンスア
ンプバンクSA0〜SA8の制御および後述する駆動用
ドライバの制御などを行うアレイコントロール(アレイ
コントロール回路)ACTRL0〜ACTRL7が設け
られている。
傍には、メインワードドライバMWDならびにセンスア
ンプバンクSA0〜SA8の制御および後述する駆動用
ドライバの制御などを行うアレイコントロール(アレイ
コントロール回路)ACTRL0〜ACTRL7が設け
られている。
【0023】そして、これらアレイコントロールACT
RL0〜ACTRL7のそれぞれにサブワードドライバ
SWDの駆動信号線FXを発生させる駆動用ドライバが
設けられ、駆動用ドライバに接続された駆動信号線FX
からそれぞれのサブワードドライバSWDに出力され
る。
RL0〜ACTRL7のそれぞれにサブワードドライバ
SWDの駆動信号線FXを発生させる駆動用ドライバが
設けられ、駆動用ドライバに接続された駆動信号線FX
からそれぞれのサブワードドライバSWDに出力され
る。
【0024】また、アレイコントロールACTRL0〜
ACTRL7は、マット選択信号MSなどがタイミング
発生回路から供給されることになる。
ACTRL7は、マット選択信号MSなどがタイミング
発生回路から供給されることになる。
【0025】この構成において、メモリマットMMAT
0〜MMAT7におけるサブワード線SWLはサブワー
ドドライバSWD、メインワード線MWL、メインワー
ドドライバMWDの経路によって択一的に選択されるこ
とになる。
0〜MMAT7におけるサブワード線SWLはサブワー
ドドライバSWD、メインワード線MWL、メインワー
ドドライバMWDの経路によって択一的に選択されるこ
とになる。
【0026】サブワードドライバSWDは、たとえば、
図4において示されるように、MOSFETQ1ないし
Q3から構成され、MOSFETQ1,Q3のソースに
駆動信号線FXからの信号を受ける駆動信号線FXも選
択のメインワード線MWLに対応して、アレイコントロ
ール部の駆動用ドライバで択一的に選択される。
図4において示されるように、MOSFETQ1ないし
Q3から構成され、MOSFETQ1,Q3のソースに
駆動信号線FXからの信号を受ける駆動信号線FXも選
択のメインワード線MWLに対応して、アレイコントロ
ール部の駆動用ドライバで択一的に選択される。
【0027】メインワードドライバMWDと駆動用ドラ
イバには、特に制限はないが、図3に図示のロウアドレ
スバッファRABからのi+1ビットの相補内部が供給
される。
イバには、特に制限はないが、図3に図示のロウアドレ
スバッファRABからのi+1ビットの相補内部が供給
される。
【0028】サブワードドライバSWDは、それに対応
されたメインワード線MWLが選択され、かつ駆動信号
線FXの信号がハイレベルとされることで、動作状態と
される。
されたメインワード線MWLが選択され、かつ駆動信号
線FXの信号がハイレベルとされることで、動作状態と
される。
【0029】メインワードドライバMWDと駆動用ドラ
イバは、図3のアドレスマルチプレクサAMXから伝送
されるロウアドレス信号を、タイミング発生回路TGか
ら供給されるタイミング信号φXLに従って取り込み保
持する。このとき取り込んだロウアドレス信号によりメ
インワード線MWL、駆動信号線FXが選択される。
イバは、図3のアドレスマルチプレクサAMXから伝送
されるロウアドレス信号を、タイミング発生回路TGか
ら供給されるタイミング信号φXLに従って取り込み保
持する。このとき取り込んだロウアドレス信号によりメ
インワード線MWL、駆動信号線FXが選択される。
【0030】アドレスマルチプレクサAMXは、特に制
限されないが、ダイナミック形RAMが通常動作のモー
ドとされタイミング発生回路TGからリフレッシュ動作
制限用のロウレベルのタイミング信号φREFが供給さ
れるとき、外部アドレス端子A0ないしAiを介して時
分割的に供給されるアドレス信号のうちのXアドレス信
号を選択し、上記ロウアドレス信号としてロウアドレス
バッファRABに伝達する。なお、ダイナミック形RA
MがCBRリフレッシュ(キャスビフォーラスリフレッ
シュサイクル)とされ、上記タイミング信号φREFが
ハイレベルとされるとき、リフレッシュアドレスカウン
タRFCから供給されるリフレッシュアドレス信号を選
択し、上記ロウアドレス信号としてロウアドレスバッフ
ァRABに伝達する。
限されないが、ダイナミック形RAMが通常動作のモー
ドとされタイミング発生回路TGからリフレッシュ動作
制限用のロウレベルのタイミング信号φREFが供給さ
れるとき、外部アドレス端子A0ないしAiを介して時
分割的に供給されるアドレス信号のうちのXアドレス信
号を選択し、上記ロウアドレス信号としてロウアドレス
バッファRABに伝達する。なお、ダイナミック形RA
MがCBRリフレッシュ(キャスビフォーラスリフレッ
シュサイクル)とされ、上記タイミング信号φREFが
ハイレベルとされるとき、リフレッシュアドレスカウン
タRFCから供給されるリフレッシュアドレス信号を選
択し、上記ロウアドレス信号としてロウアドレスバッフ
ァRABに伝達する。
【0031】リフレッシュアドレスカウンタRFCは、
特に制限されないがダイナミック形RAMがCBRリフ
レッシュモードとされるとき、タイミング発生回路TG
から供給されるタイミング信号φRCに従って進歩動作
を行う。
特に制限されないがダイナミック形RAMがCBRリフ
レッシュモードとされるとき、タイミング発生回路TG
から供給されるタイミング信号φRCに従って進歩動作
を行う。
【0032】メモリセットを構成する相補ビット線は、
その一方において、センスアンプバンクSA0〜SA8
に対応する単位増幅回路に結合される。センスアンプバ
ンクSA0〜SA8は、メモリマットMMAT0〜MM
AT7の各相補ビット線に対応して設けられる複数の単
位増幅回路を含む。また、センスアンプバンクSA0〜
SA8には上記単位増幅回路の他に、ダイナミック形R
AMが待機時に相補ビット線対をイコライズする図示し
ないnチャネル形MOSFET、左右のメモリマットを
一個のセンスアンプブロックが共有するシェアード用n
チャネル形MOSFET、および相補ビット線をI/O
線に接続するnチャネル形MOSFETを含む。
その一方において、センスアンプバンクSA0〜SA8
に対応する単位増幅回路に結合される。センスアンプバ
ンクSA0〜SA8は、メモリマットMMAT0〜MM
AT7の各相補ビット線に対応して設けられる複数の単
位増幅回路を含む。また、センスアンプバンクSA0〜
SA8には上記単位増幅回路の他に、ダイナミック形R
AMが待機時に相補ビット線対をイコライズする図示し
ないnチャネル形MOSFET、左右のメモリマットを
一個のセンスアンプブロックが共有するシェアード用n
チャネル形MOSFET、および相補ビット線をI/O
線に接続するnチャネル形MOSFETを含む。
【0033】図2のカラムアドレスデコーダCDEC
は、特に制限されないが、図3のカラムアドレスバッフ
ァCABから相補内部アドレス信号が供給され、タイミ
ング発生回路TGかたタイミング信号φYが供給され
る。
は、特に制限されないが、図3のカラムアドレスバッフ
ァCABから相補内部アドレス信号が供給され、タイミ
ング発生回路TGかたタイミング信号φYが供給され
る。
【0034】カラムアドレスデコーダCDECは、上記
タイミング信号φYがハイレベルとされることで、選択
的に動作状態とされる。この動作状態において、カラム
アドレスデコーダCDECは、上記内部相補アドレス信
号をデコードし、対応するビット選択信号線を択一的に
ハイレベルとする。
タイミング信号φYがハイレベルとされることで、選択
的に動作状態とされる。この動作状態において、カラム
アドレスデコーダCDECは、上記内部相補アドレス信
号をデコードし、対応するビット選択信号線を択一的に
ハイレベルとする。
【0035】カラムアドレスバッファCABは、外部端
子A0〜Aiを介して時分割的に供給されるYアドレス
信号をタイミング発生回路TGから供給されるタイミン
グ信号φYLに従って取り込み、保持する。また、これ
らのYアドレス信号をもとに、相補内部アドレス信号を
形成する。特に制限されないが、このうち上位数ビット
の内部相補アドレス信号は図示しないメインアンプセレ
クタに供給され、残りの相補内部アドレスは、前述のよ
うに、カラムアドレスデコーダCDECに供給される。
子A0〜Aiを介して時分割的に供給されるYアドレス
信号をタイミング発生回路TGから供給されるタイミン
グ信号φYLに従って取り込み、保持する。また、これ
らのYアドレス信号をもとに、相補内部アドレス信号を
形成する。特に制限されないが、このうち上位数ビット
の内部相補アドレス信号は図示しないメインアンプセレ
クタに供給され、残りの相補内部アドレスは、前述のよ
うに、カラムアドレスデコーダCDECに供給される。
【0036】相補共通データ線CD0〜CDiは、デー
タ入出力回路I/Oに結合される。データ入出力回路I
/Oには、タイミング発生回路TGからタイミング信号
φWおよびφRが供給される。アレイコントロールは、
タイミング回路発生回路TGからマット選択信号MSお
よび各タイミング信号より、各MATの制御回路をコン
トロールする。
タ入出力回路I/Oに結合される。データ入出力回路I
/Oには、タイミング発生回路TGからタイミング信号
φWおよびφRが供給される。アレイコントロールは、
タイミング回路発生回路TGからマット選択信号MSお
よび各タイミング信号より、各MATの制御回路をコン
トロールする。
【0037】タイミング発生回路TGには、外部装置か
ら、起動制御信号として、ロウアドレスストローブ信号
/RASおよびカラムアドレスストローブ信号/WEな
らびに出力イネーブル信号/OEが供給され、上記外部
起動制御信号をもとに、ダイナミック形RAMの動作モ
ードを判定するとともに、上記各種のタイミング信号を
形成し、ダイナミック形RAMの各部に供給する。
ら、起動制御信号として、ロウアドレスストローブ信号
/RASおよびカラムアドレスストローブ信号/WEな
らびに出力イネーブル信号/OEが供給され、上記外部
起動制御信号をもとに、ダイナミック形RAMの動作モ
ードを判定するとともに、上記各種のタイミング信号を
形成し、ダイナミック形RAMの各部に供給する。
【0038】次に、図4を用いて駆動信号線FXを説明
する。
する。
【0039】たとえば、アレイコントロールACTRL
0における駆動信号線FXは、アレイコントロールAC
TRL0に設けられた8個の駆動用ドライバFXD0〜
FXD7のそれぞれに駆動信号線FX0〜FX7が接続
されている。
0における駆動信号線FXは、アレイコントロールAC
TRL0に設けられた8個の駆動用ドライバFXD0〜
FXD7のそれぞれに駆動信号線FX0〜FX7が接続
されている。
【0040】そして、センスアンプバンクSA0上の配
線層に形成された駆動信号線FX0〜FX7は、メモリ
マットMMAT0における各ブロックに設けられた各サ
ブワードドライバSWDに接続されている。
線層に形成された駆動信号線FX0〜FX7は、メモリ
マットMMAT0における各ブロックに設けられた各サ
ブワードドライバSWDに接続されている。
【0041】また、これら駆動信号線FX0〜FX7
は、センスアンプバンクSA0が位置する領域の上方の
所定の配線層に形成されている。
は、センスアンプバンクSA0が位置する領域の上方の
所定の配線層に形成されている。
【0042】さらに、他の活性化させるメモリマットM
MAT1〜MMAT7(図1)も同様に、アレイコント
ロールACTRL1〜ACTRL7に駆動用ドライバな
らびに駆動信号線が設けられている。
MAT1〜MMAT7(図1)も同様に、アレイコント
ロールACTRL1〜ACTRL7に駆動用ドライバな
らびに駆動信号線が設けられている。
【0043】また、メモリマットMMAT1〜MMAT
7においても同様に駆動用ドライバからの信号線はセン
スアンプバンクSA1〜SA7(図1)が位置する領域
の上方の所定の配線層に形成されている。
7においても同様に駆動用ドライバからの信号線はセン
スアンプバンクSA1〜SA7(図1)が位置する領域
の上方の所定の配線層に形成されている。
【0044】次に、本実施例の作用について説明する。
【0045】まず、マット選択信号MSによってアレイ
コントロールACTRL0〜ACTRL7のいずれかが
選択され、ローアドレス選択信号によりメインワード線
MWLの選択が行われる。
コントロールACTRL0〜ACTRL7のいずれかが
選択され、ローアドレス選択信号によりメインワード線
MWLの選択が行われる。
【0046】次に、選択されたメインワード線MWLに
対応する駆動用ドライバFXD0〜FXD7の選択を行
い、駆動されたいずれかの駆動用ドライバFXD0〜F
XD7に接続されている駆動信号線FX0〜FX7のい
ずれかが選択される。
対応する駆動用ドライバFXD0〜FXD7の選択を行
い、駆動されたいずれかの駆動用ドライバFXD0〜F
XD7に接続されている駆動信号線FX0〜FX7のい
ずれかが選択される。
【0047】そして、所定の1本のサブワード線SWL
が選択され、カラムアドレス選択信号CAによりカラム
アドレスの選択を行い、その交点のビットの読み出しが
行われることになる。
が選択され、カラムアドレス選択信号CAによりカラム
アドレスの選択を行い、その交点のビットの読み出しが
行われることになる。
【0048】よって、駆動用ドライバFXD0〜FXD
7は、活性化されるメモリマットMMAT0〜MMAT
7のいずれかにおけるサブワードドライバSWDに駆動
信号を供給すればよいことになる。
7は、活性化されるメモリマットMMAT0〜MMAT
7のいずれかにおけるサブワードドライバSWDに駆動
信号を供給すればよいことになる。
【0049】それにより、本実施例によれば、それぞれ
のメモリマットMMAT0〜MMAT7毎にサブワード
ドライバSWDの駆動信号を発生させる駆動用ドライバ
FXD0〜FXD7を設けたことにより、駆動用ドライ
バFXD0〜FXD7の負荷となるサブワードドライバ
SWDのジャンクション容量を大幅に少なくすることが
でき、DRAMにおける消費電力を低減することができ
る。
のメモリマットMMAT0〜MMAT7毎にサブワード
ドライバSWDの駆動信号を発生させる駆動用ドライバ
FXD0〜FXD7を設けたことにより、駆動用ドライ
バFXD0〜FXD7の負荷となるサブワードドライバ
SWDのジャンクション容量を大幅に少なくすることが
でき、DRAMにおける消費電力を低減することができ
る。
【0050】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【0051】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0052】(1)本発明によれば、メモリアレイを所
定のビットに分割化したメモリマット毎にサブワードド
ライバを駆動する駆動用ドライバを設けたことにより、
サブワードドライバを駆動するドライバから見てジャン
クション容量を大幅に小さくすることができる。
定のビットに分割化したメモリマット毎にサブワードド
ライバを駆動する駆動用ドライバを設けたことにより、
サブワードドライバを駆動するドライバから見てジャン
クション容量を大幅に小さくすることができる。
【0053】(2)また、本発明では、上記(1)によ
り、半導体集積回路装置における消費電力を大幅に低減
することができる。
り、半導体集積回路装置における消費電力を大幅に低減
することができる。
【0054】(3)さらに、本発明においては、駆動用
ドライバをアレイコントロール回路内に設け、駆動信号
線をセンスアンプバンクの領域上における配線層に形成
した構造とすることにより、効率よく省スペースで駆動
用ドライバならびに駆動信号線を設けることができる。
ドライバをアレイコントロール回路内に設け、駆動信号
線をセンスアンプバンクの領域上における配線層に形成
した構造とすることにより、効率よく省スペースで駆動
用ドライバならびに駆動信号線を設けることができる。
【図1】本発明の一実施例による階層形ワード線構造に
より構成されたDRAMにおける半導体チップのレイア
ウト図である。
より構成されたDRAMにおける半導体チップのレイア
ウト図である。
【図2】本発明の一実施例による階層形ワード線構造に
より構成されたDRAMにおけるメモリアレイの説明図
である。
より構成されたDRAMにおけるメモリアレイの説明図
である。
【図3】本発明の一実施例によるメモリアレイの周辺に
設けられる周辺回路のブロック図である。
設けられる周辺回路のブロック図である。
【図4】本発明の一実施例による階層形ワード線構造に
より構成されたDRAMにおける駆動用ドライバ周辺の
拡大説明図である。
より構成されたDRAMにおける駆動用ドライバ周辺の
拡大説明図である。
1 半導体チップ 2 メモリアレイ 3 周辺回路 MMAT0〜MMAT7 メモリマット MWL メインワード線 SWL サブワード線 SA0〜SA8 センスアンプバンク SWD サブワードドライバ MWD メインワードドライバ CDEC カラムデコーダ ACTRL0〜ACTRL7 アレイコントロール(ア
レイコントロール回路) FX 駆動信号線 FX0〜FX7 駆動信号線 FXD0〜FXD7 駆動用ドライバ Q1〜Q3 MOSFET RAB ロウアドレスバッファ AMX アドレスマルチプレクサ TG タイミング発生回路 A0〜Ai 外部アドレス端子 RFC リフレッシュアドレスカウンタ CAB カラムアドレスバッファ CD0〜CDi 相補共通データ線 MS マット選択信号 CA カラムアドレス選択信号 φXL タイミング信号 φYL タイミング信号 φREF タイミング信号 φRC タイミング信号 φY タイミング信号 φW タイミング信号 φR タイミング信号 /RAS ロウアドレスストローブ信号 /WE カラムアドレスストローブ信号 /OE 出力イネーブル信号
レイコントロール回路) FX 駆動信号線 FX0〜FX7 駆動信号線 FXD0〜FXD7 駆動用ドライバ Q1〜Q3 MOSFET RAB ロウアドレスバッファ AMX アドレスマルチプレクサ TG タイミング発生回路 A0〜Ai 外部アドレス端子 RFC リフレッシュアドレスカウンタ CAB カラムアドレスバッファ CD0〜CDi 相補共通データ線 MS マット選択信号 CA カラムアドレス選択信号 φXL タイミング信号 φYL タイミング信号 φREF タイミング信号 φRC タイミング信号 φY タイミング信号 φW タイミング信号 φR タイミング信号 /RAS ロウアドレスストローブ信号 /WE カラムアドレスストローブ信号 /OE 出力イネーブル信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 公司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 阿部 浩一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (3)
- 【請求項1】 ワード線を多分割化した階層形ワード線
構成により構成された半導体集積回路装置であって、メ
モリアレイを所定のビットに分割化したメモリマット毎
に、前記メモリマットに設けられたサブワードドライバ
を駆動する駆動信号を供給する駆動用ドライバを分割し
て設けたことを特徴とする半導体集積回路装置。 - 【請求項2】 請求項1記載の半導体集積回路装置にお
いて、前記駆動用ドライバをメインワードドライバなら
びにセンスアンプの制御を行うアレイコントロール回路
内に設けたことを特徴とする半導体集積回路装置。 - 【請求項3】 請求項1または2記載の半導体集積回路
装置において、前記駆動用ドライバから出力される駆動
信号を供給する駆動信号線をセンスアンプバンクの領域
上における配線層に形成した構造よりなることを特徴と
する半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7222427A JPH0969287A (ja) | 1995-08-31 | 1995-08-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7222427A JPH0969287A (ja) | 1995-08-31 | 1995-08-31 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0969287A true JPH0969287A (ja) | 1997-03-11 |
Family
ID=16782231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7222427A Withdrawn JPH0969287A (ja) | 1995-08-31 | 1995-08-31 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0969287A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000187984A (ja) * | 1998-12-24 | 2000-07-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及び副ワード線駆動信号発生回路 |
KR100287470B1 (ko) * | 1997-06-20 | 2001-04-16 | 아끼구사 나오유끼 | 절전 반도체 기억 장치 |
JP2002251878A (ja) * | 1996-03-11 | 2002-09-06 | Toshiba Corp | 半導体記憶装置 |
JP2003517170A (ja) * | 1999-08-23 | 2003-05-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 3層の金属配線を用いたフラッシュメモリアーキテクチャ |
US6879197B2 (en) | 2003-06-16 | 2005-04-12 | Hynix Semiconductor Inc. | Apparatus for generating driving voltage for sense amplifier in a memory device |
US10740188B2 (en) | 2018-12-07 | 2020-08-11 | Winbond Electronics Corp. | Volatile memory device and method for efficient bulk data movement, backup operation in the volatile memory device |
-
1995
- 1995-08-31 JP JP7222427A patent/JPH0969287A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002251878A (ja) * | 1996-03-11 | 2002-09-06 | Toshiba Corp | 半導体記憶装置 |
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JP4832691B2 (ja) * | 1999-08-23 | 2011-12-07 | スパンション エルエルシー | 3層の金属配線を用いたフラッシュメモリアーキテクチャ |
US6879197B2 (en) | 2003-06-16 | 2005-04-12 | Hynix Semiconductor Inc. | Apparatus for generating driving voltage for sense amplifier in a memory device |
US10740188B2 (en) | 2018-12-07 | 2020-08-11 | Winbond Electronics Corp. | Volatile memory device and method for efficient bulk data movement, backup operation in the volatile memory device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |