JP4832691B2 - ３層の金属配線を用いたフラッシュメモリアーキテクチャ - Google Patents

Description

【０００１】
【技術分野】
この発明は一般的に、不揮発性メモリデバイスに関し、より特定的には、フラッシュ電気消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）デバイスにおけるワード線をデコードするための方法およびシステムに関する。
【０００２】
【背景技術】
フラッシュメモリは、連続的な電力がない場合でも情報を記憶しかつ非常にコンパクトな形態で構成することが可能であることから普及しているメモリストレージデバイスである。フラッシュメモリは典型的に、シリコン基板に複数のフローティングゲートトランジスタを製造することによって構成される。フローティングゲートトランジスタは、フローティングゲートとして知られる別個のゲート電極上において、または制御ゲート電極の下にある誘電体層において電荷をストアすることが可能である。一般的に、データはフローティングゲートにおいて電荷を格納することによって不揮発性メモリデバイスに記憶される。
【０００３】
フラッシュＥＥＰＲＯＭデバイスにおいて、電子は、トンネル酸化物層として知られる薄い誘電体層を介してフローティングゲート電極へ移動し、トンネル酸化物層はフローティングゲート電極と下にある基板との間に位置する。典型的に、電子移動はチャネルホットエレクトロン（「ＣＨＥ」）注入またはファウラー・ノルドハイムトンネルによって行なわれる。いずれの電子移動機構においても、電圧が制御ゲート電極によってフローティングゲート電極に結合される。制御ゲート電極は、制御ゲート電極に印加される電圧がフローティングゲート電極に結合される態様でフローティングゲート電極に容量結合される。あるタイプのデバイスにおいて、制御ゲート電極は多結晶シリコンゲート電極であり、フローティングゲート電極の上にありこれから誘電体層によって分離される。別のタイプのデバイスでは、フローティングゲート電極は半導体基板におけるドープされた領域である。
【０００４】
フラッシュメモリデバイスは、フラッシュトランジスタの行および列により形成され、各々のトランジスタはセルと称される。ワード線デコーダはメモリデバイスの各セクタにおけるトランジスタの行に動作電圧を与え、典型的に、そのセクタにおける各トランジスタのゲートに接続される。ビット線デコーダは、トランジスタの列に動作電圧を与え、典型的に、各列におけるトランジスタのドレインに接続される。一般的に、トランジスタのソースは共通のソースラインに結合されており、ソースラインコントローラによって制御される。
【０００５】
セルは典型的に、制御ゲートに予め定められた電圧を印加し、ドレインに第２の予め定められた電圧を印加し、ソースを接地することによってプログラムされる。このことによりチャネルホットエレクトロンがドレイン空乏領域からフローティングゲートの中へ注入されることになる。セルは典型的に、制御ゲートに予め定められた電圧を印加し、ドレインが接続されているビット線に第２の予め定められた電圧を印加し、ソースを接地し、次にビット線電流を感知することによって読まれる。セルがプログラムされ、かつしきい値電圧が比較的高い場合、ビット線電流はゼロになるか、または比較的低くなる。セルがプログラムされず、または消去された場合、しきい値電圧は比較的低くなり、制御ゲート電圧がチャネルをエンハンスし、ビット線電流は比較的高くなる。
【０００６】
フラッシュメモリデバイスにおいてセルはいくつかの方法で消去できる。ある構成において、セルはソースに予め定められた電圧を印加し、制御ゲートを接地し、ドレインを浮遊させることによって消去される。このことにより、プログラミング中にフローティングゲートに注入された電子がファウラー・ノルドハイムトンネルによってフローティングゲートから薄いトンネル酸化物層を介してソースへと除去されるようにする。
【０００７】
デコーディングアーキテクチャの公知の問題は、各セクタにおけるトランジスタの行を選択するデコーディングを行なうのに１つのワード線デコーダが用いられたり、時に２つのワード線デコーダが用いられることである。これらの先行技術のワード線デコーディングアーキテクチャでは、すべてのデコーディング論理がワード線デコーダにおいて各段に位置する。そのような場合、コア区域において部分的デコーディングはなく、このことはワード線デコーダのサイズが大きくなることにつながる。ワード線デコーダの物理的サイズが大きいため、シリコン基板上で空間が浪費されたり、または余分な空間が必要となり、このことによりメモリデバイスのサイズが大きくなる。
【０００８】
公知の先行技術のメモリワード線デコーディングアーキテクチャでは、メモリデバイスにおいてワード線デコーダをセルと相互接続するために２つの金属の層が用いられる。トランジスタのサイズが非常に小さいため、トランジスタをデコーダと接続するのに用いられる金属線を歩留まり損失を被ることなく製造するのは非常に困難である。これは、さまざまな電気的構成要素を互いに接続する金属線が互いに非常に近接して堆積されるためであり、このことにより短絡およびノイズの問題につながる。
【０００９】
これを受けて、基板上にさほど物理的空間を必要とせず、かつ製造において歩留まり損失が増大しない、メモリワード線をデコードするための改善された方法およびシステムを有するメモリデバイスが必要となる。
【００１０】
【発明の概要】
この発明は、先行技術のワード線デコーダアーキテクチャに関連づけられる問題を克服するフラッシュメモリワード線デコーダアーキテクチャを開示する。この好ましいフラッシュメモリは、情報を記憶する複数のセクタを含み、各セクタは複数のハーフセクタに分割される。従来のメモリセクタと同様に、各ハーフセクタはフラッシュトランジスタアレイを作るフラッシュトランジスタの行および列で構成される。好ましいフラッシュメモリはさらに、少なくとも１つのグローバルｘ−デコーダと電気的に接続される複数の予めデコードされたアドレス線を含む。さらに、フラッシュメモリは、セクタのある行におけるそれぞれ対応のグローバルｘ−デコーダと電気的に接続される少なくとも１つの垂直ｘ−デコーダおよび少なくとも１つのサブｘ−デコーダを含む。サブｘ−デコーダおよび垂直ｘ−デコーダは、フラッシュメモリにおける各ハーフセクタの間に位置づけられる。
【００１１】
動作において、グローバルｘ−デコーダは、予めデコードされたアドレス線に含まれる情報を部分的にデコードし、次に、サブｘ−デコーダおよび垂直ｘ−デコーダを用いて、適当なセクタにおける予め定められたワード線を選択するデコーディング動作を完了する。フラッシュメモリにおける各グローバルｘ−デコーダは、少なくとも１つのグローバルワード線出力、少なくとも１つの第２のグローバルワード線出力および複数の垂直アドレス出力を含む。第１のグローバルワード線出力と第２のグローバルワード線出力とは、セクタのある特定の行に位置するそれぞれ対応のサブｘ−デコーダと電気的に接続される。グローバルｘ−デコーダの垂直アドレス出力は、セクタのある特定の行における各垂直ｘ−デコーダと電気的に接続される。
【００１２】
各サブｘ−デコーダは、ある特定のセクタに関連づけられる垂直ｘ−デコーダおよびグローバルｘ−デコーダに電気的に接続される複数のワード線セレクタ回路を含む。特に、第１のグローバルワード線出力、第２のグローバルワード線出力および予め定められた垂直ワード線出力は、各々のそれぞれ対応のワード線セレクタ回路に電気的に接続される。ワード線セレクタ回路は、グローバルｘ−デコーダおよび垂直ｘ−デコーダからの部分的にデコードされた情報を用いて、あるセクタにおける予め定められたワード線を選択する。この発明では、ワード線デコーダアーキテクチャのサイズを７５％ほども減少することによって先行技術のワード線デコーディング方法およびシステムに対して利点をもたらす。
【００１３】
この発明の好ましい実施例では、第１のグローバルワード線出力および第２のグローバルワード線出力は、フラッシュメモリ上の第３の金属層として堆積される。当該技術においては公知であるように、１つ以上の導電性金属の層が基板上に堆積されてデバイスの回路構成要素を互いに相互接続して電流経路を完成させる。このプロセスは一般的に、半導体産業においてメタライゼーションと称される。この発明では、第１の金属層および第２の金属層がフラッシュメモリのさまざまな構成要素を相互接続するのに用いられる。前述のように、第３の金属層を用いてグローバルｘ−デコーダの第１のグローバルワード線出力および第２のグローバルワード線出力をフラッシュメモリにおける各々のそれぞれ対応のサブｘ−デコーダと相互接続する。
【００１４】
現在公知である先行技術のメモリデコーディングアーキテクチャでは、第１および第２の金属層を用いて、ワード線デコーダを各セクタと接続するなど、メモリデバイスのさまざまな構成要素を相互接続する。メモリセルアレイにおいて、ビット線は第１および第２の金属配線層を用いる。この発明では部分的デコーディングのために第１のグローバルワード線出力および第２のグローバルワード線出力を用いるため、セクタごとの予め定められた数のワード線に対して２本の金属線を有しているだけでよい。このことにより、いずれのワード線に対しても１つの金属線を必要とする先行技術の方法に対し、フラッシュメモリのコア区域における第３の金属層の金属線を間隔の広いものとし、好ましい実施例では少なくとも６μｍとすることが可能となる。
【００１５】
フラッシュメモリにおいて第３の金属層を用いることにより、製造において生じる金属短絡による歩留まり損失の点で不利益が生じることがない。先行技術のメモリデバイスでは、あるセクタにおいてワード線デコーダを各ワード線と接続する金属線は約０．７μｍの間隔があけられている。当業者には容易に明らかになるように、製造の見地から、この発明は、各セクタにおいてワード線とワード線デコーダを接続するのに用いられる金属線における短絡により生じる製造における歩留まり損失を増大させないことによって、先行技術の方法に対して利益をもたらす。
【００１６】
この発明のこれらおよび他の特徴および利点は、添付の図面と関連して見たこの発明の現在好ましい実施例の以下の詳細な説明を考慮することから明らかになるであろう。
【００１７】
【発明を実施するための形態】
この発明の例示的な実施例は、特定の構成に関連して以下に呈示しており、当業者は、特許請求の範囲内に留まりながらその特定の構成にさまざまな変更および修正を行なうことができるのに気づくであろう。この発明はどんなタイプのメモリデバイスと併用してもよいが、この発明の好ましい実施例はフラッシュメモリに対して設計される。また、この発明は、フラッシュメモリにおけるセルの消去およびプログラミングに対しファウラー・ノルドハイム（Ｆ−Ｎ）およびチャネルホットエレクトロン（ＣＨＥ）注入を用いるフラッシュメモリデバイスと併用してもよい。
【００１８】
すべての電気的パラメータは例によって示されているだけであり、他の電気的パラメータを用いてさまざまなメモリデバイスと用いるように変更することができる。たとえば、好ましい実施例では、供給電圧（Ｖｃｃ）は３．３Ｖであると考えられるが、代わりに５Ｖ、１．８Ｖまたは何らかの他の供給電圧であってもよい。異なる供給電圧を選ぶ場合、当該技術では公知であるように、その異なる供給電圧に適応するためさまざまな動作レベルが変更されることとなる。
【００１９】
図１は、この発明の実施例を組み込んだ好ましいフラッシュメモリ１０の一部を示す。フラッシュメモリ１０は、情報を記憶する複数のセクタ１２を含み、この発明の好ましい実施例では、セクタ１２は複数のハーフセクタ１４に分割される。従来のメモリセクタと同様に、各ハーフセクタ１４は、フラッシュトランジスタアレイを作るフラッシュトランジスタの行および列で構成される。用いられるある特定のトランジスタアレイは、たとえばＮＯＲ、ＤＩＮＯＲ、ＮＡＮＤおよびＡＮＤ構成などの、当該技術において公知であるいくつかのトランジスタ構成を用いて構成されてもよい。
【００２０】
好ましいフラッシュメモリ１０はさらに、少なくとも１つのグローバルｘ−デコーダ１８に電気的に接続される複数の予めデコードされたアドレス線Ｘ₀−Ｘ_n１６を含む。さらに、フラッシュメモリ１０は、少なくとも１つのサブｘ−デコーダ２０および少なくとも１つの垂直ｘ−デコーダ２２を含み、これらはともにセクタ１２の行におけるそれぞれ対応のグローバルｘ−デコーダ１８に電気的に接続される。例示されるように、サブｘ−デコーダ２０および垂直ｘ−デコーダ２２は、フラッシュメモリ１０のセクタ１２において各ハーフセクタ１４の間に位置づけられる。動作時において、グローバルｘ−デコーダ１８は予めデコードされたアドレス線Ｘ₀−Ｘ_n１６に含まれる情報を部分的にデコードし、次に予め定められたサブｘ−デコーダ２０および垂直ｘ−デコーダ２２を用いて、適当なセクタ１２における予め定められたワード線を選択するデコーディング動作を完了させる。
【００２１】
当該技術では公知であるように、ワード線とは各セクタ１２に含まれるトランジスタのアレイにおけるフラッシュトランジスタのある特定の行を指して言う。この発明の好ましい実施例では、各セクタ１２において５１２のワード線があり、各ハーフセクタ１４において５１２のビット線がある。動作時には、各グローバルｘ−デコーダ１８は、サブｘ−デコーダ２０によりセクタ１２における１６のワード線からなるグループをイネーブルできるが、他の実施例ではそれより多いワード線をイネーブルするように設計されてもよい。一旦グローバルｘ−デコーダ１８が１６のワード線からなるグループを選択すると、垂直ｘ−デコーダ２２を用いて、グローバルｘ−デコーダ１８によってイネーブルされた１６のワード線からなるグループのうちの特定のワード線を選択する。この発明のデコーダアーキテクチャは１６メガビットフラッシュメモリチップに対して設計されたものであるが、６４メガビットおよび１２８メガビットフラッシュメモリチップにも適応するように拡張されてもよい。当業者は、この発明をさまざまなサイズのメモリチップにおいて用いてもよいことに気づくであろう。
【００２２】
図２は、この発明の一実施例を組み込んだ、図１に示されるフラッシュメモリ１０の１つの行を示す。前述のように、予めデコードされたアドレス線Ｘ₀−Ｘ_n１６は、ある特定のセクタ１２における予め定められたワード線に対応するグローバルｘ−デコーダ１８へ複数の電気信号を与えるためにフラッシュメモリ１０によって用いられる。グローバルｘ−デコーダ１８が予めデコードされたアドレス線Ｘ₀−Ｘ_n１６から電気信号を受けた後、それぞれ対応のサブｘ−デコーダ２０およびそれぞれ対応の垂直ｘ−デコーダ２２を用いて適当なワード線が選択される。
【００２３】
フラッシュメモリ１０における各グローバルｘ−デコーダ１８は、少なくとも１つのグローバルワード線出力２４、少なくとも１つの第２のグローバルワード線出力２６および複数の垂直アドレス出力２８を含む。第１のグローバルワード線出力２４および第２のグローバルワード線出力２６は、図２に例示されるように、セクタ１２のある特定の行における各サブｘ−デコーダ２０と電気的に接続される。垂直アドレス出力３２は、セクタ１２のある特定の行における各垂直ｘ−デコーダ２２と電気的に接続される。
【００２４】
グローバルｘ−デコーダ１８および垂直ｘ−デコーダ２２は、当該技術において公知であるデコーダアーキテクチャを用いて設計してもよい。当該技術において公知であるように、いずれのメモリデバイスでもその根本的な構成要素はデコーダ回路である。一般的に、デコーダ回路は、入力のすべてのビットが予め定められた１組の値に対応する場合に限って一意の信号を出力する。このため、メモリデバイスのためのデコーダ回路は、デコーダが接続される一連のメモリセルの予め定められたアドレスに入力メモリアドレスが一致する場合にメモリセルの行列におけるある特定のワード線をイネーブルするのに用いられる。この発明は、メモリセルコアアレイを通して異なる段において部分的デコーディングをもたらすことによって先行技術のデコーディングの方法に対して利点をもたらす。
【００２５】
図３は、図１および図２に例示される２つのサブｘ−デコーダ２０の好ましい実施例を示す。好ましい実施例では、各サブｘ−デコーダ２０は、それぞれ対応のセクタ１２と関連づけられる垂直ｘ−デコーダ２２およびグローバルｘ−デコーダ１８に電気的に接続される複数のワード線セレクタ回路３０を含む。特に、第１のグローバルワード線出力２４、第２のグローバルワード線出力２６および、垂直ｘ−デコーダ２２からの予め定められた垂直ワード線出力Ｖｗｌ₀−Ｖｗｌ_n３２は、各々のそれぞれ対応のワード線セレクタ回路３０に電気的に接続される。ワード線セレクタ回路３０は、グローバルｘ−デコーダ１８および垂直ｘ−デコーダ２２からの部分的にデコードされた情報を用いてセクタ１２における予め定められたワード線３４を選択する。
【００２６】
好ましいワード線セレクタ回路３０は、低しきい値ｎ−チャネルトランジスタ３６、ｐ−チャネルトランジスタ３８およびｎ−チャネルエンハンスメントトランジスタ４０を含む。図３に示されるように、低しきい値ｎ−チャネルトランジスタ３６のドレインは、垂直ｘ−デコーダ２２からのそれぞれ対応の垂直ワード線出力Ｖｗｌ₀−Ｖｗｌ_n３２に電気的に接続される。低しきい値ｎ−チャネルトランジスタ３６のソースは、セクタ１２の予め定められたワード線３４に電気的に接続される。さらに、低しきい値ｎ−チャネルトランジスタ３６のゲートは、グローバルｘ−デコーダ１８の第２のグローバルワード線出力２６に電気的に接続される。
【００２７】
図３にさらに例示されるように、ｐ−チャネルトランジスタ３８のソースは、それぞれ対応の垂直ワード線出力Ｖｗｌ₀−Ｖｗｌ_n３２に電気的に接続される。ｐ−チャネルトランジスタ３８のゲートは、グローバルｘ−デコーダ１８の第１のグローバルワード線出力２４に電気的に接続され、ドレインはセクタ１２のそれぞれ対応のワード線３４に電気的に接続される。さらに、ｐ−チャネルトランジスタ３８のｎ−ウェルは、第１の電圧ノード（Ｖｐｘ）４２に電気的に接続される。第１の電圧ノード（Ｖｐｘ）４２は、動作時においてｐ−チャネルトランジスタ３８のドレインおよびソース接合の順方向バイアスを防ぐのに用いられる。ｎ−チャネルエンハンスメントトランジスタ４０のドレインは、セクタ１２のそれぞれ対応のワード線３４に電気的に接続される。ｎ−チャネルエンハンスメントトランジスタ４０のゲートは、グローバルｘ−デコーダ１８の第１のグローバルワード線出力２４に電気的に接続され、ソースは第２の電圧ノード（Ｖｘｄｓ）４４に電気的に接続される。
【００２８】
図３には例示されていないが、この発明の好ましい実施例では、各サブｘ−デコーダ２０に対して１６のワード線が割当てられている。そのような場合、好ましい実施例において各サブｘ−デコーダ２０に含まれるワード線セレクタ回路３０は１６ある。同様に、図３に示されるように、各垂直ｘ−デコーダ２２は１６の垂直ワード線出力Ｖｗｌ₀−Ｖｗｌ_n３２を有し、これらはそれぞれ対応のワード線セレクタ回路３０に個別に接続される。動作時には、グローバルｘ−デコーダ１８の第１のグローバルワード線出力２４および第２のグローバルワード線出力２６は、選択されたセクタ１２における１６の行のワード線３４をイネーブルする。グローバルｘ−デコーダ１８によって選択された１６のワード線３４から選択される実際のワード線３４は、垂直ｘ−デコーダ２２からの垂直ワード線出力Ｖｗｌ₀−Ｖｗｌ_n３２により選ばれる。このように、選択されたある特定のワード線３４は、第１のグローバルワード線出力２４と、第２のグローバルワード線出力２６と、それぞれ対応の垂直ワード線出力Ｖｗｌ₀−Ｖｗｌ_n３２との組合せによって選ばれる。
【００２９】
前述のように、この発明の好ましい実施例では、セクタ１２ごとに５１２のワード線がある。各サブｘ−デコーダ２０は１６のワード線３４を扱うように設計されているため、このことは、各セクタ１２において３２のサブｘ−デコーダ２０が用いられていることを意味する。図２および図３には示していないが、これはまた、各グローバルｘ−デコーダ１８から３２の第１のグローバルワード線出力２４および第２のグローバルワード線出力２６が来ていることを意味する。当業者には、上に言及した構成は例によって示すだけであり、この発明の限定としてみなすべきではないことが理解されるであろう。用いられる厳密な構成はフラッシュメモリ１０のサイズに応じて異なる。
【００３０】
ワード線セレクタ回路３０は、読出し、プログラム、消去およびすべてのテスト機能などのセクタ１２のデコーディング動作のあらゆる局面を扱うように設計される。上に呈示した好ましい実施例に関連するところでは、読出しモードにおいて、第１のグローバルワード線出力２４はアクティブ・ローに設定され、これによって３２の第１のグローバルワード線２４のうちの１つがアクティブ・ローとなり残りの３１の第１のグローバルワード線出力２４がＶｃｃを超えて約４．５Ｖまで昇圧されるようにする。第２のグローバルワード線２６はＶｃｃに設定され、選択されていない第２のグローバルワード線２６は０Ｖに設定される。選択された垂直ワード線出力Ｖｗｌ₀−Ｖｗｌ_n３２は４．５Ｖに設定され、第２の電圧ノード（Ｖｘｄｓ）４４は電圧回路（図示せず）により０Ｖに設定される。当業者は、動作時に供給される動作電圧がこの発明の範囲を超えたさまざまな電圧発生回路によって発生されることに気づくであろう。
【００３１】
プログラムモードにおいて、選択された第１のグローバルワード線出力２４は０Ｖに設定され、選択されていない第１のグローバルワード線出力２４はＶｐｐ（８．５Ｖ）に設定される。選択された第２のグローバルワード線出力２６はＶｃｃに設定され、選択されていない第２のグローバルワード線出力２６は０Ｖに設定される。選択された垂直ワード線出力Ｖｗｌ₀−Ｖｗｌ_n３２はＶｐｐに設定され、第２の電圧ノード（Ｖｘｄｓ）４４は０Ｖに設定される。動作において、各ワード線セレクタ回路３０のｐ−チャネルトランジスタ３８および低しきい値ｎ−チャネルトランジスタ３６は、選択されたワード線３４へ垂直ｘ−デコーダ２２の出力電圧を通過させるＣＭＯＳ伝達ゲートを構成する。当該技術では公知であるように、フラッシュメモリデバイスにおいて、プログラム動作により、フラッシュメモリセルのフローティングゲート上に電子を置く。この発明の好ましい実施例では、上で言及したプログラミング動作はチャネルホットエレクトロン（ＣＨＥ）注入プログラミングの一形態である。
【００３２】
消去モードにおいて、それぞれ対応のセクタ１２におけるワード線３４のすべては同時に消去される。好ましい実施例では、第２の電圧ノード（Ｖｘｄｓ）４４は消去モードにおいて−８．７Ｖに設定される。さらに、第１のグローバルワード線出力２４および第２のグローバルワード線出力２６は、グローバルｘ−デコーダ１８により０Ｖに設定される。垂直ｘ−デコーダ２２の垂直ワード線出力Ｖｗｌ₀−Ｖｗｌ_n３２はすべて、消去動作において−８．７Ｖに設定される。当該技術では公知であるように、フラッシュメモリデバイスにおいて、消去動作によりフラッシュトランジスタのフローティングゲートから電子が除去される。この好ましい実施例では、フラッシュトランジスタのフローティングゲートから電子を除去するのに負ゲート消去（ＮＧＥ：negative gate erase）が用いられる。
【００３３】
上述のように、この発明は、フラッシュメモリ１０のセクタ１２における予め定められたワード線３４を選択する方法を開示する。好ましい実施例では、複数の予めデコードされたアドレス信号が、複数の予めデコードされたアドレス線１６により少なくとも１つのグローバルｘ−デコーダ１８に与えられる。予めデコードされたアドレス信号が、グローバルｘ−デコーダ１８により制御されるある特定のセクタ１２に対応している場合、グローバルｘ−デコーダ１８に電気的に接続される選択されたサブｘ−デコーダ２０により複数のワード線３４がイネーブルされる。次に、グローバルｘ−デコーダ１８およびサブｘ−デコーダ２０に電気的に接続される垂直ｘ−デコーダ２２により、予め定められたワード線３４が複数のイネーブルされたワード線３４から選択される。
【００３４】
図４を参照して、この発明の好ましい実施例では、第１のグローバルワード線出力２４および第２のグローバルワード線出力２６がフラッシュメモリ１０上に第３の金属層４６として堆積される。当該技術において公知であるように、導電性金属の１つ以上の層が基板４８上に堆積されてデバイスの回路構成要素を互いに相互接続する。このプロセスはしばしば、半導体産業においてメタライゼーションと称される。この発明では、第１の金属層５０および第２の金属層５２がフラッシュメモリ１０の他の電気的構成要素を相互接続するのに用いられる。当該技術において公知であるように、誘電体層５４が典型的に、金属層の間に堆積されて、基板４８上で各金属層に含まれるさまざまな金属線を互いに分離する。第３の金属層４６は、フラッシュメモリ１０において各々のそれぞれ対応のサブｘ−デコーダ２０と、グローバルｘ−デコーダ１８の第１のグローバルワード線出力２４および第２のグローバルワード線出力２６とを相互に接続するのに用いられる。
【００３５】
現在公知である先行技術のメモリデコーディングアーキテクチャでは、第１および第２の金属層５０、５２を用いてメモリデバイスの電気的構成要素を相互接続する。この発明は、サブｘ−デコーダ２０に送られた情報を部分的にデコードするのに第１のグローバルワード線出力２４および第２のグローバルワード線出力２６を用いるため、１６のワード線３４からなる各グループに対して２本の金属線を有しているだけでよい。このことにより、各セクタにおいていずれのワード線に対しても１本の金属線を必要とする先行技術の方法に対し、グローバルワード線出力２４および第２のグローバルワード線出力２６からなるフラッシュメモリ１０のコア区域における第３の金属層４６の間隔を幅広くあけ、好ましい実施例では少なくとも６μｍとすることが可能となる。
【００３６】
メモリコアアレイに第３の金属層４６を追加することにより、製造において生じ得る金属短絡による歩留まり損失の点で不利益は何ら生じない。先行技術のメモリデバイスにおいて、あるセクタ１２において各ワード線にワード線デコーダを接続するのに用いられる金属線は約０．７μｍの間隔があけられている。当業者には容易に明らかになるであろうように、製造の見地から、これにより、金属線における短絡のために生じる歩留まり損失を増大させないことによって利益がもたらされる。また当業者は、フラッシュメモリ１０において用いられるさまざまな構成要素のサイズが減少するにつれ、第３の金属層において用いられる金属線の間隔もまた同様に減少するであろうことに気づくであろう。
【００３７】
この発明は現在知られている最良の形態の動作および実施例において説明したが、この発明の他の形態および実施例が当業者には明らかになるであろう。また、すべての等価物を含む上述の特許請求の範囲こそがこの発明の精神および範囲を規定するものと意図される。
【図面の簡単な説明】
【図１】 現在開示されるワード線デコーディングアーキテクチャを組み込んだ好ましいフラッシュメモリの一部分を示すブロック図である。
【図２】 図１に例示される好ましいフラッシュメモリの行を示すブロック図である。
【図３】 この発明の好ましいサブｘ−デコーダの概略回路図である。
【図４】 メタライゼーションのために用いられる３つの金属の層を有する基板を示す図である。

Claims (4)

1. メモリセクタのためのメモリワード線デコーダであって、
   複数の予めデコードされたアドレス線に電気的に接続される少なくとも１つのグローバルｘ−デコーダを含み、前記グローバルｘ−デコーダは、少なくとも１つのグローバルワード線出力、少なくとも１つの第２のグローバルワード線出力および複数の垂直アドレス出力を含み、前記メモリワード線デコーダはさらに
   前記第１のグローバルワード線出力および前記第２のグローバルワード線出力に接続され、前記メモリセクタにおける複数のワード線をイネーブルするためのサブｘ−デコーダと、
   前記垂直アドレス出力および前記サブｘ−デコーダに接続され、前記メモリセクタにおける予め定められたワード線を選択するための垂直ｘ−デコーダと、
   前記グローバルｘ−デコーダを前記垂直ｘ−デコーダと、前記垂直ｘ−デコーダを前記サブｘ−デコーダと、および前記サブｘ−デコーダを前記メモリセクタと、それぞれ、電気的に接続するそれぞれ対応の第１および第２の金属配線層とをさらに含み、前記メモリワード線デコーダはさらに、第３の金属配線層を含み、前記第３の金属配線層は前記グローバルワード線出力および前記第２のグローバルワード線出力を含む、ワード線デコーダ。
2. 前記グローバルワード線出力と前記第２のグローバルワード線出力とは互いに少なくとも６μｍの間隔があけられている、請求項１に記載のワード線デコーダ。
3. 前記サブｘ−デコーダは、前記メモリセクタにおける個別のワード線に電気的に接続される複数のワード線セレクタ回路を含む、請求項１に記載のワード線デコーダ。
4. 前記ワード線セレクタ回路は、低しきい値ｎ−チャネルトランジスタ、ｐ−チャネルトランジスタおよびｎ−チャネルエンハンスメントトランジスタを含む、請求項３に記載のワード線デコーダ。

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