JPH11134887A - 分割されたワードライン構造を有するフラッシュメモリ装置の行ディコーダ回路 - Google Patents

Abstract

(57)【要約】 【課題】 フラシュメモリ装置に関して、分割されたワ
ードライン構造を有するフラッシュメモリ装置の行ディ
コーダ回路を提供する。 【解決手段】 本発明の行ディコーダ回路は、行グロー
バルディコーダ１１０，行パーシャルディコーダ１２
０，行ローカルディコーダ１３０、行ブロックディコー
ダ１４０を含み、行ローカルディコーダ１３０は、ワー
ドラインを行パーシャルディコーダ１２０と行ブロック
ディコーダ１４０のいずれかに接続するために、ＰＭＯ
ＳトランジスターＭＰ１ｎとＮＭＯＳトランジスターＭ
Ｎ１ｎ、ＭＮ２ｎで構成されるスイッチＳＷｎを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラシュメモリ装
置に関するものであり、より詳しくは分割されたワード
ライン構造（ｄｉｖｉｄｅｄ ｗｏｒｄｌｉｎｅ ａｒ
ｃｈｉｔｅｃｔｕｒｅ）を有するフラッシュメモリ装置
の行ディコーダ回路に関するものである。

【０００２】

【従来の技術】フラッシュメモリ装置（ｆｌａｓｈ ｍ
ｅｍｏｒｙ ｄｅｖｉｃｅ）は、電気的に消去及びプロ
グラム動作ができる不揮発性半導体メモリ装置と比較し
てプログラム及び読出し動作において、動作速度が素早
いため、速い処理速度を要求される場合に適している。
フラッシュメモリ装置は、ナンド型（ＮＡＮＤ ｔｙｐ
ｅ）とノア型の（ＮＯＲ ｔｙｐｅ）フラッシュメモリ
装置で分類されることができる。この分野の知識を持っ
ている者によく知られたように、ノア型フラッシュメモ
リ装置のセルアレーは、１つのビットラインに複数のメ
モリセルが並列に配列される構造を有する反面、ナンド
型フラッシュメモリ装置のセルアレーは、１つのビット
ラインに複数のメモリセルが直列に配列される構造を有
する。

【０００３】図１を参照すると、一般的なフラッシュメ
モリセルの構造を示す断面図が図示されている。

【０００４】フラッシュメモリセルは、図１に図示され
るように、Ｐ型半導体基板２の表面にチャンネル領域を
間に置いてＮ⁺不純物で形成されたソース３及びドレー
ン４と、チャンネル領域上に１００Å以下の薄い絶縁膜
７を間に置いて形成されたフローティングゲート（ｆｌ
ｏａｔｉｎｇ ｇａｔｅ）６と、フローティングゲート
（ｆｌｏａｔｉｎｇ ｇａｔｅ）６上に絶縁膜（例え
ば、ＯＮＯ膜）９を間に置いてコントロールゲート（ｃ
ｏｎｔｒｏｌ ｇａｔｅ）８が形成されている。そし
て、プログラム、消去、そして読出し動作モード時に要
求される電圧を印加するための端子Ｖｓ、Ｖｄ、Ｖｇ、
そしてＶｂがソース３、ドレーン４、コントロールゲー
ト８、そして半導体基板２に各々接続されている。

【０００５】通常的なノア型フラッシュメモリのプログ
ラム動作によると、ドレーン領域４と隣接するチャンネ
ル領域でフローティングゲート６へのホットエレクトロ
ンインジェション（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊ
ｅｃｔｉｏｎ）が発生することによってメモリセルはプ
ログラムされる。電子注入は、ソース領域３とＰ型半導
体基板２とを接地させ、コントロールゲート電極Ｖｇに
高電圧（例えば、＋１０Ｖ）を印加し、そしてドレーン
領域４にホットエレクトロンを発生させるため適当な正
の電圧（例えば、５Ｖ〜６Ｖ）を印加することによって
行われる。このような電圧印加条件によってメモリセル
がプログラムされると、即ち負の電荷（ｎｅｇａｔｉｖ
ｅ ｃｈａｒｇｅ）がフローティングゲート６に充分に
蓄積されると、フローティングゲート６に蓄積された
（又は捕獲された）（−）電荷は、一連の読出し動作が
行われる間、プログラムされたフラッシュメモリセルの
スレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇ
ｅ）を高める役割を果たす。

【０００６】通常、読出し動作の電圧印加条件は、フラ
ッシュメモリセルのドレーン領域４に正の電圧（例え
ば、１Ｖ）を印加し、コントロールゲート８に所定電圧
（例えば、電源電圧、又は約５Ｖ）を印加し、そしてソ
ース領域３に０Ｖを印加することである。上の条件によ
って読出し動作が行われると、ホットエレクトロンイン
ジェション方法によってスレショルド電圧が高め、即ち
プログラムされたフラッシュメモリセルはドレーン領域
４からそのもののソース領域３に電流が流れることが防
止される。この時、プログラムされたフラッシュメモリ
セルは“オフ”（ｏｆｆ）されたという。

【０００７】続いて、フラッシュメモリセルの消去動作
によると、半導体基板２、即ちバルク領域でコントロー
ルゲート８へのＦ−Ｎトンネルリング（Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）を発生させる
ことによってメモリセルは消去される。一般的に、Ｆ−
Ｎトンネルリングは、負の高電圧（例えば、−１０Ｖ）
をコントロールゲート８に印加し、バルク領域２とコン
トロールゲート８の間のＦ−Ｎトンネルリングを発生さ
せるため適当な正の電圧（例えば、５Ｖ）を印加するこ
とによって形成される。

【０００８】この時、ドレーン領域４は、消去の効果を
高めるため高インピーダンス状態（ｈｉｇｈ ｉｍｐｅ
ｄａｎｃｅ ｓｔａｔｅ）（例えば、プローティング）
で維持される。このような除去条件による電圧を対応す
る電源端子Ｖｇ、Ｖｄ、Ｖｓ及び、Ｖｂに印加すると、
コントロールゲート８とバルク領域２との間に強い電界
が形成される。このため上のＦ−Ｎトンネルリングが発
生され、その結果プログラムされたセルのフローティン
グゲート６内の負の電荷は、ソース領域３に放出され
る。

【０００９】通常、Ｆ−Ｎトンネルリングは、６〜７Ｍ
Ｖ／cmの電界（ｅｌｅｃｔｒｉｃｆｉｅｌｄ）が絶縁膜
７の間に形成された時発生する。これはフローティング
ゲート６とバルク領域２との間に１００Å以下の薄い絶
縁膜７が形成されているため可能である。Ｆ−Ｎトンネ
ルリングによる消去方法によって負の電荷がフローティ
ングゲート６からバルク領域２に放電（又は、放出）さ
れることは、一連の読出し動作が行われる間、除去され
たフラッシュメモリセルのスレショルド電圧を低める役
割を果たす。

【００１０】一般的なフラッシュメモリセルアレー構成
において、各々のバルク領域はメモリ装置の高集積化の
ため複数のセルと連結され、このため上の消去方法によ
って消去動作が行われる場合、複数のメモリセルが同時
に消去される。消去単位は、各々のバルク領域２が分離
された領域によって決定される（例えば、６４Ｋ ｂｙ
ｔｅ：以下、セクター（ｓｅｃｔｏｒ）と称する）。一
連の読出し動作が行われる間、消去動作によってスレシ
ョルド電圧が低めたフラッシュメモリセルは、コントロ
ールゲート８に一定電圧を印加すると、ドレーン領域４
からソース領域３に電流通路（ｃｕｒｒｅｎｔ ｐａｔ
ｈ）が形成される。このようなフラッシュメモリセルは
“オン”（ｏｎ）されたという。表１は、フラッシュメ
モリセルに対するプログラム、消去及び、読出し動作時
各電源端子Ｖｇ、Ｖｄ、Ｖｓ及び、Ｖｂに印加される電
圧レベルを示す。

【００１１】

【表１】

【００１２】このように、ノア型フラッシュメモリにお
いてコントロールゲート電圧（即ち、ワードライン電
圧）は、各動作モードによって異なり、コントロールゲ
ート電圧であるワードライン電圧を調節するための行デ
ィコーダ回路の重要性は非常に大きい。上のようにメモ
リセルのワードライン電圧を制御するための行ディコー
ダ構造（ｓｃｈｅｍｅ）が１９９６年ＩＥＥＥ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅに“Ａ ３．３Ｖ−
ｏｎｌｙ １６Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｗｉ
ｔｈ Ｒｏｗ−Ｄｅｃｏｄｉｎｇ Ｓｃｈｅｍｅ”の題
目で発表された。上の論文に掲載された図面が各々図２
及び図３に図示されている。

【００１３】図２を参照すると、メモリセルアレー（ｍ
ｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）は、例えば８つの
セクター（ｓｅｃｔｏｒｓ）で分割された４つのグルー
プで構成され、各々のセクターは、図面には図示されて
いないが、５１２の行（ｒｏｗｓ）と１０２４の列（ｃ
ｏｌｕｍｎｓ）を有する。即ち１つのセクターの貯蔵容
量（ｓｔｏｒａｇｅ ｃａｐａｂｉｌｉｔｙ）は６４Ｋ
Ｂである。従って図２に図示されたセルアレーの貯蔵容
量は１６Ｍｂである。各々のセクターは上述のように消
去動作時基本単位であり、ワードラインとビットライン
は同一のグループの他のセクターとは独立に選択され
る。そして各々のグループのセクターのワードラインを
独立に選択するため行グローバルディコーダ（ｒｏｗ
ｇｌｏｂａｌ ｄｅｃｏｄｅｒ）がグループに各々提供
される。

【００１４】加えて各々のセクターはそのものの両側に
行ローカルディコーダ（ｒｏｗ ｌｏｃａｌ ｄｅｃｏ
ｄｅｒ）が配され、その上側に行パーシャルディコーダ
（ｒｏｗ ｐａｒｔｉａｌ ｄｅｃｏｄｅｒ）及び行ブ
ロックディコーダ（ｒｏｗｂｌｏｃｋ ｄｅｃｏｄｅ
ｒ）が配され、下側に列選択器（Ｙ＿ｓｅｌｅｃｔｏ
ｒ）が配される。行ローカルディコーダに対する回路が
図３に示されている。行ローカルディコーダが該当する
セクターの両側に配列されることはワードラインのピッ
チ（ｐｉｔｃｈ）を確保するためであり、半導体メモリ
装置の高密度化による結果である。

【００１５】図３を参照すると、各セクターに提供され
る行ディコーダ回路は、行グローバルディコーダ１０、
行パーシャルディコーダ２０、行ローカルディコーダ３
０及び、行ブロックディコーダ４０で構成されている。
ディコーダのうち、行グローバルディコーダ１０、行パ
ーシャルディーコダ２０及び行ブロックディコーダ４０
は、外部アドレスをコーディングするための回路と高電
圧と低電圧をスイッチングするレベルシフタ（ｌｅｖｅ
ｌ ｓｈｉｆｔｅｒ）で構成されている。そして、行ロ
ーカルディコーダ３０は、ディコーダ１０、２０及び、
４０によってコーティングされるスイッチからなってい
るし、１つのスイッチは、２つのＰＭＯＳトランジスタ
ーと２つのＮＭＯＳトランジスターで構成される。

【００１６】従ってセクターのワードラインは行グロー
バルディコーダ１０の出力信号、即ちグローバルワード
ライン信号によって書込み／読出し動作モード時、行パ
ーシャルディコーダ２０の出力と連結される。そして消
去動作モード時グローバルワードライン信号によって１
つのセクターブロックの全てのワードラインが行ブロッ
クディコーダ４０の出力と連結される。しかし、上のよ
うな行ローカルディコーダの１つのスイッチは４つのト
ランジスターで構成されるためレイアウト時、大きい負
担になり、ワードラインをポンピングする場合、ロード
（即ち、キャパシタンス）で作用する。

【００１７】

【発明が解決しようとする課題】本発明の目的は、高集
積できるフラッシュメモリ装置の行ディコーダ回路を提
供することである。

【００１８】本発明の他の目的は、ワードラインのロー
ドキャパシタンスを減らすことができる行ディコーダ回
路を提供することである。

【００１９】

【課題を解決するための手段】上述のような目的を達成
するための本発明の１つの特徴によると、複数のセクタ
ーのグループで分割されたメモリセルアレーと、各々の
セクターに提供されるワードラインと、各々のグループ
に提供され、各々のセクターのうち１つのセクターのワ
ードラインを選択するための行グローバルディコーダと
を含み、各々セクターが書込み／読出し動作モード時ワ
ードラインのうち選択されたことで選択電圧を供給し非
選択されたことで非選択電圧を供給するための行パーシ
ャルディコーダと、消去動作モード時セクターに提供さ
れるワードラインで消去電圧を同時に供給するための行
ブロックディーコダと、行グローバルディコーダからの
第１及び第２グローバルワードライン信号に応じて行パ
ーシャルディコーダ及び行ブロックディコーダのうち１
つが対応するワードラインと各々接続させるためのスイ
ッチの行ローカルディコーダとを備え、各々のスイッチ
がスイッチ各々に対応されるワードラインと行パーシャ
ルディコーダとの間にチャンネルが形成され、第１グロ
ーバルワードライン信号に制御される第１トランジスタ
ーと、スイッチ各々に対応されるワードラインと行パー
シャルディコーダの間にチャンネルが形成され、第２グ
ローバルワードライン信号に制御される第２トランジス
ターと、スイッチ各々に対応されるワードラインと行ブ
ロックディコーダの間にチャンネルが形成され、第１グ
ローバルワードライン信号に制御される第３トランジス
ターとを含む。

【００２０】この望ましい態様において、第１トランジ
スターは、ＰチャンネルＭＯＳトランジスターで構成さ
れる。

【００２１】この望ましい態様において、第２及び第３
トランジスターは、ＮチャンネルＭＯＳトランジスター
と構成される

【００２２】このような回路によって、ワードラインを
動作モードによって該当するディコーダに連結させるた
めのスイッチトランジスターの数を減らすことができ
る。

【００２３】

【発明の実施の形態】以下、本発明の実施例による参照
図面、図４に基づいて詳細に説明する。

【００２４】図４を参照すると、本発明による行ディコ
ーダ回路は、行ローカルディコーダ１３０を提供する。
行ローカルディコーダ１３０は対応するワードラインを
行パーシャルディコーダ１２０と行ブロックディコーダ
１４０のうちの１つに接続するため、１つのＰＭＯＳト
ランジスターＭＰ１ｎと２つのＮＭＯＳトランジスター
ＭＮ１ｎ及びＭＮ２ｎで構成されたスイッチＳＷｎを有
する。従って本発明による行ローカルデフィコーダ１３
０によってレイアウトの負担及びワードラインのキャパ
シタンスを減らすことができる。

【００２５】再び、図４を参照すると、本発明による行
ディコーダ回路は、行グローバルディコーダ１１０、行
パーシャルディコーダ１２０、行ローカルディコーダ１
３０及び、行ブロックディコーダ１４０とを含む。ここ
で、行グローバルデフィコーダ１１０、行パーシャルデ
ィコーダ１２０及び、行ブロックディコーダ１４０は、
上述の論文のものと同一であるため、ここでそのものに
対する詳細な説明は省略する。ここで、行グローバルデ
ィコーダ１１０：ワードラインの比は、１：ｎである。
即ち１つの行グローバルディコーダ１１０はｎ本のワー
ドラインを選択するようになる。従ってワードラインが
１つのセクターに８×ｎで提供される場合、行グローバ
ルディコーダ１１０及びそれに対応される行ローカルデ
ィコーダ１３０が、各々８つで構成されることはこの分
野の知識を持っている者に自明である。

【００２６】行ローカルディコーダ１３０は、上述のよ
うに行グローバルディコーダ１１０によって選択され、
行パーシャルディコーダ１２０及び、行ブロックディコ
ーダ１４０のうちの１つを行ローカルディコーダ１３０
に関連しワードラインＷＬｎと連結させるためのスイッ
チＳＷｎ（ここで、ｎは定数）を具備する。各々のスイ
ッチＳＷｎは、１つのＰＭＯＳトランジスターＭＰ１ｎ
と２つのＮＭＯＳトランジスターＭＮ１及びＭＮ２とを
含む。

【００２７】ＰＭＯＳトランジスターＭＰ１ｎのゲート
は、行グローバルディコーダ１１０の第１グローバルワ
ードラインＧＷＬ１に接続され、そのもののチャンネル
は、行パーシャルディコーダ１２０と対応されるワード
ラインＷＬｎの間に形成する。ＮＭＯＳトランジスター
ＭＮ１ｎのゲートは、行グローバルディコーダ１１０の
第２グローバルワードラインＧＷＬ２に接続され、チャ
ンネルが、行パーシャルディコーダ１２０と対応される
ワードラインＷＬｎの間に形成される。そして、ＮＭＯ
ＳトランジスターＭＮ２のゲートは、第１グローバルワ
ードラインＧＷＬ１に接続され、チャンネルが対応され
るワードラインＷＬｎと行ブロックディコーダ１４０と
に間に形成される。ここで、スイッチＳＷｎは消去動作
モード時、行ブロックディコーダ１４０に共通に接続さ
れ、書込み／読出し動作モード時行パーシャルディコー
ダ１２０から１つの選択信号（ｓｅｌｅｃｔｉｏｎ ｓ
ｉｇｎａｌ）及び非選択信号（ｎｏｎ−ｓｅｌｅｃｔｉ
ｏｎ ｓｉｇｎａｌｓ）が対応するワードラインＷＬｎ
で独立的に伝達する。

【００２８】本発明による行ディコーダ回路の動作が以
下説明される。まず、書込み／読出し動作モードの間
に、外部アドレスによって行グローバルディコーダ１１
０がアドレシングされると、ディコーダ１１０の第１グ
ローバルワードラインＧＷＬ１上のレベルは低レベル
（ｌｏｗ ｌｅｖｅｌ）になり、第２グローバルワード
ラインＧＷＬ２上のレベルは高レベル（ｈｉｇｈ ｌｅ
ｖｅｌ）になる。従って行ローカルディコーダ１３０の
スイッチＳＷｎのＰＭＯＳトランジスターＭＰ１ｎとＮ
ＭＯＳトランジスターＭＮ１ｎはターンオンされ、ＮＭ
ＯＳトランジスターＭＮ２ｎがターンオフされる。従っ
て行ローカルディコーダ１３０に関連したワードライン
ＷＬｎは行パーシャルディコーダ１２０から選択信号及
び非選択信号を供給される。即ち行パーシャルディコー
ダ１２０によって選択されたワードライン電圧Ｖｗｌが
印加され、選択されないワードラインの電圧は、グラウ
ンド電位ＧＮＤになる。

【００２９】次に、消去動作モードの間に、外部アドレ
スによって１つのグループ内のセクターがアドレシング
される。この時、第１グローバルワードラインＧＷＬ１
のレベルは高レベルであり、第２グローバルワードライ
ンＧＷＬ２のレベルは低レベルになる。従ってセクター
に存在する行ローカルディコーダのＰＭＯＳトランジス
ターＭＰ１ｎとＮＭＯＳトランジスターＭＮ１ｎは、タ
ーンオフされ、ＮＭＯＳトランジスターＭＮ２ｎはター
ンオンされる。その結果アドレシングされたセクターの
全てのワードラインＷＬｎのレベルは電圧ＶＬになる。

【００３０】上の各動作モードによる電圧Ｖｗｌ、ＶＨ
及び、ＶＬの値は、表２のようである。

【００３１】

【表２】

【００３２】このように、行ローカルディコーダ１３０
のスイッチＳＷｎを構成するトランジスターＭＰ１ｎ、
ＭＮ１ｎ及びＭＮ２ｎの数を従来のものより減らすこと
によって、行ローカルディコーダ１３０によるレイアウ
トの大きさとワードラインポンピング時ロード（即ち、
キャパシタンス）を減少させることができる。

【００３３】

【発明の効果】上記のように、行ローカルパーシャルデ
ィコーダのトランジスターを減らすことによってレイア
ウトの大きさ及びワードラインのロードを減少させるこ
とができる。

【図面の簡単な説明】

【図１】 一般的なフラシュメモリセルの構造を示す断
面図である。

【図２】 分割されたワードライン構造を有するフラッ
シュメモリ装置の１６Ｍｂセルアレー構成を示す図面で
ある。

【図３】 従来技術による行ディコーダ回路の構成を示
す回路図である。

【図４】 本発明の実施形態による行ディコーダ回路の
構成を示す回路図である。

【符号の説明】

１０、１００：行グローバルディコーダ ２０、１２０：行パーシャルディコーダ ３０、１３０：行ローカルディコーダ ４０、１４０：行ブロックディコーダ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のセクターのグループで分割された
   メモリセルアレーと、 前記各々のセクターに提供されるワードラインと、 前記各々のグループに提供され、前記各々のセクターの
   うち、１つのセクターのワードラインを選択するための
   行グローバルディコーダとを含み、 前記各々セクターが、 書込み／読出し動作モード時、前記ワードラインのう
   ち、選択されたことで選択電圧を供給し、非選択された
   ことで非選択電圧を供給するための行パーシャルディコ
   ーダと、 除去動作モード時、前記セクターに提供されるワードラ
   インで除去電圧を同時に供給するための行ブロックディ
   コーダと、 前記行グローバルディコーダからの第１及び第２グロー
   バルワードライン信号に応じて前記行パーシャルディコ
   ーダ及び前記行ブロックディコーダのうち、１つが対応
   するワードラインと各々接続させるためのスイッチの行
   ローカルディコーダとを備え、 前記各々のスイッチが、 前記スイッチ各々に対応されるワードラインと前記行パ
   ーシャルディコーダとの間にチャンネルが形成され、前
   記第１グローバルワードライン信号に制御される第１ト
   ランジスターと、 前記スイッチ各々に対応されるワードラインと前記行パ
   ーシャルディコーダとの間にチャンネルが形成され、前
   記第２グローバルワードライン信号に制御される第２ト
   ランジスターと、 前記スイッチ各々に対応されるワードラインと前記行ブ
   ロックディコーダとの間にチャンネルが形成され、前記
   第１グローバルワードライン信号に制御される第３トラ
   ンジスターとを含むことを特徴とするフラッシュメモリ
   装置。
2. 【請求項２】 前記第１トランジスターは、Ｐチャンネ
   ルＭＯＳトランジスターで構成されることを特徴とする
   請求項１に記載のフラッシュメモリ装置。
3. 【請求項３】 前記第２及び第３トランジスターは、Ｎ
   チャンネルＭＯＳトランジスターで構成されることを特
   徴とする請求項１に記載のフラッシュメモリ装置。