KR100246311B1 - 반도체 메모리소자 - Google Patents

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Abstract

본 발명의 반도체 메모리 소자는, 워드라인을 계층적으로 구성하고, 디코딩 신호도 계층구조로 인가되도록 하여 선택된 블록에서만 하부 디코딩 신호가 인에이블되도록 함으로써 워드라인의 인에이블 시간을 줄일 수 있으며, 상기 하부 워드라인 인에이블부에서의 한번의 디코딩만 수행하면 되므로 여러 디코딩 블록에서 발생하는 오버랩 전류를 감소시킬 수 있으며, 또한 상기 블록 워드 디코더 드라이버에서 레벨 시프터를 사용하지 않으므로 여러 블록 워드 디코더 드라이버에서 흐르는 오버랩 전류도 현저히 감소시킬 수 있으며, 상기 블록 워드 디코더 드라이버를 단지 3개의 트랜지스터만으로 구성함으로써 레벨 시프터를 사용하는 종래의 기술에 비해 레이아웃 면적을 감소시켜 칩크기를 줄일 수 있는 등 많은 효과가 있다.

Description

반도체 메모리소자
본 발명은 반도체 메모리소자에 관한 것으로, 특히 워드라인(word line)을 분할하여 데이터 액세스(access) 시간을 단축하고, 전력소모를 줄이기 위한 반도체 메모리소자에 관한 것이다.
초기의 반도체 메모리소자는, 워드라인이 폴리실리콘(poly silicon)으로 형성되었기 때문에 저항이 커서 워드라인 디코더(decoder)와 거리가 먼 메모리 셀(cell)까지 디코딩 신호가 전달되는 시간, 즉 데이터 엑세스(data access) 시간이 매우 길었다.
이를 해결하기 위한 것이, 제1도의 미국특허번호 “4.542.486”로서, 각 워드라인 마다 메탈층(metal layer)을 형성하였다.
즉, 메모리 셀 어레이(1)를 다수의 블록(block)(1a, 1b, 1c)으로 분리하고, 분리된 각 워드라인을 게이트(gate)를 통하여 저항이 작고 기생 캐패시턴스(capacitance)가 작은 메탈로 이루어진 주워드라인(mainword line)(15)과 종속워드라인(subword line)(3a,3b,…,3c)으로 분리하여, 셀블록 선택신호에 의해 특정한 블록의 워드라인만 구동하도록 하였다.
상기 동작을 개략적으로 설명하면, 먼저 행 어드레스(column address)에 의해 y축 방향으로 배열된 행디코더(도시하지 않음) 중의 하나가 인에이블(enable) 되면 해당된 주워드라인이 하이로 액티브 되고, 다음으로 x축 방향으로의 어드레스에 의해 특정한 블록이 선택되어 블록 선택신호도 하이(high)로 액티브(active)되며, 이와 같이 주워드라인과 블록 선택 신호가 하이 인에이블되면 연결된 앤드 게이트(16a,16b,…,16c)중 하나가 턴 온(turn on)되어 해당된 하부 워드라인을 인에이블함으로써 동작이 완료되도록 한다.
그러나 상기 구조에 의하면 소용량에서는 큰 문제가 없으나, 64 메가 이상급에서는 각 워드라인에 메탈층을 형성하면 칩면적이 매우 커지게 되므로 실제 사용이 거의 불가능하고, 뿐만 아니라 상기 블록 선택 신호가 동시에 여러개의 앤드 게이트에 들어가는 게이트 입력신호로 사용되기 때문에 상기 블록 선택신호의 부하용량이 커서 하부워드라인의 인에이블속도가 느려지며, 또한 상기와 같은 큰 부하용량으로 인해 전력소모가 크다.
따라서 64메가 이상급에서는 제2도와 같이, 제1도의 인에이블속도를 개선하기 위해 워드라인을 계층구조로 하여 여러개의 워드라인에 대하여 하나의 메탈층을 할당하고, 구동부를 두어 상기 워드라인과 메탈층이 선택적으로 연결되도록 하였다.
제2도의 미국특허번호 “5,416,748”호에 개재된 여러개의 워드라인에 대해 하나의 메탈층을 연결한 것으로, 메탈로 이루어진 주워드라인(MWL-1,…,MWL-n)과, 상기 주워드라인 하나에 대해 동시에 연결된 여러개의 하부워드라인(SWL)과, 행어드레스를 발생하기 위한 행 디코더(AD1)(10)와, 상기 여러개의 하부워드라인 중 특정한 하부 워드라인을 선택하도록 하기 위한 하부 워드라인 구동부(SWD)(20)와, 선택된 워드라인의 신호를 증폭하기 위한 센스앰프(30)와, 블록선택신호를 출력하기 위한 블록 디코더(BD)(40)와, 상기 워드라인을 구동하기 위한 워드라인 드라이브 디코더(WDD)(50)와, 디코딩 신호 중의 하나를 선택하기 위한 하부 디코딩 구동부(SDD)(60)로 구성된다.
그리고 상기 워드라인 드라이브 디코더(WDD)는, 제3도에 도시한 바와 같이 블록 선택 신호(A11)와 주워드라인 디코딩신호(A12,A13)를 입력으로 하는 낸드 게이트(51,511)와, 상기 낸드 게이트(51,511)의 출력을 반전시키기 위한 반전기(52,521)와 이외의 피모스 트랜지스터(54-56, 541, 551, 561)와 엔모스 트랜지스터(57-59,571,581,591)를 연결한 전압변환을 위한 레벨 시프터를 포함하여 구성되며, 이러한 워드라인 구동부를 포함하는 반도체 메모리소자의 동작은 다음과 같다.
행어드레스가 y축 방향에서의 행디코더(AD1)(10)를 인에이블시켜 한 개의 주워드라인을 하이 액티브(high active)상태로 만들고, 이를 하부 워드라인 구동부(SED)(20)로 전달하며, x축 방향의 하부 디코딩 구동부(SDD)(60)에 행어드레스가 입력되도록 하여 디코딩 신호중의 하나를 하이 액티브 상태로 만든다.
상기 하이 액티브된 디코딩 신호는 제3도에 도시한 워드라인 드라이브 디코더(WDD)에 전달되어, 행어드레스에 의해 인에이블된 블록 디코더(40)의 디코딩 신호와 함께 선택된 블록에서의 상기 워드라인 드라이브 디코더(WDD)를 구동시킨다.
그리고 상기 액티브된 워드라인 드라이브 디코더(WDD)에서는, 디코딩 신호를 선택된 블록 내의 하부워드라인 구동부(SWD)의 하부 파워 노드(power node)에만 파워를 공급하는 하부 디코딩 신호를 만들고, 상기 하이 액티브된 주워드라인과 하부 디코딩 신호가 교차하는 곳의 하부워드라인 구동부(SWD)가 액티브되어 하부워드라인을 구동한다.
그러나 상기 제3도의 워드라인 드라이브 디코더에 의하면, 블록선택신호와 하부디코딩 신호가 낸드 게이트(NAND gate)에 입력되고, 동시에 여러개의 워드라인 드라이브 디코더가 인에이블되기 때문에 전력소모가 크고, 매 블록마다 하부 디코딩 구동부가 배치되므로 오버랩(overlap) 전류소모가 많으며, 또한 매 블록마다 낸드 게이트와, 반전기(inverter) 및 레벨 시프터(level shifter)를 포함하는 워드라인 드라이드 디코더와, 하부 디코딩 구동부를 삽입해야 하기 때문에 칩 제조시 레이아웃(layout) 면적이 커지는 문제점이 있다.
따라서 본 발명의 목적은, 상기와 같은 문제점을 해결하여 레이아웃 면적의 증가없이 데이터 액세스시간을 단축하고, 전력소모를 줄일 수 있는 반도체 메모리소자를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 소자는, 어드레스 신호에 따라 주워드라인을 구동하고, 블록 선택신호를 발생하기 위한 로우 디코더와, 상기 어드레스 신호에 따라 주 디코딩 신호를 발생하기 위한 하부 워드라인 인에이블부와, 상기 주 디코딩 신호를 일시 저장하였다가 메모리셀 블록으로 전송하기 위한 워드 디코더 드라이버와, 상기 블록 선택신호와 주 디코딩 신호에 따라 해당 블록의 하부 디코딩 신호를 인에이블 하기 위한 블록 워드 디코더 드라이버와, 상기 블록 선택신호와 주 디코딩 신호에 따라 해당 하부워드라인을 구성하기 위한 하부워드라인 드라이버를 포함하여 구성된 것을 특징으로 한다.
제1도는 종래의 기술에 의한 반도체 메모리소자의 구성도.
제2도는 종래의 기술에 의한 반도체 메모리소자의 다른 구성도.
제3도는 제2도의 워드라인 드라이브 디코더의 상세회로도.
제4도는 본 발명에 의한 반도체 메모리소자의 제1실시예 구성도.
제5도는 제4도의 하부 워드라인 인에이블부의 상세 회로도.
제6도는 제4도의 워드 디코더 드라이버의 상세 회로도.
제7도는 제4도의 블록 워드디코더 드라이버의 제1실시예의 상세 회로도.
제8도는 제4도의 하부 워드 라인 드라이버의 상세 회로도.
제9도는 제4도의 블록 워드 디코더 드라이버의 제2실시예의 상세 회로도.
제10도는 본 발명에 의한 반도체 메모리소자의 제2실시예의 구성도.
* 도면의 주요부분에 대한 부호의 설명
110 : 로우 디코더 120 : 하부 워드라인 인에이블루
130 : 워드 디코더 드라이버 140 : 블록 워드 디코더 드라이버
150 : 하부 워드라인 드라이버
이하, 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
제4도는 본 발명에 의한 반도체 메모리소자의 제1실시예의 내부회로를 도시한 것으로, y 방향으로 배열되며, 로우 어드레스 신호(ROW ADDRESS)를 입력으로 하여 디코딩을 실시하고, 특정한 하부 워드라인 드라이버(SWLDRV;sub word line driver)(150)를 포함하는 블록을 인에이블하기 위한 블록선택신호(BS)를 발생하기 위한 로우 디코더(110)와, 상기 로우 디코더(110)에 대해 x방향으로 배열되며, 상기 하부워드라인 드라이버(150)의 디코딩 신호를 위해 상기 로우 어드레스 신호를 디코딩하여 주 디코딩 신호를 발생하기 위한 하부 워드라인 인에이블부(SWLEN;sub-word line enable)(120)와, 상기 주 디코딩 신호를 셀 어레이 블록으로 구동하기 위한 버퍼(buffer) 동작을 실시하는 워드 디코더 드라이버(WDDRV;word decoder drive)(130)와, 상기 블록 선택신호와 주 디코딩 신호를 결합하여 특정한 블록의 하부 디코딩 신호만을 인에이블 하기 위한 블록 워드 디코더 드라이버(BWDDRV;block word decoder driver)(140)와, 하이 액티브된 주워드라인과 하부 디코딩 신호를 결합하여 하부워드라인을 구동하기 위한 하부워드라인 드라이버(150)를 포함하여 구성되며, 동작은 다음과 같다.
상기 로우 디코더(110)는, 로우 어드레스를 입력으로 하여 주워드라인(GWL) 중의 하나를 인에이블시키고, 블록선택신호(BS)를 발생시키며, 상기 로우 어드레스를 입력으로 하는 하부워드라인 인에이블부(120)에서는 주(main) 코딩 신호(MWD)중 하나를 하이상태로 액티브시켜 상기 원드 디코더 드라이버(130)를 통하여 블록 워드 디코더 드라이버(140)로 전달한다.
여기에서 상기 주 디코딩 신호는 상기 블록 워드 디코더 드라이버(140)의 파워 노드에 연결되며, 상기 블록 선택신호와 주 디코딩 신호를 받아 인에이블된 블록 워드 디코더 드라이버(140)는 하부디코딩신호(SWD)를 발생시켜 상기 하부워드라인 드라이버(SWLDRV)(150)로 전달하며, 상기 하부워드라인 드라이버(SWLDRV)(150)에서는 주워드라인과 하부 디코딩 신호를 입력으로 하여 하부 워드라인을 구동함으로써 워드라인 인에이블 동작을 완료한다.
이때, 상기 하부 워드라인 인에이블부(120)는, 제5도에 도시한 바와 같이 상기 하나의 어드레스 신호(A0)와 인에이블 신호(enable)를 입력으로 하는 낸드게이트(121a)와, 상기 낸드 게이트(121a)의 출력을 반전시키기 위한 반전기(124a)와, 상기 낸드 게이트(121a)의 출력을 시프트 하기 위한 레벨 시프터(125)로 구성되며, 또한 상기 레벨 시프터(125)는, Vpp와 접속점(n1) 사이에 연결되며, 게이트가 접속점(n2)에 연결된 피모스 트랜지스터(PMOS transistor)(122a)와, 상기 접속점(n1)과 Vss 사이에 연결되며, 게이트에 상기 낸드 게이트(121a)의 출력이 인가되도록 연결된 엔모스 트랜지스터(NMOS transistor)(123a)와, Vpp와 상기 접속점(n2) 사이에 연결되며, 게이트가 상기 접속점(n1)에 연결된 피모스 트랜지스터(122b)와, 상기 접속점(n2)과 Vss 사이에 연결되며, 게이트에 상기 낸드 게이트(121a)의 출력 신호가 상기 반전기(124a)를 통해 인가되도록 연결된 엔모스 트랜지스터(123b)와, 상기 접속점(n2)의 신호를 반전시키기 위한 반전기(124b)와, 상기 반전기(124b)의 출력을 다시 반전시키기 위한 반전기(124c)를 포함하여 구성되며, 상기 낸드 게이트(121a)에 입력되는 로우 어드레스(A0)와 인에이블 신호가 모두 “1”(하이)이면, 0이 출력되어 엔모스 트랜지스터(123a)가 오프되고, 피모스 트랜지스터(122b)는 오프되며, 상기 낸드 게이트(123a)의 출력이 반전기(124a)를 통해 반전되어 입력되는 엔모스 트랜지스터(123b)는 온되므로 상기 접속점(n2)의 전위가 0이 되며, 반전기 124b, 124c를 통해 두 번 반전되어 원래의 상기 접속점(n2)의 전위 0이 출력됨으로써 주디코딩 신호 MWD0만 인에이블 되도록 한다.
상기 워드 디코더 드라이버(130)는, 부스팅(boosting)회로로서 제6도에 도시한 바와 같이 직렬 연결된 2개의 반전기(131, 132)로 구성되어, 상기 블록선택신호와 주디코딩 신호를 받아 선택된 블록의 하부 디코딩 신호를 인에이블하며, 이때 상기 주디코딩 신호는 상기 블록 워드 디코더 드라이버(140)에 파워를 공급한다.
상기 블록 워드 디코더 드라이버(140)는, 제7도에 도시한 바와 같이 상기 워드 디코더 드라이버(130)와 출력접속점(n0) 사이에 연결되며, 게이트에 블록선택신호(BS)가 인가되도록 연결된 엔모스 트랜지스터(142)와, 상기 엔모스 트랜지스터(142)의 게이트에 상기 블록 선택신호(BS)가 인가되거나 또는 인가되는 것을 차단하도록 스위칭하기 위한 엔모스 트랜지스터를 이용한 스위칭기(141)와, 상기 출력접속점(n0)과 접지 사이에 연결되며, 게이트에 블록 선택신호의 반전신호()가 인가되도록 연결된 엔모스 트랜지스터(143)로 구성되며, 상기 블록선택신호(BS)와 주 디코딩 신호에 따라 하부 디코딩신호(SWD)를 발생한다.
상기 하부워드라인 드라이버(150)는, 제8도에 도시한 바와 같이 상기 하부워드라인과 출력접속점(n0′) 사이에 연결되며, 게이트에 주워드라인(GWL)이 연결된 엔모스 트랜지스터(152)와, 상기 엔모스 트랜지스터(152)의 게이트가 상기 주워드라인(GWL)과 연결 또는 차단되도록 스위칭하는 엔모스 트랜지스터를 이용한 스위칭기(151)와, 상기 출력접속점(n0′)과 접지 사이에 연결되며, 게이트가 주워드라인()과 연결된 엔모스 트랜지스터(153)로 구성되며, 상기 하부 디코딩신호와 주워드라인(GWL) 신호에 따라 하부 워드라인을 구동하여 워드라인 인에이블 동작을 한다.
제9도는 본 발명에 의한 블록 워드 디코더 드라이버의 다른 실시예로서, 안정적인 회로동작과, 동작속도의 개선을 위해 씨모스를 사용한 것으로, 상기 워드 디코더 드라이버(130)와 접속점(n10) 사이에 연결되며, 게이트에 블록선택신호(BS)가 인가되도록 연결된 피모스형 부하 트랜지스터(144)와, 상기 접속점(n10)과 접지 사이에 연결되며, 상기 피모스형 부하 트랜지스터(144)와 함께 블록 선택신호(BS)가 인가되도록 연결된 엔모스형 드라이버 트랜지스터(145)와, 상기 워드 디코더 드라이버(130)와 출력접속점(n10) 사이에 연결되며, 게이트에 블록선택신호의 반전신호()가 인가되도록 연결된 엔모스 트랜지스터(146)로 구성된다.
그리고 제10도는 본 발명에 의한 반도체 메모리소자의 제2실시예로서, 상기 하부 워드라인 인에이블루(120)를 상기 로우 디코더(110)와 같은 방향으로 배치시켰다.
이상에서와 같이 본 발명에 의하면, 워드라인을 계층적으로 구성하고, 디코딩 신호도 계층구조로 인가되도록 하여 선택된 블록에서만 하부 디코딩 신호가 인에이블되도록 함으로써 워드라인의 인에이블 시간을 줄일 수 있으며, 상기 하부 워드라인 인에이블부에서의 한 번의 디코딩만 수행하면 되므로 여러 디코딩 블록에서 발생하는 오버랩 전류를 감소시킬 수 있으며, 또한 상기 블록 워드 디코더 드라이버에서 레벨 시프터를 사용하지 않으므로 여러 블록 워드 디코더 드라이버에서 흐르는 오버랩 전류도 현저히 감소시킬 수 있으며, 상기 블록 워드 디코더 드라이버를 단지 3개의 트랜지스터만으로 구성함으로써 레벨 시프터를 사용하는 종래의 기술에 비해 레이아웃 면적을 감소시켜 칩크기를 줄일 수 있는 등 많은 효과가 있다.

Claims (7)

  1. 로우(ROW) 어드레스 신호에 따라 주워드라인을 구동하고, 블록 선택신호를 발생하기 위한 로우 디코더와, 상기 로우 어드레스 신호에 따라 주 디코딩 신호를 발생하기 위한 하부 워드라인 인에이블부와, 상기 주 디코딩 신호를 일시 저장하였다가 메모리셀 블록으로 전송하기 위한 워드 디코더 드라이버와, 상기 블록 선택신호와 주 디코딩 신호에 따라 해당 블록의 하부 디코딩 신호를 인에이블 하기 위한 블록 워드 디코더 드라이버와, 상기 블록 선택신호와 주 디코딩 신호에 따라 해당 하부 워드라인을 구동하기 위한 하부워드라인 드라이버를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자.
  2. 제1항에 있어서, 상기 하부 워드라인 인에이블부는, 상기 각 어드레스 신호와 인에블 신호를 입력으로 하여 레벨 시프트 시키는 복수개의 레벨 시프터와, 하나의 어드레스 신호와 인에이블 신호를 입력으로 하여 상기 각각의 레벨 시프터로 출력하기 위한 복수개의 낸드 게이트와, 상기 낸드게이트의 출력을 각각 반전시키기 위한 복수개의 반전기를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자.
  3. 제1항에 있어서, 상기 워드 디코더 드라이버는, 직렬 연결된 2개의 반전기로 구성된 것을 특징으로 하는 반도체 메모리소자.
  4. 제1항에 있어서, 상기 블록 워드 디코더 드라이버는, 상기 워드 디코더 드라이버와 출력접속점(n0) 사이에 연결되며, 게이트에 블록선택신호가 인가되도록 연결된 엔모스트랜지스터(142)와, 상기 엔모스 트랜지스터(142)의 게이트에 상기 블록 선택신호가 인가되거나 또는 인가되는 것을 차단하도록 스위칭하기 위한 스위칭기(141)와, 상기 출력접속점(n0)과 접지 사이에 연결되며, 게이트에 상기 블록 선택신호의 반전신호가 인가되도록 연결된 엔모스 트랜지스터(143)를 구비하여 부스팅 동작에 인에이블되도록 구성된 것을 특징으로 하는 반도체 메모리소자.
  5. 제1항에 있어서, 상기 블록 워드 디코더 드라이버는, 주디코딩 신호 입력단과 접지 사이에 연결되며 블록선택신호를 입력으로 하는 부하 트랜지스터(144)와 드라이버 트랜지스터(145)로 이루어진 씨모스 인버터와, 상기 씨모스 인버터의 출력접속점(n10)과 주디코딩 신호 입력단 사이에 연결되고 상기 블록선택신호의 반전신호를 입력받는 엔모스 트랜지스터(146)를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자.
  6. 제1항에 있어서, 상기 하부 워드라인 드라이버는, 상기 하부워드라인과 출력접속점(n0′)사이에 연결되며, 게이트에 주워드라인(GWL)이 연결된 씨모스 엔모스 트랜지스터(152)와, 상기 엔모스 트랜지스터(152)의 게이트가 상기 주워드라인(GWL)과 연결 또는 차단되도록 스위칭하기 위한 스위칭기(151)와, 상기 출력접속점(n0′)과 접지사이에 연결되며, 게이트가 주워드라인()과 연결된 엔모스 트랜지스터(153)를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자.
  7. 제2항에 있어서, 상기 레벨 시프터는, Vpp와 접속점(n1) 사이에 연결되며, 게이트가 접속점(n2)에 연결된 피모스 트랜지스터(122a)와, 상기 접속점(n1)과 Vss 사이에 연결되며, 게이트에 상기 낸드 게이트(121a)의 출력이 인가되도록 연결된 엔모스 트랜지스터(123a)와, Vpp와 상기 접속점(n2) 사이에 연결되며, 게이트가 상기 접속점(n1)에 연결된 피모스 트랜지스터(122b)와, 상기 접속점(n2)과 Vss 사이에 연결되며, 게이트에 상기 낸드 게이트(121a)의 출력신호가 반전기(124a)를 통해 인가되도록 연결된 엔모스 트랜지스터(123b)와, 상기 접속점(n2)의 신호를 반전시키기 위한 반전기(124b)와, 상기 반전기(124b)의 출력을 다시 반전시키기 위한 반전기(123c)를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자.
KR1019960040329A 1996-09-17 1996-09-17 반도체 메모리소자 KR100246311B1 (ko)

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