JPH04205996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04205996A JPH04205996A JP2337441A JP33744190A JPH04205996A JP H04205996 A JPH04205996 A JP H04205996A JP 2337441 A JP2337441 A JP 2337441A JP 33744190 A JP33744190 A JP 33744190A JP H04205996 A JPH04205996 A JP H04205996A
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- Japan
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は大容量の半導体記憶装置のアクセスの高速化
に関するものである。
に関するものである。
第３図は従来の多階層分割ワード線を用いた場合の半導
体記憶装置の説明図で、図において、（１）はＮＡＮＤ
回路、（２）はインバータである。また、Ｘ、Ｖ、Ｗは
アドレス信号を示す。ＧＷＬ、５ＧＷＬ、ＷＬは各階層
のワードラインの信号名で、グローバルワードライン、
サブグローバルワードライン、ワードラインを示す。
体記憶装置の説明図で、図において、（１）はＮＡＮＤ
回路、（２）はインバータである。また、Ｘ、Ｖ、Ｗは
アドレス信号を示す。ＧＷＬ、５ＧＷＬ、ＷＬは各階層
のワードラインの信号名で、グローバルワードライン、
サブグローバルワードライン、ワードラインを示す。
次に動作について説明する。
アドレス信号Ｘはｎ本のアドレスからなり、２″あるＧ
ＷＬの任意の１本を決める。■、ＷはＹアドレス信号の
一種で、１本のアドレス信号からなる■アドレスにより
ＧＷＬを２”分割した５ＧＷＬ信号を発生し、Ｌ本のア
ドレス信号からなるＷアドレスにより、５ＧＷＬを２Ｌ
分割したＷＬ傷信号発生する。
ＷＬの任意の１本を決める。■、ＷはＹアドレス信号の
一種で、１本のアドレス信号からなる■アドレスにより
ＧＷＬを２”分割した５ＧＷＬ信号を発生し、Ｌ本のア
ドレス信号からなるＷアドレスにより、５ＧＷＬを２Ｌ
分割したＷＬ傷信号発生する。
小容量の半導体記憶装置では分割ワード線方式は用いら
れなかったが、メモリ容量の増大化に伴い、高速化、お
よび低消費電力化のため、選択されるメモリセルの数を
減少させるため分割ワード線方式が多く用いられるよう
になった。ここで、メモリセルが選択されるとは、ＷＬ
（ワードライン）を“Ｈ”レベルにすることである。し
かしながら、メモリ容量のさらなる増大により分割ワー
ド線方式も多階層化の方向に進んでいる。多階層化され
た分割ワード線方式においても、従来のワード線を“Ｈ
”にしてメモリセルを選択するという方式が用いられて
おり、ＧＷＬが“Ｈ”でＶにょ９選択された５ＧＷＬが
“Ｈ”となる。さらに、５ＧＷＬが“Ｈ″でＷにより選
択されたＷＬが“Ｈ”となる形で構成されており、回路
としてはＮＡＮＤ回路（１）とインバータ（２）という
構成となっていた。
れなかったが、メモリ容量の増大化に伴い、高速化、お
よび低消費電力化のため、選択されるメモリセルの数を
減少させるため分割ワード線方式が多く用いられるよう
になった。ここで、メモリセルが選択されるとは、ＷＬ
（ワードライン）を“Ｈ”レベルにすることである。し
かしながら、メモリ容量のさらなる増大により分割ワー
ド線方式も多階層化の方向に進んでいる。多階層化され
た分割ワード線方式においても、従来のワード線を“Ｈ
”にしてメモリセルを選択するという方式が用いられて
おり、ＧＷＬが“Ｈ”でＶにょ９選択された５ＧＷＬが
“Ｈ”となる。さらに、５ＧＷＬが“Ｈ″でＷにより選
択されたＷＬが“Ｈ”となる形で構成されており、回路
としてはＮＡＮＤ回路（１）とインバータ（２）という
構成となっていた。
従来の多階層分割ワード線方式を用いた半導体記憶装置
は以上のように構成されていたので、ＧＷＬから５ＧＷ
Ｌを選択する場合と、５ＧＷＬからＷＬを選択する場合
、ＮＡＮＤ回路とインバータと２つの論理回路を用いる
必要があり、アクセスの高速化に対し不利であるととも
に、論理回路をレイアウトするための面積の増大化にも
つながるという問題点があった。
は以上のように構成されていたので、ＧＷＬから５ＧＷ
Ｌを選択する場合と、５ＧＷＬからＷＬを選択する場合
、ＮＡＮＤ回路とインバータと２つの論理回路を用いる
必要があり、アクセスの高速化に対し不利であるととも
に、論理回路をレイアウトするための面積の増大化にも
つながるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、多層の分割ワード線方式を用いた場合に、客
階層のワード線における選択時のレベルを変えてやるこ
とにより下の階層のワード線が選択される際の論理素子
を省略することによって記憶装置のアクセスの高速化を
図るとともに、論理素子の省略によりチップサイズの減
少もあわせて行なうことのできろ半導体記憶装置を得ろ
ことを目的とする。
たもので、多層の分割ワード線方式を用いた場合に、客
階層のワード線における選択時のレベルを変えてやるこ
とにより下の階層のワード線が選択される際の論理素子
を省略することによって記憶装置のアクセスの高速化を
図るとともに、論理素子の省略によりチップサイズの減
少もあわせて行なうことのできろ半導体記憶装置を得ろ
ことを目的とする。
この発明に係る半導体記憶装置は、多階層の分割ワード
線方式を用い、各階層のワード線は選択される時の論理
が異なるものを使用したものである。
線方式を用い、各階層のワード線は選択される時の論理
が異なるものを使用したものである。
この発明におけろ半導体記憶装置は、各階層のワード線
が選択され、下の階層のワード線を選択する場合、論理
素子を省略できるので、アクセスが高速化されるととも
にチップ面積も小さくなる。
が選択され、下の階層のワード線を選択する場合、論理
素子を省略できるので、アクセスが高速化されるととも
にチップ面積も小さくなる。
以下、この発明の一実施例を図について説明する。第１
図において、（３）はＮＯＲ回路である。また、Ｘ、Ｖ
、Ｗはアドレス信号を示す。ＧＷＬ。
図において、（３）はＮＯＲ回路である。また、Ｘ、Ｖ
、Ｗはアドレス信号を示す。ＧＷＬ。
５ＧＷＬ、ＷＬは各階層のワードラインの信号名で、グ
ローバルワードライン、サブグローバルワードライン、
ワードラインを示す。
ローバルワードライン、サブグローバルワードライン、
ワードラインを示す。
次に動作について説明する。
アドレス信号Ｘはｎ本のアドレスからなり、２ＢあるＧ
ＷＬの任意の１本を決める。ｖ、ＷはＹアドレス信号の
一種で、ｍ本のアドレス信号からなるＶアドレスにより
ＧＷＬを２１分割した５ＧＷＬ信号を発生しＬ本のアド
レス信号からなろＷアドレスにより、５ＧＷＬを２Ｌ分
割したＷＬ傷信号発生する。ＧＷＬは選択時が“Ｈ”レ
ベルで、非選択時が“Ｌ”レベルとするように設定しで
ある。ＧＷＬと５ＧＷＬは、ＮＡＮＤ回路（１）１つで
結合されているので、ＧＷＬが選択され“Ｈ”レベルと
なり、かつＶが選択され“Ｈ”レベルとなった場合のみ
５ＧＷＬは“Ｌ”レベルとなる。
ＷＬの任意の１本を決める。ｖ、ＷはＹアドレス信号の
一種で、ｍ本のアドレス信号からなるＶアドレスにより
ＧＷＬを２１分割した５ＧＷＬ信号を発生しＬ本のアド
レス信号からなろＷアドレスにより、５ＧＷＬを２Ｌ分
割したＷＬ傷信号発生する。ＧＷＬは選択時が“Ｈ”レ
ベルで、非選択時が“Ｌ”レベルとするように設定しで
ある。ＧＷＬと５ＧＷＬは、ＮＡＮＤ回路（１）１つで
結合されているので、ＧＷＬが選択され“Ｈ”レベルと
なり、かつＶが選択され“Ｈ”レベルとなった場合のみ
５ＧＷＬは“Ｌ”レベルとなる。
っまｔ）ＳＧＷＬは選択時“Ｌ″レベル、非選択時が“
Ｈ”レベルとなる。さらにＷも選択時“Ｌ”レベルとな
るようにしておけば、５ＧＷＬとＷＬはＮＯＲ回路（３
）のみで結合されているので、ＷＬは選択時のみ“Ｈ”
レベルとなる。
Ｈ”レベルとなる。さらにＷも選択時“Ｌ”レベルとな
るようにしておけば、５ＧＷＬとＷＬはＮＯＲ回路（３
）のみで結合されているので、ＷＬは選択時のみ“Ｈ”
レベルとなる。
なお、上記実施例では３階層の分割ワード線を用い、上
の階層から“Ｈ”選択、′Ｌ″選択、“Ｈ″選択した場
合を示したが、４階層以上の分割ワード線でも最下層の
ワード線がＩＩ ＨＩ＋レベルになるように交互に選択
レベルを変えてもよい。
の階層から“Ｈ”選択、′Ｌ″選択、“Ｈ″選択した場
合を示したが、４階層以上の分割ワード線でも最下層の
ワード線がＩＩ ＨＩ＋レベルになるように交互に選択
レベルを変えてもよい。
さらに、メモリ素子によっては最下層のワード線が“Ｌ
”選択となるように設定してもよい。
”選択となるように設定してもよい。
以上のようにこの発明によれば、ワード線の各階層間を
結ぶ論理素子を１つだけで構成したので、アクセスの高
速な半導体記憶装置が得られるとともにチップ面積も小
さくてきるので原価の低減ができる効果がある。
結ぶ論理素子を１つだけで構成したので、アクセスの高
速な半導体記憶装置が得られるとともにチップ面積も小
さくてきるので原価の低減ができる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例である半導体記憶装置のデ
コード回路の回路図、第２図はこの発明および従来共通
のデバイスのアーキテクチャ−を示す図、第３図は従来
の半導体記憶装置のデコード回路の回路図である。 図において、（１１はＮＡＮＤ回路、（３）はＮＯＲ回
路を示す。 なお、図中、同一符号は同一、または相当部分を示す。
コード回路の回路図、第２図はこの発明および従来共通
のデバイスのアーキテクチャ−を示す図、第３図は従来
の半導体記憶装置のデコード回路の回路図である。 図において、（１１はＮＡＮＤ回路、（３）はＮＯＲ回
路を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- ３階層以上の分割ワード線方式を用いる半導体記憶装
置において、各階層の論理に異なるものを使用し、各階
層間は１つの論理素子のみで結ばれていることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337441A JPH04205996A (ja) | 1990-11-30 | 1990-11-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337441A JPH04205996A (ja) | 1990-11-30 | 1990-11-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205996A true JPH04205996A (ja) | 1992-07-28 |
Family
ID=18308665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2337441A Pending JPH04205996A (ja) | 1990-11-30 | 1990-11-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04205996A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0798989A (ja) * | 1993-09-29 | 1995-04-11 | Sony Corp | 半導体メモリの制御回路 |
| KR100246311B1 (ko) * | 1996-09-17 | 2000-03-15 | 김영환 | 반도체 메모리소자 |
| US6288947B1 (en) | 1999-06-28 | 2001-09-11 | Hyundai Electronics Industries Co., Ltd. | Data output apparatus guaranteeing complete data transfer using delayed time in memory device having pipelatch circuits |
| US6587584B1 (en) | 1999-06-28 | 2003-07-01 | Hyundai Electronics Industries Co., Ltd. | Apparatus for gamma correcting image data |
-
1990
- 1990-11-30 JP JP2337441A patent/JPH04205996A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0798989A (ja) * | 1993-09-29 | 1995-04-11 | Sony Corp | 半導体メモリの制御回路 |
| KR100246311B1 (ko) * | 1996-09-17 | 2000-03-15 | 김영환 | 반도체 메모리소자 |
| US6288947B1 (en) | 1999-06-28 | 2001-09-11 | Hyundai Electronics Industries Co., Ltd. | Data output apparatus guaranteeing complete data transfer using delayed time in memory device having pipelatch circuits |
| US6587584B1 (en) | 1999-06-28 | 2003-07-01 | Hyundai Electronics Industries Co., Ltd. | Apparatus for gamma correcting image data |
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