JPH02156666A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02156666A JPH02156666A JP63312326A JP31232688A JPH02156666A JP H02156666 A JPH02156666 A JP H02156666A JP 63312326 A JP63312326 A JP 63312326A JP 31232688 A JP31232688 A JP 31232688A JP H02156666 A JPH02156666 A JP H02156666A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- semiconductor device
- capacity
- divided
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 230000015654 memory Effects 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はメモリ及びそれを用いた半導体装置に関するも
のである。
のである。
従来の技術
最近、様々な分野の装置が多機能化されるに従って、小
容量から大容量のメモリ及びそれを用いた半導体装置が
要望されるようになってきた。
容量から大容量のメモリ及びそれを用いた半導体装置が
要望されるようになってきた。
以降、従来のメモリ及びそれを用いた半導体装置につい
て説明する。
て説明する。
第３図は従来のメモリのブロック図を示したものである
。１はメモリのコントロール部、２はメモリ部、３はア
ドレス・デコーダである。
。１はメモリのコントロール部、２はメモリ部、３はア
ドレス・デコーダである。
以上のように構成されたメモリについて、以下そのメモ
リ容量の増減方法を説明する。
リ容量の増減方法を説明する。
メモリ容量を増減させる場合、メモリ部２とアドレス・
デコーダ３を増減させる容量に応じて図面上、上下方向
に増減させる。
デコーダ３を増減させる容量に応じて図面上、上下方向
に増減させる。
発明が解決しようとする課題
しかしながら、上記従来の構成では、アドレス・デコー
ダが単一であったので、メモリが大容量になれば、コン
トロール部から最遠のメモリ部までの距離が遠（なり、
コントロール部で成牛ずるアドレス・デコード信号の配
線負荷抵抗及び配線負荷容量が増加することにより、メ
モリのアクセス・タイムが遅（なるという課題があった
。
ダが単一であったので、メモリが大容量になれば、コン
トロール部から最遠のメモリ部までの距離が遠（なり、
コントロール部で成牛ずるアドレス・デコード信号の配
線負荷抵抗及び配線負荷容量が増加することにより、メ
モリのアクセス・タイムが遅（なるという課題があった
。
また、上記メモリを用いた半導体装置では、上記のよう
に抵抗及び容量が増加することによるアクセス・タイム
の遅延が発生し、またＡＳＩＣ特定用途向けＩＣによる
設計においても、上記メモリの容量の増加に伴い、上記
メモリのブロックの形状は極端な長方形となることから
、上記半導体装置のチッ、プの形状が、上記メモリの形
状に影響を受け、チップ内にデッドスペースが発生し易
いという課題があった。
に抵抗及び容量が増加することによるアクセス・タイム
の遅延が発生し、またＡＳＩＣ特定用途向けＩＣによる
設計においても、上記メモリの容量の増加に伴い、上記
メモリのブロックの形状は極端な長方形となることから
、上記半導体装置のチッ、プの形状が、上記メモリの形
状に影響を受け、チップ内にデッドスペースが発生し易
いという課題があった。
本発明は上記従来の課題を解決するメモリを含む半導体
装置を提供することを目的とする。
装置を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置は、複数
に分割したアドレス・デコーダを含むメモリを備えてい
る。
に分割したアドレス・デコーダを含むメモリを備えてい
る。
作用
アドレス・デコーダを複数に分割することによって、メ
モリではコントロール部から最遠のメモリ部までの距離
が近くなり、配線負荷抵抗、配線負荷容量を低減するこ
とができ、また、メモリの各ビットのデコーダも分割さ
れることから、各デコーダの配線負荷抵抗、配線負荷容
量を低減することができる。
モリではコントロール部から最遠のメモリ部までの距離
が近くなり、配線負荷抵抗、配線負荷容量を低減するこ
とができ、また、メモリの各ビットのデコーダも分割さ
れることから、各デコーダの配線負荷抵抗、配線負荷容
量を低減することができる。
また、アドレスを一部グループ毎に、各アドレス・デコ
ーダに撮り分は積み上げて行くことにより、アドレス・
デコーダとメモリセルを増減させるのみで、メモリ容量
の増減を容易に行うことができる。
ーダに撮り分は積み上げて行くことにより、アドレス・
デコーダとメモリセルを増減させるのみで、メモリ容量
の増減を容易に行うことができる。
また、上記メモリを用いた半導体装置では、上記メモリ
の形状を正方形に近づけることができ、効率の良いＡＳ
ＩＣ設計を行うことができる。
の形状を正方形に近づけることができ、効率の良いＡＳ
ＩＣ設計を行うことができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例半導体装置におけるメモリの
ブロック図を示すものである。第１図において、１１は
メモリのコントロール部、１２はメモリ部、１３．１４
はアドレス・デコーダである。
ブロック図を示すものである。第１図において、１１は
メモリのコントロール部、１２はメモリ部、１３．１４
はアドレス・デコーダである。
また、第２図は第１図の半導体装置のチップ図である。
第２図において、２１は第１図で説明のメモリ、２２は
チップ全体、２３はＣＰＵ等のメモリ以外のブロックで
ある。
チップ全体、２３はＣＰＵ等のメモリ以外のブロックで
ある。
次に、本実施例の半導体装置について、そのメモリ容量
の増減方法を説明する。
の増減方法を説明する。
まず第１図のように、アドレス・デコーダを２つの領域
１３．１４に分割することにより、コントロール部１１
から最遠のメモリ部１２までの距離を半減することがで
き、またｎ（ｎ≧２の整数）に分割すれば、上記距離は
ｎ（ｎ≧２の整数）分の１にすることができる。このよ
うにしてアドレス・デコーダをｎ（ｎ≧２の整数）領域
に分割した場合、１２のメモリ部から１１のコントロー
ル部までの配線抵抗、容量をｎ（ｎ≧２の整数）分の１
に軽減することができる。また、上記メモリの各ビット
のデコーダもｎ（ｎ≧２の整数）個に分割され、分割し
た各ビットのデコーダでデコードするため、容量をｎ（
ｎ≧２の整数）分の１に軽減することができる。上記に
より、メモリ部１２からコントロール部１１への信号の
伝搬時間を短縮することができる。
１３．１４に分割することにより、コントロール部１１
から最遠のメモリ部１２までの距離を半減することがで
き、またｎ（ｎ≧２の整数）に分割すれば、上記距離は
ｎ（ｎ≧２の整数）分の１にすることができる。このよ
うにしてアドレス・デコーダをｎ（ｎ≧２の整数）領域
に分割した場合、１２のメモリ部から１１のコントロー
ル部までの配線抵抗、容量をｎ（ｎ≧２の整数）分の１
に軽減することができる。また、上記メモリの各ビット
のデコーダもｎ（ｎ≧２の整数）個に分割され、分割し
た各ビットのデコーダでデコードするため、容量をｎ（
ｎ≧２の整数）分の１に軽減することができる。上記に
より、メモリ部１２からコントロール部１１への信号の
伝搬時間を短縮することができる。
また、第１図のようにアドレスの振り分けをａ、ｂ、ｃ
、ｄ、ｅ・・・・・・の順にして、それに対応させメモ
リセルを積み上げてゆ（ことにより、メモリ容量を増減
する際は、メモリ部１２とアドレス・デコーダ１３．１
４を上記アドレスの振り分けに従って、図面上、上下方
向に増減するのみで容易に行うことができる。
、ｄ、ｅ・・・・・・の順にして、それに対応させメモ
リセルを積み上げてゆ（ことにより、メモリ容量を増減
する際は、メモリ部１２とアドレス・デコーダ１３．１
４を上記アドレスの振り分けに従って、図面上、上下方
向に増減するのみで容易に行うことができる。
また、第２図のように第１図の本発明のメモリを半導体
装置の一部として用いた場合、第１図の説明のように上
記メモリのアクセス・タイムを短縮することができ、上
記半導体装置をＡＳＩＣ対応した場合も、上記メモリの
ように、アドレス・デコーダを複数に分割することによ
り、上記メモリの形状がメモリ容量の増減に対し、大き
な変化はなく、正方形に近い形状を保つことができ、上
記半導体装置を設計する際、極端なメモリの形状による
半導体装置上のデッドスペースの発生を防ぐことができ
る。
装置の一部として用いた場合、第１図の説明のように上
記メモリのアクセス・タイムを短縮することができ、上
記半導体装置をＡＳＩＣ対応した場合も、上記メモリの
ように、アドレス・デコーダを複数に分割することによ
り、上記メモリの形状がメモリ容量の増減に対し、大き
な変化はなく、正方形に近い形状を保つことができ、上
記半導体装置を設計する際、極端なメモリの形状による
半導体装置上のデッドスペースの発生を防ぐことができ
る。
発明の効果
この発明によると、メモリのアドレス・デコーダを複数
に分割することにより、上記メモリのコントロール部か
らメモリ部の最遠部までの距離が短（なり、配線抵抗、
容量が軽減できる。また、メモリの各ビットのデコーダ
も分割されることから、各デコーダの配線負荷抵抗、配
線負荷容量が軽減できる。メモリのアクセス・タイムは
コントロール部、デコード部の配線負荷に比例して増減
することから本方式により上記メモリのアクセス・タイ
ムを短縮することができる。
に分割することにより、上記メモリのコントロール部か
らメモリ部の最遠部までの距離が短（なり、配線抵抗、
容量が軽減できる。また、メモリの各ビットのデコーダ
も分割されることから、各デコーダの配線負荷抵抗、配
線負荷容量が軽減できる。メモリのアクセス・タイムは
コントロール部、デコード部の配線負荷に比例して増減
することから本方式により上記メモリのアクセス・タイ
ムを短縮することができる。
さらに、上記メモリにおいて、アドレスを一部グループ
毎に、上記各アドレス・デコーダに振り分は積み上げて
ゆくことにより、上記アドレス・デコーダとメモリセル
とを単に増減させるのみで、メモリ容量の増減を容易に
行うことができることから異なる容量のメモリを容易に
設計できレイアウト設計に要する工数を短縮することが
できる。
毎に、上記各アドレス・デコーダに振り分は積み上げて
ゆくことにより、上記アドレス・デコーダとメモリセル
とを単に増減させるのみで、メモリ容量の増減を容易に
行うことができることから異なる容量のメモリを容易に
設計できレイアウト設計に要する工数を短縮することが
できる。
上記メモリを半導体装置の一部として使用したとき、上
記半導体装置のレイアウト上においては、上記メモリの
アドレス・デコーダを複数に分割することによって上記
メモリが大容量となった場合でもその形状を正方形に近
くすることができる。これにより、半導体装置の形状が
メモリの容量に依存し易いＡＳＩＣマイコン等の設計に
おいて半導体装置の形状を容易に正方形に近づけること
ができ、半導体装置のレイアウト上、デッドスペースの
発生を最小にする設計が可能である。
記半導体装置のレイアウト上においては、上記メモリの
アドレス・デコーダを複数に分割することによって上記
メモリが大容量となった場合でもその形状を正方形に近
くすることができる。これにより、半導体装置の形状が
メモリの容量に依存し易いＡＳＩＣマイコン等の設計に
おいて半導体装置の形状を容易に正方形に近づけること
ができ、半導体装置のレイアウト上、デッドスペースの
発生を最小にする設計が可能である。
第１図は本発明の実施例半導体装置におけるメモリのブ
ロック図、第２図は本発明の実施例半導体装置のチップ
図、第３図は従来のメモリのブロック図である。 １・・・・・・メモリのコントロール部、２・・・・・
・メモリ部、３・・・・・・アドレス・デコーダ、１１
・・・・・・メモリのコントロール部、１２・・・・・
・メモリ部、１３，１４・・・・・・アドレス・デコー
ダ、２１・・・・・・メモリブロック、２２・・・・・
・半導体装置のチップレイアウト図、２３・・・・・・
ＣＰＵ等メモリ以外のブロック、ａ。 ｂ、ｃ、ｄ、ｅ・・・・・・振り分けられたアドレスの
グループ、ａ’、ｂ’、ｃ’、ｄ’、ｅ’＝ａ、ｂ。 ｃ、ｄ、ｅそれぞれに対応するメモリセル。 代理人の氏名 弁理士 粟野重孝 ほか１２第 １ 図 第 ３ 図 箔 ２ 図 チップ全停
ロック図、第２図は本発明の実施例半導体装置のチップ
図、第３図は従来のメモリのブロック図である。 １・・・・・・メモリのコントロール部、２・・・・・
・メモリ部、３・・・・・・アドレス・デコーダ、１１
・・・・・・メモリのコントロール部、１２・・・・・
・メモリ部、１３，１４・・・・・・アドレス・デコー
ダ、２１・・・・・・メモリブロック、２２・・・・・
・半導体装置のチップレイアウト図、２３・・・・・・
ＣＰＵ等メモリ以外のブロック、ａ。 ｂ、ｃ、ｄ、ｅ・・・・・・振り分けられたアドレスの
グループ、ａ’、ｂ’、ｃ’、ｄ’、ｅ’＝ａ、ｂ。 ｃ、ｄ、ｅそれぞれに対応するメモリセル。 代理人の氏名 弁理士 粟野重孝 ほか１２第 １ 図 第 ３ 図 箔 ２ 図 チップ全停
Claims (1)
- 複数に分割したアドレス・デコーダを含むメモリを備え
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312326A JPH02156666A (ja) | 1988-12-09 | 1988-12-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312326A JPH02156666A (ja) | 1988-12-09 | 1988-12-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02156666A true JPH02156666A (ja) | 1990-06-15 |
Family
ID=18027890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63312326A Pending JPH02156666A (ja) | 1988-12-09 | 1988-12-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02156666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319605A (en) * | 1991-02-05 | 1994-06-07 | Samsung Electronics Co., Ltd. | Arrangement of word line driver stage for semiconductor memory device |
| US5467316A (en) * | 1991-12-04 | 1995-11-14 | Samsung Electronics Co., Ltd. | Device and method of reducing word line resistance of a semiconductor memory |
-
1988
- 1988-12-09 JP JP63312326A patent/JPH02156666A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319605A (en) * | 1991-02-05 | 1994-06-07 | Samsung Electronics Co., Ltd. | Arrangement of word line driver stage for semiconductor memory device |
| US5467316A (en) * | 1991-12-04 | 1995-11-14 | Samsung Electronics Co., Ltd. | Device and method of reducing word line resistance of a semiconductor memory |
| US5631183A (en) * | 1991-12-04 | 1997-05-20 | Samsung Electronics Co. Ltd. | Method of reducing word line resistance of a semiconductor memory |
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