JPH0757458A - マルチポートメモリの列デコーダ配置構造 - Google Patents
マルチポートメモリの列デコーダ配置構造Info
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- JPH0757458A JPH0757458A JP6176501A JP17650194A JPH0757458A JP H0757458 A JPH0757458 A JP H0757458A JP 6176501 A JP6176501 A JP 6176501A JP 17650194 A JP17650194 A JP 17650194A JP H0757458 A JPH0757458 A JP H0757458A
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- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＲＡＭアレイとＳＡＭアレイをもつマルチポ
ートメモリにおいて、効率的なレイアウトが可能で高集
積化に適し、信号線の負荷容量を抑制できるような列デ
コーダの配置構造を提供する。 【構成】 ４個のサブセルアレイ１０を方形に配置する
と共にその方形内にプリデコーダ４、８を配置し、さら
に、各サブセルアレイ１０のプリデコーダ側にＲＡＭ用
列デコーダ及びＳＡＭ用列デコーダをまとめて１つのデ
コーダ群として形成したＲＡＭ・ＳＡＭ用列デコーダ１
００を配置する。したがって、列デコーダ用の電源線を
１本で共通化でき、また、プリデコーダとデコーダをす
べて最短距離で結べるので、レイアウト効率がよく高集
積化に適するうえ、列デコーディングに関する信号線を
すべて短くして負荷容量を抑制できるようになる。
ートメモリにおいて、効率的なレイアウトが可能で高集
積化に適し、信号線の負荷容量を抑制できるような列デ
コーダの配置構造を提供する。 【構成】 ４個のサブセルアレイ１０を方形に配置する
と共にその方形内にプリデコーダ４、８を配置し、さら
に、各サブセルアレイ１０のプリデコーダ側にＲＡＭ用
列デコーダ及びＳＡＭ用列デコーダをまとめて１つのデ
コーダ群として形成したＲＡＭ・ＳＡＭ用列デコーダ１
００を配置する。したがって、列デコーダ用の電源線を
１本で共通化でき、また、プリデコーダとデコーダをす
べて最短距離で結べるので、レイアウト効率がよく高集
積化に適するうえ、列デコーディングに関する信号線を
すべて短くして負荷容量を抑制できるようになる。
Description
【０００１】
【産業上の利用分野】本発明はマルチポートメモリに関
し、特にビデオＲＡＭに代表されるデュアルポートメモ
リにおけるＲＡＭ用列デコーダ及びＳＡＭ用列デコーダ
の配置構造に関するものである。
し、特にビデオＲＡＭに代表されるデュアルポートメモ
リにおけるＲＡＭ用列デコーダ及びＳＡＭ用列デコーダ
の配置構造に関するものである。
【０００２】
【従来の技術】ノートブック形コンピュータに代表され
る携帯用コンピュータ等が急速に普及するにつれ、マル
チポートメモリ、中でも特にビデオＲＡＭの重要性が増
してきている。このビデオＲＡＭは、ランダムアクセス
型のメモリセルによるダイナミックＲＡＭの機能に、高
速でデータを伝送できるシリアルアクセス型のメモリセ
ルによるＳＡＭ機能を付加し、そして、それらを非同期
的に使用できるようにしたデュアルポートメモリであ
る。このような構成のビデオＲＡＭは、ダイナミックＲ
ＡＭポートをシステムのＣＰＵに接続し、高速のＳＡＭ
ポートをＣＲＴやビデオカメラ等の外部システムに接続
して用いることでシステムに対する応用力にかなり優れ
ており、したがってその応用範囲も急速に拡大してい
る。
る携帯用コンピュータ等が急速に普及するにつれ、マル
チポートメモリ、中でも特にビデオＲＡＭの重要性が増
してきている。このビデオＲＡＭは、ランダムアクセス
型のメモリセルによるダイナミックＲＡＭの機能に、高
速でデータを伝送できるシリアルアクセス型のメモリセ
ルによるＳＡＭ機能を付加し、そして、それらを非同期
的に使用できるようにしたデュアルポートメモリであ
る。このような構成のビデオＲＡＭは、ダイナミックＲ
ＡＭポートをシステムのＣＰＵに接続し、高速のＳＡＭ
ポートをＣＲＴやビデオカメラ等の外部システムに接続
して用いることでシステムに対する応用力にかなり優れ
ており、したがってその応用範囲も急速に拡大してい
る。
【０００３】そのため近年では、更なる多機能化及び記
憶容量増大の要求に応じてより高集積のビデオＲＡＭの
必要性が叫ばれており、その開発が進められている。し
かしながら、制限されたチップ面積内で高集積化を行う
には、高度の技術を必要とし、さらに、電力消費や高速
アクセス等の問題を解決しなければならない。
憶容量増大の要求に応じてより高集積のビデオＲＡＭの
必要性が叫ばれており、その開発が進められている。し
かしながら、制限されたチップ面積内で高集積化を行う
には、高度の技術を必要とし、さらに、電力消費や高速
アクセス等の問題を解決しなければならない。
【０００４】例えば、ビデオＲＡＭの高集積化は単位面
積当りのメモリセル数増加を意味し、そのメモリセル数
の増加に伴って、各メモリセルをデコーディングするた
めのデコーダ数も増加することになる。このデコーダの
増加がチップの高集積化に不利な要素として働き、チッ
プのレイアウトを難しくしている。特にビデオＲＡＭの
場合には、１つの単位セルアレイにＲＡＭアレイ及びＳ
ＡＭアレイが共存し、これらがそれぞれ独立した列（co
lumn）デコーダを必要とするため、高集積化に不利な要
素となっている。
積当りのメモリセル数増加を意味し、そのメモリセル数
の増加に伴って、各メモリセルをデコーディングするた
めのデコーダ数も増加することになる。このデコーダの
増加がチップの高集積化に不利な要素として働き、チッ
プのレイアウトを難しくしている。特にビデオＲＡＭの
場合には、１つの単位セルアレイにＲＡＭアレイ及びＳ
ＡＭアレイが共存し、これらがそれぞれ独立した列（co
lumn）デコーダを必要とするため、高集積化に不利な要
素となっている。
【０００５】これに関して、図６に、従来技術によるビ
デオＲＡＭの列デコーダの配置をブロック図で示す。同
図に示すようなアレイ構造は当該分野で一般的なビデオ
ＲＡＭの構造で、例えば、三星電子社のビデオＲＡＭ製
品であるＫＭ４２４Ｃ２５７やＫＭ４２８Ｃ１２８等に
採用された技術である。
デオＲＡＭの列デコーダの配置をブロック図で示す。同
図に示すようなアレイ構造は当該分野で一般的なビデオ
ＲＡＭの構造で、例えば、三星電子社のビデオＲＡＭ製
品であるＫＭ４２４Ｃ２５７やＫＭ４２８Ｃ１２８等に
採用された技術である。
【０００６】外部から与えられる列アドレスは列アドレ
ス入力バッファ２を通じて入力され、この列アドレス入
力バッファ２の出力信号ＣＡｉが、ＲＡＭ用列プリデコ
ーダ４に、また、ＳＡＭカウンタ６を経てＳＡＭ用列プ
リデコーダ８にそれぞれ入力される。そして、ＲＡＭ用
列プリデコーダ４の出力信号ＲＤＣＡｉｊは、ＲＡＭ用
列デコーダ１２に入力され、ＳＡＭ用列プリデコーダ８
の出力信号ＳＤＣＡｉｊは、ＳＡＭ用列デコーダ１４に
入力される。
ス入力バッファ２を通じて入力され、この列アドレス入
力バッファ２の出力信号ＣＡｉが、ＲＡＭ用列プリデコ
ーダ４に、また、ＳＡＭカウンタ６を経てＳＡＭ用列プ
リデコーダ８にそれぞれ入力される。そして、ＲＡＭ用
列プリデコーダ４の出力信号ＲＤＣＡｉｊは、ＲＡＭ用
列デコーダ１２に入力され、ＳＡＭ用列プリデコーダ８
の出力信号ＳＤＣＡｉｊは、ＳＡＭ用列デコーダ１４に
入力される。
【０００７】この図６に示す構成では、ＲＡＭ用列デコ
ーダ１２及びＳＡＭ用列デコーダ１４がサブセルアレイ
１０を挟んで両側に分離配置されている。尚、図６で
は、両側にＲＡＭ用列デコーダ１２及びＳＡＭ用列デコ
ーダ１４を有する４個の単位セルアレイをもつビデオＲ
ＡＭを示している。
ーダ１２及びＳＡＭ用列デコーダ１４がサブセルアレイ
１０を挟んで両側に分離配置されている。尚、図６で
は、両側にＲＡＭ用列デコーダ１２及びＳＡＭ用列デコ
ーダ１４を有する４個の単位セルアレイをもつビデオＲ
ＡＭを示している。
【０００８】図７に、図６におけるＲＡＭ用列デコーダ
１２及びＳＡＭ用列デコーダ１４のサブセルアレイ１０
に対するレイアウトをより詳細に示し、そのデータ伝送
過程を説明する。ＲＡＭ用列デコーダ１２の出力信号Ｒ
ＣＳＬｉ（ｉ＝０、１、２、…）はＲＡＭ用入出力トラ
ンジスタ２２、２４のＯＮ／ＯＦＦ動作、ＳＡＭ用列デ
コーダ１４の出力信号ＳＣＳＬｉはＳＡＭ用入出力トラ
ンジスタ２６、２８のＯＮ／ＯＦＦ動作を担当する。そ
して、ＲＡＭ用入出力トランジスタ２２、２４のチャネ
ルにはＲＡＭ用入出力線ＲＩＯ、バーＲＩＯがそれぞれ
接続され、ＳＡＭ用入出力トランジスタ２６、２８のチ
ャネルにはＳＡＭ用入出力線ＳＩＯ、バーＳＩＯがそれ
ぞれ接続される。尚、各入出力トランジスタについては
１列のみ具体的に示し、後は省略している。
１２及びＳＡＭ用列デコーダ１４のサブセルアレイ１０
に対するレイアウトをより詳細に示し、そのデータ伝送
過程を説明する。ＲＡＭ用列デコーダ１２の出力信号Ｒ
ＣＳＬｉ（ｉ＝０、１、２、…）はＲＡＭ用入出力トラ
ンジスタ２２、２４のＯＮ／ＯＦＦ動作、ＳＡＭ用列デ
コーダ１４の出力信号ＳＣＳＬｉはＳＡＭ用入出力トラ
ンジスタ２６、２８のＯＮ／ＯＦＦ動作を担当する。そ
して、ＲＡＭ用入出力トランジスタ２２、２４のチャネ
ルにはＲＡＭ用入出力線ＲＩＯ、バーＲＩＯがそれぞれ
接続され、ＳＡＭ用入出力トランジスタ２６、２８のチ
ャネルにはＳＡＭ用入出力線ＳＩＯ、バーＳＩＯがそれ
ぞれ接続される。尚、各入出力トランジスタについては
１列のみ具体的に示し、後は省略している。
【０００９】メモリセルに対し読出／書込を行うとき、
ＲＡＭアレイ１０Ａに記憶されている、あるいは記憶さ
れるデータのアクセスは、ＲＡＭ用入出力線ＲＩＯ、バ
ーＲＩＯを通じての伝送で行われる。また、ＳＡＭ用列
デコーダ１４の出力信号ＳＣＳＬｉがＳＡＭ用入出力ト
ランジスタ２６、２８を導通させることで、ラッチ形態
のＳＡＭアレイ１０Ｂに貯蔵されたデータがＳＡＭ用入
出力線ＳＩＯ、バーＳＩＯに伝送される。
ＲＡＭアレイ１０Ａに記憶されている、あるいは記憶さ
れるデータのアクセスは、ＲＡＭ用入出力線ＲＩＯ、バ
ーＲＩＯを通じての伝送で行われる。また、ＳＡＭ用列
デコーダ１４の出力信号ＳＣＳＬｉがＳＡＭ用入出力ト
ランジスタ２６、２８を導通させることで、ラッチ形態
のＳＡＭアレイ１０Ｂに貯蔵されたデータがＳＡＭ用入
出力線ＳＩＯ、バーＳＩＯに伝送される。
【００１０】このような従来のビデオＲＡＭでは、１つ
のセルアレイにＲＡＭアレイ１０ＡとＳＡＭアレイ１０
Ｂが隣接して共存し、これらが列デコーダをそれぞれ備
えるようにされ、そしてＲＡＭ用列デコーダ１２及びＳ
ＡＭ用列デコーダ１４は、サブセルアレイ１０を間に置
いて向かい合う形で分離させて設けられている。この配
置構造によると、ＲＡＭ用列デコーダ１２とＳＡＭ用列
デコーダ１４のそれぞれに電源供給用の電源線を別々に
接続しなければならず、また図６を参照すると分かるよ
うに、ＳＡＭ用列プリデコーダ８の出力信号ＳＤＣＡｉ
ｊを遠く離れたＳＡＭ用列デコーダ１４まで印加する必
要がある。そのため、集積度の増加に従ってチップレイ
アウト上不利に働くことになり、しかも実際に高度のレ
イアウト技術を必要としている。すなわち、レイアウト
の効率性低下及び高集積化の障害の各要因となってい
る。さらに、ＳＡＭ用列プリデコーダ８の出力信号ＳＤ
ＣＡｉｊをＳＡＭ用列デコーダ１４へ供給するための信
号線が長いため、その負荷容量（loading capacitanc
e）が大きくなる。これは、信号線が極微細化される高
集積のビデオＲＡＭにおいて一層深刻な問題となる。
のセルアレイにＲＡＭアレイ１０ＡとＳＡＭアレイ１０
Ｂが隣接して共存し、これらが列デコーダをそれぞれ備
えるようにされ、そしてＲＡＭ用列デコーダ１２及びＳ
ＡＭ用列デコーダ１４は、サブセルアレイ１０を間に置
いて向かい合う形で分離させて設けられている。この配
置構造によると、ＲＡＭ用列デコーダ１２とＳＡＭ用列
デコーダ１４のそれぞれに電源供給用の電源線を別々に
接続しなければならず、また図６を参照すると分かるよ
うに、ＳＡＭ用列プリデコーダ８の出力信号ＳＤＣＡｉ
ｊを遠く離れたＳＡＭ用列デコーダ１４まで印加する必
要がある。そのため、集積度の増加に従ってチップレイ
アウト上不利に働くことになり、しかも実際に高度のレ
イアウト技術を必要としている。すなわち、レイアウト
の効率性低下及び高集積化の障害の各要因となってい
る。さらに、ＳＡＭ用列プリデコーダ８の出力信号ＳＤ
ＣＡｉｊをＳＡＭ用列デコーダ１４へ供給するための信
号線が長いため、その負荷容量（loading capacitanc
e）が大きくなる。これは、信号線が極微細化される高
集積のビデオＲＡＭにおいて一層深刻な問題となる。
【００１１】
【発明が解決しようとする課題】したがって本発明の目
的は、第一に、チップの集積度を容易に向上させられる
ような列デコーダの配置構造を提供することにある。第
二に、レイアウト効率により優れた列デコーダの配置構
造を提供することにある。第三に、容易で効率的なレイ
アウト設計が可能でレイアウト面積を最小化でき、チッ
プの集積度を向上させられるような列デコーダの配置構
造を提供することにある。第四に、列デコーディングに
関連する信号線の負荷容量を抑制できるような列デコー
ダの配置構造を提供することにある。第五に、プリデコ
ーダから列デコーダまでの間隔を短くできて高集積化に
適した列デコーダの配置構造を提供することにある。第
六に、列デコーディングに関連する信号線の負荷容量を
最小化すると共にチップに占めるレイアウト面積を最小
化できるような列デコーダの配置構造を提供することに
ある。
的は、第一に、チップの集積度を容易に向上させられる
ような列デコーダの配置構造を提供することにある。第
二に、レイアウト効率により優れた列デコーダの配置構
造を提供することにある。第三に、容易で効率的なレイ
アウト設計が可能でレイアウト面積を最小化でき、チッ
プの集積度を向上させられるような列デコーダの配置構
造を提供することにある。第四に、列デコーディングに
関連する信号線の負荷容量を抑制できるような列デコー
ダの配置構造を提供することにある。第五に、プリデコ
ーダから列デコーダまでの間隔を短くできて高集積化に
適した列デコーダの配置構造を提供することにある。第
六に、列デコーディングに関連する信号線の負荷容量を
最小化すると共にチップに占めるレイアウト面積を最小
化できるような列デコーダの配置構造を提供することに
ある。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明では、分割配置された各サブセルアレイ
に対し、その片側にＲＡＭ用列デコーダ及びＳＡＭ用列
デコーダをまとめて１つのデコーダ群としてそれぞれ配
置することを主な特徴する。
るために本発明では、分割配置された各サブセルアレイ
に対し、その片側にＲＡＭ用列デコーダ及びＳＡＭ用列
デコーダをまとめて１つのデコーダ群としてそれぞれ配
置することを主な特徴する。
【００１３】より具体的には、メモリセルアレイを多数
のサブセルアレイに分割して方形に配置すると共に、そ
の各サブセルアレイスのなす方形内にＲＡＭ用とＳＡＭ
用の各列プリデコーダを配置し、そして、各サブセルア
レイの列プリデコーダ側となる片側にＲＡＭ用列デコー
ダ及びＳＡＭ用列デコーダをまとめて１つのデコーダ群
をなすようにして配置する。
のサブセルアレイに分割して方形に配置すると共に、そ
の各サブセルアレイスのなす方形内にＲＡＭ用とＳＡＭ
用の各列プリデコーダを配置し、そして、各サブセルア
レイの列プリデコーダ側となる片側にＲＡＭ用列デコー
ダ及びＳＡＭ用列デコーダをまとめて１つのデコーダ群
をなすようにして配置する。
【００１４】このような配置構造においては、セルアレ
イの片側に１つにまとめて配置するので、ＲＡＭ用列デ
コーダ及びＳＡＭ用列デコーダは共通の電源線を使用す
ることが可能となる。また、ＲＡＭ用列プリデコーダ、
ＳＡＭ用列プリデコーダ、ＲＡＭ用列デコーダ、そして
ＳＡＭ用列デコーダをすべて近接させて配置することが
可能となり、各回路を最短距離で結ぶことができる。し
たがって、効率的なレイアウトを行え高集積化により適
しており、さらに、列デコーディングに関係する信号線
すべてをより短くできるので、負荷容量を極力抑えられ
る。
イの片側に１つにまとめて配置するので、ＲＡＭ用列デ
コーダ及びＳＡＭ用列デコーダは共通の電源線を使用す
ることが可能となる。また、ＲＡＭ用列プリデコーダ、
ＳＡＭ用列プリデコーダ、ＲＡＭ用列デコーダ、そして
ＳＡＭ用列デコーダをすべて近接させて配置することが
可能となり、各回路を最短距離で結ぶことができる。し
たがって、効率的なレイアウトを行え高集積化により適
しており、さらに、列デコーディングに関係する信号線
すべてをより短くできるので、負荷容量を極力抑えられ
る。
【００１５】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図中の同じ部分には可能
な限り共通の符号を使用する。
参照して詳細に説明する。尚、図中の同じ部分には可能
な限り共通の符号を使用する。
【００１６】この実施例においてはマルチポートメモリ
としてビデオＲＡＭを取り上げ、本発明の全般的な理解
のために、ＲＡＭ用列デコーダ数及びＳＡＭ用列デコー
ダ数等を特定した詳細な構造を提示する。しかしなが
ら、当該技術分野における通常の知識を有する者であれ
ば、本発明はそれに限定されずとも多様に実施可能であ
ることは理解できよう。
としてビデオＲＡＭを取り上げ、本発明の全般的な理解
のために、ＲＡＭ用列デコーダ数及びＳＡＭ用列デコー
ダ数等を特定した詳細な構造を提示する。しかしなが
ら、当該技術分野における通常の知識を有する者であれ
ば、本発明はそれに限定されずとも多様に実施可能であ
ることは理解できよう。
【００１７】ここで使用される“列デコーダ”とは、セ
ルデータが伝送される経路を指定するためのもので、そ
の経路を直接的に指定するデコーダを意味し、“列プリ
デコーダ”とは、セルデータが伝送される経路を指定す
るためのもので、列アドレス入力バッファと列デコーダ
との間に位置してその経路を間接的に指定するデコーダ
を意味する。
ルデータが伝送される経路を指定するためのもので、そ
の経路を直接的に指定するデコーダを意味し、“列プリ
デコーダ”とは、セルデータが伝送される経路を指定す
るためのもので、列アドレス入力バッファと列デコーダ
との間に位置してその経路を間接的に指定するデコーダ
を意味する。
【００１８】図１は、この例のビデオＲＡＭの列デコー
ダの配置を示すブロック図である。同図に示すビデオＲ
ＡＭにおける列デコーダの配置構造の特徴は、主にＲＡ
Ｍ・ＳＡＭ用列デコーダ１００にある。すなわち、ＲＡ
Ｍ用とＳＡＭ用の各列デコーダを分離配置するのではな
く、サブセルアレイ１０の片側に両者を共存させた点に
大きな特徴がある。
ダの配置を示すブロック図である。同図に示すビデオＲ
ＡＭにおける列デコーダの配置構造の特徴は、主にＲＡ
Ｍ・ＳＡＭ用列デコーダ１００にある。すなわち、ＲＡ
Ｍ用とＳＡＭ用の各列デコーダを分離配置するのではな
く、サブセルアレイ１０の片側に両者を共存させた点に
大きな特徴がある。
【００１９】この実施例のメモリセルアレイは、４個の
サブセルアレイ１０に分割して配置されている。そし
て、本発明による列デコーダの配置構造に最適な例とし
て、４個のサブセルアレイ１０を縦と横（行と列）方向
に方形をなすようにして対称的に配置しておいて、その
各サブセルアレイ１０の間を周辺回路用に使用してい
る。したがって、ＲＡＭ用列プリデコーダ４及びＳＡＭ
用列プリデコーダ８は、各サブセルアレイ１０の間、す
なわち方形内に設けられる。このような配置は、チップ
のレイアウトを容易にし、同時に、各ＲＡＭ・ＳＡＭ用
列デコーダ１００とＲＡＭ用列プリデコーダ４及びＳＡ
Ｍ用列プリデコーダ８との間を最小間隔とする最適の構
造となる。その結果、ＳＡＭ用列プリデコーダ８（ある
いはＲＡＭ用列プリデコーダ４）の出力信号ＳＤＣＡｉ
ｊ（ＲＤＣＡｉｊ）を図６に示すように遠くまで伝送す
る必要がなくなり、すぐ隣となるＲＡＭ・ＳＡＭ用列デ
コーダ１００に送ればすむ。すなわち、列プリデコーダ
と列デコーダとを近接させて設けられるため、信号線の
負荷容量を大幅に抑制できる。
サブセルアレイ１０に分割して配置されている。そし
て、本発明による列デコーダの配置構造に最適な例とし
て、４個のサブセルアレイ１０を縦と横（行と列）方向
に方形をなすようにして対称的に配置しておいて、その
各サブセルアレイ１０の間を周辺回路用に使用してい
る。したがって、ＲＡＭ用列プリデコーダ４及びＳＡＭ
用列プリデコーダ８は、各サブセルアレイ１０の間、す
なわち方形内に設けられる。このような配置は、チップ
のレイアウトを容易にし、同時に、各ＲＡＭ・ＳＡＭ用
列デコーダ１００とＲＡＭ用列プリデコーダ４及びＳＡ
Ｍ用列プリデコーダ８との間を最小間隔とする最適の構
造となる。その結果、ＳＡＭ用列プリデコーダ８（ある
いはＲＡＭ用列プリデコーダ４）の出力信号ＳＤＣＡｉ
ｊ（ＲＤＣＡｉｊ）を図６に示すように遠くまで伝送す
る必要がなくなり、すぐ隣となるＲＡＭ・ＳＡＭ用列デ
コーダ１００に送ればすむ。すなわち、列プリデコーダ
と列デコーダとを近接させて設けられるため、信号線の
負荷容量を大幅に抑制できる。
【００２０】図２は、図１中のＲＡＭ・ＳＡＭ用列デコ
ーダ１００についての構成例を示し、分図Ａ、Ｂでそれ
ぞれ異なった構成例を示している。
ーダ１００についての構成例を示し、分図Ａ、Ｂでそれ
ぞれ異なった構成例を示している。
【００２１】図２Ａの構成では、ＲＡＭ用列デコーダと
ＳＡＭ用列デコーダが交互に１列ずつ配列されている。
すなわち、ＲＡＭ用列デコーダ及びＳＡＭ用列デコーダ
が１列ずつ交互に配列されて１つのデコーダ群を形成
し、それにより、両者が電源線を共有するようになって
いる。尚、この図２Ａには１列ずつＲＡＭ用列デコーダ
及びＳＡＭ用列デコーダを交互に配置する例を示してい
るが、２列ずつＲＡＭ用列デコーダ及びＳＡＭ用列デコ
ーダを交互に配置する構成も可能である。
ＳＡＭ用列デコーダが交互に１列ずつ配列されている。
すなわち、ＲＡＭ用列デコーダ及びＳＡＭ用列デコーダ
が１列ずつ交互に配列されて１つのデコーダ群を形成
し、それにより、両者が電源線を共有するようになって
いる。尚、この図２Ａには１列ずつＲＡＭ用列デコーダ
及びＳＡＭ用列デコーダを交互に配置する例を示してい
るが、２列ずつＲＡＭ用列デコーダ及びＳＡＭ用列デコ
ーダを交互に配置する構成も可能である。
【００２２】図２Ｂの構成では、ＲＡＭ用列デコーダを
まとめたＲＡＭ用列デコーダ群とＳＡＭ用列デコーダを
まとめたＳＡＭ用列デコーダ群とを隣り合わせて配置
し、１つのデコーダ群を形成している。この場合、１つ
のデコーダ群を形成するＲＡＭ用列デコーダとＳＡＭ用
列デコーダは、配線の効率からすると図示のように図中
横方向（列方向）に隣接させるのが好ましいが、図中縦
方向（行方向）に隣接させることも可能である。この構
成によれば、両者は電源線を共有できるうえ、ビット線
間隔（pitch ）の微細化にも適している。
まとめたＲＡＭ用列デコーダ群とＳＡＭ用列デコーダを
まとめたＳＡＭ用列デコーダ群とを隣り合わせて配置
し、１つのデコーダ群を形成している。この場合、１つ
のデコーダ群を形成するＲＡＭ用列デコーダとＳＡＭ用
列デコーダは、配線の効率からすると図示のように図中
横方向（列方向）に隣接させるのが好ましいが、図中縦
方向（行方向）に隣接させることも可能である。この構
成によれば、両者は電源線を共有できるうえ、ビット線
間隔（pitch ）の微細化にも適している。
【００２３】これら図２Ａ、Ｂに示す構成において、例
えば１つのサブセルアレイ１０にビット線対ＢＬ、バー
ＢＬが５１２個設けられる場合、ＲＡＭ用列デコーダを
２５６個、ＳＡＭ用列デコーダを１２８個として実施す
ればよいが、ただし、これは列アドレスのコーディング
条件に応じて適切に実施すべきものである。
えば１つのサブセルアレイ１０にビット線対ＢＬ、バー
ＢＬが５１２個設けられる場合、ＲＡＭ用列デコーダを
２５６個、ＳＡＭ用列デコーダを１２８個として実施す
ればよいが、ただし、これは列アドレスのコーディング
条件に応じて適切に実施すべきものである。
【００２４】図３に、図１に示した構成におけるＲＡＭ
用列デコーダ及びＳＡＭ用列デコーダの各出力信号の接
続関係について、１列を代表的に示して説明する。すな
わち、ＲＡＭ・ＳＡＭ用列デコーダ１００から信号ＲＣ
ＳＬｉ及び信号ＳＣＳＬｉが出力され、信号ＲＣＳＬｉ
はＲＡＭ用入出力トランジスタ４２、４４（列ゲート）
を制御し、信号ＳＣＳＬｉはＳＡＭ用入出力トランジス
タ４６、４８（列ゲート）を制御するようにつながれ
る。
用列デコーダ及びＳＡＭ用列デコーダの各出力信号の接
続関係について、１列を代表的に示して説明する。すな
わち、ＲＡＭ・ＳＡＭ用列デコーダ１００から信号ＲＣ
ＳＬｉ及び信号ＳＣＳＬｉが出力され、信号ＲＣＳＬｉ
はＲＡＭ用入出力トランジスタ４２、４４（列ゲート）
を制御し、信号ＳＣＳＬｉはＳＡＭ用入出力トランジス
タ４６、４８（列ゲート）を制御するようにつながれ
る。
【００２５】図４は各プリデコーダの具体例で、図４Ａ
はＲＡＭ用プリデコーダの回路図、図４ＢはＳＡＭ用プ
リデコーダの回路図である。図示の回路構成は、特に説
明するまでもなくすでによく知られたものである。図１
に示したＲＡＭ用列プリデコーダ４、ＳＡＭ用列プリデ
コーダ８はこのような回路から構成されている。
はＲＡＭ用プリデコーダの回路図、図４ＢはＳＡＭ用プ
リデコーダの回路図である。図示の回路構成は、特に説
明するまでもなくすでによく知られたものである。図１
に示したＲＡＭ用列プリデコーダ４、ＳＡＭ用列プリデ
コーダ８はこのような回路から構成されている。
【００２６】図５は各デコーダの具体例で、図５ＡはＲ
ＡＭ用列デコーダの回路図、図５ＢはＳＡＭ用列デコー
ダの回路図である。これらの回路構成もよく知られたも
ので、その説明は省略する。図２に示したＲＡＭ・ＳＡ
Ｍ用列デコーダ１００のＲＡＭ用列デコーダ、ＳＡＭ用
列デコーダはこのような回路から構成される。
ＡＭ用列デコーダの回路図、図５ＢはＳＡＭ用列デコー
ダの回路図である。これらの回路構成もよく知られたも
ので、その説明は省略する。図２に示したＲＡＭ・ＳＡ
Ｍ用列デコーダ１００のＲＡＭ用列デコーダ、ＳＡＭ用
列デコーダはこのような回路から構成される。
【００２７】
【発明の効果】以上説明してきたように本発明は、ＲＡ
Ｍ用列デコーダとＳＡＭ用列デコーダを分離してセルア
レイの両側に設けるのではなく、セルアレイの片側に共
存させて設ける配置構造とした。それにより、列プリデ
コーダと列デコーダとの間隔を最小化でき、これらの間
の信号線の負荷容量を無視できる程度まで抑制し得る。
また、列デコーダに関するレイアウトを効率よく行え、
チップ上の占有面積を最小化できるので、チップの高集
積化に適している。
Ｍ用列デコーダとＳＡＭ用列デコーダを分離してセルア
レイの両側に設けるのではなく、セルアレイの片側に共
存させて設ける配置構造とした。それにより、列プリデ
コーダと列デコーダとの間隔を最小化でき、これらの間
の信号線の負荷容量を無視できる程度まで抑制し得る。
また、列デコーダに関するレイアウトを効率よく行え、
チップ上の占有面積を最小化できるので、チップの高集
積化に適している。
【図１】本発明による列デコーダの配置構造の実施例を
示すブロック図。
示すブロック図。
【図２】Ａは、図１中に示す列デコーダの構成の一例を
示すブロック図、Ｂは、図１中に示す列デコーダの構成
の他の例を示すブロック図。
示すブロック図、Ｂは、図１中に示す列デコーダの構成
の他の例を示すブロック図。
【図３】図１中に示す列デコーダとサブセルアレイとの
間の接続関係を簡単に示す回路図。
間の接続関係を簡単に示す回路図。
【図４】Ａは、ＲＡＭ用列プリデコーダの具体例を示す
回路図、Ｂは、ＳＡＭ用列プリデコーダの具体例を示す
回路図。
回路図、Ｂは、ＳＡＭ用列プリデコーダの具体例を示す
回路図。
【図５】Ａは、ＲＡＭ用列デコーダの具体例を示す回路
図、Ｂは、ＳＡＭ用列デコーダの具体例を示す回路図。
図、Ｂは、ＳＡＭ用列デコーダの具体例を示す回路図。
【図６】従来における列デコーダの配置構造を示すブロ
ック図。
ック図。
【図７】図６中に示す列デコーダとサブセルアレイとの
間の接続関係を簡単に示す回路図。
間の接続関係を簡単に示す回路図。
２ 列アドレス入力バッファ ４ ＲＡＭ用列プリデコーダ ６ ＳＡＭカウンタ ８ ＳＡＭ用列プリデコーダ １０ サブセルアレイ １００ ＲＡＭ・ＳＡＭ用列デコーダ
Claims (8)
- 【請求項１】 メモリセルアレイにＲＡＭアレイとＳＡ
Ｍアレイとを有し、ＲＡＭアレイの列選択とＳＡＭアレ
イの列選択とをそれぞれ専用の列デコーダにより行うよ
うになったマルチポートメモリの列デコーダ配置構造に
おいて、 メモリセルアレイを多数のサブセルアレイに分割配置
し、且つ各サブセルアレイの片側にＲＡＭ用列デコーダ
及びＳＡＭ用列デコーダをまとめて１つのデコーダ群と
して配置したことを特徴とする列デコーダ配置構造。 - 【請求項２】 ＲＡＭ用列デコーダとＳＡＭ用列デコー
ダを１列ずつ交互に配列して共通の電源線から電源を供
給するようにした請求項１記載の列デコーダ配置構造。 - 【請求項３】 ＲＡＭ用列デコーダ及びＳＡＭ用列デコ
ーダを列方向で隣り合わせて配列して共通の電源線から
電源を供給するようにした請求項１記載の列デコーダ配
置構造。 - 【請求項４】 メモリセルアレイにＲＡＭアレイとＳＡ
Ｍアレイとを有し、ＲＡＭアレイの列選択とＳＡＭアレ
イの列選択とをそれぞれ専用の列デコーダにより行うよ
うになったマルチポートメモリの列デコーダ配置構造に
おいて、 メモリセルアレイを多数のサブセルアレイに分割して方
形に配置すると共にその方形内に列プリデコーダを配置
し、且つ列プリデコーダ側となる各サブセルアレイの片
側にＲＡＭ用列デコーダ及びＳＡＭ用列デコーダをまと
めて１つのデコーダ群として配置したことを特徴とする
列デコーダ配置構造。 - 【請求項５】 ＲＡＭ用列デコーダ及びＳＡＭ用列デコ
ーダを１列ずつ交互に配列して共通の電源線から電源を
供給するようにした請求項４記載の列デコーダ配置構
造。 - 【請求項６】 ＲＡＭ用列デコーダ及びＳＡＭ用列デコ
ーダを列方向で隣り合わせて配列して共通の電源線から
電源を供給するようにした請求項４記載の列デコーダ配
置構造。 - 【請求項７】 メモリセルアレイにＲＡＭアレイとＳＡ
Ｍアレイとを有し、ＲＡＭアレイの列選択とＳＡＭアレ
イの列選択とをそれぞれ専用の列デコーダにより行うよ
うになったマルチポートメモリの列デコーダ配置構造に
おいて、 メモリセルアレイを多数のサブセルアレイに分割して方
形に配置すると共にその方形内に列プリデコーダを配置
し、且つ列プリデコーダ側となる各サブセルアレイの片
側に、電源線を共有するようにしてＲＡＭ用列デコーダ
とＳＡＭ用列デコーダを１列ずつ交互に配列し１つのデ
コーダ群として配置したことを特徴とする列デコーダ配
置構造。 - 【請求項８】 メモリセルアレイにＲＡＭアレイとＳＡ
Ｍアレイとを有し、ＲＡＭアレイの列選択とＳＡＭアレ
イの列選択とをそれぞれ専用の列デコーダにより行うよ
うになったマルチポートメモリの列デコーダ配置構造に
おいて、 メモリセルアレイを多数のサブセルアレイに分割して方
形に配置すると共にその方形内に列プリデコーダを配置
し、且つ列プリデコーダ側となる各サブセルアレイの片
側に、電源線を共有するようにしてＲＡＭ用列デコーダ
とＳＡＭ用列デコーダを列方向で隣り合わせて配列し１
つのデコーダ群として配置したことを特徴とする列デコ
ーダ配置構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P14845 | 1993-07-31 | ||
| KR1019930014845A KR960005353B1 (ko) | 1993-07-31 | 1993-07-31 | 비디오램의 열디코오더 배열방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0757458A true JPH0757458A (ja) | 1995-03-03 |
| JP3715663B2 JP3715663B2 (ja) | 2005-11-09 |
Family
ID=19360565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17650194A Expired - Fee Related JP3715663B2 (ja) | 1993-07-31 | 1994-07-28 | マルチポートメモリの列デコーダ配置構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5487028A (ja) |
| JP (1) | JP3715663B2 (ja) |
| KR (1) | KR960005353B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5912060A (en) * | 1997-06-30 | 1999-06-15 | Unitika Ltd. | Biaxial oriented polyester film |
| US6103124A (en) * | 1996-09-26 | 2000-08-15 | Sanyo Electric Co., Ltd. | Organic waste processor and organic waste processing method |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917177A (ja) * | 1995-06-30 | 1997-01-17 | Micron Technol Inc | シングル・エンド転送回路 |
| US7529635B2 (en) * | 2004-02-12 | 2009-05-05 | Seagate Technology, Llc | Method and apparatus for head gimbal assembly testing |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772991B2 (ja) * | 1988-12-06 | 1995-08-02 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0562461A (ja) * | 1991-04-09 | 1993-03-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5349552A (en) * | 1991-12-20 | 1994-09-20 | Vlsi Technology, Inc. | Memory compiler with multiple selectable core elements |
-
1993
- 1993-07-31 KR KR1019930014845A patent/KR960005353B1/ko not_active IP Right Cessation
-
1994
- 1994-07-22 US US08/279,171 patent/US5487028A/en not_active Expired - Lifetime
- 1994-07-28 JP JP17650194A patent/JP3715663B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103124A (en) * | 1996-09-26 | 2000-08-15 | Sanyo Electric Co., Ltd. | Organic waste processor and organic waste processing method |
| US5912060A (en) * | 1997-06-30 | 1999-06-15 | Unitika Ltd. | Biaxial oriented polyester film |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3715663B2 (ja) | 2005-11-09 |
| US5487028A (en) | 1996-01-23 |
| KR960005353B1 (ko) | 1996-04-24 |
| KR950003985A (ko) | 1995-02-17 |
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