JPS6197849A - ゲ−トアレイｌｓｉ装置 - Google Patents
ゲ−トアレイｌｓｉ装置Info
- Publication number
- JPS6197849A JPS6197849A JP21739984A JP21739984A JPS6197849A JP S6197849 A JPS6197849 A JP S6197849A JP 21739984 A JP21739984 A JP 21739984A JP 21739984 A JP21739984 A JP 21739984A JP S6197849 A JPS6197849 A JP S6197849A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- memory
- block
- logic
- layer wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 13
- 238000004904 shortening Methods 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ゲートアレイＬＳＩ装置に関し、特にメモリ
回路を搭載し、該メモリ回路を含むメモリブロック上の
領域を利用して第３層配線により配線を行なうようにし
たゲートアレイＬＳＩ装置に関する。
回路を搭載し、該メモリ回路を含むメモリブロック上の
領域を利用して第３層配線により配線を行なうようにし
たゲートアレイＬＳＩ装置に関する。
（従来の技術）
最近、ｒ−ドアレイＬＳＩ装置にランダムアクセスメモ
リ等のメモリ回路をも搭載したものが知られている。こ
のようなｆ−）アレイＬＳＩ装置においては、論理ダー
トを含むロジックブロックとメモリ回路を含むメモリブ
ロックとが半導体チップ上に配設され、これらのブロッ
クが配設された領域の周辺部に入出力バッファが配設さ
れている。そして、これらのロジックプロ、り、メモリ
ブロックおよび入出力バッファ間を適宜アルミ配線等に
よりて結線することにより所望の機能を有するＬＳＩ装
置が製作される。
リ等のメモリ回路をも搭載したものが知られている。こ
のようなｆ−）アレイＬＳＩ装置においては、論理ダー
トを含むロジックブロックとメモリ回路を含むメモリブ
ロックとが半導体チップ上に配設され、これらのブロッ
クが配設された領域の周辺部に入出力バッファが配設さ
れている。そして、これらのロジックプロ、り、メモリ
ブロックおよび入出力バッファ間を適宜アルミ配線等に
よりて結線することにより所望の機能を有するＬＳＩ装
置が製作される。
ところが、このようなメモリ回路を搭載したゲートアレ
イＬＳＩ装置においては、ロジックブロックと入出力バ
ッ７アとの間にメモリプロ、りが位置することがあフ、
このような場合ロジックプロ、りと入出力バラフッ間の
信号線の結線が困紬になるか、あるいはメモリプロ、り
の側辺をう回して結線を行なうため信号線が長くなシ信
号の遅延および減衰等によりてＬＳＩ装置の性能が低下
するという不都合があった。また、メモリブロック内に
複数のメモリマクロが配置されている場合には、ロジッ
クブロックから遠い側に位置するメモリマクロの入出力
端子とロジックプロ、りとを結ぶ配線についても、ロジ
ックブロックに近い側に位置するメモリマクロによって
結線が困難となシまたは配線が長くなるという不都合が
あった。
イＬＳＩ装置においては、ロジックブロックと入出力バ
ッ７アとの間にメモリプロ、りが位置することがあフ、
このような場合ロジックプロ、りと入出力バラフッ間の
信号線の結線が困紬になるか、あるいはメモリプロ、り
の側辺をう回して結線を行なうため信号線が長くなシ信
号の遅延および減衰等によりてＬＳＩ装置の性能が低下
するという不都合があった。また、メモリブロック内に
複数のメモリマクロが配置されている場合には、ロジッ
クブロックから遠い側に位置するメモリマクロの入出力
端子とロジックプロ、りとを結ぶ配線についても、ロジ
ックブロックに近い側に位置するメモリマクロによって
結線が困難となシまたは配線が長くなるという不都合が
あった。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑み、メモリ
回路を搭載したゲートアレイＬＳＩ装置において、メモ
リプロ、り上の領域を配線チャネルとして利用できるよ
うにし、ロジックプロ、りと入出力バッファとの結線お
よびロジックプロ、りと該ロジックブロックよフ遠す側
に位置するメモリマクロとの結線等を短距離で自由に行
なうことができるようにし、以って配線の自由度を増大
することを目的とする。
回路を搭載したゲートアレイＬＳＩ装置において、メモ
リプロ、り上の領域を配線チャネルとして利用できるよ
うにし、ロジックプロ、りと入出力バッファとの結線お
よびロジックプロ、りと該ロジックブロックよフ遠す側
に位置するメモリマクロとの結線等を短距離で自由に行
なうことができるようにし、以って配線の自由度を増大
することを目的とする。
（問題点を解決するための手段）
上述の問題点を解決するため、本発明によれば、複数の
基本論理セルを有する論理ブロック、メモリ回路を含む
メモリプロ、り、および該論理ブロックおよび該メモリ
ブロックの周辺に配設された入出力バッファを具備し、
第３層配線により法メモリプロ、り上の領域を利用して
少くとも前記論理ブロック、メモリブロック、および入
出力バッファの内のいずれか２つの回路部の間の配線を
行なうことを特徴とするゲートアレイＬＳＩ装置が提供
される。
基本論理セルを有する論理ブロック、メモリ回路を含む
メモリプロ、り、および該論理ブロックおよび該メモリ
ブロックの周辺に配設された入出力バッファを具備し、
第３層配線により法メモリプロ、り上の領域を利用して
少くとも前記論理ブロック、メモリブロック、および入
出力バッファの内のいずれか２つの回路部の間の配線を
行なうことを特徴とするゲートアレイＬＳＩ装置が提供
される。
（作用）
本発明によれば、上述のような手段を用いることによ）
、メモリブロック±の領域をも自由に配線チャネルとし
て利用することが可能となシ、シたがってロジックブロ
ックからメモリプロ、り上を経由して入出カバ、ファに
結線し、またロジックブロックよシ１つのメモリブロッ
ク上を経由して他のメモリブロックに結線すること等自
由な結線を短距離で行なうことができる。
、メモリブロック±の領域をも自由に配線チャネルとし
て利用することが可能となシ、シたがってロジックブロ
ックからメモリプロ、り上を経由して入出カバ、ファに
結線し、またロジックブロックよシ１つのメモリブロッ
ク上を経由して他のメモリブロックに結線すること等自
由な結線を短距離で行なうことができる。
（実施例）・１
以下、図面により本発明の詳細な説明する。
添付の図面は、本発明の１実施例に係わるｆｆ−）プレ
イＬＳＩ装置の半導体チップ上の回路配置を示す。同図
のＬＳＩ装置においては、半導体チップ上の領域の１／
２がロジックブロック領域とされ、例えば２つのロジッ
クブロック１および２が形成されている。また、半導体
チップ上の残シの１／２の領域はメモリブロック領域３
とされ、複数のメ％ ’Ｊ ？ りＣ２Ｍ １ ＊ Ｍ
２ ＋・・・ｔ Ｍ ８が形成されている。そして、
これらのロジックブロック領域およびメモリブロック領
域の周辺には入出力バッファ４が配設されている。各ロ
ジックブロック１および２は、それぞれ複数のベーシッ
クセル列５を有するものである。また、各メモリマクロ
Ｍｌ。
イＬＳＩ装置の半導体チップ上の回路配置を示す。同図
のＬＳＩ装置においては、半導体チップ上の領域の１／
２がロジックブロック領域とされ、例えば２つのロジッ
クブロック１および２が形成されている。また、半導体
チップ上の残シの１／２の領域はメモリブロック領域３
とされ、複数のメ％ ’Ｊ ？ りＣ２Ｍ １ ＊ Ｍ
２ ＋・・・ｔ Ｍ ８が形成されている。そして、
これらのロジックブロック領域およびメモリブロック領
域の周辺には入出力バッファ４が配設されている。各ロ
ジックブロック１および２は、それぞれ複数のベーシッ
クセル列５を有するものである。また、各メモリマクロ
Ｍｌ。
Ｍ２．・・・ｔ Ｍ ８はそれぞれメモリ回路、すなわ
ちランダムアクセスメモリ等のメモリセルおよび周辺回
路、を含んでいる。
ちランダムアクセスメモリ等のメモリセルおよび周辺回
路、を含んでいる。
以上のようなゲートアレイＬＳＩ装置においては、各ロ
ジックブロック１および２内の結線は例えば第１Ｎ配線
により行なわれ、各メモリマクロＭ １ ｔＭ２．・・
・、Ｍ８内の配線は通常第１層配線および第２Ｊｖ１配
線を用いて行なわれる。これは、メモリマクロ部分の配
線がロジックブロック部分の配線と比べてやや複雑にな
るからである。このため、各ロジックブロック１および
２から直接入出カバ、７ア４に接続される配線Ａ、Ｂ、
Ｃ等は第１眉配線または第２層配線によって行なわれる
。また、メモリマクロＭ１およびＭ２からメモリブロッ
ク３の周辺部の端子までの配線り、Ｅ、およびメモリブ
ロック３とロジックブロック、１および２とを直接接続
する配線ＦおよびＧ等も第１層配線または第２層配線に
よって行なわれる。
ジックブロック１および２内の結線は例えば第１Ｎ配線
により行なわれ、各メモリマクロＭ １ ｔＭ２．・・
・、Ｍ８内の配線は通常第１層配線および第２Ｊｖ１配
線を用いて行なわれる。これは、メモリマクロ部分の配
線がロジックブロック部分の配線と比べてやや複雑にな
るからである。このため、各ロジックブロック１および
２から直接入出カバ、７ア４に接続される配線Ａ、Ｂ、
Ｃ等は第１眉配線または第２層配線によって行なわれる
。また、メモリマクロＭ１およびＭ２からメモリブロッ
ク３の周辺部の端子までの配線り、Ｅ、およびメモリブ
ロック３とロジックブロック、１および２とを直接接続
する配線ＦおよびＧ等も第１層配線または第２層配線に
よって行なわれる。
ところが、例えばメモリマクロＭ３からメモリマクロＭ
ｌ上を通過してメモリブロック周辺部の端子に至る配ａ
Ｈ％メモリプロ２２Ｍ４からメモリブロックＭ２上を
経由してメモリブロックＭＢの周辺部に至る配線工、お
よびロジックブロック１から、メモリブロック３上を経
由して入出カバ、ファ４に至る配線Ｊ等は、本発明によ
り第３）Ｎ配線によって行なわれる。すなわち、第３層
配線を用いることにより、メモリブロック３内の領域を
配線チャネルとして自由に利用することが可能となシ、
各回路間を最短距離で結線することが可能となる。なお
、メモリブロック３あるいは各メモリマクロＭ １ ｔ
Ｍ ２ ｔ・・・、Ｍ８上を経由しない配線であって
も第３層配線を使用できることは明らかである。
ｌ上を通過してメモリブロック周辺部の端子に至る配ａ
Ｈ％メモリプロ２２Ｍ４からメモリブロックＭ２上を
経由してメモリブロックＭＢの周辺部に至る配線工、お
よびロジックブロック１から、メモリブロック３上を経
由して入出カバ、ファ４に至る配線Ｊ等は、本発明によ
り第３）Ｎ配線によって行なわれる。すなわち、第３層
配線を用いることにより、メモリブロック３内の領域を
配線チャネルとして自由に利用することが可能となシ、
各回路間を最短距離で結線することが可能となる。なお
、メモリブロック３あるいは各メモリマクロＭ １ ｔ
Ｍ ２ ｔ・・・、Ｍ８上を経由しない配線であって
も第３層配線を使用できることは明らかである。
（発明の効果）
以上のように、本発明によれば、メモリ回路を含むゲー
トアレイＬＳＩ装置において、第３層配線を用いること
によりメモリ回路上の領域を自由に配線チャネルとして
利用することができるから、配線設計の自由度が増大し
、配線長が短かくなるため、高性能のＬＳＩ装置を容易
に実現することが可能となる。
トアレイＬＳＩ装置において、第３層配線を用いること
によりメモリ回路上の領域を自由に配線チャネルとして
利用することができるから、配線設計の自由度が増大し
、配線長が短かくなるため、高性能のＬＳＩ装置を容易
に実現することが可能となる。
添付の図面は、本発明の１実施例に係わるゲートアレイ
ＬＳＩ装置の半導体チップ上における各回路のレイアウ
トを示す説明図である。 １．２・・・ロジックブロック、３・・・メモリブロッ
ク、４・・・入出力バッファ、５・・・ベーシックセル
列、Ｍｌ、Ｍ２．・・・、Ｍ８・・・メモリマクロ。
ＬＳＩ装置の半導体チップ上における各回路のレイアウ
トを示す説明図である。 １．２・・・ロジックブロック、３・・・メモリブロッ
ク、４・・・入出力バッファ、５・・・ベーシックセル
列、Ｍｌ、Ｍ２．・・・、Ｍ８・・・メモリマクロ。
Claims (1)
- 複数の基本論理セルを有する論理ブロック、メモリ回
路を含むメモリブロック、および該論理ブロックおよび
該メモリブロックの周辺に配設された入出力バッファを
具備し、第３層配線により該メモリブロック上の領域を
利用して少くとも前記論理ブロック、メモリブロック、
および入出力バッファの内のいずれか２つの回路部の間
の配線を行なうことを特徴とするゲートアレイＬＳＩ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21739984A JPS6197849A (ja) | 1984-10-18 | 1984-10-18 | ゲ−トアレイｌｓｉ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21739984A JPS6197849A (ja) | 1984-10-18 | 1984-10-18 | ゲ−トアレイｌｓｉ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197849A true JPS6197849A (ja) | 1986-05-16 |
Family
ID=16703577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21739984A Pending JPS6197849A (ja) | 1984-10-18 | 1984-10-18 | ゲ−トアレイｌｓｉ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197849A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103282A (en) * | 1987-05-27 | 1992-04-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and i/o unit circuit of the gate array |
| JPH0513732A (ja) * | 1990-09-13 | 1993-01-22 | Nec Corp | 複合型半導体集積回路装置 |
| US5243208A (en) * | 1987-05-27 | 1993-09-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array |
| EP0791963A1 (en) * | 1996-02-22 | 1997-08-27 | Oki Electric Industry Co., Ltd. | Integrated circuit with gate-array interconnections routed over memory area |
| US9094014B2 (en) | 2001-05-06 | 2015-07-28 | Altera Corporation | PLD architecture for flexible placement of IP function blocks |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5978545A (ja) * | 1982-10-27 | 1984-05-07 | Toshiba Corp | 半導体集積回路 |
| JPS59117132A (ja) * | 1982-12-23 | 1984-07-06 | Nec Corp | マスタスライスｌｓｉ基板 |
| JPS59135744A (ja) * | 1983-01-24 | 1984-08-04 | Hitachi Ltd | マスタスライス方式の半導体集積回路装置 |
-
1984
- 1984-10-18 JP JP21739984A patent/JPS6197849A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5978545A (ja) * | 1982-10-27 | 1984-05-07 | Toshiba Corp | 半導体集積回路 |
| JPS59117132A (ja) * | 1982-12-23 | 1984-07-06 | Nec Corp | マスタスライスｌｓｉ基板 |
| JPS59135744A (ja) * | 1983-01-24 | 1984-08-04 | Hitachi Ltd | マスタスライス方式の半導体集積回路装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103282A (en) * | 1987-05-27 | 1992-04-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and i/o unit circuit of the gate array |
| US5243208A (en) * | 1987-05-27 | 1993-09-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array |
| US5477067A (en) * | 1987-05-27 | 1995-12-19 | Hitachi, Ltd. | Semiconductor IC device having a RAM interposed between different logic sections and by-pass signal lines extending over the RAM for mutually connecting the logic sections |
| JPH0513732A (ja) * | 1990-09-13 | 1993-01-22 | Nec Corp | 複合型半導体集積回路装置 |
| EP0791963A1 (en) * | 1996-02-22 | 1997-08-27 | Oki Electric Industry Co., Ltd. | Integrated circuit with gate-array interconnections routed over memory area |
| US5886371A (en) * | 1996-02-22 | 1999-03-23 | Oki Electric Industry Co., Ltd. | Integrated circuit with gate-array interconnections routed over memory area |
| KR100336155B1 (ko) * | 1996-02-22 | 2002-09-18 | 오끼 덴끼 고오교 가부시끼가이샤 | 집적회로내에금속배선을배선하는방법및이에의해제조된집적회로 |
| US9094014B2 (en) | 2001-05-06 | 2015-07-28 | Altera Corporation | PLD architecture for flexible placement of IP function blocks |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS64822B2 (ja) | ||
| JPS6197849A (ja) | ゲ−トアレイｌｓｉ装置 | |
| EP0041844B1 (en) | Semiconductor integrated circuit devices | |
| JPH02292647A (ja) | 半導体記憶装置 | |
| JPH0580831B2 (ja) | ||
| JPH079978B2 (ja) | マスタスライス型半導体集積回路 | |
| JPS61123154A (ja) | ゲ−トアレイｌｓｉ装置 | |
| US4924440A (en) | MOS gate array devices | |
| JPH10116913A (ja) | 半導体集積回路装置 | |
| JPH06140566A (ja) | 半導体集積回路 | |
| JPS61225845A (ja) | 半導体装置 | |
| JP2634800B2 (ja) | 半導体集積回路スタンダードセル | |
| JPH0550143B2 (ja) | ||
| US5763944A (en) | Semiconductor device having a reduced wiring area in and out of data path zone | |
| JPS61131559A (ja) | 半導体装置 | |
| JPS60134462A (ja) | 集積化半導体論理回路装置 | |
| JPS62210641A (ja) | 半導体集積回路配線方式 | |
| JPH07118506B2 (ja) | 半導体集積回路の配線形成方法 | |
| JPS63273332A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6189658A (ja) | マルチチツプ構成の半導体装置 | |
| JPS62145837A (ja) | ゲ−トアレイｌｓｉ | |
| JPS62273751A (ja) | 集積回路 | |
| JPS61156831A (ja) | マスタ−スライス型集積回路 | |
| JPH03183158A (ja) | 入出力バツフア回路 | |
| JPS6364054B2 (ja) |