JPS61131559A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置に係）、特にデコーダ部における
デコーダバッファおよびその出力信号線の７９ターン配
置に関する。

〔発明の技術的背景〕

第３図は従来の半導体装置のデコーダ部のパターン配置
を示してお）、デコーダ１！　、１，。

・・・の左右両側に所定の回路例えばメモリセルアレイ
２＊，２ｂが設けられてお）、デコーダ１□　、ｌ，、
＊＊＊と一方のメモリセル２＆との間にデコーダ数と同
数のデコーダバッファ３．＆。

３１ｂ，・−・が設けられ、デコーダ１１　、１，、・
・・と他方のメモリセルアレイ２ｂとの間にデコーダ数
と同数のデコーダパッ７７３１ｂｒ３□ｂ，・・・が設
けられている。４・・・はメモリセル、５・・・はデコ
ーダ出力信号線、６・・・はデコーダバッファ出力信号
ＩＭ（ワード線）である。この場合、任意の１個のデコ
ーダの出力信号線５が左右両側の各１個のデコーダバッ
ファの入力端に接続されている。

〔背景技術の問題点〕

上記デコーダ部のツクターン配置においては、ｆコーダ
パ、ファ’１＆ｐＪ□１．・・・３□ｂ＋３ｍｂｙ・・
・とじてそれぞれ一定の回路パターン面積を必要とする
が、その列方向の一辺の長さｙ２はメモリセル４・・・
の列方向の一辺の長さｙ□に等しいかそれよりも小さく
しなければならないので、デコーダバッファの行方向の
一辺の長さｘ２が大きくならざるを得なかった。このよ
うにデコーダの行方向長さが大きいことが、半導体記憶
装置のチップ占有面積の小型化に対する制約の１つとな
りている。− 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、チップ占
有面積を小さくし得る半導体装置を提゛、　　　　供す
るものである。

〔発明の概要〕 即ち、本発明の半導体装置は、デコーダの左右両側にそ
れぞれデコーダバッファおよび回路。

例えばメモリセルアレイを設け、左右両側のモリセルア
レイの所定箇所、すなわち同一行相互を配線によシ接続
し、一方何のデコーダバッファと他方側のデコーダバッ
ファとでメモリセルアレイの相異なる行を選択するよう
にしてなることを特徴とするものである。

これによって、デコーダバッファの回路パターンの列方
向長さをメモリセルアレイにおけるメモリセルフ４ター
ンの列方向長さの２倍程度までとることができ、それに
伴ってデコーダ部。

ファの回路パターンの行方向長さを従来例の１７２程度
以下に短縮でき、チップ上のノ々ターン占有面積が小さ
くなる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示す半導体装置のデコーダ部において、デコー
ダ１１１．１１．、−＝の左右両側にメモリセルアレイ
１２ｍ、１２ｂが設けられておシ、上記デコーダ１１□
　１１１１９””と一方のメモリセルアレイ１２ｈとの
間にデコーダ数の半数のデコーダバッファ”ｔｈｔ１３
．ｌＬ、、・・が設けられ、上記デコーダ１１１．１１
．、・・・と他方のメモリセルアレイ１２ｂとの間にデ
コーダ数の半数のデコーダバッファＪ　３．ｂｅ１３＊
ｂｅ・・・が設けられている。１４−７−はメモリセル
、１５・・・はデコーダ出力信号線、１６・・・はデコ
ーダバッファ出力信号線、１７・・・は左右のメモリ、
４＆ セルアレイの同一行相互を接鹸する配線である。

この場合、任意の１個のデコーダの出力信号線１５が左
右いずれか一方側の、１１１Ｉ！Ｉのｒコーグノ々ッフ
ァの入力端に接続されておシ、このデコーダバッファの
出力信号線１６が左右両側のメモリセルアレイ１２＊、
１２ｂの同一行に接続されている。詳述すれば、隣接す
る２個のデコーダの左右両側に谷１個のデコーダ／４　
ｙ　７７が設けられ、上記２個のデコーダのうちの一方
のデコード出力は一方側のデコーダバッファによシ増幅
されて両メモリセルアレイ１２ｇ、１２ｂの所定の一行
を選択するものであシ、残シの他方のデコーダの出力は
他方側のデコーダバッファにより増幅されて両メモリセ
ルアレイ１２ａ。

１２ｂの上記所定の一行とは異なる隣シの一行を選択す
るようになりている。そして、前記デコーダバッファ１
３□ａＦＩＪｆｉａｌ・−、Ｉ　Ｊ□ｂ。

１３．１３．・・・それぞれの回路ノ々ターンは、列方
向の一辺の長さｙ、がメモリセル１４・・・の列方向長
さｙ□の２倍程度に設定されている。また、各出力信号
線１５・−・、１　ｇ・・・および配線１１はたとえば
アルミニウムの多層配線構造で形成されておシ、上記信
号線１５・・・、　Ｊ　６−・・が第１層目に形成され
、上記配線１７がデコーダ部／４’ターン上を通って第
２層目に形成されている。

上記構成のデコーダ部によれば、デコーダ部、４．７７
１３１１，１３．、、、・・、１３１ｂｅ１３ｓｂ　　
ｅ・・・は、従来例に比べて列方向長さが２倍程度にな
っているので行方向長さＸ、を１／２程度に短縮しても
所要の回路パターン面積を確保でき、このように行方向
長さの短縮によりてデコーダ部のチ。

プ占有面積が小さくなって゛いる。また１、左右両側の
メモリセルアレイの同一行相互をデコーダ部パターン上
を通して第２層目の低抵抗のアルミニウム配線によ多接
続しているので、デコーダバッファの出力信号がデコー
ダバッファに近い側のメモリセルアレイに伝達する場合
に比べて、上記出力信号がデコーダバッファから遠い側
のメモリセルアレイに伝達する場合の信号伝達の遅れは
殆んど生じない。

なお、上記実施例における多ｊ−アルミニウム配線に代
えて多層ポリシリコン配線を用いてもよい。

本発明はメモリ集積回路に限らず、所定の信号をデコー
ドすることが必要なもの、またワンチッグマイクロコン
ピュータの主メモリなどのオンチップメモリにも適用可
能であシ、ダイナミック型、スタティック型のいずれの
メモリにも適用可能である。

１′　　　　また、上記実施例においては、列方向の２
つのメモリセルに対して１つのデコーダバッファをおい
たが、第２図に示す様に、列方向の４つのメモリセルに
対して１つのデコーダバッファをおく等の槙々の拡張が
可能であることは言うまでもない。即ち、第２図におい
ては、列方向に隣接する４個のデコーダ１１１〜１１４
　、・・・と一方のメモリセルアレイ１２ｍにおけるメ
モ、リセル１４の列方向の４個分との間で２個のデコー
ダバッファ２３□＆ｊ”３１＆＋・・・が左右に並設さ
れ、同様に上記４個のデコーダ１１１〜１１４゜・・・
の他方側にも２個のデコーダバッフ７２３１ｂ。

２３、ｂ、・・・が左右に並設されている。そして、上
記４個のデコーダバッファ２３１＠、２３２＠ｔ２３□
ｂ＊２３＊ｂｐ・・・が対応してメモリセルアレイ１２
ｈ、１２ｂの列方向に隣接する４行のうち相異なる一行
を選択するようにデコーダ出力信号線１５、デコーダバ
ッファ出力信号線１６、メモリセルアレイ間配線１７が
施されている。

〔発明の効果〕

上述したように本発明の半導体装置によれば、デコーダ
バッファの回路ノ々ターンの行方向長さを従来例に比べ
て１／２程度以下に短縮できるので、チップ占有面積を
小゛さくでき、半導体装置のチッグサイズの小型化を図
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体客番装置の行デ
コーダ部を示す構成説明図、第２図は同じく他の実施例
を示す構成説明図、第３図は従来の半導体装置の行デコ
ーダ部を示す構成説明図である。 １１１　　ｐｉ’ｓ　　、・・・デコーダ、１２ｍ、１
２ｂ・・・メモリセルアレイ、１３□ＩＬｔ１３２＠ｐ
・・・、１３．ｂ。 １３＠ｂ、＝・、２３１Ｂ６２３２ａ、・・・Ｈ２３Ｉ
ｂｐ２３．ｂ。 ・・・デコーダバッファ、１４・・・メモリセル、１５
・・・デコーダ出力信号線、１６・・・デコーダバッフ
ァ出力信号線、１７・・・メモリセルアレイ間配線。

Claims (2)

【特許請求の範囲】
1. （１）デコーダと、このデコーダの左右両側に設けられ
   た回路と、上記デコーダとその一方側の前記回路との間
   に設けられこの回路の所定の回路部分を選択するための
   デコーダバッファと、同じく前記デコーダとその他方側
   の前記回路との間に設けられ上記所定の回路部分とは異
   なる回路部分を選択するためのデコーダバッファと、上
   記両回路部分の所定の箇所相互を接続する配線とを具備
   することを特徴とする半導体装置。
2. （２）前記配線は、前記デコーダの出力信号線および前
   記デコーダバッファの出力信号線と多層構造で形成され
   ると共にデコーダ部パターン上を通って形成されてなる
   ことを特徴とする前記特許請求の範囲第１項記載の半導
   体装置。