JPH0974172A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0974172A JPH0974172A JP7230355A JP23035595A JPH0974172A JP H0974172 A JPH0974172 A JP H0974172A JP 7230355 A JP7230355 A JP 7230355A JP 23035595 A JP23035595 A JP 23035595A JP H0974172 A JPH0974172 A JP H0974172A
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- signal
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- minute signal
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Abstract
(57)【要約】
【課題】 微小信号配線を含む機能ブロック越しに通過
配線を形成し、信号を伝送する構成の半導体装置に関
し、機能ブロックの内部信号に影響を与えることなく機
能ブロック上に配線を行える半導体装置を提供すること
を目的とする。 【解決手段】 ＲＡＭマクロＢ１とＲＡＭマクロＢ２と
の間にＲＡＭマクロＢ３が配置され、ＲＡＭマクロＢ１
とＲＡＭマクロＢ２との間にデータバス６を配線する
時、データバス６をＲＡＭマクロＢ３の上部に配線し、
ＲＡＭマクロＢ３とデータバス６との間に接地電位に保
持されたシールド層７を形成する。
配線を形成し、信号を伝送する構成の半導体装置に関
し、機能ブロックの内部信号に影響を与えることなく機
能ブロック上に配線を行える半導体装置を提供すること
を目的とする。 【解決手段】 ＲＡＭマクロＢ１とＲＡＭマクロＢ２と
の間にＲＡＭマクロＢ３が配置され、ＲＡＭマクロＢ１
とＲＡＭマクロＢ２との間にデータバス６を配線する
時、データバス６をＲＡＭマクロＢ３の上部に配線し、
ＲＡＭマクロＢ３とデータバス６との間に接地電位に保
持されたシールド層７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、微小信号配線を含む機能ブロック越しに通過
配線を形成し、信号を伝送する構成の半導体装置に関す
る。近年、半導体装置は、多種多様化しており、これに
伴って、各種機能に容易に対応できる装置が求められて
いる。このような、半導体装置としてマスタスライス方
式の半導体装置が開発されている。マスタスライス方式
の半導体装置は、半導体基板に複数の基本セルを形成
し、基本セル間を接続する配線により所望の機能を実現
している。
り、特に、微小信号配線を含む機能ブロック越しに通過
配線を形成し、信号を伝送する構成の半導体装置に関す
る。近年、半導体装置は、多種多様化しており、これに
伴って、各種機能に容易に対応できる装置が求められて
いる。このような、半導体装置としてマスタスライス方
式の半導体装置が開発されている。マスタスライス方式
の半導体装置は、半導体基板に複数の基本セルを形成
し、基本セル間を接続する配線により所望の機能を実現
している。
【０００２】このような方法では、特定の機能ブロック
については、ライブラリに予め配線パターンが格納され
ており、機能ブロックの半導体基板上での配置を決める
だけで、所望の機能を実現できるチップの設計が可能な
構成とされている。このように、予め配線が設定され、
特定の機能ブロックを構成するものをマクロと呼ぶ。こ
のような方法により設計されるチップでは、機能ブロッ
ク（マクロ）間を接続しようとする場合に、接続しよう
とする機能ブロックに挟まれて配置された機能ブロック
を飛び越えて配線を行う必要があった。
については、ライブラリに予め配線パターンが格納され
ており、機能ブロックの半導体基板上での配置を決める
だけで、所望の機能を実現できるチップの設計が可能な
構成とされている。このように、予め配線が設定され、
特定の機能ブロックを構成するものをマクロと呼ぶ。こ
のような方法により設計されるチップでは、機能ブロッ
ク（マクロ）間を接続しようとする場合に、接続しよう
とする機能ブロックに挟まれて配置された機能ブロック
を飛び越えて配線を行う必要があった。
【０００３】
【従来の技術】図１０に従来の一例の構成図を示す。図
１０の半導体装置５１は、半導体基板５２上にＳＲＡＭ
（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）として機能する機能論理ブロックであるＲＡＭ
マクロＢ４１〜Ｂ４３が形成されている。ＲＡＭマクロ
Ｂ４１〜Ｂ４３は、データバス５３により接続され、Ｒ
ＡＭマクロＢ４１〜Ｂ４３間で信号を伝送することがで
きる構成とされている。
１０の半導体装置５１は、半導体基板５２上にＳＲＡＭ
（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）として機能する機能論理ブロックであるＲＡＭ
マクロＢ４１〜Ｂ４３が形成されている。ＲＡＭマクロ
Ｂ４１〜Ｂ４３は、データバス５３により接続され、Ｒ
ＡＭマクロＢ４１〜Ｂ４３間で信号を伝送することがで
きる構成とされている。
【０００４】隣接するＲＡＭマクロＢ４１、Ｂ４２間の
みでなく、ＲＡＭマクロＢ４１からＲＡＭマクロＢ４２
を飛び越えて、ＲＡＭマクロＢ４３に信号を伝送する場
合がある。このとき、ＲＡＭマクロＢ４１からＲＡＭマ
クロＢ４３に信号を伝送する配線とＲＡＭマクロＢ４２
の内部で信号を伝送する配線とが近接して配線すると、
ＲＡＭマクロＢ４２の内部の微小振幅信号がＲＡＭマク
ロＢ４１からＲＡＭマクロＢ４３に伝送される大きい振
幅を有する信号の影響を受け信号波形が変形する可能性
がある。
みでなく、ＲＡＭマクロＢ４１からＲＡＭマクロＢ４２
を飛び越えて、ＲＡＭマクロＢ４３に信号を伝送する場
合がある。このとき、ＲＡＭマクロＢ４１からＲＡＭマ
クロＢ４３に信号を伝送する配線とＲＡＭマクロＢ４２
の内部で信号を伝送する配線とが近接して配線すると、
ＲＡＭマクロＢ４２の内部の微小振幅信号がＲＡＭマク
ロＢ４１からＲＡＭマクロＢ４３に伝送される大きい振
幅を有する信号の影響を受け信号波形が変形する可能性
がある。
【０００５】このため、微小振幅信号が他の信号の影響
を受けることがないように、ＲＡＭマクロＢ４１からＲ
ＡＭマクロＢ４３に信号を伝送する配線がＲＡＭマクロ
Ｂ４２の内部の信号を伝送する配線の直上に配置されな
いような設計がなされている。すなわち、ＲＡＭマクロ
Ｂ４１からＲＡＭマクロＢ４３に信号を伝送する配線を
ＲＡＭマクロＢ４２を迂回して配置していた。
を受けることがないように、ＲＡＭマクロＢ４１からＲ
ＡＭマクロＢ４３に信号を伝送する配線がＲＡＭマクロ
Ｂ４２の内部の信号を伝送する配線の直上に配置されな
いような設計がなされている。すなわち、ＲＡＭマクロ
Ｂ４１からＲＡＭマクロＢ４３に信号を伝送する配線を
ＲＡＭマクロＢ４２を迂回して配置していた。
【０００６】しかし、このような方法では、機能論理ブ
ロック間の間隔を大きくとる必要があるため、高集積化
が困難となる。図１１に従来の他の一例の構成図を示
す。図１１（Ａ）は、平面図、（Ｂ）は、断面図を示
す。
ロック間の間隔を大きくとる必要があるため、高集積化
が困難となる。図１１に従来の他の一例の構成図を示
す。図１１（Ａ）は、平面図、（Ｂ）は、断面図を示
す。
【０００７】図１１の半導体装置は、機能論理ブロック
Ｂ５１上に配線６３を可能にするため、機能論理ブロッ
クＢ５１の内部配線５１の周辺にシールド膜６２を形成
したものがあった（特開平４−２５３３７１号）。
Ｂ５１上に配線６３を可能にするため、機能論理ブロッ
クＢ５１の内部配線５１の周辺にシールド膜６２を形成
したものがあった（特開平４−２５３３７１号）。
【０００８】
【発明が解決しようとする課題】しかるに、従来の図１
０に示す半導体装置では、内部に微小信号配線を含む機
能論理ブロック上には配線を禁止しており、このような
機能論理ブロックを飛び越えて配線を行う必要がある場
合には、機能論理ブロックを迂回して配線を行っていた
ため、高集積化が困難であるとともに、配線が長くなる
ため、遅延時間が長くなり動作速度が遅くなる等の問題
点が生じていた。
０に示す半導体装置では、内部に微小信号配線を含む機
能論理ブロック上には配線を禁止しており、このような
機能論理ブロックを飛び越えて配線を行う必要がある場
合には、機能論理ブロックを迂回して配線を行っていた
ため、高集積化が困難であるとともに、配線が長くなる
ため、遅延時間が長くなり動作速度が遅くなる等の問題
点が生じていた。
【０００９】また、図１１に示す半導体装置では、機能
論理ブロック内の配線の周辺にシールド膜を形成する構
成であるため、十分なシールド効果が得られず、信号波
形が変形する恐れがあった。本発明は、上記の点に鑑み
てなされたもので、機能ブロックの内部信号に影響を与
えることなく機能ブロック上に配線を行える半導体装置
を提供することを目的とする。
論理ブロック内の配線の周辺にシールド膜を形成する構
成であるため、十分なシールド効果が得られず、信号波
形が変形する恐れがあった。本発明は、上記の点に鑑み
てなされたもので、機能ブロックの内部信号に影響を与
えることなく機能ブロック上に配線を行える半導体装置
を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の請求項１は、半
導体基板上に微小信号配線を含む機能ブロックと、該機
能ブロック越しに信号を伝送する通過配線を有する半導
体装置において、前記微小信号配線と前記通過配線との
間に所定の電位に保持されたシールド層を有することを
特徴とする。
導体基板上に微小信号配線を含む機能ブロックと、該機
能ブロック越しに信号を伝送する通過配線を有する半導
体装置において、前記微小信号配線と前記通過配線との
間に所定の電位に保持されたシールド層を有することを
特徴とする。
【００１１】請求項１によれば、微小信号配線と通過配
線との間に所定の電位に保持されたシールド層を設ける
ことにより、微小信号配線と通過配線との間をシールド
することができるため、通過配線の信号により微小信号
配線を伝送する信号波形が変形してしまうことがなくな
る。
線との間に所定の電位に保持されたシールド層を設ける
ことにより、微小信号配線と通過配線との間をシールド
することができるため、通過配線の信号により微小信号
配線を伝送する信号波形が変形してしまうことがなくな
る。
【００１２】請求項２は、シールド層を微小信号配線及
び通過配線とは異なる層として形成したことを特徴とす
る。請求項２によれば、シールド層を微小信号配線及び
通過配線とは異なる層とすることにより、シールド層を
機能ブロックに対してべたに形成できるため、微小信号
配線と通過配線とのシールドを効果的に行える。
び通過配線とは異なる層として形成したことを特徴とす
る。請求項２によれば、シールド層を微小信号配線及び
通過配線とは異なる層とすることにより、シールド層を
機能ブロックに対してべたに形成できるため、微小信号
配線と通過配線とのシールドを効果的に行える。
【００１３】請求項３は、半導体基板上に微小信号配線
を含む機能ブロックと、該論理ブロック越しに信号を伝
送する通過配線を有する半導体装置において、前記通過
配線を前記機能ブロック上を通過するように配線し、前
記微小信号配線を前記通過配線の直下をさけて配線した
ことを特徴とする。
を含む機能ブロックと、該論理ブロック越しに信号を伝
送する通過配線を有する半導体装置において、前記通過
配線を前記機能ブロック上を通過するように配線し、前
記微小信号配線を前記通過配線の直下をさけて配線した
ことを特徴とする。
【００１４】請求項３によれば、微小信号配線と通過配
線とが近接することがないため、通過配線の信号により
微小信号配線を伝送する信号波形が変形してしまうこと
がなくなる。請求項４は、半導体基板上に微小信号配線
を含む機能ブロックと、該機能ブロック越しに信号を伝
送する通過配線を有する半導体装置において、前記微小
信号配線は、微小信号を伝送する第１の微小信号配線
と、前記第１の微小信号配線と近接して配線された第２
の微小信号配線とを有し、該第１の微小信号配線と該第
２の微小信号配線とに互いに相補的な信号を供給する構
成とし、前記通過配線を伝送される信号が前記第１の微
小信号配線及び前記第２の微小信号配線に対して同じ影
響を与える経路に前記通過配線を配置したことを特徴と
する。
線とが近接することがないため、通過配線の信号により
微小信号配線を伝送する信号波形が変形してしまうこと
がなくなる。請求項４は、半導体基板上に微小信号配線
を含む機能ブロックと、該機能ブロック越しに信号を伝
送する通過配線を有する半導体装置において、前記微小
信号配線は、微小信号を伝送する第１の微小信号配線
と、前記第１の微小信号配線と近接して配線された第２
の微小信号配線とを有し、該第１の微小信号配線と該第
２の微小信号配線とに互いに相補的な信号を供給する構
成とし、前記通過配線を伝送される信号が前記第１の微
小信号配線及び前記第２の微小信号配線に対して同じ影
響を与える経路に前記通過配線を配置したことを特徴と
する。
【００１５】請求項４によれば、微小信号配線を微小信
号を伝送する第１の微小信号配線と、前記第１の微小信
号配線と近接して配線された第２の微小信号配線とで構
成し、第１の微小信号配線と第２の微小信号配線とに互
いに相補的な信号を供給し、通過配線を伝送される信号
が第１の微小信号配線及び第２の微小信号配線に対して
同じ影響を与える経路に通過配線を配置することによ
り、通過配線が第１の微小信号配線及び第２の微小信号
配線の信号に対して同等の波形の変形を与えるため、第
１の微小信号配線の信号と第２の微小信号配線の信号と
の差を検出することにより通過配線の信号による影響を
受けない信号が得られる。
号を伝送する第１の微小信号配線と、前記第１の微小信
号配線と近接して配線された第２の微小信号配線とで構
成し、第１の微小信号配線と第２の微小信号配線とに互
いに相補的な信号を供給し、通過配線を伝送される信号
が第１の微小信号配線及び第２の微小信号配線に対して
同じ影響を与える経路に通過配線を配置することによ
り、通過配線が第１の微小信号配線及び第２の微小信号
配線の信号に対して同等の波形の変形を与えるため、第
１の微小信号配線の信号と第２の微小信号配線の信号と
の差を検出することにより通過配線の信号による影響を
受けない信号が得られる。
【００１６】請求項５は、半導体基板上に微小信号配線
を含む機能ブロックと、該機能ブロック越しに信号を伝
送する通過配線を有する半導体装置において、前記通過
配線のうち微小振幅信号を伝送する通過配線を前記機能
ブロック上に配線することを特徴とする。
を含む機能ブロックと、該機能ブロック越しに信号を伝
送する通過配線を有する半導体装置において、前記通過
配線のうち微小振幅信号を伝送する通過配線を前記機能
ブロック上に配線することを特徴とする。
【００１７】請求項５によれば、通過配線のうち微小振
幅信号を伝送する通過配線を機能ブロック上に配線する
ことにより、通過配線が微小信号配線に与える影響を低
減できる。請求項６は、半導体基板上に微小信号配線を
含む機能ブロックと、該機能ブロック越しに信号を伝送
する通過配線を有する半導体装置において、前記微小信
号線の側部に前記微小信号線に平行に配線され、一定の
電位に保持された第１のシールド線と、前記微小信号線
の上部に前記微小信号線に平行に前記第１のシールド線
と重なり合うように配線され、一定の電位に保持された
第２のシールド線とを有し、前記第１のシールド線又は
前記第２のシールド線上部に前記通過配線を配置したこ
とを特徴とする。
幅信号を伝送する通過配線を機能ブロック上に配線する
ことにより、通過配線が微小信号配線に与える影響を低
減できる。請求項６は、半導体基板上に微小信号配線を
含む機能ブロックと、該機能ブロック越しに信号を伝送
する通過配線を有する半導体装置において、前記微小信
号線の側部に前記微小信号線に平行に配線され、一定の
電位に保持された第１のシールド線と、前記微小信号線
の上部に前記微小信号線に平行に前記第１のシールド線
と重なり合うように配線され、一定の電位に保持された
第２のシールド線とを有し、前記第１のシールド線又は
前記第２のシールド線上部に前記通過配線を配置したこ
とを特徴とする。
【００１８】請求項６によれば、第１のシールド線を微
小信号線の側部に微小信号線に平行に配線し、第２のシ
ールド線を微小信号線の上部に微小信号線に平行に前記
第１のシールド線と重なり合うように配線することによ
り微小信号線の左右と上部をシールド線で囲むことがで
きるため、シールド線の上部を通過する通過配線から微
小信号配線をシールドすることができ、通過配線の信号
により微小信号配線を伝送する信号波形が変形してしま
うことがなくなる。
小信号線の側部に微小信号線に平行に配線し、第２のシ
ールド線を微小信号線の上部に微小信号線に平行に前記
第１のシールド線と重なり合うように配線することによ
り微小信号線の左右と上部をシールド線で囲むことがで
きるため、シールド線の上部を通過する通過配線から微
小信号配線をシールドすることができ、通過配線の信号
により微小信号配線を伝送する信号波形が変形してしま
うことがなくなる。
【００１９】
【発明の実施の形態】図１に本発明の一実施例の概略構
成図を示す。本実施例の半導体装置１は、３つのＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）マクロ
Ｂ１〜Ｂ３が１チップの半導体基板２上に搭載された構
成とされている。
成図を示す。本実施例の半導体装置１は、３つのＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）マクロ
Ｂ１〜Ｂ３が１チップの半導体基板２上に搭載された構
成とされている。
【００２０】ＲＡＭマクロＢ１〜Ｂ３は、ＳＲＡＭ（Ｓ
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）を構成しており、半導体基板２上に順に配列されて
形成される。ＲＡＭマクロＢ１〜Ｂ３は、振幅が数１０
ミリボルトの微小振幅信号を伝送する信号線が配線され
たメモリセルアレイ３、及び、センスアンプ４を含む構
成とされている。
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）を構成しており、半導体基板２上に順に配列されて
形成される。ＲＡＭマクロＢ１〜Ｂ３は、振幅が数１０
ミリボルトの微小振幅信号を伝送する信号線が配線され
たメモリセルアレイ３、及び、センスアンプ４を含む構
成とされている。
【００２１】ＲＡＭマクロＢ１は、ＲＡＭマクロＢ２と
データバス５で接続されるとともに、ＲＡＭマクロＢ２
を飛び越えてＲＡＭマクロＢ３とデータバス６で接続さ
れている。ＲＡＭマクロＢ１とＲＡＭマクロＢ３とを接
続するデータバス６は、ＲＡＭマクロＢ２の上を通過し
て配線されてＲＡＭマクロＢ３に接続されている。
データバス５で接続されるとともに、ＲＡＭマクロＢ２
を飛び越えてＲＡＭマクロＢ３とデータバス６で接続さ
れている。ＲＡＭマクロＢ１とＲＡＭマクロＢ３とを接
続するデータバス６は、ＲＡＭマクロＢ２の上を通過し
て配線されてＲＡＭマクロＢ３に接続されている。
【００２２】このとき、データバス６には、５ボルト、
３．３ボルト、２．５ボルト等の電源電圧レベル程度の
振幅を有する信号が通過する。このため、データバス６
を伝送される信号でＲＡＭマクロＢ２を構成するセルア
レイ３、及び、センスアンプ４を伝送される微小信号が
変動しないようにデータバス６とＲＡＭマクロＢ２との
間にシールド層７が形成されている。
３．３ボルト、２．５ボルト等の電源電圧レベル程度の
振幅を有する信号が通過する。このため、データバス６
を伝送される信号でＲＡＭマクロＢ２を構成するセルア
レイ３、及び、センスアンプ４を伝送される微小信号が
変動しないようにデータバス６とＲＡＭマクロＢ２との
間にシールド層７が形成されている。
【００２３】図２に本発明の第１実施例のＲＡＭマクロ
Ｂ２の構成図を示す。図２（Ａ）は、ＲＡＭマクロＢ２
の要部の平面図、（Ｂ）は、ＲＡＭマクロＢ２の要部の
断面図を示す。ＲＡＭマクロＢ２は、半導体基板２上に
セル等各種素子が形成され、その上に酸化膜や窒化膜な
どの絶縁層８が形成され、絶縁層８上にはビット線等の
微小信号が伝送される微小信号線９が配線された構成と
されている。なお、微小信号線９は、アルミ等よりな
り、絶縁層８に形成されたコンタクトホール等を介して
絶縁層８の下部に形成された素子などと接続される。
Ｂ２の構成図を示す。図２（Ａ）は、ＲＡＭマクロＢ２
の要部の平面図、（Ｂ）は、ＲＡＭマクロＢ２の要部の
断面図を示す。ＲＡＭマクロＢ２は、半導体基板２上に
セル等各種素子が形成され、その上に酸化膜や窒化膜な
どの絶縁層８が形成され、絶縁層８上にはビット線等の
微小信号が伝送される微小信号線９が配線された構成と
されている。なお、微小信号線９は、アルミ等よりな
り、絶縁層８に形成されたコンタクトホール等を介して
絶縁層８の下部に形成された素子などと接続される。
【００２４】ＲＡＭマクロＢ２には、微小信号線９の上
層にさらに酸化膜や窒化膜などの絶縁層１０が形成さ
れ、その上層にシールド層７が形成されている。シール
ド層７は、アルミ、タングステン、銅等よりなりＲＡＭ
マクロＢ２の上面の全面にわたって形成されている。シ
ールド層７は、接地され、その電位は、接地レベルに保
持されている。
層にさらに酸化膜や窒化膜などの絶縁層１０が形成さ
れ、その上層にシールド層７が形成されている。シール
ド層７は、アルミ、タングステン、銅等よりなりＲＡＭ
マクロＢ２の上面の全面にわたって形成されている。シ
ールド層７は、接地され、その電位は、接地レベルに保
持されている。
【００２５】シールド層７の上層には、酸化膜や窒化膜
などの絶縁層１１が形成され、絶縁層１１の上層にＲＡ
ＭマクロＢ１とＲＡＭマクロＢ３とを接続するデータバ
ス６が形成される。データバス６は、アルミ、タングス
テン、銅等よりなる。データバス６の上部には、酸化膜
や窒化膜などよりなる保護層１２が形成される。
などの絶縁層１１が形成され、絶縁層１１の上層にＲＡ
ＭマクロＢ１とＲＡＭマクロＢ３とを接続するデータバ
ス６が形成される。データバス６は、アルミ、タングス
テン、銅等よりなる。データバス６の上部には、酸化膜
や窒化膜などよりなる保護層１２が形成される。
【００２６】このように、本実施例によれば、ＲＡＭマ
クロＢ１とＲＡＭマクロＢ３とに挟まれて配置されたＲ
ＡＭマクロＢ２の上面に絶縁層１０を介して例えば接地
レベル等に保持されたシールド層７を形成し、シールド
層７を介してＲＡＭマクロＢ２上を通過するデータバス
６等の信号配線を形成することにより、ＲＡＭマクロＢ
２上を通過するデータバス６に流れる信号の影響をシー
ルド層７によりカットしＲＡＭマクロＢ２に内蔵された
微小信号線に影響を与えることがないため、ＲＡＭマク
ロＢ２の誤動作などを防止できる。
クロＢ１とＲＡＭマクロＢ３とに挟まれて配置されたＲ
ＡＭマクロＢ２の上面に絶縁層１０を介して例えば接地
レベル等に保持されたシールド層７を形成し、シールド
層７を介してＲＡＭマクロＢ２上を通過するデータバス
６等の信号配線を形成することにより、ＲＡＭマクロＢ
２上を通過するデータバス６に流れる信号の影響をシー
ルド層７によりカットしＲＡＭマクロＢ２に内蔵された
微小信号線に影響を与えることがないため、ＲＡＭマク
ロＢ２の誤動作などを防止できる。
【００２７】なお、シールド層７に付与される電位は、
一定に保持される電位であれば良く、接地レベルの他
に、例えば、電源レベルや基準電位（ｒｅｆレベル）で
あっても良い。また、ＲＡＭマクロＢ１とＲＡＭマクロ
Ｂ２とを接続するデータバス６をＲＡＭマクロＢ１とＲ
ＡＭマクロＢ２との間で直線的に配線できるため、デー
タバス６を伝送される信号の遅延を必要最低限に押さえ
ることができる。
一定に保持される電位であれば良く、接地レベルの他
に、例えば、電源レベルや基準電位（ｒｅｆレベル）で
あっても良い。また、ＲＡＭマクロＢ１とＲＡＭマクロ
Ｂ２とを接続するデータバス６をＲＡＭマクロＢ１とＲ
ＡＭマクロＢ２との間で直線的に配線できるため、デー
タバス６を伝送される信号の遅延を必要最低限に押さえ
ることができる。
【００２８】さらに、データバス６がＲＡＭマクロＢ２
の側方を迂回しないため、半導体基板２上にデータバス
６の配線のためのスペースを設ける必要がなく、半導体
チップの小型化に寄与する。なお、本実施例では、ＲＡ
ＭマクロＢ２の全面にシールド層７を形成しているが、
データバス６の直下にだけシールド層を形成する構成と
してもよい。
の側方を迂回しないため、半導体基板２上にデータバス
６の配線のためのスペースを設ける必要がなく、半導体
チップの小型化に寄与する。なお、本実施例では、ＲＡ
ＭマクロＢ２の全面にシールド層７を形成しているが、
データバス６の直下にだけシールド層を形成する構成と
してもよい。
【００２９】また、データバス６、シールド層７、微小
信号線９の材質は、アルミ−アルミ−アルミ、または、
タングステン−アルミ−アルミの組み合わせが好まし
い。さらに、微小信号線９としては、ＲＡＭマクロＢ２
がＳＲＡＭとするとビット線、データバス線、センスア
ンプ回路等がある。
信号線９の材質は、アルミ−アルミ−アルミ、または、
タングステン−アルミ−アルミの組み合わせが好まし
い。さらに、微小信号線９としては、ＲＡＭマクロＢ２
がＳＲＡＭとするとビット線、データバス線、センスア
ンプ回路等がある。
【００３０】図３に本発明の第２実施例の概略構成図を
示す。同図中、図１と同一構成部分には、同一符号を付
し、その説明は省略する。本実施例の半導体装置２１
は、ＲＡＭマクロＢ１とＲＡＭマクロＢ３とに挟まれて
配置されたＲＡＭマクロＢ１２の構成が、第１実施例の
半導体装置１とは異なる。本実施例のＲＡＭマクロＢ１
２は、微小振幅信号が伝送される微小信号線が配線され
たセルアレイ２３、センスアンプ２４を分割して配置
し、データバス６がセルアレイ２３、及び、センスアン
プ２４上を通過しない構成とされている。なお、このと
き、データバス６の下部の領域２５には、デコーダ、入
出力回路などの微小信号を扱わない回路を配置し、ＲＡ
ＭマクロＢ１２の全体のサイズが大きくならないように
構成されている。
示す。同図中、図１と同一構成部分には、同一符号を付
し、その説明は省略する。本実施例の半導体装置２１
は、ＲＡＭマクロＢ１とＲＡＭマクロＢ３とに挟まれて
配置されたＲＡＭマクロＢ１２の構成が、第１実施例の
半導体装置１とは異なる。本実施例のＲＡＭマクロＢ１
２は、微小振幅信号が伝送される微小信号線が配線され
たセルアレイ２３、センスアンプ２４を分割して配置
し、データバス６がセルアレイ２３、及び、センスアン
プ２４上を通過しない構成とされている。なお、このと
き、データバス６の下部の領域２５には、デコーダ、入
出力回路などの微小信号を扱わない回路を配置し、ＲＡ
ＭマクロＢ１２の全体のサイズが大きくならないように
構成されている。
【００３１】また、セルアレイ２３とセンスアンプ２４
との間には、シールド部２６が形成され、データバス６
とセンスアンプ２３、センスアンプ２４との間をシール
ドしている。図４に本発明の第２実施例のＲＡＭマクロ
Ｂ１２の要部の構成図を示す。図４（Ａ）は、ＲＡＭマ
クロＢ１２の要部の平面図、（Ｂ）は、ＲＡＭマクロＢ
１２の要部の断面図を示す。同図中、同一構成部分に
は、同一符号を付し、その説明は省略する。
との間には、シールド部２６が形成され、データバス６
とセンスアンプ２３、センスアンプ２４との間をシール
ドしている。図４に本発明の第２実施例のＲＡＭマクロ
Ｂ１２の要部の構成図を示す。図４（Ａ）は、ＲＡＭマ
クロＢ１２の要部の平面図、（Ｂ）は、ＲＡＭマクロＢ
１２の要部の断面図を示す。同図中、同一構成部分に
は、同一符号を付し、その説明は省略する。
【００３２】ＲＡＭマクロＢ１２は、セルアレイ２３、
センスアンプ２４が半導体基板２上の領域２７、２８に
分割して形成されている。 ＲＡＭマクロＢ１２は、半
導体基板２上にセル等各種素子が形成され、その上に酸
化膜や窒化膜などの絶縁層８が形成され、絶縁層８上に
はビット線等の微小信号が伝送される微小信号線９が配
線される。微小信号線９は、セルアレイ２３、センスア
ンプ２４の形成される領域２７、２８上に形成される。
センスアンプ２４が半導体基板２上の領域２７、２８に
分割して形成されている。 ＲＡＭマクロＢ１２は、半
導体基板２上にセル等各種素子が形成され、その上に酸
化膜や窒化膜などの絶縁層８が形成され、絶縁層８上に
はビット線等の微小信号が伝送される微小信号線９が配
線される。微小信号線９は、セルアレイ２３、センスア
ンプ２４の形成される領域２７、２８上に形成される。
【００３３】微小信号線９のセルアレイ２３、センスア
ンプ２４の形成された領域２７、２８とデータバス６が
形成される領域２５との間には、シールド部２６が形成
される。シールド部２６は、アルミ、タングステン、銅
等より構成され、接地されて、接地レベルや電源レベ
ル、基準レベルに保持されている。
ンプ２４の形成された領域２７、２８とデータバス６が
形成される領域２５との間には、シールド部２６が形成
される。シールド部２６は、アルミ、タングステン、銅
等より構成され、接地されて、接地レベルや電源レベ
ル、基準レベルに保持されている。
【００３４】このように、本実施例によれば、ＲＡＭマ
クロＢ１とＲＡＭマクロＢ３とに挟まれて配置されたＲ
ＡＭマクロＢ１２の微小信号を扱うセルアレイ２３、セ
ンスアンプ２４をデータバス６が通過する経路をさけて
配置し、データバス６の下部には、微小振幅信号を扱わ
ないデコーダ、入出力回路等のブロックを配置すること
により微小信号を扱うセルアレイ２３、センスアンプ２
４をデータバス６と離して配置できるため、セルアレイ
２３、センスアンプ２４がデータバス６を伝送される信
号の影響を受けにくくなり、ＲＡＭマクロＢ１２の誤動
作などを防止できる。
クロＢ１とＲＡＭマクロＢ３とに挟まれて配置されたＲ
ＡＭマクロＢ１２の微小信号を扱うセルアレイ２３、セ
ンスアンプ２４をデータバス６が通過する経路をさけて
配置し、データバス６の下部には、微小振幅信号を扱わ
ないデコーダ、入出力回路等のブロックを配置すること
により微小信号を扱うセルアレイ２３、センスアンプ２
４をデータバス６と離して配置できるため、セルアレイ
２３、センスアンプ２４がデータバス６を伝送される信
号の影響を受けにくくなり、ＲＡＭマクロＢ１２の誤動
作などを防止できる。
【００３５】また、ＲＡＭマクロＢ１とＲＡＭマクロＢ
２とを接続するデータバス６をＲＡＭマクロＢ１とＲＡ
ＭマクロＢ２との間で直線的に配線できるため、データ
バス６を伝送される信号の遅延を必要最低限に押さえる
ことができる。さらに、ＲＡＭマクロＢ１２は、内部ブ
ロックの配置が換わるだけで、占有する面積の増加など
なし上記構成をに実現できる。このため、第１実施例と
同様に半導体基板２上にデータバス６の配線のためのス
ペースを設ける必要がなくなることから、半導体チップ
の小型化に寄与する。
２とを接続するデータバス６をＲＡＭマクロＢ１とＲＡ
ＭマクロＢ２との間で直線的に配線できるため、データ
バス６を伝送される信号の遅延を必要最低限に押さえる
ことができる。さらに、ＲＡＭマクロＢ１２は、内部ブ
ロックの配置が換わるだけで、占有する面積の増加など
なし上記構成をに実現できる。このため、第１実施例と
同様に半導体基板２上にデータバス６の配線のためのス
ペースを設ける必要がなくなることから、半導体チップ
の小型化に寄与する。
【００３６】図５に本発明の第３実施例の概略構成図を
示す。同図中、図１と同一構成部分には同一符号を付
し、その説明は省略する。本実施例の半導体装置３１
は、ＲＡＭマクロＢ１とＲＡＭマクロＢ３とに挟まれて
配置されたＲＡＭマクロＢ２２の構成が、第１実施例の
半導体装置１とは異なる。ＲＡＭマクロＢ２２は、セル
アレイ３２の上部にＲＡＭマクロＢ１とＲＡＭマクロＢ
３とを接続するデータバス６が配置される。
示す。同図中、図１と同一構成部分には同一符号を付
し、その説明は省略する。本実施例の半導体装置３１
は、ＲＡＭマクロＢ１とＲＡＭマクロＢ３とに挟まれて
配置されたＲＡＭマクロＢ２２の構成が、第１実施例の
半導体装置１とは異なる。ＲＡＭマクロＢ２２は、セル
アレイ３２の上部にＲＡＭマクロＢ１とＲＡＭマクロＢ
３とを接続するデータバス６が配置される。
【００３７】このとき、データバス６とセルアレイ３２
で微小振幅信号を伝送するデータ線Ｄ１〜Ｄ２Ｎとが直
交するように構成されている。セルアレイ３２では、一
般にデータ線は２本で一組にとされており対をなすデー
タ線には、互いに相補的な信号が伝送される構成とされ
ている。すなわち、１対のデータ線Ｄ１、Ｄ２には、デ
ータ線Ｄ１がハイレベルとなると、データ線Ｄ２はロー
レベルとなり、データ線Ｄ１がローレベルとなると、デ
ータ線Ｄ２がハイレベルとなる信号が伝送される。
で微小振幅信号を伝送するデータ線Ｄ１〜Ｄ２Ｎとが直
交するように構成されている。セルアレイ３２では、一
般にデータ線は２本で一組にとされており対をなすデー
タ線には、互いに相補的な信号が伝送される構成とされ
ている。すなわち、１対のデータ線Ｄ１、Ｄ２には、デ
ータ線Ｄ１がハイレベルとなると、データ線Ｄ２はロー
レベルとなり、データ線Ｄ１がローレベルとなると、デ
ータ線Ｄ２がハイレベルとなる信号が伝送される。
【００３８】図６に本発明の第３実施例のＲＡＭマクロ
Ｂ２２の要部の構成図を示す。図６（Ａ）は、ＲＡＭマ
クロＢ２２の要部の平面図、（Ｂ）は、ＲＡＭマクロＢ
２２の要部の断面図を示す。同図中、同一構成部分に
は、同一符号を付し、その説明は省略する。
Ｂ２２の要部の構成図を示す。図６（Ａ）は、ＲＡＭマ
クロＢ２２の要部の平面図、（Ｂ）は、ＲＡＭマクロＢ
２２の要部の断面図を示す。同図中、同一構成部分に
は、同一符号を付し、その説明は省略する。
【００３９】本実施例のＲＡＭマクロＢ２２では、デー
タバス６が微小振幅信号線９に相当するセルアレイ３２
のデータ線Ｄ１〜ＤＮに直交して配線され、データバス
６のデータ線Ｄ１〜ＤＮへの影響が対をなすデータ線間
で互いに均等になるように配置してある。
タバス６が微小振幅信号線９に相当するセルアレイ３２
のデータ線Ｄ１〜ＤＮに直交して配線され、データバス
６のデータ線Ｄ１〜ＤＮへの影響が対をなすデータ線間
で互いに均等になるように配置してある。
【００４０】図７に本発明の第３実施例のＲＡＭマクロ
Ｂ２２の要部の動作波形図を示す。図７においてａは、
データバス６を伝送される信号波形、ｂは、データ線Ｄ
１を伝送される信号波形、ｃは、データ線Ｄ１と対をな
すデータ線Ｄ２を伝送される信号波形図を示す。
Ｂ２２の要部の動作波形図を示す。図７においてａは、
データバス６を伝送される信号波形、ｂは、データ線Ｄ
１を伝送される信号波形、ｃは、データ線Ｄ１と対をな
すデータ線Ｄ２を伝送される信号波形図を示す。
【００４１】図７においてデータバス６を伝送される信
号ａが破線で囲んだ部分で変動すると、データバス６に
直交して配線されたデータ線Ｄ１、Ｄ２ともにデータバ
ス６から同様の影響に破線で囲んだような影響を受け
る。しかしながら、ＲＡＭマクロＢ２２のセンスアンプ
３３では、対をなすデータ線間の電位差よりハイレベ
ル、又は、ローレベルの検出を行っているため、対をな
すデータ線Ｄ１、Ｄ２の信号が同等の影響を受けても対
をなすデータ線間の電位差に影響がでることがない。し
たがって、ＲＡＭマクロＢ２２上にデータバス６を配線
してもＲＡＭマクロＢ２２の動作に影響を与えずに済
む。
号ａが破線で囲んだ部分で変動すると、データバス６に
直交して配線されたデータ線Ｄ１、Ｄ２ともにデータバ
ス６から同様の影響に破線で囲んだような影響を受け
る。しかしながら、ＲＡＭマクロＢ２２のセンスアンプ
３３では、対をなすデータ線間の電位差よりハイレベ
ル、又は、ローレベルの検出を行っているため、対をな
すデータ線Ｄ１、Ｄ２の信号が同等の影響を受けても対
をなすデータ線間の電位差に影響がでることがない。し
たがって、ＲＡＭマクロＢ２２上にデータバス６を配線
してもＲＡＭマクロＢ２２の動作に影響を与えずに済
む。
【００４２】なお、ＲＡＭマクロＢ２２では、センスア
ンプ３３は、データバス６からは、外れた位置に配置さ
れ、データバス６下部には、データデコーダ３４等の微
小振幅信号を扱わないブロックが配置される。以上、本
実施例によれば、ＲＡＭマクロＢ１とＲＡＭマクロＢ３
とに挟まれて配置されたＲＡＭマクロＢ２２上にＲＡＭ
マクロＢ１とＲＡＭマクロＢ３とを接続するデータバス
６を配線することができるため、ＲＡＭマクロＢ１とＲ
ＡＭマクロＢ２とを接続するデータバス６をＲＡＭマク
ロＢ１とＲＡＭマクロＢ２との間で直線的に配線できる
ため、データバス６を伝送される信号の遅延を必要最低
限に押さえることができる。
ンプ３３は、データバス６からは、外れた位置に配置さ
れ、データバス６下部には、データデコーダ３４等の微
小振幅信号を扱わないブロックが配置される。以上、本
実施例によれば、ＲＡＭマクロＢ１とＲＡＭマクロＢ３
とに挟まれて配置されたＲＡＭマクロＢ２２上にＲＡＭ
マクロＢ１とＲＡＭマクロＢ３とを接続するデータバス
６を配線することができるため、ＲＡＭマクロＢ１とＲ
ＡＭマクロＢ２とを接続するデータバス６をＲＡＭマク
ロＢ１とＲＡＭマクロＢ２との間で直線的に配線できる
ため、データバス６を伝送される信号の遅延を必要最低
限に押さえることができる。
【００４３】また、シールド層などを形成する必要がな
いため、半導体チップの製造工程を増加することなく実
現できる。図８に本発明の第４実施例の概略構成図を示
す。同図中、図１と同一構成部分には同一符号を付し、
その説明は省略する。
いため、半導体チップの製造工程を増加することなく実
現できる。図８に本発明の第４実施例の概略構成図を示
す。同図中、図１と同一構成部分には同一符号を付し、
その説明は省略する。
【００４４】本実施例の半導体装置４１では、ＲＡＭマ
クロＢ３１がＲＡＭマクロＢ３２、ＲＡＭマクロＢ３
３、ＲＡＭマクロＢ３４、ＲＡＭマクロＢ３５に囲まれ
た構成とされており、ＲＡＭマクロＢ３１の上部にＲＡ
ＭマクロＢ３２とＲＡＭマクロＢ３３とを接続するデー
タバス４２、ＲＡＭマクロＢ３４とＲＡＭマクロＢ３５
とを接続するデータバス４３が直交して配線されてい
る。
クロＢ３１がＲＡＭマクロＢ３２、ＲＡＭマクロＢ３
３、ＲＡＭマクロＢ３４、ＲＡＭマクロＢ３５に囲まれ
た構成とされており、ＲＡＭマクロＢ３１の上部にＲＡ
ＭマクロＢ３２とＲＡＭマクロＢ３３とを接続するデー
タバス４２、ＲＡＭマクロＢ３４とＲＡＭマクロＢ３５
とを接続するデータバス４３が直交して配線されてい
る。
【００４５】図９に本発明の第４実施例のＲＡＭマクロ
Ｂ３１の要部の構成図を示す。図４（Ａ）は、ＲＡＭマ
クロＢ３１の要部の平面図、（Ｂ）は、ＲＡＭマクロＢ
３１の要部の断面図を示す。同図中、同一構成部分に
は、同一符号を付し、その説明は省略する。
Ｂ３１の要部の構成図を示す。図４（Ａ）は、ＲＡＭマ
クロＢ３１の要部の平面図、（Ｂ）は、ＲＡＭマクロＢ
３１の要部の断面図を示す。同図中、同一構成部分に
は、同一符号を付し、その説明は省略する。
【００４６】ＲＡＭマクロＢ３１は、ＳＲＡＭ等を構成
しており、半導体基板２上にセル等各種素子が形成さ
れ、その上に酸化膜や窒化膜などの絶縁層８が形成さ
れ、絶縁層８上にはワード信号が伝送されるワード線Ｗ
Ｌが配線される。ワード線ＷＬの上部には、絶縁層４４
が形成され、絶縁層４４の上部に微小信号線であるビッ
ト線ＢＬが配線される。ビット線ＢＬと同じ層にはビッ
ト線ＢＬと平行してビット線ＢＬを左右からシールドす
るための第１のシールド線ＳＬ１が形成されている。
しており、半導体基板２上にセル等各種素子が形成さ
れ、その上に酸化膜や窒化膜などの絶縁層８が形成さ
れ、絶縁層８上にはワード信号が伝送されるワード線Ｗ
Ｌが配線される。ワード線ＷＬの上部には、絶縁層４４
が形成され、絶縁層４４の上部に微小信号線であるビッ
ト線ＢＬが配線される。ビット線ＢＬと同じ層にはビッ
ト線ＢＬと平行してビット線ＢＬを左右からシールドす
るための第１のシールド線ＳＬ１が形成されている。
【００４７】ビット線ＢＬ及び第１のシールド線ＳＬ１
の上部には絶縁層４５が形成され、絶縁層４５の上部に
はＲＡＭマクロＢ３１上を通過する通過配線であり、Ｒ
ＡＭマクロＢ３２とＲＡＭマクロＢ３３とを接続するデ
ータバス４２が配線される。データバス４２は下層の第
１のシールド線ＳＬ１上部に平行に配線されている。デ
ータバス４２と同じ層には下層のビット線ＢＬ上部にビ
ット線ＢＬと平行にビット線ＢＬ上部をシールドするた
めの第２のシールド線ＳＬ２が配線されている。第２の
シールド線ＳＬ２は、ビット線ＢＬの配線幅より大きい
幅を有し、ビット線ＢＬの左右に形成された第１のシー
ルド線ＳＬ１と重り合うように配線される。
の上部には絶縁層４５が形成され、絶縁層４５の上部に
はＲＡＭマクロＢ３１上を通過する通過配線であり、Ｒ
ＡＭマクロＢ３２とＲＡＭマクロＢ３３とを接続するデ
ータバス４２が配線される。データバス４２は下層の第
１のシールド線ＳＬ１上部に平行に配線されている。デ
ータバス４２と同じ層には下層のビット線ＢＬ上部にビ
ット線ＢＬと平行にビット線ＢＬ上部をシールドするた
めの第２のシールド線ＳＬ２が配線されている。第２の
シールド線ＳＬ２は、ビット線ＢＬの配線幅より大きい
幅を有し、ビット線ＢＬの左右に形成された第１のシー
ルド線ＳＬ１と重り合うように配線される。
【００４８】なお、第１及び第２のシールド層ＳＬ１，
ＳＬ２は、アルミ、タングステン、銅等より構成され、
接地レベルや電源レベル、基準レベルに保持されてい
る。データバス４２及び第２のシールド線ＳＬ２の上部
には絶縁膜４６が形成され、絶縁膜４６の上部にはＲＡ
ＭマクロＢ３１上を通過する通過配線であり、ＲＡＭマ
クロＢ３４とＲＡＭマクロＢ３５とを接続するデータバ
ス４３が配線される。また、データバス４３の上部に
は、保護層４７が形成される。
ＳＬ２は、アルミ、タングステン、銅等より構成され、
接地レベルや電源レベル、基準レベルに保持されてい
る。データバス４２及び第２のシールド線ＳＬ２の上部
には絶縁膜４６が形成され、絶縁膜４６の上部にはＲＡ
ＭマクロＢ３１上を通過する通過配線であり、ＲＡＭマ
クロＢ３４とＲＡＭマクロＢ３５とを接続するデータバ
ス４３が配線される。また、データバス４３の上部に
は、保護層４７が形成される。
【００４９】本実施例では、第１及び第２のシールド線
ＳＬ１、ＳＬ２が小振幅信号が供給されるビット線ＢＬ
と平行に、かつ、ビット線ＢＬの左右と上部に互いに重
なり合うように配線され、一定の電位に保持されてお
り、この第１及び第２のシールド線ＳＬ１、ＳＬ２によ
りビット線ＢＬの上方に配線されるデータバス４２、４
３からビット線ＢＬをシールドし、保護している。
ＳＬ１、ＳＬ２が小振幅信号が供給されるビット線ＢＬ
と平行に、かつ、ビット線ＢＬの左右と上部に互いに重
なり合うように配線され、一定の電位に保持されてお
り、この第１及び第２のシールド線ＳＬ１、ＳＬ２によ
りビット線ＢＬの上方に配線されるデータバス４２、４
３からビット線ＢＬをシールドし、保護している。
【００５０】なお、本実施例によれば、第１及び第２の
シールド線ＳＬ１、ＳＬ２は、ビット線ＢＬ、データバ
ス４２と同一の層に形成されており、ビット線ＢＬ、デ
ータバス４２の形成時に同時に形成でき、専用の工程が
不要となる。また、データバス４３に関しては、第１及
び第２のシールド線ＳＬ１，ＳＬ２の配線方向の影響を
受けないため、ＲＡＭマクロＢ３１上を自由に配線でき
る。
シールド線ＳＬ１、ＳＬ２は、ビット線ＢＬ、データバ
ス４２と同一の層に形成されており、ビット線ＢＬ、デ
ータバス４２の形成時に同時に形成でき、専用の工程が
不要となる。また、データバス４３に関しては、第１及
び第２のシールド線ＳＬ１，ＳＬ２の配線方向の影響を
受けないため、ＲＡＭマクロＢ３１上を自由に配線でき
る。
【００５１】このように、本実施例によれば、ＲＡＭマ
クロＢ３１の微小振幅信号をビット線ＢＬ上にデータバ
ス４２、４３を通過させるかとができ、データバス４
２、４３を直線的に配線できるため、データバス４２、
４３を伝送される信号の遅延を必要最低限に押さえるこ
とができる。
クロＢ３１の微小振幅信号をビット線ＢＬ上にデータバ
ス４２、４３を通過させるかとができ、データバス４
２、４３を直線的に配線できるため、データバス４２、
４３を伝送される信号の遅延を必要最低限に押さえるこ
とができる。
【００５２】なお、上述の第１〜第４実施例では、機能
ブロックとしてＲＡＭマクロを適応したものについて説
明したが、機能ブロックとしては、ＲＡＭマクロに限る
ことはなく、レジスタ、ＭＰＵ、乗算器など他の機能を
有するブロックでもよい。また、ブロック上を通過する
通過配線もデータバスに限られるものではなく、他の信
号線であっても良い。
ブロックとしてＲＡＭマクロを適応したものについて説
明したが、機能ブロックとしては、ＲＡＭマクロに限る
ことはなく、レジスタ、ＭＰＵ、乗算器など他の機能を
有するブロックでもよい。また、ブロック上を通過する
通過配線もデータバスに限られるものではなく、他の信
号線であっても良い。
【００５３】
【発明の効果】上述の如く、本発明の請求項１によれ
ば、微小信号配線と通過配線との間に所定の電位に保持
されたシールド層を設けることにより、微小信号配線と
通過配線との間をシールドすることができるため、通過
配線の信号により微小信号配線を伝送する信号波形が変
形してしまうことがなくなり、したがって、機能ブロッ
ク上に通過配線を配置でき、信号経路を短縮できるた
め、信号の遅延時間を短縮できるとともに、専用の配線
スペースが不要となり、装置を小型化することができる
等の特長を有する。
ば、微小信号配線と通過配線との間に所定の電位に保持
されたシールド層を設けることにより、微小信号配線と
通過配線との間をシールドすることができるため、通過
配線の信号により微小信号配線を伝送する信号波形が変
形してしまうことがなくなり、したがって、機能ブロッ
ク上に通過配線を配置でき、信号経路を短縮できるた
め、信号の遅延時間を短縮できるとともに、専用の配線
スペースが不要となり、装置を小型化することができる
等の特長を有する。
【００５４】請求項２によれば、シールド層を微小信号
配線及び通過配線とは異なる層とすることにより、シー
ルド層を機能ブロックに対してべたに形成できるため、
微小信号配線と通過配線とのシールドを効果的に行える
等の特長を有する。請求項３によれば、通過配線が機能
ブロック上通過しても微小信号配線と通過配線とが近接
することがないため、通過配線の信号により微小信号配
線を伝送する信号波形が変形してしまうことがなくな
り、したがって、機能ブロック上に通過配線を配置で
き、信号経路を短縮できるため、信号の遅延時間を短縮
できるとともに、専用の配線スペースが不要となり、装
置を小型化することができる等の特長を有する。
配線及び通過配線とは異なる層とすることにより、シー
ルド層を機能ブロックに対してべたに形成できるため、
微小信号配線と通過配線とのシールドを効果的に行える
等の特長を有する。請求項３によれば、通過配線が機能
ブロック上通過しても微小信号配線と通過配線とが近接
することがないため、通過配線の信号により微小信号配
線を伝送する信号波形が変形してしまうことがなくな
り、したがって、機能ブロック上に通過配線を配置で
き、信号経路を短縮できるため、信号の遅延時間を短縮
できるとともに、専用の配線スペースが不要となり、装
置を小型化することができる等の特長を有する。
【００５５】請求項４によれば、微小信号配線を微小信
号を伝送する第１の微小信号配線と、前記第１の微小信
号配線と近接して配線された第２の微小信号配線とで構
成し、第１の微小信号配線と第２の微小信号配線とに互
いに相補的な信号を供給し、通過配線を伝送される信号
が第１の微小信号配線及び第２の微小信号配線に対して
同じ影響を与える経路に通過配線を配置することによ
り、通過配線が第１の微小信号配線及び第２の微小信号
配線の信号に対して同等の波形の変形を与えるため、第
１の微小信号配線の信号と第２の微小信号配線の信号と
の差を検出することにより通過配線の信号による影響を
受けない信号が得られ、したがって、機能ブロック上に
通過配線を配置でき、信号経路を短縮できるため、信号
の遅延時間を短縮できるとともに、専用の配線スペース
が不要となり、装置を小型化することができる等の特長
を有する。
号を伝送する第１の微小信号配線と、前記第１の微小信
号配線と近接して配線された第２の微小信号配線とで構
成し、第１の微小信号配線と第２の微小信号配線とに互
いに相補的な信号を供給し、通過配線を伝送される信号
が第１の微小信号配線及び第２の微小信号配線に対して
同じ影響を与える経路に通過配線を配置することによ
り、通過配線が第１の微小信号配線及び第２の微小信号
配線の信号に対して同等の波形の変形を与えるため、第
１の微小信号配線の信号と第２の微小信号配線の信号と
の差を検出することにより通過配線の信号による影響を
受けない信号が得られ、したがって、機能ブロック上に
通過配線を配置でき、信号経路を短縮できるため、信号
の遅延時間を短縮できるとともに、専用の配線スペース
が不要となり、装置を小型化することができる等の特長
を有する。
【００５６】請求項５によれば、通過配線のうち微小振
幅信号を伝送する通過配線を機能ブロック上に配線する
ことにより、通過配線が微小信号配線に与える影響を低
減できるため、機能ブロックが通過配線の信号の影響を
受けにくくなり、したがって、機能ブロック上に通過配
線を配置でき、信号経路を短縮できるため、信号の遅延
時間を短縮できるとともに、専用の配線スペースが不要
となり、装置を小型化することができる等の特長を有す
る。
幅信号を伝送する通過配線を機能ブロック上に配線する
ことにより、通過配線が微小信号配線に与える影響を低
減できるため、機能ブロックが通過配線の信号の影響を
受けにくくなり、したがって、機能ブロック上に通過配
線を配置でき、信号経路を短縮できるため、信号の遅延
時間を短縮できるとともに、専用の配線スペースが不要
となり、装置を小型化することができる等の特長を有す
る。
【００５７】請求項６によれば、第１のシールド線を微
小信号線の側部に微小信号線に平行に配線し、第２のシ
ールド線を微小信号線の上部に微小信号線に平行に前記
第１のシールド線と重なり合うように配線することによ
り微小信号線の左右と上部をシールド線で囲むことがで
きるため、シールド線の上部を通過する通過配線から微
小信号配線をシールドすることができ等の特長を有す
る。
小信号線の側部に微小信号線に平行に配線し、第２のシ
ールド線を微小信号線の上部に微小信号線に平行に前記
第１のシールド線と重なり合うように配線することによ
り微小信号線の左右と上部をシールド線で囲むことがで
きるため、シールド線の上部を通過する通過配線から微
小信号配線をシールドすることができ等の特長を有す
る。
【図１】本発明の第１実施例の概略構成図である。
【図２】本発明の第１実施例の要部の構成図である。
【図３】本発明の第２実施例の概略構成図である。
【図４】本発明の第２実施例の要部の構成図である。
【図５】本発明の第３実施例の概略構成図である。
【図６】本発明の第３実施例の要部の構成図である。
【図７】本発明の第３実施例の要部の動作説明図であ
る。
る。
【図８】本発明の第４実施例の概略構成図である。
【図９】本発明の第４実施例の要部の構成図である。
【図１０】従来の一例の構成図である。
【図１１】従来の他の一例の構成図である。
１、２２、３１、４１ 半導体装置 ２ 半導体基板 ３、２３、３２ セルアレイ ４、２４、３３ センスアンプ ５、６、４３ データバス ７ シールド層 ８、１０、１１ 絶縁層 ９ 微小振幅信号線 １２ 保護層 ２５、２７、２８ 領域 ２６ シールド部 ＷＬ ワード線 ＢＬ ビット線 ＳＬ１ 第１のシールド線 ＳＬ２ 第２のシールド線 Ｂ１，Ｂ２，Ｂ３，Ｂ１２，Ｂ２２、Ｂ３１〜Ｂ３５、
Ｂ４１〜Ｂ４３ ＲＡＭマクロ
Ｂ４１〜Ｂ４３ ＲＡＭマクロ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１
Claims (6)
- 【請求項１】 半導体基板上に微小信号配線を含む機能
ブロックと、該機能ブロック越しに信号を伝送する通過
配線を有する半導体装置において、 前記微小信号配線と前記通過配線との間に所定の電位に
保持されたシールド層を有することを特徴とする半導体
装置。 - 【請求項２】 前記シールド層は、前記微小信号配線及
び前記通過配線とは異なる層として形成したことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板上に微小信号配線を含む機能
ブロックと、該論理ブロック越しに信号を伝送する通過
配線を有する半導体装置において、 前記通過配線は、前記機能ブロック上を通過するように
配線し、 前記微小信号配線は、前記通過配線の直下をさけて配線
したことを特徴とする半導体装置。 - 【請求項４】 半導体基板上に微小信号配線を含む機能
ブロックと、該機能ブロック越しに信号を伝送する通過
配線を有する半導体装置において、 前記微小信号配線は、微小信号を伝送する第１の微小信
号配線と、 前記第１の微小信号配線と近接して配線された第２の微
小信号配線とを有し、 該第１の微小信号配線と該第２の微小信号配線とに互い
に相補的な信号を供給する構成とし、 前記通過配線を伝送される信号が前記第１の微小信号配
線及び前記第２の微小信号配線に対して同じ影響を与え
る経路に前記通過配線を配置したことを特徴とする半導
体装置。 - 【請求項５】 半導体基板上に微小信号配線を含む機能
ブロックと、該機能ブロック越しに信号を伝送する通過
配線を有する半導体装置において、 前記通過配線のうち微小振幅信号を伝送する通過配線を
前記機能ブロック上に配線することを特徴とする半導体
装置。 - 【請求項６】 半導体基板上に微小信号配線を含む機能
ブロックと、該機能ブロック越しに信号を伝送する通過
配線を有する半導体装置において、 前記微小信号線の側部に前記微小信号線に平行に配線さ
れ、一定の電位に保持された第１のシールド線と、 前記微小信号線の上部に前記微小信号線に平行に前記第
１のシールド線と重なり合うように配線され、一定の電
位に保持された第２のシールド線とを有し、 前記第１のシールド線又は前記第２のシールド線上部に
前記通過配線を配置したことを特徴とする半導体装置。
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|---|---|---|---|
| JP23035595A JP3154650B2 (ja) | 1995-09-07 | 1995-09-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23035595A JP3154650B2 (ja) | 1995-09-07 | 1995-09-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974172A true JPH0974172A (ja) | 1997-03-18 |
| JP3154650B2 JP3154650B2 (ja) | 2001-04-09 |
Family
ID=16906569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23035595A Expired - Lifetime JP3154650B2 (ja) | 1995-09-07 | 1995-09-07 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3154650B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1995-09-07 JP JP23035595A patent/JP3154650B2/ja not_active Expired - Lifetime
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