JPH1041398A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1041398A JPH1041398A JP8902097A JP8902097A JPH1041398A JP H1041398 A JPH1041398 A JP H1041398A JP 8902097 A JP8902097 A JP 8902097A JP 8902097 A JP8902097 A JP 8902097A JP H1041398 A JPH1041398 A JP H1041398A
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- Japan
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- gate electrode
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、エレクトロローディング効果を抑
制する為に挿入した疑似電極材層と一般信号配線間に発
生する寄生容量の増大を抑制するする方法を提供する事
である。 【解決手段】 第一の信号配線２１０は、ＭＯＳトラン
ジスタを有したスタンダードセル２００に隣接するよう
に配置されており、このスタンダードセル２００の中に
形成された疑似電極材層２２０が、当該疑似電極材層２
２０の上層に層間絶縁膜を介して形成された電源配線２
３０と平走し、かつ、隣接する信号配線２１０とオーバ
ーラップしない様に配置され、この疑似電極材層２２０
と電源配線２３０はコンタクトホール２４０により、電
気的に接続されている。また、当該スタンダードセル２
００から信号を出力もしくは入力するための第二の信号
配線２５０は、疑似電極材層２２０と概略直行する様に
形成されている。
制する為に挿入した疑似電極材層と一般信号配線間に発
生する寄生容量の増大を抑制するする方法を提供する事
である。 【解決手段】 第一の信号配線２１０は、ＭＯＳトラン
ジスタを有したスタンダードセル２００に隣接するよう
に配置されており、このスタンダードセル２００の中に
形成された疑似電極材層２２０が、当該疑似電極材層２
２０の上層に層間絶縁膜を介して形成された電源配線２
３０と平走し、かつ、隣接する信号配線２１０とオーバ
ーラップしない様に配置され、この疑似電極材層２２０
と電源配線２３０はコンタクトホール２４０により、電
気的に接続されている。また、当該スタンダードセル２
００から信号を出力もしくは入力するための第二の信号
配線２５０は、疑似電極材層２２０と概略直行する様に
形成されている。
Description
【０００１】
【発明の属する技術分野】半導体集積回路装置に関する
もので、特にＭＯＳＦＥＴのゲート電極材層の加工寸法
ばらつきを低減するために配置する疑似ゲート電極材層
の配置に関するものである。
もので、特にＭＯＳＦＥＴのゲート電極材層の加工寸法
ばらつきを低減するために配置する疑似ゲート電極材層
の配置に関するものである。
【０００２】
【従来の技術】従来技術を図を参照しながら詳細に説明
する。ＤＲＡＭやＥＥＰＲＯＭ等の半導体メモリーで
は、半導体基板上に形成される半導体素子が規則的に配
置されている。しかし、特に、ＡＳＩＣ（特定用途Ｉ
Ｃ）やフルカスタムＬＳＩ（基本回路から全て設計する
大規模集積回路）と呼ばれる製品では、顧客の要求に合
わせて回路を設計する為、チップ上に形成される配線の
配置は全体的に不均一（不規則）な物となる。言い換え
れば、チップ上でパターンの密度が密な領域と、疎な領
域が出来てしまう。
する。ＤＲＡＭやＥＥＰＲＯＭ等の半導体メモリーで
は、半導体基板上に形成される半導体素子が規則的に配
置されている。しかし、特に、ＡＳＩＣ（特定用途Ｉ
Ｃ）やフルカスタムＬＳＩ（基本回路から全て設計する
大規模集積回路）と呼ばれる製品では、顧客の要求に合
わせて回路を設計する為、チップ上に形成される配線の
配置は全体的に不均一（不規則）な物となる。言い換え
れば、チップ上でパターンの密度が密な領域と、疎な領
域が出来てしまう。
【０００３】このパターンの不均一性の為、エレクトロ
ローディング効果により、所望の形状で金属配線層を加
工する事が困難となってしまう。ここで、エレクトロロ
ーディング効果とは、パターン密度が密な部分と疎な部
分が混在するマスクパターンを用いて露光する際、その
パターンの不均一性が光の回析に影響を与えてしまう事
を言う。
ローディング効果により、所望の形状で金属配線層を加
工する事が困難となってしまう。ここで、エレクトロロ
ーディング効果とは、パターン密度が密な部分と疎な部
分が混在するマスクパターンを用いて露光する際、その
パターンの不均一性が光の回析に影響を与えてしまう事
を言う。
【０００４】特に、高い加工精度が要求されるトランジ
スタのゲート電極の加工においては、加工寸法のバラツ
キがトランジスタの特性等に与える影響は極めて大き
い。即ち、ゲート電極の寸法がばらつくと、リーク電流
増加や動作周波数特性変動、その他諸々のトランジスタ
の特性に影響を及ぼしてしまう。
スタのゲート電極の加工においては、加工寸法のバラツ
キがトランジスタの特性等に与える影響は極めて大き
い。即ち、ゲート電極の寸法がばらつくと、リーク電流
増加や動作周波数特性変動、その他諸々のトランジスタ
の特性に影響を及ぼしてしまう。
【０００５】エレクトロローディング効果の対策とし
て、プロセス的な対処法以外に、設計的な対処法が知ら
れている。上記の設計的な対処法として、特開平４−３
２２４６０や特開平５−１３７２２に見られる様に、半
導体素子が形成されていない領域に、ポリシリコンから
なるダミーパターンを形成し、チップ全体のパターンを
均一化する事によって、パターンの不均一性に起因した
エレクトロローディング効果を抑制していた。
て、プロセス的な対処法以外に、設計的な対処法が知ら
れている。上記の設計的な対処法として、特開平４−３
２２４６０や特開平５−１３７２２に見られる様に、半
導体素子が形成されていない領域に、ポリシリコンから
なるダミーパターンを形成し、チップ全体のパターンを
均一化する事によって、パターンの不均一性に起因した
エレクトロローディング効果を抑制していた。
【０００６】図３は半導体チップを模式的に示してい
る。ＣＰＵ、ＲＯＭ、タイマー、ＲＡＭ、ＳＩＯ等の機
能ブロック３００を駆動する為の電源を供給するボンデ
ィングパッド３１０がチップ３２０上に配置されてい
る。また、機能ブロック３００等が形成されていない領
域に、エレクトロローディング効果を抑制するために、
ポリシリコンからなるダミーパターン３３０を配置して
いる。
る。ＣＰＵ、ＲＯＭ、タイマー、ＲＡＭ、ＳＩＯ等の機
能ブロック３００を駆動する為の電源を供給するボンデ
ィングパッド３１０がチップ３２０上に配置されてい
る。また、機能ブロック３００等が形成されていない領
域に、エレクトロローディング効果を抑制するために、
ポリシリコンからなるダミーパターン３３０を配置して
いる。
【０００７】次に、図３における領域Ａの拡大図を図４
に示した。図４に示されるように、一般信号配線３５０
がダミーパターン３３０の上層に配置されたとき、ダミ
ーパターン３３０と一般信号配線３５０は、層間絶縁膜
（図示せず）を挟んだ寄生容量Ｃ１を形成し、一般信号
配線を伝達する信号の遅延の原因となる。
に示した。図４に示されるように、一般信号配線３５０
がダミーパターン３３０の上層に配置されたとき、ダミ
ーパターン３３０と一般信号配線３５０は、層間絶縁膜
（図示せず）を挟んだ寄生容量Ｃ１を形成し、一般信号
配線を伝達する信号の遅延の原因となる。
【０００８】特に、やみくもにダミーパターンを形成し
た場合、一般信号配線３５０とダミーパターン３３０が
平行、かつ、真下に形成された場合（平走している場
合）、その寄生容量は無視できなくなり、回路の誤動作
の原因となってしまう。
た場合、一般信号配線３５０とダミーパターン３３０が
平行、かつ、真下に形成された場合（平走している場
合）、その寄生容量は無視できなくなり、回路の誤動作
の原因となってしまう。
【０００９】
【発明が解決しようとする課題】以上の様に、エレクト
ロローディング効果を抑制するために、やみくもにダミ
ーパターンを挿入すると、寄生容量発生の原因となって
しまうという問題があった。本発明は、以上の様な問題
に鑑み、一般信号配線の寄生容量の増大を抑制する半導
体集積回路装置を提供する事を目的とする。
ロローディング効果を抑制するために、やみくもにダミ
ーパターンを挿入すると、寄生容量発生の原因となって
しまうという問題があった。本発明は、以上の様な問題
に鑑み、一般信号配線の寄生容量の増大を抑制する半導
体集積回路装置を提供する事を目的とする。
【００１０】
【課題を解決するための手段】本発明は、半導体基板
と、前記半導体基板上のゲート絶縁膜の上に形成された
疑似ゲート電極材層と、前記疑似ゲート電極材層の上層
に形成された第一の層間絶縁膜と、前記第一の層間絶縁
膜上に形成され、かつ、前記疑似ゲート電極材層と概略
垂直に交差する様に形成された第一の信号配線と、前記
第一の信号配線の上に形成された第二の層間絶縁膜と、
前記第二の層間絶縁膜上に形成され、かつ、前記疑似ゲ
ート電極材層の真上に概略平行に配置された電源配線
と、前記電源配線と前記疑似ゲート電極材層とを電気的
に接続し、中に導電材料が形成されたコンタクトホール
と、を有する事を特徴とする。
と、前記半導体基板上のゲート絶縁膜の上に形成された
疑似ゲート電極材層と、前記疑似ゲート電極材層の上層
に形成された第一の層間絶縁膜と、前記第一の層間絶縁
膜上に形成され、かつ、前記疑似ゲート電極材層と概略
垂直に交差する様に形成された第一の信号配線と、前記
第一の信号配線の上に形成された第二の層間絶縁膜と、
前記第二の層間絶縁膜上に形成され、かつ、前記疑似ゲ
ート電極材層の真上に概略平行に配置された電源配線
と、前記電源配線と前記疑似ゲート電極材層とを電気的
に接続し、中に導電材料が形成されたコンタクトホール
と、を有する事を特徴とする。
【００１１】本発明は、信号配線とダミーパターンとが
概略垂直に交差する様に形成されているので、信号配線
とダミーパターンの間の寄生容量の増大を抑制する事が
出来る。
概略垂直に交差する様に形成されているので、信号配線
とダミーパターンの間の寄生容量の増大を抑制する事が
出来る。
【００１２】
【発明の実施の形態】本発明の実施形態を図を用いて詳
細に説明する。図１（１）は半導体チップの配置概念図
を示している。図に示されるように、ボンディングパッ
ド１００及び１１０は、当該半導体チップ上に配置され
たＣＰＵ、メモリ等の各機能ブロック１２０に電源を供
給している。
細に説明する。図１（１）は半導体チップの配置概念図
を示している。図に示されるように、ボンディングパッ
ド１００及び１１０は、当該半導体チップ上に配置され
たＣＰＵ、メモリ等の各機能ブロック１２０に電源を供
給している。
【００１３】次に、図１（１）の領域１９０の拡大図を
図１（２）を、図１（３）のＡＢ断面図を、図１（４）
にＣＤ断面図を示した。図１の（２）に示されるよう
に、半導体基板上にポリシシリコンからなるダミーパタ
ーン（以下、疑似電極材層と言う）１３０が配置され、
その疑似電極材層１３０の上に、データ転送に使用する
信号配線１４０が前記疑似電極材層１３０と直行のねじ
れの位置になる様に配置される。更に、この信号配線１
４０の上に、電源配線１５０が前記疑似電極材層と平走
する様に形成されている。
図１（２）を、図１（３）のＡＢ断面図を、図１（４）
にＣＤ断面図を示した。図１の（２）に示されるよう
に、半導体基板上にポリシシリコンからなるダミーパタ
ーン（以下、疑似電極材層と言う）１３０が配置され、
その疑似電極材層１３０の上に、データ転送に使用する
信号配線１４０が前記疑似電極材層１３０と直行のねじ
れの位置になる様に配置される。更に、この信号配線１
４０の上に、電源配線１５０が前記疑似電極材層と平走
する様に形成されている。
【００１４】また、疑似電極材層１３０が浮遊容量とな
らない様に、疑似電極材層１３０と電源配線１５０はコ
ンタクトホール１６０を介して電気的に接続されてい
る。また、図１（３）及び（４）に示される様に、半導
体基板１９０上に形成された絶縁膜１８０内に擬似電極
材層１３０と、電源配線１５０が平走している。また、
信号配線１４０が、擬似電極材層１３０と電源配線１５
０との間に配置されている。
らない様に、疑似電極材層１３０と電源配線１５０はコ
ンタクトホール１６０を介して電気的に接続されてい
る。また、図１（３）及び（４）に示される様に、半導
体基板１９０上に形成された絶縁膜１８０内に擬似電極
材層１３０と、電源配線１５０が平走している。また、
信号配線１４０が、擬似電極材層１３０と電源配線１５
０との間に配置されている。
【００１５】また、上記実施形態では、電源配線１５０
が最上層に形成され、その下層に信号配線１４０が形成
されているが、その逆でもよい。即ち、電源配線１５０
の上に信号配線１４０が形成されていてもよい。
が最上層に形成され、その下層に信号配線１４０が形成
されているが、その逆でもよい。即ち、電源配線１５０
の上に信号配線１４０が形成されていてもよい。
【００１６】上述のように、本願発明は、擬似電極材層
１３０を追加しているので、エレクトロローディング効
果を抑制する事ができる。また、この疑似電極材層１３
０は、信号配線１４０と概略直行するように形成してい
るので、信号配線１４０との重なり合う面積（交差）が
少なくて済む。従って、信号配線１１４０と擬似電極材
層１３０との間に形成される結合される容量の増大を抑
制できる。
１３０を追加しているので、エレクトロローディング効
果を抑制する事ができる。また、この疑似電極材層１３
０は、信号配線１４０と概略直行するように形成してい
るので、信号配線１４０との重なり合う面積（交差）が
少なくて済む。従って、信号配線１１４０と擬似電極材
層１３０との間に形成される結合される容量の増大を抑
制できる。
【００１７】更に、半導体チップの設計の際に寄生容量
の算出も、信号配線１４０と疑似電極材層１３０との交
差の回数と電源配線の幅と言った情報で簡単に求める事
が出来る。従って、高い精度で寄生容量値の予測可能と
なる。
の算出も、信号配線１４０と疑似電極材層１３０との交
差の回数と電源配線の幅と言った情報で簡単に求める事
が出来る。従って、高い精度で寄生容量値の予測可能と
なる。
【００１８】また、擬似電極材層１３０は、電源配線１
５０とコンタクト１６０を介して電気的に接続されてい
る。また、電源配線１５０の電位は、例えば、５Ｖ一定
の電位である為、擬似電極材層１３０の電位を一定の保
つことが出来る。即ち、擬似電極材層１３０を浮遊電極
となる事を防止する事が出来る。
５０とコンタクト１６０を介して電気的に接続されてい
る。また、電源配線１５０の電位は、例えば、５Ｖ一定
の電位である為、擬似電極材層１３０の電位を一定の保
つことが出来る。即ち、擬似電極材層１３０を浮遊電極
となる事を防止する事が出来る。
【００１９】一方、信号配線１５０の電位は絶えず変化
する。この為、この信号配線１５０と擬似電極材層１３
０を電気的に接続しても、擬似電極材層１３０を浮遊電
極となる事を防止できない。従って、上述の様に、擬似
電極材層１３０の電位を固定するには、電源配線１５０
と電気的に接続する方が好ましい。
する。この為、この信号配線１５０と擬似電極材層１３
０を電気的に接続しても、擬似電極材層１３０を浮遊電
極となる事を防止できない。従って、上述の様に、擬似
電極材層１３０の電位を固定するには、電源配線１５０
と電気的に接続する方が好ましい。
【００２０】次に、第二の実施形態を図を用いて詳細に
説明する。図２に示すように、第一の信号配線２１０
は、ＭＯＳトランジスタを有したスタンダードセル２０
０に隣接するように配置されている。
説明する。図２に示すように、第一の信号配線２１０
は、ＭＯＳトランジスタを有したスタンダードセル２０
０に隣接するように配置されている。
【００２１】このスタンダードセル２００の中に形成さ
れた疑似電極材層２２０が、当該疑似電極材層２２０の
上層に層間絶縁膜（図示せず）を介して形成された電源
配線２３０と平走し、かつ、隣接する信号配線２１０と
オーバーラップしない様に配置され、この疑似電極材層
２２０と電源配線２３０はコンタクトホール２４０によ
り、電気的に接続されている。
れた疑似電極材層２２０が、当該疑似電極材層２２０の
上層に層間絶縁膜（図示せず）を介して形成された電源
配線２３０と平走し、かつ、隣接する信号配線２１０と
オーバーラップしない様に配置され、この疑似電極材層
２２０と電源配線２３０はコンタクトホール２４０によ
り、電気的に接続されている。
【００２２】また、図に示すように、当該スタンダード
セル２００から信号を出力もしくは入力するための第二
の信号配線２５０は、疑似電極材層２２０と概略直行す
る様に形成されている。
セル２００から信号を出力もしくは入力するための第二
の信号配線２５０は、疑似電極材層２２０と概略直行す
る様に形成されている。
【００２３】また、本実施形態では、第二の信号配線２
５０が最上層に形成され、その下層に電源配線２３０が
形成されているが、その逆でもよい。即ち、信号配線２
５０の上に電源配線２３０が形成されていてもよい。
５０が最上層に形成され、その下層に電源配線２３０が
形成されているが、その逆でもよい。即ち、信号配線２
５０の上に電源配線２３０が形成されていてもよい。
【００２４】以上のように、疑似電極材層２２０は、信
号配線２５０と平走せずに概略直行する様に配置されて
いるので、疑似電極材層２２０と信号配線２５０との間
に発生する寄生容量を低減する事が出来る。また、上述
と同様の理由により、予め寄生容量の値の予測をする事
が容易となる。
号配線２５０と平走せずに概略直行する様に配置されて
いるので、疑似電極材層２２０と信号配線２５０との間
に発生する寄生容量を低減する事が出来る。また、上述
と同様の理由により、予め寄生容量の値の予測をする事
が容易となる。
【００２５】本実施形態は、第一の実施形態と異なり、
疑似電極材層がスタンダードセル内のＭＯＳトランジス
タに近傍に配置されている。この為、ＭＯＳトランジス
タのゲート電極を加工する際に、エレクトロローディン
グ効果による加工ばらつきを低減する事が出来る。
疑似電極材層がスタンダードセル内のＭＯＳトランジス
タに近傍に配置されている。この為、ＭＯＳトランジス
タのゲート電極を加工する際に、エレクトロローディン
グ効果による加工ばらつきを低減する事が出来る。
【００２６】また、擬似電極材層２２０は電源配線２３
０と、コンタクト２４０を介して電気的に接続されてい
る為、擬似電極材層２２０の電位を固定し、浮遊電極と
なる事を防止するする事ができる。
０と、コンタクト２４０を介して電気的に接続されてい
る為、擬似電極材層２２０の電位を固定し、浮遊電極と
なる事を防止するする事ができる。
【００２７】
【発明の効果】本発明は、以上の様に、エレクトロロー
ディング効果を抑制するための疑似電極材層が、信号配
線と概略直行する様に配置されているので、疑似電極材
層と信号配線との間に発生する寄生容量を低減する事が
出来、かつ、寄生容量の値の予測をする事が容易とな
る。
ディング効果を抑制するための疑似電極材層が、信号配
線と概略直行する様に配置されているので、疑似電極材
層と信号配線との間に発生する寄生容量を低減する事が
出来、かつ、寄生容量の値の予測をする事が容易とな
る。
【図１】本発明の第一の実施形態の半導体チップの上面
図を示したものである。
図を示したものである。
【図２】本発明の第二の実施形態の半導体チップの上面
図を示したものである。
図を示したものである。
【図３】半導体チップの概略上面図を示したものであ
る。
る。
【図４】図３の半導体チップの拡大上面図を示したもの
である。
である。
２００ スタンダードセル ２０１ ドレイン領域 ２０２ ビアホール ２０３ 拡散層 ２０４ ゲート電極 ２１０ 第一の信号配線 ２２０ 疑似電極材層 ２３０ 電源配線 ２４０ コンタクトホール ２５０ 第二の信号配線
Claims (4)
- 【請求項１】 半導体基板と、 前記半導体基板上のゲート絶縁膜の上に形成された疑似
ゲート電極材層と、 前記疑似ゲート電極材層の上層に形成された第一の層間
絶縁膜と、 前記第一の層間絶縁膜上に形成され、かつ、前記疑似ゲ
ート電極材層と概略垂直に交差する様に形成された第一
の信号配線と、 前記第一の信号配線の上に形成された第二の層間絶縁膜
と、 前記第二の層間絶縁膜上に形成され、かつ、前記疑似ゲ
ート電極材層の真上に概略平行に配置された電源配線
と、 前記電源配線と前記疑似ゲート電極材層とを電気的に接
続し、中に導電材料が形成されたコンタクトホールと、 を有する事を特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板と、 前記半導体基板上のゲート絶縁膜の上に形成された疑似
ゲート電極材層と、 前記疑似ゲート電極材層の上層に形成された第一の層間
絶縁膜と、 前記第一の層間絶縁膜上に形成され、かつ、前記疑似ゲ
ート電極材層の真上に概略平行に配置された電源配線
と、 前記電源配線の上に形成された第二の層間絶縁膜と、 前記第二の層間絶縁膜上に形成され、かつ、前記疑似ゲ
ート電極材層と概略垂直に交差する様に形成された第一
の信号配線と、 前記電源配線と前記疑似ゲート電極材層とを電気的に接
続し、中に導電材料が形成されたコンタクトホールと、 を有する事を特徴とする半導体集積回路装置。 - 【請求項３】ゲート絶縁膜の上に形成されたゲート電極
を有した半導体素子を含み、かつ、前記半導体素子に電
源を供給する電源配線を含んだスタンダードセルと、 前記電源配線の下層に、第一の層間絶縁膜を介して形成
され、かつ、前記半導体素子のゲート電極の近傍に形成
された疑似ゲート電極材層と、 前記電源配線と前記疑似ゲート電極材層とを電気的に接
続し、中に導電材料が形成されたコンタクトホールと、 前記電源配線と概略垂直に交差し、かつ、前記電源配線
の上層に第二の層間絶縁膜を介して配置された信号配線
とを備え、 前記ゲート電極及び前記擬似ゲート材層は、同じ材質か
らなり、かつ、前記半導体基板上に形成されたゲート絶
縁膜上に形成されている事を特徴とする半導体集積回路
装置。 - 【請求項４】前記第二の信号配線は、前記スタンダード
セルに含まれる半導体素子に信号を供給する為の信号配
線である事を特徴とする請求項３記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8902097A JPH1041398A (ja) | 1996-04-10 | 1997-04-08 | 半導体集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8697696 | 1996-04-10 | ||
| JP8-86976 | 1996-04-10 | ||
| JP8902097A JPH1041398A (ja) | 1996-04-10 | 1997-04-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041398A true JPH1041398A (ja) | 1998-02-13 |
Family
ID=26428055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8902097A Pending JPH1041398A (ja) | 1996-04-10 | 1997-04-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041398A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7353481B2 (en) * | 2005-01-04 | 2008-04-01 | Kabushiki Kaisha Toshiba | Computer implemented method for designing a semiconductor integrated circuit and a semiconductor integrated circuit |
| US7503026B2 (en) | 2004-12-20 | 2009-03-10 | Panasonic Corporation | Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit |
| US7685551B2 (en) | 2005-06-30 | 2010-03-23 | Panasonic Corporation | Semiconductor integrated circuit, standard cell, standard cell library, semiconductor integrated circuit designing method, and semiconductor integrated circuit designing equipment |
-
1997
- 1997-04-08 JP JP8902097A patent/JPH1041398A/ja active Pending
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