JPH10261781A - 半導体装置及びシステム - Google Patents

Abstract

(57)【要約】 【課題】 スタンダードセル方式を採る論理集積回路装
置ＬＳＩ等の論理修正を容易にし、その開発コストを削
減する。また、論理集積回路装置等の半導体基板ＣＨＩ
Ｐ上での段差を少なくし、その製品歩留りを高める。 【解決手段】 スタンダードセルが配置されるスタンダ
ードセル領域ＳＴＣ内あるいは算術論理演算ユニットＡ
ＬＵ等のマクロセルが配置される領域とスタンダードセ
ル領域ＳＴＣの隙間に、ゲートアレイセル領域ＧＡＣ１
及びＧＡＣ２を設け、これらの領域にその内部配線が施
されないゲートアレイセルを配置して、スタンダードセ
ル領域ＳＴＣの論理回路の論理修正に供するとともに、
これらのゲートアレイセルが論理修正に供されない場
合、これを構成するＭＯＳＦＥＴのゲートを電源電圧供
給点に結合し、ノイズ低減容量として使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置及びシ
ステムに関し、例えば、スタンダードセル及びマクロセ
ルを搭載する論理集積回路装置ならびにこのような論理
集積回路装置を含むコンピュータ等に利用して特に有効
な技術に関するものである。

【０００２】

【従来の技術】ナンド（ＮＡＮＤ）ゲートやフリップフ
ロップ等の各種論理機能を実現すべくその内部配線を含
む素子の配置が予め最適設計され自動配置配線設計シス
テムにライブラリとして登録されるいわゆるスタンダー
ドセルがある。また、算術論理演算ユニットやランダム
アクセスメモリ等の各種機能ブロックを実現すべくその
論理構成及びレイアウトが予め最適設計され同様にライ
ブラリとして登録されるいわゆるマクロセルがある。さ
らに、スタンダードセルからなる論理回路やマクロセル
を搭載するいわゆるスタンダードセル方式の論理集積回
路装置があり、このような論理集積回路装置を含むコン
ピュータ等のシステムがある。

【０００３】

【発明が解決しようとする課題】スタンダードセル方式
を採る従来の論理集積回路装置では、論理修正用の冗長
素子が設けられず、論理回路に論理変更が生じた場合、
ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）の拡散層のレイア
ウトを含む下地からの修正を余儀なくされる。この結
果、論理集積回路装置を再度製造しなおすのと同様な時
間及び費用が必要となって、論理集積回路装置のＴＡＴ
（ＴｕｒｎＡｒｏｕｎｄ Ｔｉｍｅ）が長くなり、その
開発コストが増大する。

【０００４】一方、マクロセルは、その論理構成及びレ
イアウトが予め最適設計され、確定されるため、特に複
数のマクロセルを組み合わせて搭載し又はスタンダード
セルと組み合わせて搭載する場合には、これらのセル配
置領域間に隙間が生じることがある。この隙間は、論理
集積回路装置が形成される半導体基板面に比較的大きな
段差を生じさせる原因となり、これによってリソグラフ
ィ工程でのフォーカスマージンが低下し、論理集積回路
装置の製品歩留りが低下する。

【０００５】この発明の目的は、スタンダードセル方式
を採る論理集積回路装置等の論理修正を容易にし、その
開発コストを削減することにある。この発明の他の目的
は、スタンダードセルや複数のマクロセルを搭載する論
理集積回路装置等の半導体基板上での段差を少なくし、
その製品歩留りを高めることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、スタンダードセル方式を採る
論理集積回路装置等において、スタンダードセルが配置
される領域内あるいはスタンダードセル及びマクロセル
が配置される領域の隙間に、その内部配線が施されない
ゲートアレイセルを配置し、スタンダードセルからなる
論理回路の論理修正に供するとともに、ゲートアレイセ
ルが論理修正に供されない場合、これを構成するＭＯＳ
ＦＥＴのゲートを電源電圧供給点に結合し、ノイズ低減
容量として使用する。

【０００８】上記した手段によれば、配線用のマスクを
変更するだけで、スタンダードセルからなる論理回路の
論理修正に対応することができるため、スタンダードセ
ル方式を採る論理集積回路装置等のＴＡＴを短縮し、そ
の開発コストを削減することができる。また、論理回路
の論理修正が必要ない場合には、ゲートアレイセルをそ
のままノイズ低減容量として使用し、論理集積回路装置
等の電源ノイズを抑制することができる。さらに、スタ
ンダードセル及びマクロセルの隙間にゲートアレイセル
を形成することで、論理集積回路装置が形成される半導
体基板上の段差を少なくすることができるため、論理集
積回路装置のリソグラフィ工程でのフォーカスマージン
を向上させ、その製品歩留りを高めることができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
論理集積回路装置の一実施例の基板配置図が示されてい
る。同図をもとに、まずこの実施例の論理集積回路装置
の構成及び基板レイアウトの概要について説明する。な
お、基板レイアウトに関する以下の記述では、各図の位
置関係をもって半導体基板面での上下左右を表す。

【００１０】図１において、この実施例の論理集積回路
装置（ＬＳＩ）は、例えば単結晶シリコンからなる半導
体基板ＣＨＩＰをその形成基体とする。半導体基板ＣＨ
ＩＰの左上部には、マクロセルとして形成された算術論
理演算ユニットＡＬＵが配置され、その右上部には、同
様にマクロセルとして形成されたリードオンリメモリＲ
ＯＭが配置される。さらに、半導体基板ＣＨＩＰの左下
部には、マクロセルとして形成されたランダムアクセス
メモリＲＡＭが配置され、その右下部には、やはりマク
ロセルとして形成された乗算器ＭＵＬＴが配置される。

【００１１】この実施例において、半導体基板ＣＨＩＰ
の中央部には、スタンダードセル領域ＳＴＣが設けら
れ、このスタンダードセル領域には、所定の論理回路を
構成すべく多数のスタンダードセルが配置される。ま
た、スタンダードセル領域ＳＴＣと算術論理演算ユニッ
トＡＬＵが配置される領域との隙間ならびにランダムア
クセスメモリＲＡＭ及び乗算器ＭＵＬＴが配置される領
域の隙間には、ゲートアレイセル領域ＧＡＣ１及びＧＡ
Ｃ２が設けられ、両ゲートアレイセル領域には、その内
部配線が施されない所定数のゲートアレイセルが配置さ
れる。

【００１２】後述するように、ゲートアレイセル領域Ｇ
ＡＣ１及びＧＡＣ２に配置されたゲートアレイセルは、
スタンダードセル領域ＳＴＣのスタンダードセルが組み
合わされてなる論理回路の論理修正に供され、これによ
って論理集積回路装置のＴＡＴが短縮され、その開発コ
ストが削減される。また、スタンダードセル領域ＳＴＣ
及び各マクロセルの隙間にゲートアレイセルを構成する
ＭＯＳＦＥＴの拡散層が形成されることで、半導体基板
ＣＨＩＰ上の段差を少なくすることができるため、これ
によって論理集積回路装置のリソグラフィ工程でのフォ
ーカスマージンを向上させ、その製品歩留りを高めるこ
とができるものとなる。

【００１３】図２には、図１の論理集積回路装置の点線
で囲まれた部分の電源配置前の一実施例の拡大配置図が
示され、図３には、その電源配置後の一実施例の拡大配
置図が示されている。これらの図をもとに、この実施例
の論理集積回路装置におけるゲートアレイセル領域の構
成及びレイアウトについて説明する。なお、以下の説明
は、ゲートアレイセル領域ＧＡＣ１を例に進めるが、ゲ
ートアレイセル領域ＧＡＣ２についてはこれと同様であ
るため、類推されたい。

【００１４】図２において、ゲートアレイセル領域ＧＡ
Ｃ１には、特に制限されないが、セルＣ２〜Ｃ４を含む
合計６個のゲートアレイセルが配置される。これらのゲ
ートアレイセルの左上部には、算術論理演算ユニットＡ
ＬＵを構成する多数の各種論理ゲートセルが配置される
とともに、その右上部には、リードオンリメモリＲＯＭ
の例えば周辺回路を構成する多数の各種論理ゲートセル
が配置され、その左右ならびに下部のスタンダードセル
領域ＳＴＣには、セルＣ１を含み所定の論理回路を構成
する多数の各種スタンダードセルが配置される。

【００１５】この実施例において、ゲートアレイセル領
域ＧＡＣ１に配置されるゲートアレイセルのそれぞれ
は、算術論理演算ユニットＡＬＵ及びリードオンリメモ
リＲＯＭを構成する論理ゲートセルならびにスタンダー
ドセル領域ＳＴＣの論理回路を構成するスタンダードセ
ルと同一のセル高を持つべく設計され、互いに隙間なく
隣接してレイアウトされる。このため、マクロセルとし
てその論理構成及びレイアウトが確定された算術論理演
算ユニットＡＬＵがその右下部に避けがたい隙間を有す
るにもかかわらず、この隙間を埋めて半導体基板上の段
差を少なくすることができるとともに、図３に示される
ように、ゲートアレイセル領域ＧＡＣ１を含むすべての
配置領域間で電源配線の整合性を良くし、電源電圧配線
ＶＤＤ及び接地電位配線ＶＳＳを効率良くレイアウトす
ることができる。

【００１６】図４には、図３の論理集積回路装置のゲー
トアレイセル領域ＧＡＣ１の論理変更前の一実施例の部
分的な拡大配置図が示され、図５には、その一実施例の
等価回路図が示されている。また、図５及び図７には、
図３の論理集積回路装置のゲートアレイセル領域ＧＡＣ
１の論理変更後の第１及び第２の実施例の部分的な拡大
配置図がそれぞれ示され、図６及び図８には、その第１
及び第２の実施例の等価回路図がそれぞれ示されてい
る。これらの図をもとに、この実施例の論理集積回路装
置のゲートアレイセル領域のさらに具体的なレイアウト
と論理修正の方法ならびにその特徴について説明する。
なお、以下の等価回路図において、そのチャネル（バッ
クゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャン
ネル型であって、矢印の付されないＭＯＳＦＥＴはＮチ
ャンネル型である。

【００１７】図４において、ゲートアレイセル領域ＧＡ
Ｃ１には、前述のように、セルＣ２〜Ｃ４を含む合計６
個のゲートアレイセルが配置される。このうち、セルＣ
２及びＣ３は、特に制限されないが、それぞれＰチャン
ネル型又はＮチャンネル型の拡散層を中心とする一対の
ＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳ
ＦＥＴＮ２ならびにＰチャンネルＭＯＳＦＥＴＰ３及び
ＮチャンネルＭＯＳＦＥＴＮ３からなり、セルＣ４は、
二対のＰチャンネルＭＯＳＦＥＴＰ４１及びＰ４２なら
びにＮチャンネルＭＯＳＦＥＴＮ４１及びＮ４２からな
る。

【００１８】セルＣ２〜Ｃ４を構成するＭＯＳＦＥＴの
拡散層の中央上部には、例えばポリシリコン等からなる
ゲート層がそれぞれ配置される。これにより、各拡散層
のゲート層の左側は、対応するＭＯＳＦＥＴのソース又
はドレインとして作用し、各拡散層のゲート層の右側
は、そのドレイン又はソースとして作用する。また、対
をなすＭＯＳＦＥＴのゲートは、対応するゲート層を介
して共通結合され、これによってＣＭＯＳ（相補型ＭＯ
Ｓ）論理ゲートの原形が形作られる。これらの論理ゲー
トは、その内部配線と他のセルとの間の配線が形成され
ることで、ＣＭＯＳインバータ又は２入力のナンドゲー
ト又はノア（ＮＯＲ）ゲートを構成し、スタンダードセ
ル領域ＳＴＣの論理回路の論理修正に供される。

【００１９】この実施例において、ゲートアレイセル領
域ＧＡＣ１のセルＣ２〜Ｃ４を構成するＭＯＳＦＥＴＰ
２及びＮ２，Ｐ３及びＮ３，Ｐ４１及びＮ４１ならびに
Ｐ４２及びＮ４２の共通結合されたゲートは、論理修正
に供されない初期の状態において、対応する２個のコン
タクトを介して電源電圧供給点つまり電源電圧配線ＶＤ
Ｄに共通結合され、そのソース及びドレインに対する内
部配線も施されない。したがって、これらのＭＯＳＦＥ
Ｔは、図５に示されるように、そのソース及びドレイン
が対応する拡散層を介して半導体基板ＳＵＢに共通結合
され、電源電圧ＶＤＤに対するノイズ低減容量として作
用しうるものとなる。

【００２０】一方、スタンダードセル領域ＳＴＣに配置
されるセルＣ１は、上記セルＣ２及びＣ３と同様に、そ
のゲートが共通結合された一対のＰチャンネルＭＯＳＦ
ＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１からなる。
このうち、ＭＯＳＦＥＴＰ１のソースは、２個のコンタ
クトを介して電源電圧配線ＶＤＤに結合され、ＭＯＳＦ
ＥＴＮ１のソースは、やはり２個のコンタクトを介して
接地電位配線ＶＳＳに結合される。また、これらのＭＯ
ＳＦＥＴＰ１及びＮ１のゲートは、信号配線Ｓ１を介し
て図示されない前段回路の出力端子に結合され、そのド
レインは、信号配線Ｓ２を介して図示されない後段回路
の入力端子に結合される。

【００２１】これにより、スタンダードセル領域ＳＴＣ
のセルＣ１は、図５に示されるように、前段回路から出
力される信号Ｓ１を論理反転した後、反転信号Ｓ２Ｂと
して後段回路に伝達するＣＭＯＳインバータとして作用
する。

【００２２】ところで、スタンダードセル領域ＳＴＣの
論理回路に論理変更の必要が生じ、例えばセルＣ１の出
力信号Ｓ２Ｂをさらに反転して後段回路に伝達する必要
が生じた場合、この実施例の論理集積回路装置では、図
６に示されるように、スタンダードセル領域ＳＴＣのセ
ルＣ１の出力端子つまりＭＯＳＦＥＴＰ１及びＮ１の共
通結合されたドレインをゲートアレイセル領域ＧＡＣ１
のセルＣ２の入力端子つまりＭＯＳＦＥＴＰ２及びＮ２
の共通結合されたゲートに結合するとともに、このセル
Ｃ２の出力端子つまりＭＯＳＦＥＴＰ２及びＮ２のドレ
インを共通結合し、信号配線Ｓ２を介して図示されない
後段回路の入力端子に結合すればよい。このような変更
を施したとき、セルＣ２は、図７に示されるように、Ｃ
ＭＯＳインバータとして作用し、セルＣ１の出力信号Ｓ
２Ｂは、このインバータにより反転された後、非反転信
号Ｓ２として後段回路に伝達される。

【００２３】なお、図６及び図７の論理変更は、拡散層
のレイアウトを変更することなく、すなわち内部配線及
びセル間配線のためのマスクを変更するだけで実現でき
るため、これによってスタンダードセル方式を採る論理
集積回路装置等のＴＡＴを短縮し、その開発コストを削
減することができる。また、論理回路の論理修正に供さ
れないゲートアレイセルは、そのままノイズ低減容量と
して使用されるため、これによって論理集積回路装置等
の電源ノイズが抑制される。

【００２４】次に、スタンダードセル領域ＳＴＣの論理
回路において、例えばセルＣ１の駆動能力が不足し、バ
ッファ追加の必要性が生じた場合、図８に示されるよう
に、例えば、セルＣ１を構成するＭＯＳＦＥＴＰ１及び
Ｎ１のゲートをゲートアレイセル領域ＧＡＣ１のセルＣ
２を構成するＭＯＳＦＥＴＰ２及びＮ２のゲートに共通
結合するとともに、これらのＭＯＳＦＥＴＰ１及びＮ１
ならびにＰ２及びＮ２のドレインを共通結合し、さらに
信号配線Ｓ２Ｂを介して後段回路の入力端子に結合すれ
ばよい。このような変更を施したとき、セルＣ２は、図
９に示されるように、セルＣ１に並列結合されたＣＭＯ
Ｓインバータとして作用し、前段回路から出力される信
号Ｓ１は、これらのインバータにより反転された後、約
２倍の負荷駆動が可能な反転信号Ｓ２Ｂとして後段回路
に伝達される。

【００２５】なお、図８及び図９の論理変更は、同様に
拡散層のレイアウトを変更することなく、つまり内部配
線及びセル間配線のためのマスクを変更するだけで実現
できるため、これによってスタンダードセル方式を採る
論理集積回路装置等のＴＡＴを短縮し、その開発コスト
を削減することができる。また、論理回路の論理修正に
供されないゲートアレイセルは、そのままノイズ低減容
量として使用され、これによって論理集積回路装置等の
電源ノイズが抑制される。

【００２６】図１１には、この発明が適用された論理集
積回路装置ＬＳＩを含むコンピュータの一実施例のブロ
ック図が示されている。同図をもとに、この実施例の論
理集積回路装置の応用システムの概要とその特徴につい
て説明する。

【００２７】図１１において、この実施例のコンピュー
タは、特に制限されないが、この発明が適用された論理
集積回路装置ＬＳＩの算術論理演算ユニットＡＬＵ及び
乗算器ＭＵＬＴとスタンダードセル領域ＳＴＣの論理回
路とが組み合わされてなる中央処理装置ＣＰＵをその基
本構成要素とする。この中央処理装置ＣＰＵには、シス
テムバスＳＢＵＳを介して、論理集積回路装置ＬＳＩの
ランダムアクセスメモリＲＡＭ及びリードオンリーメモ
リＲＯＭが結合されるとともに、他の半導体装置として
別個に形成されたディスプレイコントローラＤＰＹＣな
らびに周辺装置コントローラＰＥＲＣが結合される。こ
のうち、ディスプレイコントローラＤＰＹＣには所定の
ディスプレイ装置ＤＰＹが結合され、周辺装置コントロ
ーラＰＥＲＣにはキーボードＫＢＤ及び外部記憶装置Ｅ
ＸＭが結合される。

【００２８】中央処理装置ＣＰＵは、いわゆるストアド
プログラム方式の制御装置であり、予めリードオンリー
メモリＲＯＭに格納された制御プログラムに従ってステ
ップ動作し、コンピュータの各部を制御・統轄する。ま
た、ランダムアクセスメモリＲＡＭは、例えばリードオ
ンリーメモリＲＯＭから中央処理装置ＣＰＵに伝達され
る制御プログラムや演算データ等を一時的に格納し、中
継する。さらに、ディスプレイコントローラＤＰＹＣは
ディスプレイ装置ＤＰＹの表示制御に供され、周辺装置
コントローラＰＥＲＣは、キーボードＫＢＤ及び外部記
憶装置ＥＸＭ等の各種周辺装置を制御する。コンピュー
タシステムは、電源ユニットＰＯＷＵを備え、この電源
ユニットＰＯＷＵは、所定の交流入力電源電圧をもとに
安定した所定の直流電源電圧を形成して、コンピュータ
の各部に供給する。

【００２９】この実施例において、中央処理装置ＣＰＵ
となる論理集積回路装置ＬＳＩは、前述のように、スタ
ンダードセル及びマクロセルの隙間に設けられたゲート
アレイセル領域ＧＡＣ１及びＧＡＣ２を備え、これらの
ゲートアレイセル領域に配置されたゲートアレイセル
は、スタンダードセル領域ＳＴＣの論理回路で生じた論
理変更の修正に供される。この結果、論理集積回路装置
ＬＳＩひいてはこれを含むコンピュータのＴＡＴが短縮
され、その開発コストが削減される。

【００３０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）スタンダードセル方式を採る論理集積回路装置等
において、スタンダードセルの配置領域内、あるいはス
タンダードセル及びマクロセルの配置領域の隙間に、そ
の内部配線が施されないゲートアレイセルを配置し、こ
れをスタンダードセルからなる論理回路の論理修正に供
することで、配線用のマスクを変更するだけで、論理回
路の論理修正に対応できるという効果が得られる。 （２）上記（１）項により、スタンダードセル方式を採
る論理集積回路装置等のＴＡＴを短縮し、その開発コス
トを削減できるという効果が得られる。

【００３１】（３）上記（１）項及び（２）項におい
て、論理修正に供されないゲートアレイセルを構成する
ＭＯＳＦＥＴのゲートを電源電圧供給点に結合し、ノイ
ズ低減容量として使用することで、スタンダードセル方
式を採る論理集積回路装置等の電源ノイズを抑制できる
という効果が得られる。 （４）上記（１）項により、論理修正に供されるゲート
アレイセルをスタンダードセル及びマクロセルの隙間に
形成し、論理集積回路装置等が形成される半導体基板上
の段差を少なくすることができるという効果が得られ
る。 （５）上記（４）項により、論理集積回路装置等のリソ
グラフィ工程におけるフォーカスマージンを向上させ、
その製品歩留りを高めることができるという効果が得ら
れる。 （６）上記（１）項ないし（５）項の論理集積回路装置
等を、コンピュータ等のシステムに応用することで、コ
ンピュータ等のＴＡＴを短縮し、その開発コストを削減
することができるという効果が得られる。

【００３２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理集積回路装置ＬＳＩが形成され
る半導体基板ＣＨＩＰは、種々の形状を採りうるし、ゲ
ートアレイセル領域の配置位置を含む半導体基板上での
具体的なレイアウトについても同様である。論理集積回
路装置ＬＳＩは、他の各種マクロセルを搭載できるし、
複数のスタンダードセル領域を備えることもできる。

【００３３】図２及び図３において、各配置領域におけ
るセルの形状及びレイアウトは、これらの実施例による
制約を受けない。図４，図６ならびに図８において、セ
ルＣ１〜Ｃ４を構成するＭＯＳＦＥＴの形状及びサイズ
は、種々の実施形態を採りうるし、コンタクトの形状及
び数量についても同様である。ゲートアレイセルは、図
１０に示されるように、例えばゲートアレイセル領域Ｇ
ＡＣ３〜ＧＡＣ６としてスタンダードセル領域ＳＴＣ内
の任意の位置に配置することができる。この場合、論理
集積回路装置は、必ずしもマクロセルを搭載する必要は
ない。図１１において、コンピュータは、他の各種の機
能ブロックを備えることができるし、そのブロック構成
及びバス構成は、この実施例により制約されない。

【００３４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である論理
集積回路装置ならびにこれを含むコンピュータに適用し
た場合について説明したが、それに限定されるものでは
なく、少なくともスタンダードセルが組み合わされてな
る論理回路を備える半導体装置ならびにこのような半導
体装置を含む装置又はシステムに広く適用できる。

【００３５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、スタンダードセル方式を採
る論理集積回路装置等において、スタンダードセルが配
置される領域内あるいはスタンダードセル及びマクロセ
ルが配置される領域の隙間に、その内部配線が施されな
いゲートアレイセルを配置し、スタンダードセルからな
る論理回路の論理修正に供するとともに、ゲートアレイ
セルが論理修正に供されない場合、これを構成するＭＯ
ＳＦＥＴのゲートを電源電圧供給点に結合し、ノイズ低
減容量として使用する。これにより、配線用のマスクを
変更するだけで、スタンダードセルからなる論理回路の
論理修正に対応することができるため、スタンダードセ
ル方式を採る論理集積回路装置等のＴＡＴを短縮し、そ
の開発コストを削減することができる。また、論理回路
の論理修正が必要ない場合には、ゲートアレイセルをそ
のままノイズ低減容量として使用し、論理集積回路装置
等の電源ノイズを抑制することができる。さらに、スタ
ンダードセル及びマクロセルの隙間にゲートアレイセル
を形成することで、論理集積回路装置が形成される半導
体基板上の段差を少なくすることができるため、論理集
積回路装置のリソグラフィ工程でのフォーカスマージン
を向上させ、その製品歩留りを高めることができる。

【図面の簡単な説明】

【図１】この発明が適用された論理集積回路装置の一実
施例を示す基板配置図である。

【図２】図１の論理集積回路装置の点線で囲まれた部分
の電源配置前の一実施例を示す拡大配置図である。

【図３】図１の論理集積回路装置の点線で囲まれた部分
の電源配置後の一実施例を示す拡大配置図である。

【図４】図３の論理集積回路装置のゲートアレイ領域の
論理変更前の一実施例を示す部分的な拡大配置図であ
る。

【図５】図４のゲートアレイ領域の一実施例を示す等価
回路図である。

【図６】図３の論理集積回路装置のゲートアレイ領域の
論理変更後の第１の実施例を示す部分的な拡大配置図で
ある。

【図７】図６のゲートアレイ領域の一実施例を示す等価
回路図である。

【図８】図３の論理集積回路装置のゲートアレイ領域の
論理変更後の第２の実施例を示す部分的な拡大配置図で
ある。

【図９】図８のゲートアレイ領域の一実施例を示す等価
回路図である。

【図１０】図１の論理集積回路装置の電源配置前の他の
一実施例を示す部分的な拡大配置図である。

【図１１】図１１の論理集積回路装置を含むコンピュー
タの一実施例を示すシステム構成図である。

【符号の説明】

ＬＳＩ……論理集積回路装置、ＣＨＩＰ……半導体基
板、ＡＬＵ……算術論理演算ユニット又はその配置領
域、ＭＵＬＴ……乗算器又はその配置領域、ＲＯＭ……
リードオンリメモリ又はその配置領域、ＲＡＭ……ラン
ダムアクセスメモリ又はその配置領域、ＳＴＣ……スタ
ンダードセル又はその配置領域、ＧＡＣ１〜ＧＡＣ６…
…ゲートアレイセル又はその配置領域。Ｃ１〜Ｃ４……
セル。ＶＤＤ……電源電圧又はその配線、ＶＳＳ……接
地電位又はその配線。Ｐ１〜Ｐ３，Ｐ４１〜Ｐ４２……
ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ３，Ｎ４１〜Ｎ４
２……ＮチャンネルＭＯＳＦＥＴ、Ｓ１〜Ｓ２，Ｓ２Ｂ
……信号又はその配線、ＳＵＢ……半導体基板。ＣＰＵ
……中央処理装置、ＳＢＵＳ……システムバス、ＤＰＹ
Ｃ……ディスプレイコントローラ、ＤＰＹ……ディスプ
レイ装置、ＰＥＲＣ……周辺装置コントローラ、ＫＢＤ
……キーボード、ＥＸＭ……外部記憶装置、ＰＯＷＵ…
…電源ユニット。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 その内部配線が施された複数のスタンダ
   ードセルと、 上記スタンダードセルの配置領域又はその近接領域に配
   置されその内部配線が施されないゲートアレイセルとを
   具備することを特徴とする半導体装置。
2. 【請求項２】 請求項１において、 上記半導体装置は、所定の機能ブロックを実現すべくそ
   の論理構成及びレイアウトが確定されたマクロセルを具
   備するものであって、 上記ゲートアレイセルは、上記マクロセル及びスタンダ
   ードセルが配置される領域の隙間に配置されるものであ
   ることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は請求項２において、 上記ゲートアレイセルは、上記スタンダードセルからな
   る論理回路の論理修正に供されるものであることを特徴
   とする半導体装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記ゲートアレイセルを構成するＭＯＳＦＥＴは、それ
   が上記論理回路の論理修正に供されないとき、ノイズ低
   減容量として作用すべくそのゲートが電源電圧供給点に
   結合されるものであることを特徴とする半導体装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記半導体装置は、上記マクロセルとして算術論理演算
   ユニット，乗算器，ランダムアクセスメモリあるいはリ
   ードオンリメモリを含み、かつ所定のコンピュータを構
   成するものであることを特徴とする半導体装置。
6. 【請求項６】 上記請求項１，請求項２，請求項３，請
   求項４又は請求項５の半導体装置を含んでなることを特
   徴とするシステム。