JPH10261781A - 半導体装置及びシステム - Google Patents
半導体装置及びシステムInfo
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- JPH10261781A JPH10261781A JP9083292A JP8329297A JPH10261781A JP H10261781 A JPH10261781 A JP H10261781A JP 9083292 A JP9083292 A JP 9083292A JP 8329297 A JP8329297 A JP 8329297A JP H10261781 A JPH10261781 A JP H10261781A
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Abstract
置LSI等の論理修正を容易にし、その開発コストを削
減する。また、論理集積回路装置等の半導体基板CHI
P上での段差を少なくし、その製品歩留りを高める。 【解決手段】 スタンダードセルが配置されるスタンダ
ードセル領域STC内あるいは算術論理演算ユニットA
LU等のマクロセルが配置される領域とスタンダードセ
ル領域STCの隙間に、ゲートアレイセル領域GAC1
及びGAC2を設け、これらの領域にその内部配線が施
されないゲートアレイセルを配置して、スタンダードセ
ル領域STCの論理回路の論理修正に供するとともに、
これらのゲートアレイセルが論理修正に供されない場
合、これを構成するMOSFETのゲートを電源電圧供
給点に結合し、ノイズ低減容量として使用する。
Description
ステムに関し、例えば、スタンダードセル及びマクロセ
ルを搭載する論理集積回路装置ならびにこのような論理
集積回路装置を含むコンピュータ等に利用して特に有効
な技術に関するものである。
ロップ等の各種論理機能を実現すべくその内部配線を含
む素子の配置が予め最適設計され自動配置配線設計シス
テムにライブラリとして登録されるいわゆるスタンダー
ドセルがある。また、算術論理演算ユニットやランダム
アクセスメモリ等の各種機能ブロックを実現すべくその
論理構成及びレイアウトが予め最適設計され同様にライ
ブラリとして登録されるいわゆるマクロセルがある。さ
らに、スタンダードセルからなる論理回路やマクロセル
を搭載するいわゆるスタンダードセル方式の論理集積回
路装置があり、このような論理集積回路装置を含むコン
ピュータ等のシステムがある。
を採る従来の論理集積回路装置では、論理修正用の冗長
素子が設けられず、論理回路に論理変更が生じた場合、
MOSFET(金属酸化物半導体型電界効果トランジス
タ。この明細書では、MOSFETをして絶縁ゲート型
電界効果トランジスタの総称とする)の拡散層のレイア
ウトを含む下地からの修正を余儀なくされる。この結
果、論理集積回路装置を再度製造しなおすのと同様な時
間及び費用が必要となって、論理集積回路装置のTAT
(TurnAround Time)が長くなり、その
開発コストが増大する。
イアウトが予め最適設計され、確定されるため、特に複
数のマクロセルを組み合わせて搭載し又はスタンダード
セルと組み合わせて搭載する場合には、これらのセル配
置領域間に隙間が生じることがある。この隙間は、論理
集積回路装置が形成される半導体基板面に比較的大きな
段差を生じさせる原因となり、これによってリソグラフ
ィ工程でのフォーカスマージンが低下し、論理集積回路
装置の製品歩留りが低下する。
を採る論理集積回路装置等の論理修正を容易にし、その
開発コストを削減することにある。この発明の他の目的
は、スタンダードセルや複数のマクロセルを搭載する論
理集積回路装置等の半導体基板上での段差を少なくし、
その製品歩留りを高めることにある。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、スタンダードセル方式を採る
論理集積回路装置等において、スタンダードセルが配置
される領域内あるいはスタンダードセル及びマクロセル
が配置される領域の隙間に、その内部配線が施されない
ゲートアレイセルを配置し、スタンダードセルからなる
論理回路の論理修正に供するとともに、ゲートアレイセ
ルが論理修正に供されない場合、これを構成するMOS
FETのゲートを電源電圧供給点に結合し、ノイズ低減
容量として使用する。
変更するだけで、スタンダードセルからなる論理回路の
論理修正に対応することができるため、スタンダードセ
ル方式を採る論理集積回路装置等のTATを短縮し、そ
の開発コストを削減することができる。また、論理回路
の論理修正が必要ない場合には、ゲートアレイセルをそ
のままノイズ低減容量として使用し、論理集積回路装置
等の電源ノイズを抑制することができる。さらに、スタ
ンダードセル及びマクロセルの隙間にゲートアレイセル
を形成することで、論理集積回路装置が形成される半導
体基板上の段差を少なくすることができるため、論理集
積回路装置のリソグラフィ工程でのフォーカスマージン
を向上させ、その製品歩留りを高めることができる。
論理集積回路装置の一実施例の基板配置図が示されてい
る。同図をもとに、まずこの実施例の論理集積回路装置
の構成及び基板レイアウトの概要について説明する。な
お、基板レイアウトに関する以下の記述では、各図の位
置関係をもって半導体基板面での上下左右を表す。
装置(LSI)は、例えば単結晶シリコンからなる半導
体基板CHIPをその形成基体とする。半導体基板CH
IPの左上部には、マクロセルとして形成された算術論
理演算ユニットALUが配置され、その右上部には、同
様にマクロセルとして形成されたリードオンリメモリR
OMが配置される。さらに、半導体基板CHIPの左下
部には、マクロセルとして形成されたランダムアクセス
メモリRAMが配置され、その右下部には、やはりマク
ロセルとして形成された乗算器MULTが配置される。
の中央部には、スタンダードセル領域STCが設けら
れ、このスタンダードセル領域には、所定の論理回路を
構成すべく多数のスタンダードセルが配置される。ま
た、スタンダードセル領域STCと算術論理演算ユニッ
トALUが配置される領域との隙間ならびにランダムア
クセスメモリRAM及び乗算器MULTが配置される領
域の隙間には、ゲートアレイセル領域GAC1及びGA
C2が設けられ、両ゲートアレイセル領域には、その内
部配線が施されない所定数のゲートアレイセルが配置さ
れる。
AC1及びGAC2に配置されたゲートアレイセルは、
スタンダードセル領域STCのスタンダードセルが組み
合わされてなる論理回路の論理修正に供され、これによ
って論理集積回路装置のTATが短縮され、その開発コ
ストが削減される。また、スタンダードセル領域STC
及び各マクロセルの隙間にゲートアレイセルを構成する
MOSFETの拡散層が形成されることで、半導体基板
CHIP上の段差を少なくすることができるため、これ
によって論理集積回路装置のリソグラフィ工程でのフォ
ーカスマージンを向上させ、その製品歩留りを高めるこ
とができるものとなる。
で囲まれた部分の電源配置前の一実施例の拡大配置図が
示され、図3には、その電源配置後の一実施例の拡大配
置図が示されている。これらの図をもとに、この実施例
の論理集積回路装置におけるゲートアレイセル領域の構
成及びレイアウトについて説明する。なお、以下の説明
は、ゲートアレイセル領域GAC1を例に進めるが、ゲ
ートアレイセル領域GAC2についてはこれと同様であ
るため、類推されたい。
C1には、特に制限されないが、セルC2〜C4を含む
合計6個のゲートアレイセルが配置される。これらのゲ
ートアレイセルの左上部には、算術論理演算ユニットA
LUを構成する多数の各種論理ゲートセルが配置される
とともに、その右上部には、リードオンリメモリROM
の例えば周辺回路を構成する多数の各種論理ゲートセル
が配置され、その左右ならびに下部のスタンダードセル
領域STCには、セルC1を含み所定の論理回路を構成
する多数の各種スタンダードセルが配置される。
域GAC1に配置されるゲートアレイセルのそれぞれ
は、算術論理演算ユニットALU及びリードオンリメモ
リROMを構成する論理ゲートセルならびにスタンダー
ドセル領域STCの論理回路を構成するスタンダードセ
ルと同一のセル高を持つべく設計され、互いに隙間なく
隣接してレイアウトされる。このため、マクロセルとし
てその論理構成及びレイアウトが確定された算術論理演
算ユニットALUがその右下部に避けがたい隙間を有す
るにもかかわらず、この隙間を埋めて半導体基板上の段
差を少なくすることができるとともに、図3に示される
ように、ゲートアレイセル領域GAC1を含むすべての
配置領域間で電源配線の整合性を良くし、電源電圧配線
VDD及び接地電位配線VSSを効率良くレイアウトす
ることができる。
トアレイセル領域GAC1の論理変更前の一実施例の部
分的な拡大配置図が示され、図5には、その一実施例の
等価回路図が示されている。また、図5及び図7には、
図3の論理集積回路装置のゲートアレイセル領域GAC
1の論理変更後の第1及び第2の実施例の部分的な拡大
配置図がそれぞれ示され、図6及び図8には、その第1
及び第2の実施例の等価回路図がそれぞれ示されてい
る。これらの図をもとに、この実施例の論理集積回路装
置のゲートアレイセル領域のさらに具体的なレイアウト
と論理修正の方法ならびにその特徴について説明する。
なお、以下の等価回路図において、そのチャネル(バッ
クゲート)部に矢印が付されるMOSFETはPチャン
ネル型であって、矢印の付されないMOSFETはNチ
ャンネル型である。
C1には、前述のように、セルC2〜C4を含む合計6
個のゲートアレイセルが配置される。このうち、セルC
2及びC3は、特に制限されないが、それぞれPチャン
ネル型又はNチャンネル型の拡散層を中心とする一対の
PチャンネルMOSFETP2及びNチャンネルMOS
FETN2ならびにPチャンネルMOSFETP3及び
NチャンネルMOSFETN3からなり、セルC4は、
二対のPチャンネルMOSFETP41及びP42なら
びにNチャンネルMOSFETN41及びN42からな
る。
拡散層の中央上部には、例えばポリシリコン等からなる
ゲート層がそれぞれ配置される。これにより、各拡散層
のゲート層の左側は、対応するMOSFETのソース又
はドレインとして作用し、各拡散層のゲート層の右側
は、そのドレイン又はソースとして作用する。また、対
をなすMOSFETのゲートは、対応するゲート層を介
して共通結合され、これによってCMOS(相補型MO
S)論理ゲートの原形が形作られる。これらの論理ゲー
トは、その内部配線と他のセルとの間の配線が形成され
ることで、CMOSインバータ又は2入力のナンドゲー
ト又はノア(NOR)ゲートを構成し、スタンダードセ
ル領域STCの論理回路の論理修正に供される。
域GAC1のセルC2〜C4を構成するMOSFETP
2及びN2,P3及びN3,P41及びN41ならびに
P42及びN42の共通結合されたゲートは、論理修正
に供されない初期の状態において、対応する2個のコン
タクトを介して電源電圧供給点つまり電源電圧配線VD
Dに共通結合され、そのソース及びドレインに対する内
部配線も施されない。したがって、これらのMOSFE
Tは、図5に示されるように、そのソース及びドレイン
が対応する拡散層を介して半導体基板SUBに共通結合
され、電源電圧VDDに対するノイズ低減容量として作
用しうるものとなる。
されるセルC1は、上記セルC2及びC3と同様に、そ
のゲートが共通結合された一対のPチャンネルMOSF
ETP1及びNチャンネルMOSFETN1からなる。
このうち、MOSFETP1のソースは、2個のコンタ
クトを介して電源電圧配線VDDに結合され、MOSF
ETN1のソースは、やはり2個のコンタクトを介して
接地電位配線VSSに結合される。また、これらのMO
SFETP1及びN1のゲートは、信号配線S1を介し
て図示されない前段回路の出力端子に結合され、そのド
レインは、信号配線S2を介して図示されない後段回路
の入力端子に結合される。
のセルC1は、図5に示されるように、前段回路から出
力される信号S1を論理反転した後、反転信号S2Bと
して後段回路に伝達するCMOSインバータとして作用
する。
論理回路に論理変更の必要が生じ、例えばセルC1の出
力信号S2Bをさらに反転して後段回路に伝達する必要
が生じた場合、この実施例の論理集積回路装置では、図
6に示されるように、スタンダードセル領域STCのセ
ルC1の出力端子つまりMOSFETP1及びN1の共
通結合されたドレインをゲートアレイセル領域GAC1
のセルC2の入力端子つまりMOSFETP2及びN2
の共通結合されたゲートに結合するとともに、このセル
C2の出力端子つまりMOSFETP2及びN2のドレ
インを共通結合し、信号配線S2を介して図示されない
後段回路の入力端子に結合すればよい。このような変更
を施したとき、セルC2は、図7に示されるように、C
MOSインバータとして作用し、セルC1の出力信号S
2Bは、このインバータにより反転された後、非反転信
号S2として後段回路に伝達される。
のレイアウトを変更することなく、すなわち内部配線及
びセル間配線のためのマスクを変更するだけで実現でき
るため、これによってスタンダードセル方式を採る論理
集積回路装置等のTATを短縮し、その開発コストを削
減することができる。また、論理回路の論理修正に供さ
れないゲートアレイセルは、そのままノイズ低減容量と
して使用されるため、これによって論理集積回路装置等
の電源ノイズが抑制される。
回路において、例えばセルC1の駆動能力が不足し、バ
ッファ追加の必要性が生じた場合、図8に示されるよう
に、例えば、セルC1を構成するMOSFETP1及び
N1のゲートをゲートアレイセル領域GAC1のセルC
2を構成するMOSFETP2及びN2のゲートに共通
結合するとともに、これらのMOSFETP1及びN1
ならびにP2及びN2のドレインを共通結合し、さらに
信号配線S2Bを介して後段回路の入力端子に結合すれ
ばよい。このような変更を施したとき、セルC2は、図
9に示されるように、セルC1に並列結合されたCMO
Sインバータとして作用し、前段回路から出力される信
号S1は、これらのインバータにより反転された後、約
2倍の負荷駆動が可能な反転信号S2Bとして後段回路
に伝達される。
拡散層のレイアウトを変更することなく、つまり内部配
線及びセル間配線のためのマスクを変更するだけで実現
できるため、これによってスタンダードセル方式を採る
論理集積回路装置等のTATを短縮し、その開発コスト
を削減することができる。また、論理回路の論理修正に
供されないゲートアレイセルは、そのままノイズ低減容
量として使用され、これによって論理集積回路装置等の
電源ノイズが抑制される。
積回路装置LSIを含むコンピュータの一実施例のブロ
ック図が示されている。同図をもとに、この実施例の論
理集積回路装置の応用システムの概要とその特徴につい
て説明する。
タは、特に制限されないが、この発明が適用された論理
集積回路装置LSIの算術論理演算ユニットALU及び
乗算器MULTとスタンダードセル領域STCの論理回
路とが組み合わされてなる中央処理装置CPUをその基
本構成要素とする。この中央処理装置CPUには、シス
テムバスSBUSを介して、論理集積回路装置LSIの
ランダムアクセスメモリRAM及びリードオンリーメモ
リROMが結合されるとともに、他の半導体装置として
別個に形成されたディスプレイコントローラDPYCな
らびに周辺装置コントローラPERCが結合される。こ
のうち、ディスプレイコントローラDPYCには所定の
ディスプレイ装置DPYが結合され、周辺装置コントロ
ーラPERCにはキーボードKBD及び外部記憶装置E
XMが結合される。
プログラム方式の制御装置であり、予めリードオンリー
メモリROMに格納された制御プログラムに従ってステ
ップ動作し、コンピュータの各部を制御・統轄する。ま
た、ランダムアクセスメモリRAMは、例えばリードオ
ンリーメモリROMから中央処理装置CPUに伝達され
る制御プログラムや演算データ等を一時的に格納し、中
継する。さらに、ディスプレイコントローラDPYCは
ディスプレイ装置DPYの表示制御に供され、周辺装置
コントローラPERCは、キーボードKBD及び外部記
憶装置EXM等の各種周辺装置を制御する。コンピュー
タシステムは、電源ユニットPOWUを備え、この電源
ユニットPOWUは、所定の交流入力電源電圧をもとに
安定した所定の直流電源電圧を形成して、コンピュータ
の各部に供給する。
となる論理集積回路装置LSIは、前述のように、スタ
ンダードセル及びマクロセルの隙間に設けられたゲート
アレイセル領域GAC1及びGAC2を備え、これらの
ゲートアレイセル領域に配置されたゲートアレイセル
は、スタンダードセル領域STCの論理回路で生じた論
理変更の修正に供される。この結果、論理集積回路装置
LSIひいてはこれを含むコンピュータのTATが短縮
され、その開発コストが削減される。
記の通りである。すなわち、 (1)スタンダードセル方式を採る論理集積回路装置等
において、スタンダードセルの配置領域内、あるいはス
タンダードセル及びマクロセルの配置領域の隙間に、そ
の内部配線が施されないゲートアレイセルを配置し、こ
れをスタンダードセルからなる論理回路の論理修正に供
することで、配線用のマスクを変更するだけで、論理回
路の論理修正に対応できるという効果が得られる。 (2)上記(1)項により、スタンダードセル方式を採
る論理集積回路装置等のTATを短縮し、その開発コス
トを削減できるという効果が得られる。
て、論理修正に供されないゲートアレイセルを構成する
MOSFETのゲートを電源電圧供給点に結合し、ノイ
ズ低減容量として使用することで、スタンダードセル方
式を採る論理集積回路装置等の電源ノイズを抑制できる
という効果が得られる。 (4)上記(1)項により、論理修正に供されるゲート
アレイセルをスタンダードセル及びマクロセルの隙間に
形成し、論理集積回路装置等が形成される半導体基板上
の段差を少なくすることができるという効果が得られ
る。 (5)上記(4)項により、論理集積回路装置等のリソ
グラフィ工程におけるフォーカスマージンを向上させ、
その製品歩留りを高めることができるという効果が得ら
れる。 (6)上記(1)項ないし(5)項の論理集積回路装置
等を、コンピュータ等のシステムに応用することで、コ
ンピュータ等のTATを短縮し、その開発コストを削減
することができるという効果が得られる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、論理集積回路装置LSIが形成され
る半導体基板CHIPは、種々の形状を採りうるし、ゲ
ートアレイセル領域の配置位置を含む半導体基板上での
具体的なレイアウトについても同様である。論理集積回
路装置LSIは、他の各種マクロセルを搭載できるし、
複数のスタンダードセル領域を備えることもできる。
るセルの形状及びレイアウトは、これらの実施例による
制約を受けない。図4,図6ならびに図8において、セ
ルC1〜C4を構成するMOSFETの形状及びサイズ
は、種々の実施形態を採りうるし、コンタクトの形状及
び数量についても同様である。ゲートアレイセルは、図
10に示されるように、例えばゲートアレイセル領域G
AC3〜GAC6としてスタンダードセル領域STC内
の任意の位置に配置することができる。この場合、論理
集積回路装置は、必ずしもマクロセルを搭載する必要は
ない。図11において、コンピュータは、他の各種の機
能ブロックを備えることができるし、そのブロック構成
及びバス構成は、この実施例により制約されない。
てなされた発明をその背景となった利用分野である論理
集積回路装置ならびにこれを含むコンピュータに適用し
た場合について説明したが、それに限定されるものでは
なく、少なくともスタンダードセルが組み合わされてな
る論理回路を備える半導体装置ならびにこのような半導
体装置を含む装置又はシステムに広く適用できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、スタンダードセル方式を採
る論理集積回路装置等において、スタンダードセルが配
置される領域内あるいはスタンダードセル及びマクロセ
ルが配置される領域の隙間に、その内部配線が施されな
いゲートアレイセルを配置し、スタンダードセルからな
る論理回路の論理修正に供するとともに、ゲートアレイ
セルが論理修正に供されない場合、これを構成するMO
SFETのゲートを電源電圧供給点に結合し、ノイズ低
減容量として使用する。これにより、配線用のマスクを
変更するだけで、スタンダードセルからなる論理回路の
論理修正に対応することができるため、スタンダードセ
ル方式を採る論理集積回路装置等のTATを短縮し、そ
の開発コストを削減することができる。また、論理回路
の論理修正が必要ない場合には、ゲートアレイセルをそ
のままノイズ低減容量として使用し、論理集積回路装置
等の電源ノイズを抑制することができる。さらに、スタ
ンダードセル及びマクロセルの隙間にゲートアレイセル
を形成することで、論理集積回路装置が形成される半導
体基板上の段差を少なくすることができるため、論理集
積回路装置のリソグラフィ工程でのフォーカスマージン
を向上させ、その製品歩留りを高めることができる。
施例を示す基板配置図である。
の電源配置前の一実施例を示す拡大配置図である。
の電源配置後の一実施例を示す拡大配置図である。
論理変更前の一実施例を示す部分的な拡大配置図であ
る。
回路図である。
論理変更後の第1の実施例を示す部分的な拡大配置図で
ある。
回路図である。
論理変更後の第2の実施例を示す部分的な拡大配置図で
ある。
回路図である。
一実施例を示す部分的な拡大配置図である。
タの一実施例を示すシステム構成図である。
板、ALU……算術論理演算ユニット又はその配置領
域、MULT……乗算器又はその配置領域、ROM……
リードオンリメモリ又はその配置領域、RAM……ラン
ダムアクセスメモリ又はその配置領域、STC……スタ
ンダードセル又はその配置領域、GAC1〜GAC6…
…ゲートアレイセル又はその配置領域。C1〜C4……
セル。VDD……電源電圧又はその配線、VSS……接
地電位又はその配線。P1〜P3,P41〜P42……
PチャンネルMOSFET、N1〜N3,N41〜N4
2……NチャンネルMOSFET、S1〜S2,S2B
……信号又はその配線、SUB……半導体基板。CPU
……中央処理装置、SBUS……システムバス、DPY
C……ディスプレイコントローラ、DPY……ディスプ
レイ装置、PERC……周辺装置コントローラ、KBD
……キーボード、EXM……外部記憶装置、POWU…
…電源ユニット。
Claims (6)
- 【請求項1】 その内部配線が施された複数のスタンダ
ードセルと、 上記スタンダードセルの配置領域又はその近接領域に配
置されその内部配線が施されないゲートアレイセルとを
具備することを特徴とする半導体装置。 - 【請求項2】 請求項1において、 上記半導体装置は、所定の機能ブロックを実現すべくそ
の論理構成及びレイアウトが確定されたマクロセルを具
備するものであって、 上記ゲートアレイセルは、上記マクロセル及びスタンダ
ードセルが配置される領域の隙間に配置されるものであ
ることを特徴とする半導体装置。 - 【請求項3】 請求項1又は請求項2において、 上記ゲートアレイセルは、上記スタンダードセルからな
る論理回路の論理修正に供されるものであることを特徴
とする半導体装置。 - 【請求項4】 請求項1,請求項2又は請求項3におい
て、 上記ゲートアレイセルを構成するMOSFETは、それ
が上記論理回路の論理修正に供されないとき、ノイズ低
減容量として作用すべくそのゲートが電源電圧供給点に
結合されるものであることを特徴とする半導体装置。 - 【請求項5】 請求項1,請求項2,請求項3又は請求
項4において、 上記半導体装置は、上記マクロセルとして算術論理演算
ユニット,乗算器,ランダムアクセスメモリあるいはリ
ードオンリメモリを含み、かつ所定のコンピュータを構
成するものであることを特徴とする半導体装置。 - 【請求項6】 上記請求項1,請求項2,請求項3,請
求項4又は請求項5の半導体装置を含んでなることを特
徴とするシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9083292A JPH10261781A (ja) | 1997-03-17 | 1997-03-17 | 半導体装置及びシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9083292A JPH10261781A (ja) | 1997-03-17 | 1997-03-17 | 半導体装置及びシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10261781A true JPH10261781A (ja) | 1998-09-29 |
Family
ID=13798328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9083292A Pending JPH10261781A (ja) | 1997-03-17 | 1997-03-17 | 半導体装置及びシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10261781A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004004009A1 (ja) * | 2002-06-28 | 2004-01-08 | Kabushiki Kaisha Toyota Jidoshokki | 半導体集積回路 |
JP2006303108A (ja) * | 2005-04-19 | 2006-11-02 | Toshiba Corp | 半導体集積回路 |
JP2013048142A (ja) * | 2011-08-29 | 2013-03-07 | Rohm Co Ltd | 半導体集積回路システムおよび半導体集積回路システムの配置配線方法 |
US9882571B2 (en) | 2014-11-07 | 2018-01-30 | Socionext Inc. | Semiconductor integrated circuit |
-
1997
- 1997-03-17 JP JP9083292A patent/JPH10261781A/ja active Pending
Cited By (4)
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