JP2006054780A - 半導体装置、半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の製造方法 Download PDF

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Abstract

【課題】効率的な遅延回路を実現することができる汎用ロジックセル、それを用いた半導体装置、及びその半導体装置の製造方法を提供すること
【解決手段】半導体装置７０Ａは、複数の汎用ロジックセル６０´と、それら複数の汎用ロジックセル６０´に接続された電源線１１と、それら複数の汎用ロジックセル６０´に接続された接地線１２と、第１配線８１Ａと、第２配線８２Ａとを備える。この時、第１配線８１Ａは、ある汎用ロジックセル６０´の第３のノード３と、第４のノード４と、第５のノード５とを接続する。また、第２配線８２Ａは、電源線１１と、その汎用ロジックセル６０´の第１のノード１とを接続する。
【選択図】 図８

Description

本発明は、半導体装置に関し、特に、汎用ロジックセル、その汎用ロジックセルを用いた半導体装置、及びその半導体装置の製造方法に関する。
従来、半導体装置を開発する一手法として、セミカスタム手法であるマスタースライス方式が知られている。また、このマスタースライス方式の１つとして、「ストラクチャードＡＳＩＣ（Application Specific Integrated Circuit）」と呼ばれる技術が提案されている。
このストラクチャードＡＳＩＣによれば、例えば、全６層の配線層のうち、下層の３層が「共通配線層」として共通化され、上層の残り３層が「カスタマイズ配線層」として提供される。この下層としての共通配線層には、トランジスタ間の配線やノード、電源線や接地線などが、予め作りこまれている。この共通配線層を含み、チップ上に予め形成される汎用のマクロセルは、「汎用ロジックセル」と呼ばれる。つまり、この汎用ロジックセルは、トランジスタが形成される層だけでなく、共通配線層をも含む。そして、この汎用ロジックセルにおいて、特にトランジスタ間のノードは、上述の共通配線層の最上層に形成される。これにより、その上のカスタマイズ配線層において、これらノード間を適宜接続することが可能となる。
このような構成を有する複数の汎用ロジックセルは、例えばアレイ状にチップ上に配置される。そして、顧客から具体的に要求された回路に応じて、上層としてのカスタマイズ配線層に所望の配線が施される。これにより、開発・製造ＴＡＴを短縮し、製造コストを削減することが可能となる。ストラクチャードＡＳＩＣにおける重要なポイントは、顧客から要求された回路を実現するために必要な、汎用ロジックセルの柔軟性である。
特許文献１は、このような汎用ロジックセルを用いる技術を開示している。その汎用ロジックセルは、３個のインバータ、２個のトランスファゲート、及び複数のノードを有する２入力マルチプレクサから構成されている。それら複数のノードのうちいくつかを適宜接続することによって、ＮＡＮＤ回路、ＮＯＲ回路、ＥＸＯＲ回路、ＥＸＮＯＲ回路が実現されている。
また、ストラクチャードＡＳＩＣの開発において、このような汎用ロジックセルを用いて、「遅延回路」を実現する必要がある。そのような遅延回路は、例えば、フリップフロップ等の順序回路に対するセットアップ条件やホールド条件を満たすために用いられる。特に、クロック分配配線におけるクロックスキューが大きければ大きいほど、長い遅延時間が必要とされる。そのため、汎用ロジックセルとカスタマイズ配線層を用いて、十分な遅延時間が得られる遅延回路を実現することが望まれている。ここで、コストの観点から、その遅延回路の実現に用いられる汎用ロジックセルの数は、少ない程好ましい。つまり、より少ない数の汎用ロジックセルを用いてより大きな遅延時間が得られる遅延回路、すなわち“効率的な”遅延回路を実現することが望まれている。
尚、特許文献２は、従来の一般的な半導体装置における、２入力のマルチプレクサ（出力選択回路）の構成を開示している。この回路は、相補形ＭＯＳ構成の第1、第２のインバータ及び第1、第２のトランスミッションゲートよりなる第1、第２のトライステート回路の出力をワイヤードオア接続した相補形ＭＯＳ回路である。ここで、第1、第２のインバータ夫々のＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタ夫々のドレインは、第1、第２のトライステート回路内の第1、第２のトランスミッションゲート夫々の同一チャンネルのＭＯＳトランジスタのソース又はドレインに接続されている。第1、第２のインバータのＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタ夫々のドレイン間は開放されている。また、第1、第２のトランスミッションゲート夫々は、正相の制御信号線及びそれより遅延した逆相の制御信号線に共通に接続されている。
特開２００２−１９８８０１号公報 特許第２５４５４６１号公報
本発明の目的は、効率的な遅延回路を実現することができる汎用ロジックセル、それを用いた半導体装置、及びその半導体装置の製造方法を提供することにある。
本発明の他の目的は、開発コストを低減することができる汎用ロジックセル、それを用いた半導体装置、及びその半導体装置の製造方法を提供することにある。
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明に係る汎用ロジックセル（６０´）は、インバータ（５１）と、第１のＰチャネルトランジスタ（２１）と、第２のＰチャネルトランジスタ（２２）と、第１のＮチャネルトランジスタ（３１）と、第２のＮチャネルトランジスタ（３２）と、第１のトランスファゲート（４１）と、第２のトランスファゲート（４２）と、第３のトランスファゲート（４３）と、第４のトランスファゲート（４４）とを備える。
インバータ（５１）の入力は、第１のノード（１）に接続される。第１のＰチャネルトランジスタ（２１）のゲート、ソース、及びドレインのそれぞれは、第２のノード（２）、電源線（１１）、及び第４のノード（４）に接続される。第１のＮチャネルトランジスタ（３１）のゲート、ソース、及びドレインのそれぞれは、第２のノード（２）、接地線（１２）、及び第５のノード（５）に接続される。第２のＰチャネルトランジスタ（２２）のゲート、ソース、及びドレインのそれぞれは、第３のノード（３）、電源線（１１）、及び第６のノード（６）に接続される。第２のＮチャネルトランジスタ（３２）のゲート、ソース、及びドレインのそれぞれは、第３のノード（３）、接地線（１２）、及び第７のノード（７）に接続される。第１のトランスファゲート（４１）は、ゲートが第１のノード（１）に接続されたＰチャネルトランジスタからなり、その入力は第４のノード（４）に接続され、その出力は出力端子（９）に接続される。第２のトランスファゲート（４２）は、ゲートがインバータ（５１）の出力に接続されたＮチャネルトランジスタからなり、その入力は第５のノード（５）に接続され、その出力は出力端子（９）に接続される。第３のトランスファゲート（４３）は、ゲートがインバータ（５１）の出力に接続されたＰチャネルトランジスタからなり、その入力は第６のノード（６）に接続され、その出力は出力端子（９）に接続される。第４のトランスファゲート（４４）は、ゲートが第１のノード（１）に接続されたＮチャネルトランジスタからなり、その入力は第７のノード（７）に接続され、その出力は出力端子（９）に接続される。
本発明に係る半導体装置（７０Ａ、７０Ｃ）は、複数の上記汎用ロジックセル（６０´）と、それら複数の汎用ロジックセル（６０´）に接続された電源線（１１）と、それら複数の汎用ロジックセル（６０´）に接続された接地線（１２）と、第１配線（８１Ａ、８１Ｃ）と、第２配線（８２Ａ、８２Ｃ）とを備える。この時、第１配線（８１Ａ、８１Ｃ）は、複数の汎用ロジックセル（６０´）のうち第１汎用ロジックセル（６０ａ）の第３のノード（３）と、第４のノード（４）と、第５のノード（５）とを接続する。また、第２配線（８２Ａ、８２Ｃ）は、電源線（１１）と、第１汎用ロジックセル（６０ａ）の第１のノード（１）とを接続する。
この半導体装置（７０Ａ、７０Ｃ）によれば、第１のトランスファゲート（４１）と第２のトランスファゲート（４２）がオフになる。そして、汎用ロジックセル（６０´）と第１配線（８１Ａ、８１Ｃ）と第２配線（８２Ａ、８２Ｃ）により、「遅延回路」が実現される。ここで、第３のトランスファゲート（４３）のＰチャネルトランジスタのソース（又はドレイン）と、第４のトランスファゲート（４４）のＮチャネルトランジスタのソース（又はドレイン）は接続されていない。よって、より大きな抵抗値が得られ、より大きな遅延時間を有する遅延回路が作成される。従って、汎用ロジックセル（６０´）の消費が抑えられ、開発コストが削減される。更に、用いられる汎用ロジックセル（６０´）の数が少なくなるため、この遅延回路による消費電力が低減される。すなわち、汎用ロジックセル（６０´）を用いて、より効率的な遅延回路を実現することが可能となる。
この半導体装置（７０Ｃ）は、第３配線（８３Ｃ）と、第４配線（８４Ｃ）と、セル間配線（８５Ｃ）とを更に備えてもよい。この時、第３配線（８３Ｃ）は、複数の汎用ロジックセル（６０´）のうち第２汎用ロジックセル（６０ｂ）の第３のノード（３）と、第４のノード（４）と、第５のノード（５）とを接続する。また、第４配線（８４Ｃ）は、電源線（１１）と、第２汎用ロジックセル（６０ｂ）の第１のノード（１）とを接続する。更に、セル間配線（８５Ｃ）は、第１汎用ロジックセル（６０ａ）の出力端子（９）と、第２汎用ロジックセル（６０ｂ）の第２のノード（２）とを接続する。これにより、複数の汎用ロジックセル（６０ａ〜６０ｄ）が直列に接続され、より大きな遅延時間を有する遅延回路が作成される。
また、本発明に係る半導体装置（７０Ｂ、７０Ｄ）は、複数の上記汎用ロジックセル（６０´）と、それら複数の汎用ロジックセル（６０´）に接続された電源線（１１）と、それら複数の汎用ロジックセル（６０´）に接続された接地線（１２）と、第１配線（８１Ｂ、８１Ｄ）と、第２配線（８２Ｂ、８２Ｄ）とを備える。この時、第１配線（８１Ｂ、８１Ｄ）は、複数の汎用ロジックセル（６０´）のうち第１汎用ロジックセル（６０ａ）の第２のノード（２）と、第６のノード（６）と、第７のノード（７）とを接続する。また、第２配線（８２Ｂ、８２Ｄ）は、接地線（１２）と、第１汎用ロジックセル（６０ａ）の第１のノード（１）とを接続する。
この半導体装置（７０Ｂ、７０Ｄ）によれば、第３のトランスファゲート（４３）と第４のトランスファゲート（４４）がオフになる。そして、汎用ロジックセル（６０´）と第１配線（８１Ｂ、８１Ｄ）と第２配線（８２Ｂ、８２Ｄ）により、「遅延回路」が実現される。ここで、第１のトランスファゲート（４１）のＰチャネルトランジスタのソース（又はドレイン）と、第２のトランスファゲート（４２）のＮチャネルトランジスタのソース（又はドレイン）は接続されていない。よって、より大きな抵抗値が得られ、より大きな遅延時間を有する遅延回路が作成される。従って、汎用ロジックセル（６０´）の消費が抑えられ、開発コストが削減される。更に、用いられる汎用ロジックセル（６０´）の数が少なくなるため、この遅延回路による消費電力が低減される。すなわち、汎用ロジックセル（６０´）を用いて、より効率的な遅延回路を実現することが可能となる。
この半導体装置（７０Ｄ）は、第３配線（８３Ｄ）と、第４配線（８４Ｄ）と、セル間配線（８５Ｄ）とを更に備えてもよい。この時、第３配線（８３Ｄ）は、複数の汎用ロジックセル（６０´）のうち第２汎用ロジックセル（６０ｂ）の第２のノード（２）と、第６のノード（６）と、第７のノード（７）とを接続する。また、第４配線（８４Ｄ）は、接地線（１２）と、第２汎用ロジックセル（６０ｂ）の第１のノード（１）とを接続する。更に、セル間配線（８５Ｄ）は、第１汎用ロジックセル（６０ａ）の出力端子（９）と、第２汎用ロジックセル（６０ｂ）の第３のノード（３）とを接続する。これにより、複数の汎用ロジックセル（６０ａ〜６０ｄ）が直列に接続され、より大きな遅延時間を有する遅延回路が作成される。
また、本発明に係る半導体装置（７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ）は、複数の上記汎用ロジックセル（６０´）と、それら複数の汎用ロジックセル（６０´）に接続された電源線（１１）と、複数の汎用ロジックセル（６０´）に接続された接地線（１２）とを備える。ここで、第４のノード（４）、第５のノード（５）、第６のノード（６）、及び第７のノード（７）を構成する配線の一部または全部は、汎用ロジックセル（６０´）を構成する共通配線層（９６）の最上層に形成される。この半導体装置（７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ）は、その最上層の上に形成されたビアを更に備えていてもよい。
このように、本発明に係る汎用ロジックセル（６０´）は、トランジスタ間の配線、ノードやビアが形成される共通配線層（９６）を有している。そして、電源線（１１）や接地線（１２）と共に、複数の汎用ロジックセル（６０´）が例えばアレイ状に配置され、下地が形成される。ここで、上述の通り、ノード（４、５、６、７）を構成する配線の一部または全部は、共通配線層（９６）の最上層に形成される。よって、その共通配線層（９６）の上のカスタマイズ層において、ノード間を自由に接続することが可能となる。例えば、この共通配線層（９６）は、全６層の配線層のうち下方の３層から構成され、カスタマイズ層は、残りの上方の３層から構成される。カスタマイズ配線層に適宜配線を施すことによって、所望のＬＳＩ、すなわちストラクチャードＡＳＩＣを短期間に開発することが可能となる。
この半導体装置（７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ）は、第１配線（８１Ａ、８１Ｂ、８１Ｃ、８１Ｄ）と、第２配線（８２Ａ、８２Ｂ、８２Ｃ、８２Ｄ）とを更に備える。第１配線（８１Ａ、８１Ｃ）は、複数の汎用ロジックセル（６０´）のうち第１汎用ロジックセル（６０ａ）の第３のノード（３）と、第４のノード（４）と、第５のノード（５）とを接続し、第２配線（８２Ａ、８２Ｃ）は、電源線（１１）と、第１汎用ロジックセル（６０ａ）の第１のノード（１）とを接続する。あるいは、第１配線（８１Ｂ、８１Ｄ）は、複数の汎用ロジックセル（６０´）のうち第１汎用ロジックセル（６０ａ）の第２のノード（２）と、第６のノード（６）と、第７のノード（７）とを接続し、第２配線（８２Ｂ、８２Ｄ）は、接地線（１２）と、第１汎用ロジックセル（６０ａ）の第１のノード（１）とを接続する。これにより、汎用ロジックセル（６０´）を用いて、より効率的な遅延回路を実現することが可能となる。
また、この半導体装置（７０Ｃ、７０Ｄ）は、第３配線（８３Ｃ、８３Ｄ）と、第４配線（８４Ｃ、８４Ｄ）と、セル間配線（８５Ｃ、８５Ｄ）とを更に備える。第３配線（８３Ｃ）は、複数の汎用ロジックセル（６０´）のうち第２汎用ロジックセル（６０ｂ）の第３のノード（３）と、第４のノード（４）と、第５のノード（５）とを接続し、第４配線（８４Ｃ）は、電源線（１１）と、第２汎用ロジックセル（６０ｂ）の第１のノード（１）とを接続する。この時、セル間配線（８５Ｃ）は、第１汎用ロジックセル（６０ａ）の出力端子（９）と、第２汎用ロジックセル（６０ｂ）の第２のノード（２）とを接続する。あるいは、第３配線（８３Ｄ）は、複数の汎用ロジックセル（６０´）のうち第２汎用ロジックセル（６０ｂ）の第２のノード（２）と、第６のノード（６）と、第７のノード（７）とを接続し、第４配線（８４Ｄ）は、接地線（１２）と、第２汎用ロジックセル（６０ｂ）の第１のノード（１）とを接続する。この時、セル間配線（８５Ｄ）は、第１汎用ロジックセル（６０ａ）の出力端子（９）と、第２汎用ロジックセル（６０ｂ）の第３のノード（３）とを接続する。これにより、複数の汎用ロジックセル（６０ａ〜６０ｄ）が直列に接続され、より大きな遅延時間を有する遅延回路が作成される。
本発明に係る半導体装置（７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ）の製造方法は、まず、（Ａ）上記汎用ロジックセル（６０´）を提供するステップを備える。ここで、第１〜第７のノード（１〜７）を構成する配線の一部または全部は、汎用ロジックセル（６０´）を構成する配線層（９６）の最上層に形成されている。更に、この半導体装置（７０Ａ、７０Ｃ）の製造方法は、（Ｂ）その最上層の上において、第３のノード（３）と、第４のノード（４）と、第５のノード（５）とを接続するステップと、（Ｃ）その最上層の上において、電源線（１１）と第１のノード（１）とを接続するステップとを備える。あるいは、この半導体装置（７０Ｂ、７０Ｄ）の製造方法は、（Ｂ）その最上層の上において、第２のノード（２）と、第６のノード（６）と、第７のノード（７）とを接続するステップと、（Ｃ）その最上層の上において、接地線（１２）と第１のノード（１）とを接続するステップとを備える。
本発明に係る汎用ロジックセル、それを用いた半導体装置、及びその半導体装置の製造方法によれば、効率的な遅延回路を実現することが可能となる。
本発明に係る汎用ロジックセル、それを用いた半導体装置、及びその半導体装置の製造方法によれば、開発コストが低減される。
本発明に係る汎用ロジックセルを用いた半導体装置によれば、消費電力が低減される。
本発明の実施の形態によれば、半導体装置の製造には「汎用ロジックセル」が用いられる。そのような半導体装置としては、「ストラクチャードＡＳＩＣ」が例示される。以下、添付図面を参照して、本発明による汎用ロジックセル、その汎用ロジックセルを用いた半導体装置、及びその半導体装置の製造方法を説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る汎用ロジックセル６０の構成を示す回路図である。この汎用ロジックセル６０は、初段に第１のインバータ５５及び第２のインバータ５６、次段に第１のトランスファゲート４５及び第２のトランスファゲート４６を備えている。第１のトランスファゲート４５及び第２のトランスファゲート４６は、インバータ５１に接続されている。つまり、この汎用ロジックセル６０は、２入力・出力反転タイプのマルチプレクサ（ＭＵＸ）を構成している。
インバータ５１は、電源線１１に接続されたＰチャネルトランジスタと、接地線１２に接続されたＮチャネルトランジスタとを有する一般的なインバータである。ここで、電源線１１及び接地線１２は、それぞれ電源電位ＶＤＤ及びグランド電位ＧＮＤを印加するための配線である。このインバータ５１の入力及び出力は、それぞれノード１及びノード８に接続されている。
第１のインバータ５５も、電源線１１に接続されたＰチャネルトランジスタと、接地線１２に接続されたＮチャネルトランジスタとを有する一般的なインバータである。この第１のインバータ５５の入力及び出力は、それぞれノード２及びノード４に接続されている。また、第２のインバータ５６も、電源線１１に接続されたＰチャネルトランジスタと、接地線１２に接続されたＮチャネルトランジスタとを有する一般的なインバータである。この第２のインバータ５６の入力及び出力は、それぞれノード３及びノード６に接続されている。
第１のトランスファゲート４５は、ゲートがノード１に接続されたＰチャネルトランジスタと、ゲートがノード８に接続されたＮチャネルトランジスタを有している。この第１のトランスファゲート４５の入力及び出力は、それぞれノード４及び出力端子９に接続されている。また、第２のトランスファゲート４６は、ゲートがノード８に接続されたＰチャネルトランジスタと、ゲートがノード１に接続されたＮチャネルトランジスタを有している。この第２のトランスファゲート４６の入力及び出力は、それぞれノード６及び出力端子９に接続されている。
このような汎用ロジックセル６０は、電源線１１や接地線１２と共に、チップ上に作り込まれる。一般的な半導体装置において、ノード１〜８は、例えば、拡散層に形成される。しかしながら、本実施の形態に係る汎用ロジックセル６０において、ノード１〜８や出力端子９を構成する配線（あるいはその一部）は、「共通配線層」の最上層に形成される。この共通配線層は、例えば、全６層の配線層のうち下方の３層（下層）から構成される。残りの３層（上層）である「カスタマイズ配線層」には、ノード間を接続する配線（ユーザ配線）が施される。カスタマイズ配線層に適宜ユーザ配線を施すことによって、所望のＬＳＩ、すなわちストラクチャードＡＳＩＣを短期間に開発することが可能となる。
図２は、本実施の形態に係る汎用ロジックセル６０を用いた半導体装置７０の構成の一例を示す回路図である。図２に示された半導体装置７０は、図１に示された汎用ロジックセル６０に加えて、更に第１配線８１及び第２配線８２を備えている。具体的には、第１配線８１は、ノード４とノード３とを接続しており、第２配線８２は、ノード１と電源線１１とを接続している。これら第１配線８１及び第２配線８２は、共通配線層の上のカスタマイズ配線層に形成されている。
ノード１が電源線１１に接続され、ノード１に電源電位ＶＤＤが印加されることにより、第１のトランスファゲート４５はＯＦＦになる。これにより、入力端子としてのノード２から、第１のインバータ５５、ノード４、ノード３、第２のインバータ５６、ノード６、第２のトランスファゲート４６、出力端子９につながる「遅延回路」が構成される。つまり、図１に示された汎用ロジックセル６０と第１配線８１及び第２配線８２により、遅延回路が実現される。実際には、複数の汎用ロジックセル６０が用意され、それぞれに適宜配線が施される。これにより、この遅延回路を含む所望のＬＳＩ（ストラクチャードＡＳＩＣ）が開発される。
図３は、本実施の形態に係る汎用ロジックセル６０を用いた半導体装置７０の構成の他の例を示す回路図である。図３に示された半導体装置７０は、図１に示された汎用ロジックセル６０に加えて、更に第１配線８１及び第２配線８２を備えている。具体的には、第１配線８１は、ノード６とノード２とを接続しており、第２配線８２は、ノード１と接地線１２とを接続している。これら第１配線８１及び第２配線８２は、共通配線層の上のカスタマイズ配線層に形成されている。
ノード１が接地線１２に接続され、ノード１にグランド電位ＧＮＤが印加されることにより、第２のトランスファゲート４６はＯＦＦになる。これにより、入力端子としてのノード３から、第２のインバータ５６、ノード６、ノード２、第１のインバータ５５、ノード４、第１のトランスファゲート４５、出力端子９につながる「遅延回路」が構成される。つまり、図１に示された汎用ロジックセル６０と第１配線８１及び第２配線８２により、遅延回路が実現される。実際には、複数の汎用ロジックセル６０が用意され、それぞれに適宜配線が施される。これにより、この遅延回路を含む所望のＬＳＩ（ストラクチャードＡＳＩＣ）が開発される。
以下、図２、図３に示された遅延回路よりも、更に“効率的な”遅延回路を実現するための実施の形態を説明する。
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る汎用ロジックセル６０´の構成を示す回路図である。この汎用ロジックセル６０´は、Ｐチャネルトランジスタ２１、２２、Ｎチャネルトランジスタ３１、３２、トランスファゲート４１〜４４、及びインバータ５１を備えている。
インバータ５１は、電源線１１に接続されたＰチャネルトランジスタと、接地線１２に接続されたＮチャネルトランジスタとを有する一般的なインバータである。ここで、電源線１１及び接地線１２は、それぞれ電源電位ＶＤＤ及びグランド電位ＧＮＤを印加するための配線である。このインバータ５１の入力及び出力は、それぞれノード１及びノード８に接続されている。
Ｐチャネルトランジスタ２１のゲート、ソース、及びドレインのそれぞれは、ノード２、電源線１１、及びノード４のそれぞれに接続されている。また、Ｎチャネルトランジスタ３１のゲート、ソース及びドレインのそれぞれは、ノード２、接地線１２、及びノード５のそれぞれに接続されている。このように、Ｐチャネルトランジスタ２１のドレインと、Ｎチャネルトランジスタ３１のドレインは未接続である。
また、Ｐチャネルトランジスタ２２のゲート、ソース、及びドレインのそれぞれは、ノード３、電源線１１、及びノード６のそれぞれに接続されている。また、Ｎチャネルトランジスタ３２のゲート、ソース及びドレインのそれぞれは、ノード３、接地線１２、及びノード７のそれぞれに接続されている。このように、Ｐチャネルトランジスタ２２のドレインと、Ｎチャネルトランジスタ３２のドレインは未接続である。
トランスファゲート４１は、Ｐチャネルトランジスタから構成されている。そのＰチャネルトランジスタのゲートは、ノード１に接続されている。そのＰチャネルトランジスタのソース／ドレインの一方は、ノード４に接続され、その他方は、出力端子９に接続されている。つまり、このトランスファゲート４１の入力及び出力は、それぞれノード４及び出力端子９に接続されている。
また、トランスファゲート４２は、Ｎチャネルトランジスタから構成されている。そのＮチャネルトランジスタのゲートは、ノード８に、すなわちインバータ５１を介してノード１に接続されている。そのＮチャネルトランジスタのソース／ドレインの一方は、ノード５に接続され、その他方は、出力端子９に接続されている。つまり、このトランスファゲート４２の入力及び出力は、それぞれノード５及び出力端子９に接続されている。
また、トランスファゲート４３は、Ｐチャネルトランジスタから構成されている。そのＰチャネルトランジスタのゲートは、ノード８に、すなわちインバータ５１を介してノード１に接続されている。そのＰチャネルトランジスタのソース／ドレインの一方は、ノード６に接続され、その他方は、出力端子９に接続されている。つまり、このトランスファゲート４３の入力及び出力は、それぞれノード６及び出力端子９に接続されている。
また、トランスファゲート４４は、Ｎチャネルトランジスタから構成されている。そのＮチャネルトランジスタのゲートは、ノード１に接続されている。そのＮチャネルトランジスタのソース／ドレインの一方は、ノード７に接続され、その他方は、出力端子９に接続されている。つまり、このトランスファゲート４４の入力及び出力は、それぞれノード７及び出力端子９に接続されている。
このように、ノード２は、Ｐチャネルトランジスタ２１、ノード４、及びトランスファゲート４１を介して、出力端子９に接続されている。同時に、ノード２は、Ｎチャネルトランジスタ３１、ノード５、及びトランスファゲート４２を介して、出力端子９に接続されている。また、ノード３は、Ｐチャネルトランジスタ２２、ノード６、及びトランスファゲート４３を介して、出力端子９に接続されている。同時に、ノード３は、Ｎチャネルトランジスタ３２、ノード７、及びトランスファゲート４４を介して、出力端子９に接続されている。つまり、通常状態において、この汎用ロジックセル６０´は、２入力・出力反転タイプのマルチプレクサ（ＭＵＸ）を構成している。
図５Ａは、図４に示された汎用ロジックセル６０´の構造の一例を示す平面図である。また、図５Ｂは、図５Ａにおける線Ｘ−Ｘ’に沿った断面図である。図５Ａ及び図５Ｂに示されるように、例えばＰ型シリコンからなる基板９５中にＮ型拡散層９２が形成され、その基板９５中に形成されたＮウェル９８中にＰ型拡散層９１が形成されている。
ノード１は、ゲートコンタクト９４を介して、インバータ５１を構成するゲートポリシリコン１０１、１０３に接続され、また、ゲートコンタクト９４を介して、トランスファゲート４１を構成するゲートポリシリコン１０２、及びトランスファゲート４４を構成するゲートポリシリコン１０４に接続されている。トランスファゲート４１のソース／ドレインの一方（Ｐ型拡散層９１）は、コンタクト９３を介して出力端子９に接続され、その他方は、コンタクト４０７を介して、ノード４を構成する配線４０８に接続されている。また、トランスファゲート４４のソース／ドレインの一方（Ｎ型拡散層９２）は、コンタクト９３を介して出力端子９に接続され、その他方は、コンタクト７０７を介して、ノード７を構成する配線７０８に接続されている。
ノード２は、ゲートコンタクト９４を介して、Ｐチャネルトランジスタ２１を構成するゲートポリシリコン２０１、及びＮチャネルトランジスタ３１を構成するゲートポリシリコン２０２に接続されている。Ｐチャネルトランジスタ２１のソース（Ｐ型拡散層９１）は、コンタクト９３を介して電源線１１に接続され、そのドレイン（Ｐ型拡散層９１）は、コンタクト４０７を介して、ノード４を構成する配線４０８に接続されている。また、Ｎチャネルトランジスタ３１のソース（Ｎ型拡散層９２）は、コンタクト９３を介して、接地線１２に接続され、そのドレイン（Ｎ型拡散層９２）は、コンタクト５０７を介して、ノード５を構成する配線５０８に接続されている。
ノード３は、ゲートコンタクト９４を介して、Ｐチャネルトランジスタ２２を構成するゲートポリシリコン３０１、及びＮチャネルトランジスタ３２を構成するゲートポリシリコン３０２に接続されている。Ｐチャネルトランジスタ２２のソース（Ｐ型拡散層９１）は、コンタクト９３を介して電源線１１に接続され、そのドレイン（Ｐ型拡散層９１）は、コンタクト６０７を介して、ノード６を構成する配線６０８に接続されている。また、Ｎチャネルトランジスタ３２のソース（Ｎ型拡散層９２）は、コンタクト９３を介して、接地線１２に接続され、そのドレイン（Ｎ型拡散層９２）は、コンタクト７０７を介して、ノード７を構成する配線７０８に接続されている。
ノード８は、コンタクト９３を介して、インバータ５１を構成する拡散層９１、９２に接続され、また、ゲートコンタクト９４を介して、トランスファゲート４３を構成するゲートポリシリコン８０１、及びトランスファゲート４２を構成するゲートポリシリコン８０２に接続されている。トランスファゲート４３のソース／ドレインの一方（Ｐ型拡散層９１）は、コンタクト９３を介して出力端子９に接続され、その他方は、コンタクト６０７を介して、ノード６を構成する配線６０８に接続されている。また、トランスファゲート４２のソース／ドレインの一方（Ｎ型拡散層９２）は、コンタクト９３を介して出力端子９に接続され、その他方は、コンタクト５０７を介して、ノード５を構成する配線５０８に接続されている。
図５Ｂにおいて、配線６０８は、コンタクト６０７を介してＰ型拡散層９１に接続されており、これらＰ型拡散層９１、コンタクト６０７、及び配線６０８により、ノード６が構成されている。また、配線７０８は、コンタクト７０７を介してＮ型拡散層９２に接続されており、これらＮ型拡散層９２、コンタクト７０７、及び配線７０８により、ノード７が構成されている。配線やコンタクトの周囲には、絶縁膜９７が形成されている。他のノード（１〜８）についても同様である。このようにして、汎用ロジックセル６０´は、電源線１１や接地線１２と共にチップ上に作りこまれ、下地９９が形成される。
一般的な半導体装置において、ノード１〜８は、例えば、拡散層に形成される。しかしながら、図５Ｂに示されるように、本実施の形態において、それらノード１〜８を構成する配線の全部又は一部が、下地９９中の共通配線層９６の最上層に形成されている。また、出力端子９、電源線１１、接地線１２も、共通配線層９６の最上層に形成されている。これにより、共通配線層９６の上でノード間を自由に接続することが可能となる。この共通配線層９６は、例えば、全６層の配線層のうち下方の３層（下層）から構成される。残りの３層（上層）であるカスタマイズ配線層には、ノード間を接続する配線（ユーザ配線）が施される。カスタマイズ配線層に適宜ユーザ配線を施すことによって、所望のＬＳＩ、すなわちストラクチャードＡＳＩＣを短期間に開発することが可能となる。
更に、図６Ａは、図４に示された汎用ロジックセル６０´の構造の他の例を示す平面図である。また、図６Ｂは、図６Ａにおける線Ｘ−Ｘ’に沿った断面図である。図６Ａ及び図６Ｂにおいて、図５Ａ及び図５Ｂに示された構造と同様の構造には同一の符号が付され、その説明は適宜省略される。
図６Ａにおいて、ノード１〜７のそれぞれに接続されるビア１０９〜７０９が形成されている。また、出力端子９に接続されるビア９０９が形成されている。更に、電源線１１及び接地線１２のそれぞれに接続されるビア１１９、１２９が形成されている。図６Ｂに示されるように、これら複数のビア（１０９〜７０９、９０９、１１９、１２９）は共通配線層９６の最上層の上に形成されている。開発者は、カスタマイズ配線層において、これら露出した複数のビア間に、所望の回路に応じた配線（ユーザ配線）を施すことによって、ストラクチャードＡＳＩＣを開発することができる。
ストラクチャードＡＳＩＣの開発に際し、以上のように説明された汎用ロジックセル６０´は複数用いられる。その複数の汎用ロジックセル６０´の各々は、上述の構成と同様の構成を有する。図７は、本実施の形態における複数の汎用ロジックセル６０´の配置を示す概略図である。図７に示されるように、複数の汎用ロジックセル６０´は、例えば、アレイ状に配置される。電源線１１や接地線１２（図示されない）は、これら複数の汎用ロジックセル６０´に共通に接続されている。これら複数の汎用ロジックセル６０´のノード（１〜８）や出力端子（９）を、カスタマイズ配線層において適宜接続することによって、遅延回路やフリップフロップ回路などが形成され、ストラクチャードＡＳＩＣ（半導体装置）が構成される。以下、そのような半導体装置の構成・製造方法が示される。特に、その半導体装置内の「遅延回路」に対応する部分が示される。
図８は、本実施の形態に係る汎用ロジックセル６０´を用いた半導体装置７０Ａの構成を示す回路図である。図８に示された半導体装置７０Ａは、図４に示された汎用ロジックセル６０´に加えて、更に第１配線８１Ａ及び第２配線８２Ａを備えている。これら第１配線８１Ａと第２配線８２Ａは、上述のカスタマイズ配線層において、露出したノードや電源線１１に接続している。具体的には、第１配線８１Ａは、ノード４とノード５とノード３とを接続しており、第２配線８２Ａは、ノード１と電源線１１とを接続している。つまり、この半導体装置７０Ａの製造方法は、（Ａ）図４に示された汎用ロジックセル６０´を提供するステップと、（Ｂ）カスタマイズ配線層において、ノード４とノード５とノード３とを接続する第１配線８１Ａを形成するステップと、（Ｃ）カスタマイズ配線層において、ノード１と電源線１１を接続する第２配線８２Ａを形成するステップとを備えている。
以上に説明された本実施の形態に係る汎用ロジックセル６０´を用いた半導体装置７０Ａ、及びその半導体装置７０Ａの製造方法による効果は、以下の通りである。
すなわち、ノード１が電源線１１に接続され、ノード１に電源電位ＶＤＤが印加されることにより、トランスファゲート４１、４２はＯＦＦになる。これにより、入力端子としてのノード２から、Ｐチャネルトランジスタ２１・Ｎチャネルトランジスタ３１、ノード４・ノード５、ノード３、Ｐチャネルトランジスタ２２・Ｎチャネルトランジスタ３２、ノード６・ノード７、トランスファゲート４３・トランスファゲート４４、出力端子９につながる「遅延回路」が構成される。つまり、図４に示された汎用ロジックセル６０´と第１配線８１Ａ及び第２配線８２Ａにより、遅延回路が実現される。
ここで、トランスファゲート４３のソース（又はドレイン）とトランスファゲート４４のソース（又はドレイン）は接続されていないため、本実施の形態に係るトランスファゲート４３・トランスファゲート４４による抵抗は、図２に示された第２のトランスファゲート４６による抵抗よりも実質的に大きくなる。つまり、図２に示された遅延回路より、更に大きな遅延時間を有する遅延回路が作成される。１つの汎用ロジックセル６０´を用いてより大きな遅延時間を有する遅延回路が作成されることは、図７に示された複数の汎用ロジックセル６０´のうち、遅延回路の作成に割り当てられる汎用ロジックセル６０´の数が少なくなることを意味する。つまり、汎用ロジックセル６０´の消費が抑えられ、開発コストが削減される。更に、用いられる汎用ロジックセル６０´の数が少なくなるため、この遅延回路による消費電力が低減される。このように、本実施の形態によれば、図４〜図７に示された汎用ロジックセル６０´を用いて、より効率的な遅延回路を実現することが可能となり、また、そのような遅延回路を有する半導体装置７０Ａを開発することが可能となる。
（第３の実施の形態）
本発明の第３の実施の形態において、上述の第２の実施の形態と同様に、図４〜図７に示された汎用ロジックセル６０´が用いられる。よって、汎用ロジックセル６０´に関する説明は省略される。
図９は、本実施の形態に係る汎用ロジックセル６０´を用いた半導体装置７０Ｂの構成を示す回路図である。図９に示された半導体装置７０Ｂは、図４に示された汎用ロジックセル６０´に加えて、更に第１配線８１Ｂ及び第２配線８２Ｂを備えている。これら第１配線８１Ｂと第２配線８２Ｂは、上述のカスタマイズ配線層において、露出したノードや接地線１２に接続している。具体的には、第１配線８１Ｂは、ノード６とノード７とノード２とを接続しており、第２配線８２Ｂは、ノード１と接地線１２とを接続している。つまり、この半導体装置７０Ｂの製造方法は、（Ａ）図４に示された汎用ロジックセル６０´を提供するステップと、（Ｂ）カスタマイズ配線層において、ノード６とノード７とノード２とを接続する第１配線８１Ｂを形成するステップと、（Ｃ）カスタマイズ配線層において、ノード１と接地線１２を接続する第２配線８２Ｂを形成するステップとを備えている。
以上に説明された本実施の形態に係る汎用ロジックセル６０´を用いた半導体装置７０Ｂ、及びその半導体装置７０Ｂの製造方法による効果は、以下の通りである。
すなわち、ノード１が接地線１２に接続され、ノード１にグランド電位ＧＮＤが印加されることにより、トランスファゲート４３、４４はＯＦＦになる。これにより、入力端子としてのノード３から、Ｐチャネルトランジスタ２２・Ｎチャネルトランジスタ３２、ノード６・ノード７、ノード２、Ｐチャネルトランジスタ２１・Ｎチャネルトランジスタ３１、ノード４・ノード５、トランスファゲート４１・トランスファゲート４２、出力端子９につながる「遅延回路」が構成される。つまり、図４に示された汎用ロジックセル６０´と第１配線８１Ｂ及び第２配線８２Ｂにより、遅延回路が実現される。
ここで、トランスファゲート４１のソース（又はドレイン）とトランスファゲート４２のソース（又はドレイン）は接続されていないため、本実施の形態に係るトランスファゲート４１・トランスファゲート４２による抵抗は、図３に示された第１のトランスファゲート４５による抵抗よりも実質的に大きくなる。つまり、図３に示された遅延回路より、更に大きな遅延時間を有する遅延回路が作成される。１つの汎用ロジックセル６０´を用いてより大きな遅延時間を有する遅延回路が作成されることは、図７に示された複数の汎用ロジックセル６０´のうち、遅延回路の作成に割り当てられる汎用ロジックセル６０´の数が少なくなることを意味する。つまり、汎用ロジックセル６０´の消費が抑えられ、開発コストが削減される。更に、用いられる汎用ロジックセル６０´の数が少なくなるため、この遅延回路による消費電力が低減される。このように、本実施の形態によれば、図４〜図７に示された汎用ロジックセル６０´を用いて、より効率的な遅延回路を実現することが可能となり、また、そのような遅延回路を有する半導体装置７０Ｂを開発することが可能となる。
（第４の実施の形態）
本発明の第４の実施の形態において、上述の実施の形態と同様に、図４〜図７に示された汎用ロジックセル６０´が用いられる。よって、汎用ロジックセル６０´に関する説明は省略される。本実施の形態によれば、遅延回路を作成するにあたり、図７に示された複数の汎用ロジックセル６０´のうち所定の数の汎用ロジックセル６０´が用いられる。
図１０は、本実施の形態に係る汎用ロジックセル６０´を用いた半導体装置７０Ｃの構成を示す回路図である。図１０に示されるように、この半導体装置７０Ｃにおいて、複数の汎用ロジックセル６０´（６０ａ〜６０ｄ）が、遅延回路の作成に用いられている。各汎用ロジックセル６０´におけるノード１〜７と出力端子９の配置は、図中の拡大図に示されている。各汎用ロジックセル６０´に対して、上述の第２の実施の形態と同様に配線が施され、遅延回路が形成される。そして、それら複数の汎用ロジックセル６０ａ〜６０ｄが直列に接続されることにより、更に大きな遅延時間を有する遅延回路が作成される。
例えば、図１０に示されるように、複数の汎用ロジックセル６０´のうち第１汎用ロジックセル６０ａのノード３とノード４とノード５が、第１配線８１Ｃによって接続される。また、その第１汎用ロジックセル６０ａのノード１と電源線１１が第２配線８２Ｃによって接続される。同様に、複数の汎用ロジックセル６０´のうち第２汎用ロジックセル６０ｂのノード３とノード４とノード５が、第３配線８３Ｃによって接続される。また、その第２汎用ロジックセル６０ｂのノード１と電源線１１が第４配線８４Ｃによって接続される。この時、第１汎用ロジックセル６０ａの出力端子９は、セル間配線８５Ｃによって、第２汎用ロジックセル６０ｂのノード２に接続される。このセル間配線８５Ｃも、カスタマイズ配線層に形成される。他の汎用ロジックセル６０´に対しても同様のセル間配線が施されることにより、複数の汎用ロジックセル６０ａ〜６０ｄが直列に接続される。これにより、大きな遅延時間を有する遅延回路が実現される。尚、図１０において、第１汎用ロジックセル６０ａのノード２が、その遅延回路の入力７１に用いられ、汎用ロジックセル６０ｄの出力端子９が、その遅延回路の出力７２に用いられる。
以上に説明されたように、本実施の形態によれば、複数の汎用ロジックセル６０ａ〜６０ｄによって、更に大きな遅延時間を有する遅延回路を実現することが可能となり、また、そのような遅延回路を有する半導体装置７０Ｃを開発することが可能となる。
（第５の実施の形態）
本発明の第５の実施の形態において、上述の実施の形態と同様に、図４〜図７に示された汎用ロジックセル６０´が用いられる。よって、汎用ロジックセル６０´に関する説明は省略される。本実施の形態によれば、遅延回路を作成するにあたり、図７に示された複数の汎用ロジックセル６０´のうち所定の数の汎用ロジックセル６０´が用いられる。
図１１は、本実施の形態に係る汎用ロジックセル６０´を用いた半導体装置７０Ｄの構成を示す回路図である。図１１に示されるように、この半導体装置７０Ｄにおいて、複数の汎用ロジックセル６０´（６０ａ〜６０ｄ）が、遅延回路の作成に用いられている。各汎用ロジックセル６０´におけるノード１〜７と出力端子９の配置は、図中の拡大図に示されている。各汎用ロジックセル６０´に対して、上述の第３の実施の形態と同様に配線が施され、遅延回路が形成される。そして、それら複数の汎用ロジックセル６０ａ〜６０ｄが直列に接続されることにより、更に大きな遅延時間を有する遅延回路が作成される。
例えば、図１１に示されるように、複数の汎用ロジックセル６０´のうち第１汎用ロジックセル６０ａのノード２とノード６とノード７が、第１配線８１Ｄによって接続される。また、その第１汎用ロジックセル６０ａのノード１と接地線１２が第２配線８２Ｄによって接続される。同様に、複数の汎用ロジックセル６０´のうち第２汎用ロジックセル６０ｂのノード２とノード６とノード７が、第３配線８３Ｄによって接続される。また、その第２汎用ロジックセル６０ｂのノード１と接地線１２が第４配線８４Ｄによって接続される。この時、第１汎用ロジックセル６０ａの出力端子９は、セル間配線８５Ｄによって、第２汎用ロジックセル６０ｂのノード３に接続される。このセル間配線８５Ｄも、カスタマイズ配線層に形成される。他の汎用ロジックセル６０´に対しても同様のセル間配線が施されることにより、複数の汎用ロジックセル６０ａ〜６０ｄが直列に接続される。これにより、大きな遅延時間を有する遅延回路が実現される。尚、図１１において、第１汎用ロジックセル６０ａのノード３が、その遅延回路の入力７１に用いられ、汎用ロジックセル６０ｄの出力端子９が、その遅延回路の出力７２に用いられる。
以上に説明されたように、本実施の形態によれば、複数の汎用ロジックセル６０ａ〜６０ｄによって、更に大きな遅延時間を有する遅延回路を実現することが可能となり、また、そのような遅延回路を有する半導体装置７０Ｄを開発することが可能となる。
図１は、本発明の第１の実施の形態に係る汎用ロジックセルの構成を示す回路図である。 図２は、本発明の第１の実施の形態に係る汎用ロジックセルを用いた半導体装置の構成を示す回路図である。 図３は、本発明の第１の実施の形態に係る汎用ロジックセルを用いた半導体装置の構成を示す回路図である。 図４は、本発明の第２の実施の形態に係る汎用ロジックセルの構成を示す回路図である。 図５Ａは、本発明の第２の実施の形態に係る汎用ロジックセルの構造の一例を示す平面図である。 図５Ｂは、図５Ａにおける線Ｘ−Ｘ’に沿った断面図である。 図６Ａは、本発明の第２の実施の形態に係る汎用ロジックセルの構造の他の例を示す平面図である。 図６Ｂは、図６Ａにおける線Ｘ−Ｘ’に沿った断面図である。 図７は、本発明に係る汎用ロジックセルの配置を示す概略図である。 図８は、本発明の第２の実施の形態に係る汎用ロジックセルを用いた半導体装置の構成を示す回路図である。 図９は、本発明の第３の実施の形態に係る汎用ロジックセルを用いた半導体装置の構成を示す回路図である。 図１０は、本発明の第４の実施の形態に係る汎用ロジックセルを用いた半導体装置の構成を示す回路図である。 図１１は、本発明の第５の実施の形態に係る汎用ロジックセルを用いた半導体装置の構成を示す回路図である。
符号の説明
１〜８ ノード
９ 出力端子
１１ 電源線
１２ 接地線
２１、２２ Ｐチャネルトランジスタ
３１、３２ Ｎチャネルトランジスタ
４１〜４４ トランスファゲート
４５、４６ トランスファゲート
５１ インバータ
５５、５６ インバータ
６０、６０´ 汎用ロジックセル
７０、７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ 半導体装置
７１ 入力
７２ 出力
８１、８１Ａ、８１Ｂ、８１Ｃ、８１Ｄ 第１配線
８２、８２Ａ、８２Ｂ、８１Ｃ、８１Ｄ 第２配線
８３Ｃ、８３Ｄ 第３配線
８４Ｃ、８４Ｄ 第４配線
８５Ｃ、８５Ｄ セル間配線
９１ Ｐ型拡散層
９２ Ｎ型拡散層
９３ コンタクト
９４ ゲートコンタクト
９５ 基板
９６ 共通配線層
９７ 絶縁膜
９８ Ｎウェル
９９ 下地
１０１〜１０４ ゲートポリシリコン
１０９ ビア
１１９、１２９ ビア
２０１、２０２ ゲートポリシリコン
２０９、３０９ ビア
３０１、３０２ ゲートポリシリコン
４０７、５０７、６０７、７０７ コンタクト
４０８、５０８、６０８、７０８ 配線
４０９、５０９、６０９、７０９ ビア
８０１、８０２ ゲートポリシリコン
９０９ ビア

Claims (13)

  1. 複数の汎用ロジックセルと、
    前記複数の汎用ロジックセルに接続された電源線と、
    前記複数の汎用ロジックセルに接続された接地線と、
    第１配線と、
    第２配線と
    を具備し、
    前記複数の汎用ロジックセルの各々は、
    第１のノードに入力が接続されたインバータと、
    ゲートが第２のノードにソースが前記電源線にドレインが第４のノードに接続された第１のＰチャネルトランジスタと、
    ゲートが前記第２のノードにソースが前記接地線にドレインが第５のノードに接続された第１のＮチャネルトランジスタと、
    ゲートが前記第１のノードに接続されたＰチャネルトランジスタからなり入力が前記第４のノードに出力が出力端子に接続された第１のトランスファゲートと、
    ゲートが前記インバータの出力に接続されたＮチャネルトランジスタからなり入力が前記第５のノードに出力が前記出力端子に接続された第２のトランスファゲートと、
    ゲートが第３のノードにソースが前記電源線にドレインが第６のノードに接続された第２のＰチャネルトランジスタと、
    ゲートが前記第３のノードにソースが前記接地線にドレインが第７のノードに接続された第２のＮチャネルトランジスタと、
    ゲートが前記インバータの出力に接続されたＰチャネルトランジスタからなり入力が前記第６のノードに出力が前記出力端子に接続された第３のトランスファゲートと、
    ゲートが前記第１のノードに接続されたＮチャネルトランジスタからなり入力が前記第７のノードに出力が前記出力端子に接続された第４のトランスファゲートと
    を有し、
    前記第１配線は、前記複数の汎用ロジックセルのうち第１汎用ロジックセルの前記第３のノードと、前記第４のノードと、前記第５のノードとを接続し、
    前記第２配線は、前記電源線と、前記第１汎用ロジックセルの前記第１のノードとを接続する
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    第３配線と、
    第４配線と、
    セル間配線と
    を更に具備し、
    前記第３配線は、前記複数の汎用ロジックセルのうち第２汎用ロジックセルの前記第３のノードと、前記第４のノードと、前記第５のノードとを接続し、
    前記第４配線は、前記電源線と、前記第２汎用ロジックセルの前記第１のノードとを接続し、
    前記セル間配線は、前記第１汎用ロジックセルの前記出力端子と、前記第２汎用ロジックセルの前記第２のノードとを接続する
    半導体装置。
  3. 複数の汎用ロジックセルと、
    前記複数の汎用ロジックセルに接続された電源線と、
    前記複数の汎用ロジックセルに接続された接地線と、
    第１配線と、
    第２配線と
    を具備し、
    前記複数の汎用ロジックセルの各々は、
    第１のノードに入力が接続されたインバータと、
    ゲートが第２のノードにソースが前記電源線にドレインが第４のノードに接続された第１のＰチャネルトランジスタと、
    ゲートが前記第２のノードにソースが前記接地線にドレインが第５のノードに接続された第１のＮチャネルトランジスタと、
    ゲートが前記第１のノードに接続されたＰチャネルトランジスタからなり入力が前記第４のノードに出力が出力端子に接続された第１のトランスファゲートと、
    ゲートが前記インバータの出力に接続されたＮチャネルトランジスタからなり入力が前記第５のノードに出力が前記出力端子に接続された第２のトランスファゲートと、
    ゲートが第３のノードにソースが前記電源線にドレインが第６のノードに接続された第２のＰチャネルトランジスタと、
    ゲートが前記第３のノードにソースが前記接地線にドレインが第７のノードに接続された第２のＮチャネルトランジスタと、
    ゲートが前記インバータの出力に接続されたＰチャネルトランジスタからなり入力が前記第６のノードに出力が前記出力端子に接続された第３のトランスファゲートと、
    ゲートが前記第１のノードに接続されたＮチャネルトランジスタからなり入力が前記第７のノードに出力が前記出力端子に接続された第４のトランスファゲートと
    を有し、
    前記第１配線は、前記複数の汎用ロジックセルのうち第１汎用ロジックセルの前記第２のノードと、前記第６のノードと、前記第７のノードとを接続し、
    前記第２配線は、前記接地線と、前記第１汎用ロジックセルの前記第１のノードとを接続する
    半導体装置。
  4. 請求項３に記載の半導体装置であって、
    第３配線と、
    第４配線と、
    セル間配線と
    を更に具備し、
    前記第３配線は、前記複数の汎用ロジックセルのうち第２汎用ロジックセルの前記第２のノードと、前記第６のノードと、前記第７のノードとを接続し、
    前記第４配線は、前記接地線と、前記第２汎用ロジックセルの前記第１のノードとを接続し、
    前記セル間配線は、前記第１汎用ロジックセルの前記出力端子と、前記第２汎用ロジックセルの前記第３のノードとを接続する
    半導体装置。
  5. 請求項１乃至４のいずれかに記載の半導体装置であって、
    前記複数の汎用ロジックセルは、アレイ状に配置された
    半導体装置。
  6. 複数の汎用ロジックセルと、
    前記複数の汎用ロジックセルに接続された電源線と、
    前記複数の汎用ロジックセルに接続された接地線と
    を具備し、
    前記複数の汎用ロジックセルの各々は、
    第１のノードに入力が接続されたインバータと、
    ゲートが第２のノードにソースが前記電源線にドレインが第４のノードに接続された第１のＰチャネルトランジスタと、
    ゲートが前記第２のノードにソースが前記接地線にドレインが第５のノードに接続された第１のＮチャネルトランジスタと、
    ゲートが前記第１のノードに接続されたＰチャネルトランジスタからなり入力が前記第４のノードに出力が出力端子に接続された第１のトランスファゲートと、
    ゲートが前記インバータの出力に接続されたＮチャネルトランジスタからなり入力が前記第５のノードに出力が前記出力端子に接続された第２のトランスファゲートと、
    ゲートが第３のノードにソースが前記電源線にドレインが第６のノードに接続された第２のＰチャネルトランジスタと、
    ゲートが前記第３のノードにソースが前記接地線にドレインが第７のノードに接続された第２のＮチャネルトランジスタと、
    ゲートが前記インバータの出力に接続されたＰチャネルトランジスタからなり入力が前記第６のノードに出力が前記出力端子に接続された第３のトランスファゲートと、
    ゲートが前記第１のノードに接続されたＮチャネルトランジスタからなり入力が前記第７のノードに出力が前記出力端子に接続された第４のトランスファゲートと
    を有し、
    前記第４のノード、前記第５のノード、前記第６のノード、及び前記第７のノードを構成する配線の一部または全部は、前記各々の汎用ロジックセルを構成する配線層の最上層に形成された
    半導体装置。
  7. 請求項６に記載の半導体装置であって、
    前記最上層の上に形成されたビアを更に具備する
    半導体装置。
  8. 請求項６又は７に記載の半導体装置であって、
    第１配線と、
    第２配線と
    を更に具備し、
    前記第１配線は、前記複数の汎用ロジックセルのうち第１汎用ロジックセルの前記第３のノードと、前記第４のノードと、前記第５のノードとを接続し、
    前記第２配線は、前記電源線と、前記第１汎用ロジックセルの前記第１のノードとを接続する
    半導体装置。
  9. 請求項８に記載の半導体装置であって、
    第３配線と、
    第４配線と、
    セル間配線と
    を更に具備し、
    前記第３配線は、前記複数の汎用ロジックセルのうち第２汎用ロジックセルの前記第３のノードと、前記第４のノードと、前記第５のノードとを接続し、
    前記第４配線は、前記電源線と、前記第２汎用ロジックセルの前記第１のノードとを接続し、
    前記セル間配線は、前記第１汎用ロジックセルの前記出力端子と、前記第２汎用ロジックセルの前記第２のノードとを接続する
    半導体装置。
  10. 請求項６又は７に記載の半導体装置であって、
    第１配線と、
    第２配線と
    を更に具備し、
    前記第１配線は、前記複数の汎用ロジックセルのうち第１汎用ロジックセルの前記第２のノードと、前記第６のノードと、前記第７のノードとを接続し、
    前記第２配線は、前記接地線と、前記第１汎用ロジックセルの前記第１のノードとを接続する
    半導体装置。
  11. 請求項１０に記載の半導体装置であって、
    第３配線と、
    第４配線と、
    セル間配線と
    を更に具備し、
    前記第３配線は、前記複数の汎用ロジックセルのうち第２汎用ロジックセルの前記第２のノードと、前記第６のノードと、前記第７のノードとを接続し、
    前記第４配線は、前記接地線と、前記第２汎用ロジックセルの前記第１のノードとを接続し、
    前記セル間配線は、前記第１汎用ロジックセルの前記出力端子と、前記第２汎用ロジックセルの前記第３のノードとを接続する
    半導体装置。
  12. （Ａ）汎用ロジックセルを提供するステップと、
    ここで、前記汎用ロジックセルは、
    第１のノードに入力が接続されたインバータと、
    ゲートが第２のノードにソースが電源線にドレインが第４のノードに接続された第１のＰチャネルトランジスタと、
    ゲートが前記第２のノードにソースが接地線にドレインが第５のノードに接続された第１のＮチャネルトランジスタと、
    ゲートが前記第１のノードに接続されたＰチャネルトランジスタからなり入力が前記第４のノードに出力が出力端子に接続された第１のトランスファゲートと、
    ゲートが前記インバータの出力に接続されたＮチャネルトランジスタからなり入力が前記第５のノードに出力が前記出力端子に接続された第２のトランスファゲートと、
    ゲートが第３のノードにソースが前記電源線にドレインが第６のノードに接続された第２のＰチャネルトランジスタと、
    ゲートが前記第３のノードにソースが前記接地線にドレインが第７のノードに接続された第２のＮチャネルトランジスタと、
    ゲートが前記インバータの出力に接続されたＰチャネルトランジスタからなり入力が前記第６のノードに出力が前記出力端子に接続された第３のトランスファゲートと、
    ゲートが前記第１のノードに接続されたＮチャネルトランジスタからなり入力が前記第７のノードに出力が前記出力端子に接続された第４のトランスファゲートと
    を有し、
    前記第１〜第７のノードを構成する配線の一部または全部は、前記汎用ロジックセルを構成する配線層の最上層に形成され、
    （Ｂ）前記最上層の上において、前記第３のノードと、前記第４のノードと、前記第５のノードとを接続するステップと、
    （Ｃ）前記最上層の上において、前記電源線と前記第１のノードとを接続するステップと
    を具備する
    半導体装置の製造方法。
  13. （Ａ）汎用ロジックセルを提供するステップと、
    ここで、前記汎用ロジックセルは、
    第１のノードに入力が接続されたインバータと、
    ゲートが第２のノードにソースが電源線にドレインが第４のノードに接続された第１のＰチャネルトランジスタと、
    ゲートが前記第２のノードにソースが接地線にドレインが第５のノードに接続された第１のＮチャネルトランジスタと、
    ゲートが前記第１のノードに接続されたＰチャネルトランジスタからなり入力が前記第４のノードに出力が出力端子に接続された第１のトランスファゲートと、
    ゲートが前記インバータの出力に接続されたＮチャネルトランジスタからなり入力が前記第５のノードに出力が前記出力端子に接続された第２のトランスファゲートと、
    ゲートが第３のノードにソースが前記電源線にドレインが第６のノードに接続された第２のＰチャネルトランジスタと、
    ゲートが前記第３のノードにソースが前記接地線にドレインが第７のノードに接続された第２のＮチャネルトランジスタと、
    ゲートが前記インバータの出力に接続されたＰチャネルトランジスタからなり入力が前記第６のノードに出力が前記出力端子に接続された第３のトランスファゲートと、
    ゲートが前記第１のノードに接続されたＮチャネルトランジスタからなり入力が前記第７のノードに出力が前記出力端子に接続された第４のトランスファゲートと
    を有し、
    前記第１〜第７のノードを構成する配線の一部または全部は、前記汎用ロジックセルを構成する配線層の最上層に形成され、
    （Ｂ）前記最上層の上において、前記第２のノードと、前記第６のノードと、前記第７のノードとを接続するステップと、
    （Ｃ）前記最上層の上において、前記接地線と前記第１のノードとを接続するステップと
    を具備する
    半導体装置の製造方法。
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