JP2004327540A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】不純物拡散領域及びゲート電極のレイアウトを変更することなくトランジスタの並列接続数を変更することが可能なベーシックセルを用いた半導体装置を提供する。
【解決手段】この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極5、6と、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成された複数のソース・ドレイン領域1〜4と、第1群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の一部に接続された配線7等と、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域に接続された配線7等と、層間絶縁膜に設けられた開口を通して複数のゲート電極に接続された配線17、19とを具備する。
【選択図】 図3
【解決手段】この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極5、6と、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成された複数のソース・ドレイン領域1〜4と、第1群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の一部に接続された配線7等と、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域に接続された配線7等と、層間絶縁膜に設けられた開口を通して複数のゲート電極に接続された配線17、19とを具備する。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
本発明は、ベーシックセルを用いてレイアウト設計が行われるゲートアレイ等の半導体装置に関し、さらに、そのような半導体装置の製造方法に関する。
【0002】
【従来の技術】
ゲートアレイにおいては、ソース・ドレイン領域上に2本のゲート電極が配置されたベーシックセルを用いてレイアウト設計が行われることがある。このようなゲートアレイは、ベーシックセルタイプと呼ばれている。ベーシックセルタイプのゲートアレイは、既に一定の工程まで製造されたウエハに追加の工程を施すだけで様々な回路を構成することができるので、用途が定められた複数種類のスタンダードセルを用いてレイアウト設計が完了してから製造を開始するスタンダードセルタイプのゲートアレイよりも、開発期間が短くて済むという特徴を有している。
【0003】
ところで、ゲートアレイに含まれているトランジスタに要求される電流供給能力は、そのトランジスタが使用される回路によって異なる。例えば、出力回路においては、大きな電流供給能力が要求される。そこで、従来のベーシックセルタイプのレイアウト設計においては、ベーシックセルのサイズを大きな電流供給能力が要求されるトランジスタに合わせて決定するか、あるいは、大きな電流供給能力が要求される場合に、トランジスタを複数個並列に接続することにより対処していた。
【0004】
しかしながら、ベーシックセルのサイズを大きな電流供給能力が要求されるトランジスタに合わせて決定すると、大きな電流供給能力が要求されないトランジスタにおいては無駄な電力が消費されるので、消費電力面で不利になってしまう。一方、トランジスタを複数個並列に接続すると、複数のソース同士、複数のドレイン同士、複数のゲート電極同士をそれぞれ接続しなければならいので、配線が複雑になってしまう。
【0005】
そこで、下記の特許文献1には、P型及びN型不純物拡散領域のレイアウトを変更することなく、ドレイン若しくはソース電極とゲート電極のパターンレイアウトを変更することにより、多種類の論理回路を構成可能であるとともに、トランジスタサイズの変更が容易である半導体装置について述べられている。
【0006】
この半導体装置においては、複数のP型不純物拡散領域と複数のN型不純物拡散領域とが並列に形成されている。複数のトランジスタを並列に接続する場合には、複数の不純物拡散領域を配線で接続すると共に、複数の不純物拡散領域にまたがってゲート電極が形成される。
【0007】
しかしながら、特許文献1によれば、トランジスタのサイズを変更するために、ゲート電極を変更しなければならない。従って、予めゲート電極を形成したウエハを製造しておくことはできず、回路の仕様が決定された後で、ゲート電極のレイアウト設計を変更して、ウエハ上にゲート電極を形成する等の工程が追加されることになるので、ゲートアレイの開発期間が増大するという問題がある。
【0008】
【特許文献1】
特開平4−111449号公報 (第3頁、第2図)
【0009】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、不純物拡散領域及びゲート電極のレイアウトを変更することなくトランジスタの並列接続数を変更することが可能なベーシックセルを用いた半導体装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第1の実施形態に係る半導体装置は、ベーシックセルタイプの半導体装置であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極と、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成された複数のソース・ドレイン領域と、第1群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の一部に接続された配線と、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域に接続された配線と、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に接続された配線とを具備する。
【0011】
ここで、各ベーシックセルにおいて、複数のソース・ドレイン領域のチャネル幅を、互いに等しくしても良いし、所定の比率を有するようにしても良い。さらに、各ベーシックセルにおいて、複数のソース・ドレイン領域が、少なくとも1つのP型不純物拡散領域と複数のN型不純物拡散領域とを含むようにしても良い。その場合に、少なくとも1つのP型不純物拡散領域のチャネル幅を、各々のN型不純物拡散領域のチャネル幅よりも大きくすることが望ましい。
【0012】
また、本発明の第2の実施形態に係る半導体装置は、ベーシックセルタイプの半導体装置であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極と、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成され、2つのゲート電極の間の領域において互いに連結されている複数のソース・ドレイン領域と、第1群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域のソース及びドレインの内の一方に接続された配線と、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の少なくともソースに接続された配線と、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に接続された配線とを具備する。
【0013】
さらに、本発明の第1の実施形態に係る半導体装置の製造方法は、ベーシックセルタイプの半導体装置の製造方法であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に複数のゲート電極を形成するステップと、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して複数のソース・ドレイン領域を形成するステップと、第1群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の一部に配線を接続し、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域に配線を接続し、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に配線を接続するステップとを具備する。
【0014】
また、本発明の第2の実施形態に係る半導体装置の製造方法は、ベーシックセルタイプの半導体装置の製造方法であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に複数のゲート電極を形成するステップと、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接し、2つのゲート電極の間の領域において互いに連結されている複数のソース・ドレイン領域を形成するステップと、第1群のベーシックセルの各々において、複数のソース・ドレイン領域のソース及びドレインの内の一方に配線を接続し、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の少なくともソースに配線を接続し、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に配線を接続するステップとを具備する。
【0015】
本発明によれば、各ベーシックセルにおいて複数のゲート電極を共通に形成しておき、配線の変更のみで複数のトランジスタを並列に接続できるようにしたので、不純物拡散領域及びゲート電極のレイアウトを変更することなく、トランジスタの並列接続数を変更することが可能となる。
【0016】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
まず、本発明の第1の実施形態に係る半導体装置について説明する。図1に、本発明の第1の実施形態に係る半導体装置における基本的なセル構造を示す。
【0017】
図1に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極5、6と、ゲート電極5、6の両側の半導体基板内に、ゲート電極5、6の長手方向に所定の間隔を空けて隣接して形成された複数のP型不純物拡散領域1、2及び複数のN型不純物拡散領域3、4とを含んでいる。ここで、不純物拡散領域1〜4は、全て同じサイズとしている。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【0018】
そのような回路の例として、図2に、NAND回路を示す。図2に示すように、このNAND回路は、PチャネルMOSトランジスタQP1及びQP2と、NチャネルMOSトランジスタQN1及びQN2とによって構成され、トランジスタQP1及びQN1のゲートに入力信号IN1を入力し、トランジスタQP2及びQN2のゲートに入力信号IN2を入力する。入力信号IN1及びIN2が共にハイレベルの場合において、トランジスタQP1及びQP2がオフし、トランジスタQN1及びQN2がオンするので、出力信号OUTがローレベルとなる。それ以外の場合においては、トランジスタQP1及びQP2のいずれかがオンし、トランジスタQN1及びQN2のいずれかがオフするので、出力信号OUTがハイレベルとなる。
【0019】
図3に、図1に示す基本的なセル構造を用いて基本サイズのトランジスタを有するNAND回路を構成した第1の例を示す。図3に示すように、P型不純物拡散領域1においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域4においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8及び9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0020】
また、P型不純物拡散領域1においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域4においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0021】
これにより、P型不純物拡散領域1において、ゲート電極5を有する基本サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する基本サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域4において、ゲート電極5を有する基本サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する基本サイズのNチャネルMOSトランジスタQN2とが形成される。
【0022】
さらに、層間絶縁膜上に形成された入力信号IN1の配線17が、層間絶縁膜に設けられたコンタクトホール16を通してゲート電極5に接続され、層間絶縁膜上に形成された入力信号IN2の配線19が、層間絶縁膜に設けられたコンタクトホール18を通してゲート電極6に接続される。入力信号IN1及びIN2がハイレベルの場合には、ローレベルの出力信号OUTがドレイン電極(配線7)から出力され、その他の場合には、ハイレベルの出力信号OUTがドレイン電極から出力される。
【0023】
このように、2つのP型不純物拡散領域の内の1つを1つのPチャネルトランジスタを構成するために使用し、2つのN型不純物拡散領域の内の1つを1つのNチャネルトランジスタを構成するために使用することにより、基本サイズのトランジスタを実現することが可能である。
【0024】
図4に、図1に示す基本的なセル構造を用いて2倍サイズのトランジスタを有するNAND回路を構成した第2の例を示す。第2の例においては、基本サイズのトランジスタを2個並列に接続することにより、第1の例に対して2倍サイズのトランジスタを実現している。
【0025】
図4に示すように、P型不純物拡散領域1においてゲート電極5とゲート電極6との間に位置するドレイン領域と、P型不純物拡散領域2においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域3においてゲート電極6の外側に位置するドレイン領域と、N型不純物拡散領域4においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8、8’及び9’、9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0026】
また、P型不純物拡散領域1及び2においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12、12’及び13、13’を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域3及び4においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’及び15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0027】
これにより、P型不純物拡散領域1及び2において、ゲート電極5を有する2倍サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する2倍サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域3及び4において、ゲート電極5を有する2倍サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する2倍サイズのNチャネルMOSトランジスタQN2とが形成される。
【0028】
ゲート電極の接続及び回路動作については、図3に示す第1の例と同様である。このように、2つのP型不純物拡散領域を1つのPチャネルトランジスタを構成するために使用し、2つのN型不純物拡散領域を1つのNチャネルトランジスタを構成するために使用することにより、2倍サイズのトランジスタを実現することが可能である。
【0029】
第1及び第2の例に示したように、本実施形態に係る半導体装置によれば、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、基本サイズと2倍サイズの2種類の電流供給能力を有するトランジスタを作り分けることができる。それにより、ベーシックセルタイプの半導体装置において、スタンダードセルタイプの半導体装置と同等の小さいサイズのトランジスタを実現できるので、消費電力が削減され、電源配線の負担軽減により信頼性が向上する。
【0030】
また、微細プロセスを用いる場合の効果としては、図3に示す第1の例において使用しない不純物拡散領域2及び3と半導体基板又はウエルとの間のPN接合がダイオードとして働くため、アンテナ効果に対する破壊強度が高められるので、レイアウト設計における配線長の制約を緩和することが可能となる。その結果、より柔軟な配置・配線を可能としながら、小さいトランジスタによる低消費電力化を実現することができる。
【0031】
次に、本発明の第2の実施形態に係る半導体装置について説明する。図5に、本発明の第2の実施形態に係る半導体装置における基本的なセル構造を示す。
【0032】
図5に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極5、6と、ゲート電極5、6の両側の半導体基板内に、ゲート電極5、6の長手方向に所定の間隔を空けて隣接して形成された複数のP型不純物拡散領域21、22及び複数のN型不純物拡散領域23、24とを含んでいる。ここで、P型不純物拡散領域21及び22は、1:2の比率のチャネル幅を有し、N型不純物拡散領域24及び23も、1:2の比率のチャネル幅を有している。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【0033】
図6に、図5に示す基本的なセル構造を用いて基本サイズのトランジスタを有するNAND回路を構成した第1の例を示す。図6に示すように、P型不純物拡散領域21においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域24においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8及び9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0034】
また、P型不純物拡散領域21においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域24においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0035】
これにより、P型不純物拡散領域21において、ゲート電極5を有する基本サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する基本サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域24において、ゲート電極5を有する基本サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する基本サイズのNチャネルMOSトランジスタQN2とが形成される。
【0036】
このように、チャネル幅が小さいP型不純物拡散領域を1つのPチャネルトランジスタを構成するために使用し、チャネル幅が小さいN型不純物拡散領域を1つのNチャネルトランジスタを構成するために使用することにより、基本サイズのトランジスタを実現することが可能である。
【0037】
図7に、図5に示す基本的なセル構造を用いて2倍サイズのトランジスタを有するNAND回路を構成した第2の例を示す。第2の例においては、サイズが大きい不純物拡散領域を使用することにより、第1の例に対して2倍サイズのトランジスタを実現している。
【0038】
図7に示すように、P型不純物拡散領域22においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域23においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8’及び9’を通して、層間絶縁膜上に形成された配線7によって接続する。
【0039】
また、P型不純物拡散領域22においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12’及び13’を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域23においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0040】
これにより、P型不純物拡散領域22において、ゲート電極5を有する2倍サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する2倍サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域23において、ゲート電極5を有する2倍サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する2倍サイズのNチャネルMOSトランジスタQN2とが形成される。
【0041】
このように、チャネル幅が大きいP型不純物拡散領域を1つのPチャネルトランジスタを構成するために使用し、チャネル幅が大きいN型不純物拡散領域を1つのNチャネルトランジスタを構成するために使用することにより、2倍サイズのトランジスタを実現することが可能である。
【0042】
図8に、図5に示す基本的なセル構造を用いて3倍サイズのトランジスタを有するNAND回路を構成した第3の例を示す。第3の例においては、基本サイズのトランジスタと2倍サイズのトランジスタとを並列に接続することにより、第1の例に対して3倍サイズのトランジスタを実現している。
【0043】
図8に示すように、P型不純物拡散領域21においてゲート電極5とゲート電極6との間に位置するドレイン領域と、P型不純物拡散領域22においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域23においてゲート電極6の外側に位置するドレイン領域と、N型不純物拡散領域24においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8、8’及び9’、9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0044】
また、P型不純物拡散領域21及び22においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12、12’及び13、13’を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域23及び24においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’及び15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0045】
これにより、P型不純物拡散領域21及び22において、ゲート電極5を有する3倍サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する3倍サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域23及び24において、ゲート電極5を有する3倍サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する3倍サイズのNチャネルMOSトランジスタQN2とが形成される。
【0046】
ゲート電極の接続及び回路動作については、図7に示す第1の例と同様である。このように、2つのP型不純物拡散領域を1つのPチャネルトランジスタを構成するために使用し、2つのN型不純物拡散領域を1つのNチャネルトランジスタを構成するために使用することにより、3倍サイズのトランジスタを実現することが可能である。
【0047】
第1〜第3の例に示したように、本実施形態に係る半導体装置によれば、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、基本サイズ、2倍サイズ、3倍サイズの3種類の電流供給能力を有するトランジスタを作り分けることができる。それにより、トランジスタの電流供給能力に対する多様な要求を満たすことが可能となる。
【0048】
次に、本発明の第3の実施形態に係る半導体装置について説明する。図9に、本発明の第3の実施形態に係る半導体装置における基本的なセル構造を示す。
【0049】
図9に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極5、6と、ゲート電極5、6の両側の半導体基板内に、ゲート電極5、6の長手方向に所定の間隔を空けて隣接して形成されたP型不純物拡散領域30及び複数のN型不純物拡散領域33、34とを含んでいる。ここで、P型不純物拡散領域30、N型不純物拡散領域34及び33は、4:2.5:1のチャネル幅を有している。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【0050】
図10に、図9に示す基本的なセル構造を用いてNAND回路を構成した第1の例を示す。ここでは、PチャネルMOSトランジスタのチャネル幅とNチャネルMOSトランジスタのチャネル幅との比率を、4:1としている。図10に示すように、P型不純物拡散領域30においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域34においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8及び9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0051】
また、P型不純物拡散領域30においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域34においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0052】
これにより、P型不純物拡散領域30において、ゲート電極5を有するPチャネルMOSトランジスタQP1と、ゲート電極6を有するPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域34において、ゲート電極5を有するNチャネルMOSトランジスタQN1と、ゲート電極6を有するNチャネルMOSトランジスタQN2とが形成される。
【0053】
このように、チャネル幅の比が4:1となるP型不純物拡散領域30とN型不純物拡散領域34とを使用することにより、PチャネルMOSトランジスタとNチャネルMOSトランジスタとの特性の違いが大きい場合に、これを補正することができる。
【0054】
図11に、図9に示す基本的なセル構造を用いてNAND回路を構成した第2の例を示す。ここでは、PチャネルMOSトランジスタのチャネル幅とNチャネルMOSトランジスタのチャネル幅との比率を、4:2.5としている。図11に示すように、P型不純物拡散領域30においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域33においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8及び9’を通して、層間絶縁膜上に形成された配線7によって接続する。
【0055】
また、P型不純物拡散領域30においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域33においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0056】
これにより、P型不純物拡散領域30において、ゲート電極5を有するPチャネルMOSトランジスタQP1と、ゲート電極6を有するPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域33において、ゲート電極5を有するNチャネルMOSトランジスタQN1と、ゲート電極6を有するNチャネルMOSトランジスタQN2とが形成される。
【0057】
このように、チャネル幅の比が4:2.5となるP型不純物拡散領域30とN型不純物拡散領域33とを使用することにより、PチャネルMOSトランジスタとNチャネルMOSトランジスタとの特性の違いが中位の場合に、これを補正することができる。
【0058】
図12に、図9に示す基本的なセル構造を用いてNAND回路を構成した第3の例を示す。ここでは、PチャネルMOSトランジスタのチャネル幅とNチャネルMOSトランジスタのチャネル幅との比率を、4:3.5としている。
【0059】
図12に示すように、P型不純物拡散領域30においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域33においてゲート電極6の外側に位置するドレイン領域と、N型不純物拡散領域34においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8及び9’、9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0060】
また、P型不純物拡散領域30においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域33及び34においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’及び15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0061】
これにより、P型不純物拡散領域30において、ゲート電極5を有するPチャネルMOSトランジスタQP1と、ゲート電極6を有するPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域33及び34において、ゲート電極5を有するNチャネルMOSトランジスタQN1と、ゲート電極6を有する3倍サイズのNチャネルMOSトランジスタQN2とが形成される。
【0062】
このように、チャネル幅の比が4:3.5となるP型不純物拡散領域30とN型不純物拡散領域33及び34とを使用することにより、PチャネルMOSトランジスタとNチャネルMOSトランジスタとの特性の違いが小さい場合に、これを補正することができる。
【0063】
第1〜第3の例に示したように、本実施形態に係る半導体装置によれば、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、PチャネルMOSトランジスタのチャネル幅とNチャネルMOSトランジスタのチャネル幅との比率を変更することができる。それにより、PチャネルMOSトランジスタとNチャネルMOSトランジスタとの特性を揃えて、高い品質を求められるアナログ回路においても信号のデューティ比を改善し、スタンダードセルタイプと同等の信号伝達特性を実現することが可能である。
【0064】
次に、本発明の第4の実施形態に係る半導体装置について説明する。図13に、本発明の第4の実施形態に係る半導体装置における基本的なセル構造を示す。
【0065】
図13に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極5、6と、ゲート電極5、6の両側の半導体基板内に、ゲート電極5、6の長手方向に所定の間隔を空けて隣接して形成された複数のP型不純物拡散領域41、42及び複数のN型不純物拡散領域43、44とを含んでいる。ここで、不純物拡散領域41〜44は、全て同じ大きさとしている。
【0066】
さらに、ゲート電極5及び6の間の領域において、P型拡張領域41及び42を連結するP型不純物拡散領域45が形成されており、N型拡張領域43及び44を連結するN型不純物拡散領域46が形成されている。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【0067】
図14に、図13に示す基本的なセル構造を用いて最小サイズのトランジスタを有するNAND回路を構成した第1の例を示す。図14に示すように、P型不純物拡散領域42においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域43においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8’及び9’を通して、層間絶縁膜上に形成された配線7によって接続する。
【0068】
また、P型不純物拡散領域41においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域44においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0069】
これにより、ゲート電極5を有し、P型不純物拡散領域45を介してP型不純物拡散領域41をソースとしP型不純物拡散領域42をドレインとする最小サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有し、P型不純物拡散領域45を介してP型不純物拡散領域41をソースとしP型不純物拡散領域42をドレインとする最小サイズのPチャネルMOSトランジスタQP2とが形成される。また、ゲート電極5を有し、N型不純物拡散領域46を介してN型不純物拡散領域44をソースとしN型不純物拡散領域43をドレインとする最小サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有し、N型不純物拡散領域46を介してN型不純物拡散領域44をソースとしN型不純物拡散領域43をドレインとする最小サイズのNチャネルMOSトランジスタQN2とが形成される。
【0070】
このように、P型不純物拡散領域45を介してP型不純物拡散領域41及び42を斜めに使用することにより、最小サイズのPチャネルMOSトランジスタを実現することができる。また、N型不純物拡散領域46を介してN型不純物拡散領域43及び44を斜めに使用することにより、最小サイズのNチャネルMOSトランジスタを実現することができる。
【0071】
図15に、図13に示す基本的なセル構造を用いて最大サイズのトランジスタを有するNAND回路を構成した第2の例を示す。図15に示すように、P型不純物拡散領域42においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域43においてゲート電極6の外側に位置するドレイン領域と、N型不純物拡散領域44においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8’及び9’、9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0072】
また、P型不純物拡散領域41及び42においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12、12’及び13、13’を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域43及び44においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’、15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0073】
これにより、P型不純物拡散領域41及び42において、ゲート電極5を有する最大サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する最大サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域43及び44において、ゲート電極5を有する最大サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する最大サイズのNチャネルMOSトランジスタQN2とが形成される。
【0074】
このように、P型不純物拡散領域41及び42を並列に使用することにより、最大サイズのPチャネルMOSトランジスタを実現することができる。また、N型不純物拡散領域43及び44を並列に使用することにより、最大サイズのNチャネルMOSトランジスタを実現することができる。
【0075】
第1〜第3の例に示したように、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、最小サイズと最大サイズの2種類の電流供給能力を有するトランジスタを作り分けることができる。最小サイズのトランジスタを構成する場合には、通常構成のベーシックセルタイプと同等の配線を実現することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図2】NAND回路の回路図。
【図3】図1に示すセル構造を用いてNAND回路を構成した第1の例を示す図。
【図4】図1に示すセル構造を用いてNAND回路を構成した第2の例を示す図。
【図5】本発明の第2の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図6】図5に示すセル構造を用いてNAND回路を構成した第1の例を示す図。
【図7】図5に示すセル構造を用いてNAND回路を構成した第2の例を示す図。
【図8】図5に示すセル構造を用いてNAND回路を構成した第3の例を示す図。
【図9】本発明の第3の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図10】図9に示すセル構造を用いてNAND回路を構成した第1の例を示す図。
【図11】図9に示すセル構造を用いてNAND回路を構成した第2の例を示す図。
【図12】図9に示すセル構造を用いてNAND回路を構成した第3の例を示す図。
【図13】本発明の第4の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図14】図13に示すセル構造を用いてNAND回路を構成した第1の例を示す図。
【図15】図13に示すセル構造を用いてNAND回路を構成した第2の例を示す図。
【符号の説明】
1、2、21、22、30、41、42、45 P型不純物拡散領域
3、4、23、24、33、34、43、44、46 N型不純物拡散領域
5、6 ゲート電極
7、10、11、14、17、19 配線
8、8’、9、9’、12、12’、13、13’、15、15’、16、18 コンタクトホール
QP1、QP2 Pチャネルトランジスタ
QN1、QN2 Nチャネルトランジスタ
【発明の属する技術分野】
本発明は、ベーシックセルを用いてレイアウト設計が行われるゲートアレイ等の半導体装置に関し、さらに、そのような半導体装置の製造方法に関する。
【0002】
【従来の技術】
ゲートアレイにおいては、ソース・ドレイン領域上に2本のゲート電極が配置されたベーシックセルを用いてレイアウト設計が行われることがある。このようなゲートアレイは、ベーシックセルタイプと呼ばれている。ベーシックセルタイプのゲートアレイは、既に一定の工程まで製造されたウエハに追加の工程を施すだけで様々な回路を構成することができるので、用途が定められた複数種類のスタンダードセルを用いてレイアウト設計が完了してから製造を開始するスタンダードセルタイプのゲートアレイよりも、開発期間が短くて済むという特徴を有している。
【0003】
ところで、ゲートアレイに含まれているトランジスタに要求される電流供給能力は、そのトランジスタが使用される回路によって異なる。例えば、出力回路においては、大きな電流供給能力が要求される。そこで、従来のベーシックセルタイプのレイアウト設計においては、ベーシックセルのサイズを大きな電流供給能力が要求されるトランジスタに合わせて決定するか、あるいは、大きな電流供給能力が要求される場合に、トランジスタを複数個並列に接続することにより対処していた。
【0004】
しかしながら、ベーシックセルのサイズを大きな電流供給能力が要求されるトランジスタに合わせて決定すると、大きな電流供給能力が要求されないトランジスタにおいては無駄な電力が消費されるので、消費電力面で不利になってしまう。一方、トランジスタを複数個並列に接続すると、複数のソース同士、複数のドレイン同士、複数のゲート電極同士をそれぞれ接続しなければならいので、配線が複雑になってしまう。
【0005】
そこで、下記の特許文献1には、P型及びN型不純物拡散領域のレイアウトを変更することなく、ドレイン若しくはソース電極とゲート電極のパターンレイアウトを変更することにより、多種類の論理回路を構成可能であるとともに、トランジスタサイズの変更が容易である半導体装置について述べられている。
【0006】
この半導体装置においては、複数のP型不純物拡散領域と複数のN型不純物拡散領域とが並列に形成されている。複数のトランジスタを並列に接続する場合には、複数の不純物拡散領域を配線で接続すると共に、複数の不純物拡散領域にまたがってゲート電極が形成される。
【0007】
しかしながら、特許文献1によれば、トランジスタのサイズを変更するために、ゲート電極を変更しなければならない。従って、予めゲート電極を形成したウエハを製造しておくことはできず、回路の仕様が決定された後で、ゲート電極のレイアウト設計を変更して、ウエハ上にゲート電極を形成する等の工程が追加されることになるので、ゲートアレイの開発期間が増大するという問題がある。
【0008】
【特許文献1】
特開平4−111449号公報 (第3頁、第2図)
【0009】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、不純物拡散領域及びゲート電極のレイアウトを変更することなくトランジスタの並列接続数を変更することが可能なベーシックセルを用いた半導体装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第1の実施形態に係る半導体装置は、ベーシックセルタイプの半導体装置であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極と、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成された複数のソース・ドレイン領域と、第1群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の一部に接続された配線と、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域に接続された配線と、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に接続された配線とを具備する。
【0011】
ここで、各ベーシックセルにおいて、複数のソース・ドレイン領域のチャネル幅を、互いに等しくしても良いし、所定の比率を有するようにしても良い。さらに、各ベーシックセルにおいて、複数のソース・ドレイン領域が、少なくとも1つのP型不純物拡散領域と複数のN型不純物拡散領域とを含むようにしても良い。その場合に、少なくとも1つのP型不純物拡散領域のチャネル幅を、各々のN型不純物拡散領域のチャネル幅よりも大きくすることが望ましい。
【0012】
また、本発明の第2の実施形態に係る半導体装置は、ベーシックセルタイプの半導体装置であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極と、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成され、2つのゲート電極の間の領域において互いに連結されている複数のソース・ドレイン領域と、第1群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域のソース及びドレインの内の一方に接続された配線と、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の少なくともソースに接続された配線と、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に接続された配線とを具備する。
【0013】
さらに、本発明の第1の実施形態に係る半導体装置の製造方法は、ベーシックセルタイプの半導体装置の製造方法であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に複数のゲート電極を形成するステップと、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して複数のソース・ドレイン領域を形成するステップと、第1群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の一部に配線を接続し、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域に配線を接続し、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に配線を接続するステップとを具備する。
【0014】
また、本発明の第2の実施形態に係る半導体装置の製造方法は、ベーシックセルタイプの半導体装置の製造方法であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に複数のゲート電極を形成するステップと、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接し、2つのゲート電極の間の領域において互いに連結されている複数のソース・ドレイン領域を形成するステップと、第1群のベーシックセルの各々において、複数のソース・ドレイン領域のソース及びドレインの内の一方に配線を接続し、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の少なくともソースに配線を接続し、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に配線を接続するステップとを具備する。
【0015】
本発明によれば、各ベーシックセルにおいて複数のゲート電極を共通に形成しておき、配線の変更のみで複数のトランジスタを並列に接続できるようにしたので、不純物拡散領域及びゲート電極のレイアウトを変更することなく、トランジスタの並列接続数を変更することが可能となる。
【0016】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
まず、本発明の第1の実施形態に係る半導体装置について説明する。図1に、本発明の第1の実施形態に係る半導体装置における基本的なセル構造を示す。
【0017】
図1に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極5、6と、ゲート電極5、6の両側の半導体基板内に、ゲート電極5、6の長手方向に所定の間隔を空けて隣接して形成された複数のP型不純物拡散領域1、2及び複数のN型不純物拡散領域3、4とを含んでいる。ここで、不純物拡散領域1〜4は、全て同じサイズとしている。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【0018】
そのような回路の例として、図2に、NAND回路を示す。図2に示すように、このNAND回路は、PチャネルMOSトランジスタQP1及びQP2と、NチャネルMOSトランジスタQN1及びQN2とによって構成され、トランジスタQP1及びQN1のゲートに入力信号IN1を入力し、トランジスタQP2及びQN2のゲートに入力信号IN2を入力する。入力信号IN1及びIN2が共にハイレベルの場合において、トランジスタQP1及びQP2がオフし、トランジスタQN1及びQN2がオンするので、出力信号OUTがローレベルとなる。それ以外の場合においては、トランジスタQP1及びQP2のいずれかがオンし、トランジスタQN1及びQN2のいずれかがオフするので、出力信号OUTがハイレベルとなる。
【0019】
図3に、図1に示す基本的なセル構造を用いて基本サイズのトランジスタを有するNAND回路を構成した第1の例を示す。図3に示すように、P型不純物拡散領域1においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域4においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8及び9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0020】
また、P型不純物拡散領域1においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域4においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0021】
これにより、P型不純物拡散領域1において、ゲート電極5を有する基本サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する基本サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域4において、ゲート電極5を有する基本サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する基本サイズのNチャネルMOSトランジスタQN2とが形成される。
【0022】
さらに、層間絶縁膜上に形成された入力信号IN1の配線17が、層間絶縁膜に設けられたコンタクトホール16を通してゲート電極5に接続され、層間絶縁膜上に形成された入力信号IN2の配線19が、層間絶縁膜に設けられたコンタクトホール18を通してゲート電極6に接続される。入力信号IN1及びIN2がハイレベルの場合には、ローレベルの出力信号OUTがドレイン電極(配線7)から出力され、その他の場合には、ハイレベルの出力信号OUTがドレイン電極から出力される。
【0023】
このように、2つのP型不純物拡散領域の内の1つを1つのPチャネルトランジスタを構成するために使用し、2つのN型不純物拡散領域の内の1つを1つのNチャネルトランジスタを構成するために使用することにより、基本サイズのトランジスタを実現することが可能である。
【0024】
図4に、図1に示す基本的なセル構造を用いて2倍サイズのトランジスタを有するNAND回路を構成した第2の例を示す。第2の例においては、基本サイズのトランジスタを2個並列に接続することにより、第1の例に対して2倍サイズのトランジスタを実現している。
【0025】
図4に示すように、P型不純物拡散領域1においてゲート電極5とゲート電極6との間に位置するドレイン領域と、P型不純物拡散領域2においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域3においてゲート電極6の外側に位置するドレイン領域と、N型不純物拡散領域4においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8、8’及び9’、9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0026】
また、P型不純物拡散領域1及び2においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12、12’及び13、13’を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域3及び4においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’及び15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0027】
これにより、P型不純物拡散領域1及び2において、ゲート電極5を有する2倍サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する2倍サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域3及び4において、ゲート電極5を有する2倍サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する2倍サイズのNチャネルMOSトランジスタQN2とが形成される。
【0028】
ゲート電極の接続及び回路動作については、図3に示す第1の例と同様である。このように、2つのP型不純物拡散領域を1つのPチャネルトランジスタを構成するために使用し、2つのN型不純物拡散領域を1つのNチャネルトランジスタを構成するために使用することにより、2倍サイズのトランジスタを実現することが可能である。
【0029】
第1及び第2の例に示したように、本実施形態に係る半導体装置によれば、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、基本サイズと2倍サイズの2種類の電流供給能力を有するトランジスタを作り分けることができる。それにより、ベーシックセルタイプの半導体装置において、スタンダードセルタイプの半導体装置と同等の小さいサイズのトランジスタを実現できるので、消費電力が削減され、電源配線の負担軽減により信頼性が向上する。
【0030】
また、微細プロセスを用いる場合の効果としては、図3に示す第1の例において使用しない不純物拡散領域2及び3と半導体基板又はウエルとの間のPN接合がダイオードとして働くため、アンテナ効果に対する破壊強度が高められるので、レイアウト設計における配線長の制約を緩和することが可能となる。その結果、より柔軟な配置・配線を可能としながら、小さいトランジスタによる低消費電力化を実現することができる。
【0031】
次に、本発明の第2の実施形態に係る半導体装置について説明する。図5に、本発明の第2の実施形態に係る半導体装置における基本的なセル構造を示す。
【0032】
図5に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極5、6と、ゲート電極5、6の両側の半導体基板内に、ゲート電極5、6の長手方向に所定の間隔を空けて隣接して形成された複数のP型不純物拡散領域21、22及び複数のN型不純物拡散領域23、24とを含んでいる。ここで、P型不純物拡散領域21及び22は、1:2の比率のチャネル幅を有し、N型不純物拡散領域24及び23も、1:2の比率のチャネル幅を有している。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【0033】
図6に、図5に示す基本的なセル構造を用いて基本サイズのトランジスタを有するNAND回路を構成した第1の例を示す。図6に示すように、P型不純物拡散領域21においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域24においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8及び9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0034】
また、P型不純物拡散領域21においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域24においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0035】
これにより、P型不純物拡散領域21において、ゲート電極5を有する基本サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する基本サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域24において、ゲート電極5を有する基本サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する基本サイズのNチャネルMOSトランジスタQN2とが形成される。
【0036】
このように、チャネル幅が小さいP型不純物拡散領域を1つのPチャネルトランジスタを構成するために使用し、チャネル幅が小さいN型不純物拡散領域を1つのNチャネルトランジスタを構成するために使用することにより、基本サイズのトランジスタを実現することが可能である。
【0037】
図7に、図5に示す基本的なセル構造を用いて2倍サイズのトランジスタを有するNAND回路を構成した第2の例を示す。第2の例においては、サイズが大きい不純物拡散領域を使用することにより、第1の例に対して2倍サイズのトランジスタを実現している。
【0038】
図7に示すように、P型不純物拡散領域22においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域23においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8’及び9’を通して、層間絶縁膜上に形成された配線7によって接続する。
【0039】
また、P型不純物拡散領域22においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12’及び13’を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域23においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0040】
これにより、P型不純物拡散領域22において、ゲート電極5を有する2倍サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する2倍サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域23において、ゲート電極5を有する2倍サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する2倍サイズのNチャネルMOSトランジスタQN2とが形成される。
【0041】
このように、チャネル幅が大きいP型不純物拡散領域を1つのPチャネルトランジスタを構成するために使用し、チャネル幅が大きいN型不純物拡散領域を1つのNチャネルトランジスタを構成するために使用することにより、2倍サイズのトランジスタを実現することが可能である。
【0042】
図8に、図5に示す基本的なセル構造を用いて3倍サイズのトランジスタを有するNAND回路を構成した第3の例を示す。第3の例においては、基本サイズのトランジスタと2倍サイズのトランジスタとを並列に接続することにより、第1の例に対して3倍サイズのトランジスタを実現している。
【0043】
図8に示すように、P型不純物拡散領域21においてゲート電極5とゲート電極6との間に位置するドレイン領域と、P型不純物拡散領域22においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域23においてゲート電極6の外側に位置するドレイン領域と、N型不純物拡散領域24においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8、8’及び9’、9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0044】
また、P型不純物拡散領域21及び22においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12、12’及び13、13’を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域23及び24においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’及び15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0045】
これにより、P型不純物拡散領域21及び22において、ゲート電極5を有する3倍サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する3倍サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域23及び24において、ゲート電極5を有する3倍サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する3倍サイズのNチャネルMOSトランジスタQN2とが形成される。
【0046】
ゲート電極の接続及び回路動作については、図7に示す第1の例と同様である。このように、2つのP型不純物拡散領域を1つのPチャネルトランジスタを構成するために使用し、2つのN型不純物拡散領域を1つのNチャネルトランジスタを構成するために使用することにより、3倍サイズのトランジスタを実現することが可能である。
【0047】
第1〜第3の例に示したように、本実施形態に係る半導体装置によれば、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、基本サイズ、2倍サイズ、3倍サイズの3種類の電流供給能力を有するトランジスタを作り分けることができる。それにより、トランジスタの電流供給能力に対する多様な要求を満たすことが可能となる。
【0048】
次に、本発明の第3の実施形態に係る半導体装置について説明する。図9に、本発明の第3の実施形態に係る半導体装置における基本的なセル構造を示す。
【0049】
図9に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極5、6と、ゲート電極5、6の両側の半導体基板内に、ゲート電極5、6の長手方向に所定の間隔を空けて隣接して形成されたP型不純物拡散領域30及び複数のN型不純物拡散領域33、34とを含んでいる。ここで、P型不純物拡散領域30、N型不純物拡散領域34及び33は、4:2.5:1のチャネル幅を有している。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【0050】
図10に、図9に示す基本的なセル構造を用いてNAND回路を構成した第1の例を示す。ここでは、PチャネルMOSトランジスタのチャネル幅とNチャネルMOSトランジスタのチャネル幅との比率を、4:1としている。図10に示すように、P型不純物拡散領域30においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域34においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8及び9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0051】
また、P型不純物拡散領域30においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域34においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0052】
これにより、P型不純物拡散領域30において、ゲート電極5を有するPチャネルMOSトランジスタQP1と、ゲート電極6を有するPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域34において、ゲート電極5を有するNチャネルMOSトランジスタQN1と、ゲート電極6を有するNチャネルMOSトランジスタQN2とが形成される。
【0053】
このように、チャネル幅の比が4:1となるP型不純物拡散領域30とN型不純物拡散領域34とを使用することにより、PチャネルMOSトランジスタとNチャネルMOSトランジスタとの特性の違いが大きい場合に、これを補正することができる。
【0054】
図11に、図9に示す基本的なセル構造を用いてNAND回路を構成した第2の例を示す。ここでは、PチャネルMOSトランジスタのチャネル幅とNチャネルMOSトランジスタのチャネル幅との比率を、4:2.5としている。図11に示すように、P型不純物拡散領域30においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域33においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8及び9’を通して、層間絶縁膜上に形成された配線7によって接続する。
【0055】
また、P型不純物拡散領域30においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域33においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0056】
これにより、P型不純物拡散領域30において、ゲート電極5を有するPチャネルMOSトランジスタQP1と、ゲート電極6を有するPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域33において、ゲート電極5を有するNチャネルMOSトランジスタQN1と、ゲート電極6を有するNチャネルMOSトランジスタQN2とが形成される。
【0057】
このように、チャネル幅の比が4:2.5となるP型不純物拡散領域30とN型不純物拡散領域33とを使用することにより、PチャネルMOSトランジスタとNチャネルMOSトランジスタとの特性の違いが中位の場合に、これを補正することができる。
【0058】
図12に、図9に示す基本的なセル構造を用いてNAND回路を構成した第3の例を示す。ここでは、PチャネルMOSトランジスタのチャネル幅とNチャネルMOSトランジスタのチャネル幅との比率を、4:3.5としている。
【0059】
図12に示すように、P型不純物拡散領域30においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域33においてゲート電極6の外側に位置するドレイン領域と、N型不純物拡散領域34においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8及び9’、9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0060】
また、P型不純物拡散領域30においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域33及び34においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’及び15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0061】
これにより、P型不純物拡散領域30において、ゲート電極5を有するPチャネルMOSトランジスタQP1と、ゲート電極6を有するPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域33及び34において、ゲート電極5を有するNチャネルMOSトランジスタQN1と、ゲート電極6を有する3倍サイズのNチャネルMOSトランジスタQN2とが形成される。
【0062】
このように、チャネル幅の比が4:3.5となるP型不純物拡散領域30とN型不純物拡散領域33及び34とを使用することにより、PチャネルMOSトランジスタとNチャネルMOSトランジスタとの特性の違いが小さい場合に、これを補正することができる。
【0063】
第1〜第3の例に示したように、本実施形態に係る半導体装置によれば、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、PチャネルMOSトランジスタのチャネル幅とNチャネルMOSトランジスタのチャネル幅との比率を変更することができる。それにより、PチャネルMOSトランジスタとNチャネルMOSトランジスタとの特性を揃えて、高い品質を求められるアナログ回路においても信号のデューティ比を改善し、スタンダードセルタイプと同等の信号伝達特性を実現することが可能である。
【0064】
次に、本発明の第4の実施形態に係る半導体装置について説明する。図13に、本発明の第4の実施形態に係る半導体装置における基本的なセル構造を示す。
【0065】
図13に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極5、6と、ゲート電極5、6の両側の半導体基板内に、ゲート電極5、6の長手方向に所定の間隔を空けて隣接して形成された複数のP型不純物拡散領域41、42及び複数のN型不純物拡散領域43、44とを含んでいる。ここで、不純物拡散領域41〜44は、全て同じ大きさとしている。
【0066】
さらに、ゲート電極5及び6の間の領域において、P型拡張領域41及び42を連結するP型不純物拡散領域45が形成されており、N型拡張領域43及び44を連結するN型不純物拡散領域46が形成されている。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【0067】
図14に、図13に示す基本的なセル構造を用いて最小サイズのトランジスタを有するNAND回路を構成した第1の例を示す。図14に示すように、P型不純物拡散領域42においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域43においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8’及び9’を通して、層間絶縁膜上に形成された配線7によって接続する。
【0068】
また、P型不純物拡散領域41においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12及び13を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域44においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0069】
これにより、ゲート電極5を有し、P型不純物拡散領域45を介してP型不純物拡散領域41をソースとしP型不純物拡散領域42をドレインとする最小サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有し、P型不純物拡散領域45を介してP型不純物拡散領域41をソースとしP型不純物拡散領域42をドレインとする最小サイズのPチャネルMOSトランジスタQP2とが形成される。また、ゲート電極5を有し、N型不純物拡散領域46を介してN型不純物拡散領域44をソースとしN型不純物拡散領域43をドレインとする最小サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有し、N型不純物拡散領域46を介してN型不純物拡散領域44をソースとしN型不純物拡散領域43をドレインとする最小サイズのNチャネルMOSトランジスタQN2とが形成される。
【0070】
このように、P型不純物拡散領域45を介してP型不純物拡散領域41及び42を斜めに使用することにより、最小サイズのPチャネルMOSトランジスタを実現することができる。また、N型不純物拡散領域46を介してN型不純物拡散領域43及び44を斜めに使用することにより、最小サイズのNチャネルMOSトランジスタを実現することができる。
【0071】
図15に、図13に示す基本的なセル構造を用いて最大サイズのトランジスタを有するNAND回路を構成した第2の例を示す。図15に示すように、P型不純物拡散領域42においてゲート電極5とゲート電極6との間に位置するドレイン領域と、N型不純物拡散領域43においてゲート電極6の外側に位置するドレイン領域と、N型不純物拡散領域44においてゲート電極6の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール8’及び9’、9を通して、層間絶縁膜上に形成された配線7によって接続する。
【0072】
また、P型不純物拡散領域41及び42においてゲート電極5及び6の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール12、12’及び13、13’を通して、層間絶縁膜上に形成された電源電位VDDの配線10及び11を接続する。一方、N型不純物拡散領域43及び44においてゲート電極5の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール15’、15を通して、層間絶縁膜上に形成された電源電位VSSの配線14を接続する。
【0073】
これにより、P型不純物拡散領域41及び42において、ゲート電極5を有する最大サイズのPチャネルMOSトランジスタQP1と、ゲート電極6を有する最大サイズのPチャネルMOSトランジスタQP2とが形成される。また、N型不純物拡散領域43及び44において、ゲート電極5を有する最大サイズのNチャネルMOSトランジスタQN1と、ゲート電極6を有する最大サイズのNチャネルMOSトランジスタQN2とが形成される。
【0074】
このように、P型不純物拡散領域41及び42を並列に使用することにより、最大サイズのPチャネルMOSトランジスタを実現することができる。また、N型不純物拡散領域43及び44を並列に使用することにより、最大サイズのNチャネルMOSトランジスタを実現することができる。
【0075】
第1〜第3の例に示したように、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、最小サイズと最大サイズの2種類の電流供給能力を有するトランジスタを作り分けることができる。最小サイズのトランジスタを構成する場合には、通常構成のベーシックセルタイプと同等の配線を実現することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図2】NAND回路の回路図。
【図3】図1に示すセル構造を用いてNAND回路を構成した第1の例を示す図。
【図4】図1に示すセル構造を用いてNAND回路を構成した第2の例を示す図。
【図5】本発明の第2の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図6】図5に示すセル構造を用いてNAND回路を構成した第1の例を示す図。
【図7】図5に示すセル構造を用いてNAND回路を構成した第2の例を示す図。
【図8】図5に示すセル構造を用いてNAND回路を構成した第3の例を示す図。
【図9】本発明の第3の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図10】図9に示すセル構造を用いてNAND回路を構成した第1の例を示す図。
【図11】図9に示すセル構造を用いてNAND回路を構成した第2の例を示す図。
【図12】図9に示すセル構造を用いてNAND回路を構成した第3の例を示す図。
【図13】本発明の第4の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図14】図13に示すセル構造を用いてNAND回路を構成した第1の例を示す図。
【図15】図13に示すセル構造を用いてNAND回路を構成した第2の例を示す図。
【符号の説明】
1、2、21、22、30、41、42、45 P型不純物拡散領域
3、4、23、24、33、34、43、44、46 N型不純物拡散領域
5、6 ゲート電極
7、10、11、14、17、19 配線
8、8’、9、9’、12、12’、13、13’、15、15’、16、18 コンタクトホール
QP1、QP2 Pチャネルトランジスタ
QN1、QN2 Nチャネルトランジスタ
Claims (8)
- ベーシックセルタイプの半導体装置であって、
各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極と、
各ベーシックセルにおいて、前記複数のゲート電極の両側の前記半導体基板内に、前記複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成された複数のソース・ドレイン領域と、
第1群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域の一部に接続された配線と、
第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域に接続された配線と、
各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して前記複数のゲート電極に接続された配線と、
を具備する半導体装置。 - 各ベーシックセルにおいて、前記複数のソース・ドレイン領域のチャネル幅が互いに等しい、請求項1記載の半導体装置。
- 各ベーシックセルにおいて、前記複数のソース・ドレイン領域のチャネル幅が所定の比率を有する、請求項1記載の半導体装置。
- 各ベーシックセルにおいて、前記複数のソース・ドレイン領域が、少なくとも1つのP型不純物拡散領域と複数のN型不純物拡散領域とを含む、請求項1〜3のいずれか1項記載の半導体装置。
- 各ベーシックセルにおいて、前記少なくとも1つのP型不純物拡散領域のチャネル幅が、各々のN型不純物拡散領域のチャネル幅よりも大きい、請求項4記載の半導体装置。
- ベーシックセルタイプの半導体装置であって、
各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極と、
各ベーシックセルにおいて、前記複数のゲート電極の両側の前記半導体基板内に、前記複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成され、2つのゲート電極の間の領域において互いに連結されている複数のソース・ドレイン領域と、
第1群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域のソース及びドレインの内の一方に接続された配線と、
第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域の少なくともソースに接続された配線と、
各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して前記複数のゲート電極に接続された配線と、
を具備する半導体装置。 - ベーシックセルタイプの半導体装置の製造方法であって、
各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に複数のゲート電極を形成するステップと、
各ベーシックセルにおいて、前記複数のゲート電極の両側の前記半導体基板内に、前記複数のゲート電極の長手方向に所定の間隔を空けて隣接して複数のソース・ドレイン領域を形成するステップと、
第1群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域の一部に配線を接続し、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域に配線を接続し、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して前記複数のゲート電極に配線を接続するステップと、
を具備する製造方法。 - ベーシックセルタイプの半導体装置の製造方法であって、
各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に複数のゲート電極を形成するステップと、
各ベーシックセルにおいて、前記複数のゲート電極の両側の前記半導体基板内に、前記複数のゲート電極の長手方向に所定の間隔を空けて隣接し、2つのゲート電極の間の領域において互いに連結されている複数のソース・ドレイン領域を形成するステップと、
第1群のベーシックセルの各々において、前記複数のソース・ドレイン領域のソース及びドレインの内の一方に配線を接続し、第2群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域の少なくともソースに配線を接続し、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して前記複数のゲート電極に配線を接続するステップと、を具備する製造方法。
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