JPH10341011A - マスタースライス半導体集積回路装置 - Google Patents
マスタースライス半導体集積回路装置Info
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- JPH10341011A JPH10341011A JP9151398A JP15139897A JPH10341011A JP H10341011 A JPH10341011 A JP H10341011A JP 9151398 A JP9151398 A JP 9151398A JP 15139897 A JP15139897 A JP 15139897A JP H10341011 A JPH10341011 A JP H10341011A
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- semiconductor integrated
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Abstract
(57)【要約】
【課題】従来のゲートアレイに代表されるマスタースラ
イス半導体集積回路はＣＭＯＳ回路を前提に構成されて
おり、パストランジスタロジック回路を適用するには使
用効率、消費電力等の観点から無理があるという課題が
あった。 【解決手段】ベーシックセルを構成する各トランジスタ
のゲート、ドレイン、ソースの各電極を共有せず、独立
させ配線の自由度を高めた。またＮ型ＭＯＳＦＥＴの個
数をＰ型ＭＯＳＦＥＴの個数の３倍以上とした。 【効果】Ｎ型ＭＯＳＦＥＴによる論理が構成しやすくな
り、パストランジスタ回路がマスタースライス半導体集
積回路で実現するようになった。その結果、パストラン
ジスタロジックの特長である少トランジスタ数、低消費
電力の集積回路がマスタースライスの安価な費用と短納
期で製作できるようになった。
イス半導体集積回路はＣＭＯＳ回路を前提に構成されて
おり、パストランジスタロジック回路を適用するには使
用効率、消費電力等の観点から無理があるという課題が
あった。 【解決手段】ベーシックセルを構成する各トランジスタ
のゲート、ドレイン、ソースの各電極を共有せず、独立
させ配線の自由度を高めた。またＮ型ＭＯＳＦＥＴの個
数をＰ型ＭＯＳＦＥＴの個数の３倍以上とした。 【効果】Ｎ型ＭＯＳＦＥＴによる論理が構成しやすくな
り、パストランジスタ回路がマスタースライス半導体集
積回路で実現するようになった。その結果、パストラン
ジスタロジックの特長である少トランジスタ数、低消費
電力の集積回路がマスタースライスの安価な費用と短納
期で製作できるようになった。
Description
【０００１】
【発明の属する技術分野】本発明はマスタースライス半
導体集積回路、より詳しくはゲートアレイ半導体集積回
路において、より少トランジスタ数、低消費電力を目指
すパストランジスタロジック回路に適したベーシックセ
ルの回路構成、及びレイアウト構成に関する。
導体集積回路、より詳しくはゲートアレイ半導体集積回
路において、より少トランジスタ数、低消費電力を目指
すパストランジスタロジック回路に適したベーシックセ
ルの回路構成、及びレイアウト構成に関する。
【０００２】
【従来の技術】従来の代表的なマスタースライス半導体
集積回路装置（ゲートアレイ半導体集積回路装置）は代
表例としてあげる図１０の特公昭５９−２５３８１号公
報の如く、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのトラ
ンジスタ数はほぼ等しく、かつゲート電極、ソース電
極、あるいはドレイン電極が配線層以外で共有化されて
いた。つまりＣＭＯＳ（相補型）回路を効率よく構成す
るのに特化した構造になっていた。
集積回路装置（ゲートアレイ半導体集積回路装置）は代
表例としてあげる図１０の特公昭５９−２５３８１号公
報の如く、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのトラ
ンジスタ数はほぼ等しく、かつゲート電極、ソース電
極、あるいはドレイン電極が配線層以外で共有化されて
いた。つまりＣＭＯＳ（相補型）回路を効率よく構成す
るのに特化した構造になっていた。
【０００３】もしくは、パストランジスタロジック回路
による半導体集積装置を特別に専用に設計していた（Ｄ
Ａシンポジュウム’９６「パストランジスタ論理ＳＰＬ
とその設計事例」Ｐ１９−Ｐ２４神戸大学瀧和男氏
他）。
による半導体集積装置を特別に専用に設計していた（Ｄ
Ａシンポジュウム’９６「パストランジスタ論理ＳＰＬ
とその設計事例」Ｐ１９−Ｐ２４神戸大学瀧和男氏
他）。
【０００４】
【発明が解決しようとする課題】さて、前述した従来の
マスタースライス半導体集積回路装置ではＰ型ＭＯＳＦ
ＥＴに比較してＮ型のＭＯＳＦＥＴの個数が非常に多く
なるパストランジスタロジック回路は効率よく構成でき
ない、かつゲート電極、ドレイン電極、もしくはソース
電極がはじめから共有化されているのでパストランジス
タ回路を構成した場合には消費電力が多大になるという
問題点があった。
マスタースライス半導体集積回路装置ではＰ型ＭＯＳＦ
ＥＴに比較してＮ型のＭＯＳＦＥＴの個数が非常に多く
なるパストランジスタロジック回路は効率よく構成でき
ない、かつゲート電極、ドレイン電極、もしくはソース
電極がはじめから共有化されているのでパストランジス
タ回路を構成した場合には消費電力が多大になるという
問題点があった。
【０００５】また、マスタースライス半導体集積回路装
置を用いず、専用のパストランジスタ回路設計の半導体
集積回路装置を製作した場合には膨大な費用と多大な製
造日数がかかるという問題点があった。
置を用いず、専用のパストランジスタ回路設計の半導体
集積回路装置を製作した場合には膨大な費用と多大な製
造日数がかかるという問題点があった。
【０００６】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは少トランジスタ数、
低消費電力の特長を持つパストランジスタロジック回路
に適した半導体集積回路装置をマスタースライス（ゲー
トアレイ）半導体集積回路装置と同等の費用と製造日数
のパストランジスタ用マスタースライス半導体集積回路
装置を提供すること目的とする。
るもので、その目的とするところは少トランジスタ数、
低消費電力の特長を持つパストランジスタロジック回路
に適した半導体集積回路装置をマスタースライス（ゲー
トアレイ）半導体集積回路装置と同等の費用と製造日数
のパストランジスタ用マスタースライス半導体集積回路
装置を提供すること目的とする。
【０００７】なお、図７、図８、図９に代表的なパスト
ランジスタ回路を適用した簡単な例を示す。図７はＤＣ
ＶＳＰＧ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｃａｓｃｏｄｅ
ｓＶｏｌｔａｇｅ Ｓｗｉｔｃｈ ｗｉｔｈ Ｐａｓｓ
−Ｇａｔｅ）と呼ばれるもので１９９３年ＩＢＭ社が発
表した方式である。図８はＳＲＰＬ（ＳｗｉｎｇＲｅｓ
ｔｏｒｅｄ Ｐａｓｓ−ｔｒａｎｓｉｓｔｏｒ Ｌｏｇ
ｉｃ）と呼ばれるもので１９９４年に東芝が発表した方
式である。図９はＳＰＬ（Ｓｉｎｇｌｅ−ｒａｉｌ Ｐ
ａｓｓ−ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）と呼ばれ
るもので１９９５年に神戸大学が発表した方式である。
図７、図８、図９において、破線で囲まれた回路を示
す、それぞれ７１、８１、９１はＮ型ＭＯＳＦＥＴから
なる論理を構成する回路であり、またそれぞれ７２、８
２、９２は信号電圧の補正、もしくはバッファ回路の役
目をしている回路である。（追加参考文献として、１９
９４年日経ＢＰ社、日経マイクロデバイス編集の別冊
「低電力ＬＳＩ」の技術白書９８頁−１０４頁）
ランジスタ回路を適用した簡単な例を示す。図７はＤＣ
ＶＳＰＧ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｃａｓｃｏｄｅ
ｓＶｏｌｔａｇｅ Ｓｗｉｔｃｈ ｗｉｔｈ Ｐａｓｓ
−Ｇａｔｅ）と呼ばれるもので１９９３年ＩＢＭ社が発
表した方式である。図８はＳＲＰＬ（ＳｗｉｎｇＲｅｓ
ｔｏｒｅｄ Ｐａｓｓ−ｔｒａｎｓｉｓｔｏｒ Ｌｏｇ
ｉｃ）と呼ばれるもので１９９４年に東芝が発表した方
式である。図９はＳＰＬ（Ｓｉｎｇｌｅ−ｒａｉｌ Ｐ
ａｓｓ−ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）と呼ばれ
るもので１９９５年に神戸大学が発表した方式である。
図７、図８、図９において、破線で囲まれた回路を示
す、それぞれ７１、８１、９１はＮ型ＭＯＳＦＥＴから
なる論理を構成する回路であり、またそれぞれ７２、８
２、９２は信号電圧の補正、もしくはバッファ回路の役
目をしている回路である。（追加参考文献として、１９
９４年日経ＢＰ社、日経マイクロデバイス編集の別冊
「低電力ＬＳＩ」の技術白書９８頁−１０４頁）
【０００８】
【課題を解決するための手段】本発明のマスタースライ
ス半導体集積回路装置は、ベーシックセルを構成するＮ
型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴの各ゲート電極とド
レイン電極もしくはソース電極を共有化をせず、つまり
配線層以外では切り離し、かつＮ型ＭＯＳＦＥＴの個数
をＰ型ＭＯＳＦＥＴの個数の３倍以上としたことを特徴
とする。
ス半導体集積回路装置は、ベーシックセルを構成するＮ
型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴの各ゲート電極とド
レイン電極もしくはソース電極を共有化をせず、つまり
配線層以外では切り離し、かつＮ型ＭＯＳＦＥＴの個数
をＰ型ＭＯＳＦＥＴの個数の３倍以上としたことを特徴
とする。
【０００９】
【作用】本発明の上記の構成によれば、Ｎ型ＭＯＳＦＥ
Ｔの個数が多く、かつゲート電極、ドレイン電極、もし
くはソース電極が独立しているのでＮ型ＭＯＳＦＥＴを
直列もしくは並列に多段に構成するパストランジスタロ
ジック回路が効率よく、容易に組める。
Ｔの個数が多く、かつゲート電極、ドレイン電極、もし
くはソース電極が独立しているのでＮ型ＭＯＳＦＥＴを
直列もしくは並列に多段に構成するパストランジスタロ
ジック回路が効率よく、容易に組める。
【００１０】また以上はアルミ等の配線により、容易に
変更できるのでマスタースライス半導体集積回路装置と
同様の費用と製造日数で製作できる。
変更できるのでマスタースライス半導体集積回路装置と
同様の費用と製造日数で製作できる。
【００１１】
【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図１は本発明の第１の実施例を示すベーシック
セルの回路構成図である。図１において１１、１２はＰ
型ＭＯＳＦＥＴ、１３、１４、１５、１６、１７、１８
はＮ型ＭＯＳＦＥＴである。つまり、Ｐ型ＭＯＳＦＥＴ
２個に対し、Ｎ型ＭＯＳＦＥＴは６個で形成され、Ｎ型
ＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴの３倍のＭＯＳＦＥＴ
数を有している。また、各ＭＯＳＦＥＴのゲート電極、
ドレイン電極もしくはソース電極はそれぞれ共有されず
に、独立しており、２層以上の配線層の形成により、初
めて回路が形成される。図２は図１のベーシックセルの
レイアウトパターンを上面から示したもので、２１、２
２、２３は図１のＰ型ＭＯＳＦＥＴ１１のそれぞれゲー
ト電極、ソース電極（もしくはドレイン電極）、ドレイ
ン電極（もしくはソース電極）を示している。また、２
４、２５、２６図１のＮ型ＭＯＳＦＥＴ１３のそれぞれ
ゲート電極、ソース電極（もしくはドレイン電極）、ド
レイン電極（もしくはソース電極）を示している。図３
はＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴが並ぶ方向の断
面図である。図３において、３１はゲート電極であり、
３２、３３はＰ＋拡散であり、それぞれ図２の２１、２
２、２３に順に対応している。また、３４はゲート電極
であり、３５、３６はＮ＋拡散であって、それぞれ図２
の２４、２５、２６に順に対応している。なお、図３の
３７はＰ−ｗｅｌｌ、３８はＮ−ｗｅｌｌである。以上
のベーシックセルは図７、図８、図９のパストランジス
タ回路を構成するにあたって、各Ｐ型ＭＯＳＦＥＴとＮ
型ＭＯＳＦＥＴのトランジスタ数と比率の関係、および
各ＭＯＳＦＥＴが独立しており、配線層の形成によって
自由に回路が構成できることから非常に適したベーシッ
クセルであることが判る。
を示す。図１は本発明の第１の実施例を示すベーシック
セルの回路構成図である。図１において１１、１２はＰ
型ＭＯＳＦＥＴ、１３、１４、１５、１６、１７、１８
はＮ型ＭＯＳＦＥＴである。つまり、Ｐ型ＭＯＳＦＥＴ
２個に対し、Ｎ型ＭＯＳＦＥＴは６個で形成され、Ｎ型
ＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴの３倍のＭＯＳＦＥＴ
数を有している。また、各ＭＯＳＦＥＴのゲート電極、
ドレイン電極もしくはソース電極はそれぞれ共有されず
に、独立しており、２層以上の配線層の形成により、初
めて回路が形成される。図２は図１のベーシックセルの
レイアウトパターンを上面から示したもので、２１、２
２、２３は図１のＰ型ＭＯＳＦＥＴ１１のそれぞれゲー
ト電極、ソース電極（もしくはドレイン電極）、ドレイ
ン電極（もしくはソース電極）を示している。また、２
４、２５、２６図１のＮ型ＭＯＳＦＥＴ１３のそれぞれ
ゲート電極、ソース電極（もしくはドレイン電極）、ド
レイン電極（もしくはソース電極）を示している。図３
はＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴが並ぶ方向の断
面図である。図３において、３１はゲート電極であり、
３２、３３はＰ＋拡散であり、それぞれ図２の２１、２
２、２３に順に対応している。また、３４はゲート電極
であり、３５、３６はＮ＋拡散であって、それぞれ図２
の２４、２５、２６に順に対応している。なお、図３の
３７はＰ−ｗｅｌｌ、３８はＮ−ｗｅｌｌである。以上
のベーシックセルは図７、図８、図９のパストランジス
タ回路を構成するにあたって、各Ｐ型ＭＯＳＦＥＴとＮ
型ＭＯＳＦＥＴのトランジスタ数と比率の関係、および
各ＭＯＳＦＥＴが独立しており、配線層の形成によって
自由に回路が構成できることから非常に適したベーシッ
クセルであることが判る。
【００１２】なお、図１に示したベーシックセルはＰ型
ＭＯＳＦＥＴが２個、Ｎ型ＭＯＳＦＥＴが６個からなる
が、ベーシックセルをＰ型ＭＯＳＦＥＴが１個、Ｎ型Ｍ
ＯＳＦＥＴが３個と考えてもよい。また一般にｎを正の
整数としてＰ型ＭＯＳＦＥＴがｎ個、Ｎ型ＭＯＳＦＥＴ
が３ｎ個からなると考えても同一である。
ＭＯＳＦＥＴが２個、Ｎ型ＭＯＳＦＥＴが６個からなる
が、ベーシックセルをＰ型ＭＯＳＦＥＴが１個、Ｎ型Ｍ
ＯＳＦＥＴが３個と考えてもよい。また一般にｎを正の
整数としてＰ型ＭＯＳＦＥＴがｎ個、Ｎ型ＭＯＳＦＥＴ
が３ｎ個からなると考えても同一である。
【００１３】また、図１に示したベーシックセルはＰ型
ＭＯＳＦＥＴが２個、Ｎ型ＭＯＳＦＥＴが６個からなる
が、Ｎ型ＭＯＳＦＥＴの個数だけを更に増加してもよ
い。このときベーシックセルは図７、図８、図９のパス
トランジスタ回路のＮ型ＭＯＳＦＥＴの論理が更に複雑
になった場合に適したベーシックセルとなる。
ＭＯＳＦＥＴが２個、Ｎ型ＭＯＳＦＥＴが６個からなる
が、Ｎ型ＭＯＳＦＥＴの個数だけを更に増加してもよ
い。このときベーシックセルは図７、図８、図９のパス
トランジスタ回路のＮ型ＭＯＳＦＥＴの論理が更に複雑
になった場合に適したベーシックセルとなる。
【００１４】さて、図１のベーシックセルの構成を模式
的に図４の様にＰ型ＭＯＳＦＥＴを「Ｐ」、Ｎ型ＭＯＳ
ＦＥＴを「Ｎ」で表わし、１個のベーシックセルを四角
のボックスで表現したとして、図５の様に横方向にはＰ
とＮが同じ位置関係（ベーシックセル５１と５２）に配
列し、縦方向にはＰとＮが隣合うように反転して配列す
る（ベーシックセル５１と５３、もしくはベーシックセ
ル５１と５４の関係）のが、Ｎ型ＭＯＳＦＥＴで論理を
構成する際に反転した隣のベーシックセルのＮ型ＭＯＳ
ＦＥＴを借用することもできるので更に自由度が増す。
また、ウエル基板の配置と電源配線の配置を考えた場合
には面積効率がよくなる。
的に図４の様にＰ型ＭＯＳＦＥＴを「Ｐ」、Ｎ型ＭＯＳ
ＦＥＴを「Ｎ」で表わし、１個のベーシックセルを四角
のボックスで表現したとして、図５の様に横方向にはＰ
とＮが同じ位置関係（ベーシックセル５１と５２）に配
列し、縦方向にはＰとＮが隣合うように反転して配列す
る（ベーシックセル５１と５３、もしくはベーシックセ
ル５１と５４の関係）のが、Ｎ型ＭＯＳＦＥＴで論理を
構成する際に反転した隣のベーシックセルのＮ型ＭＯＳ
ＦＥＴを借用することもできるので更に自由度が増す。
また、ウエル基板の配置と電源配線の配置を考えた場合
には面積効率がよくなる。
【００１５】図６は前記ベーシックセルの縦方向に配列
する際に、その間にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥ
Ｔが同数個からなるバッファセルを配列したものであ
る。図６において６１、６２、６３、６４等がベーシッ
クセル、６５、６６、６７、６８等がバッファセルであ
る。パストランジスタロジック回路においては反転信号
を作ることも多く、その際のインバータ回路（反転回
路）として用いることができるマスタースライス半導体
集積回路装置となる。
する際に、その間にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥ
Ｔが同数個からなるバッファセルを配列したものであ
る。図６において６１、６２、６３、６４等がベーシッ
クセル、６５、６６、６７、６８等がバッファセルであ
る。パストランジスタロジック回路においては反転信号
を作ることも多く、その際のインバータ回路（反転回
路）として用いることができるマスタースライス半導体
集積回路装置となる。
【００１６】なお、図６の実施例においてはＰ型ＭＯＳ
ＦＥＴ２個、Ｎ型ＭＯＳＦＥＴ６個のベーシックセル１
個に対し、Ｐ型ＭＯＳＦＥＴ２個、Ｎ型ＭＯＳＦＥＴ２
個のバッファセル１個であったが、バッファセルのＰ型
とＮ型のＭＯＳＦＥＴの対の数を増やしてもよいし、ま
たベーシックセルのＮ型ＭＯＳＦＥＴの個数を増やして
もよく、それぞれの用途に応じて適した、マスタースラ
イス半導体集積回路装置となる。
ＦＥＴ２個、Ｎ型ＭＯＳＦＥＴ６個のベーシックセル１
個に対し、Ｐ型ＭＯＳＦＥＴ２個、Ｎ型ＭＯＳＦＥＴ２
個のバッファセル１個であったが、バッファセルのＰ型
とＮ型のＭＯＳＦＥＴの対の数を増やしてもよいし、ま
たベーシックセルのＮ型ＭＯＳＦＥＴの個数を増やして
もよく、それぞれの用途に応じて適した、マスタースラ
イス半導体集積回路装置となる。
【００１７】
【発明の効果】以上、述べたように本発明によれば、少
トランジスタ数、低消費電力の特長を持つパストランジ
スタロジック回路に適した半導体集積回路装置をマスタ
ースライス（ゲートアレイ）半導体集積回路装置と同等
の費用と製造日数のパストランジスタ用マスタースライ
ス半導体集積回路装置を提供できるという効果がある。
トランジスタ数、低消費電力の特長を持つパストランジ
スタロジック回路に適した半導体集積回路装置をマスタ
ースライス（ゲートアレイ）半導体集積回路装置と同等
の費用と製造日数のパストランジスタ用マスタースライ
ス半導体集積回路装置を提供できるという効果がある。
【００１８】また、最終的には専用のパストランジスタ
半導体集積回路装置を製作する場合に於いてもほぼ回路
構成が同じであってマスタースライスである故に短期間
での試作が本発明のマスタースライス半導体集積回路装
置によって可能となり、全体としての製作期間の短縮が
出来るという効果がある。
半導体集積回路装置を製作する場合に於いてもほぼ回路
構成が同じであってマスタースライスである故に短期間
での試作が本発明のマスタースライス半導体集積回路装
置によって可能となり、全体としての製作期間の短縮が
出来るという効果がある。
【図１】本発明の第１の実施例を示すベーシックセルの
回路構成図である。
回路構成図である。
【図２】本発明の第１の実施例を示すベーシックセルの
レイアウトパターン図である。
レイアウトパターン図である。
【図３】本発明の第１の実施例を示すベーシックセルの
断面図である。
断面図である。
【図４】本発明の第１の実施例を示すベーシックセルを
簡略に表現した模式図である。
簡略に表現した模式図である。
【図５】本発明のベーシックセルの半導体集積回路装置
全体のなかでの配列の実施例を示す配置図である。
全体のなかでの配列の実施例を示す配置図である。
【図６】本発明のベーシックセルの半導体集積回路装置
全体のなかでの配列の他の実施例を示す配置図である。
全体のなかでの配列の他の実施例を示す配置図である。
【図７】本発明のマスタースライス半導体集積回路装置
の中に適用するパストランジスタロジック回路の第１例
を示す回路図である。
の中に適用するパストランジスタロジック回路の第１例
を示す回路図である。
【図８】本発明のマスタースライス半導体集積回路装置
の中に適用するパストランジスタロジック回路の第２例
を示す回路図である。
の中に適用するパストランジスタロジック回路の第２例
を示す回路図である。
【図９】本発明のマスタースライス半導体集積回路装置
の中に適用するパストランジスタロジック回路の第３例
を示す回路図である。
の中に適用するパストランジスタロジック回路の第３例
を示す回路図である。
【図１０】従来のマスタースライス半導体集積回路装置
の中に用いるベーシックセルの例を示す回路構成図であ
る。
の中に用いるベーシックセルの例を示す回路構成図であ
る。
１１、１２・・・Ｐ型ＭＯＳＦＥＴ １３、１４、１５、１６、１７、１８・・・Ｎ型ＭＯＳ
ＦＥＴ ２１、２４、３１、３４・・・ゲート電極 ２２、２３、２５、２６・・・ソース電極もしくはドレ
イン電極 ３２、３３・・・Ｐ＋拡散 ３５、３６・・・Ｎ＋拡散 ３７・・・Ｎ−ｗｅｌｌ ３８・・・Ｐ−ｗｅｌｌ ５１、５２、５３、５４、６１、６２、６３、６４・・
・ベーシックセル ６５、６６、６７、６８・・・バッファセル ７１、８１、９１・・・Ｎ型ＭＯＳＦＥＴの論理構成回
路 ７２、８２、９２・・・バッファ回路
ＦＥＴ ２１、２４、３１、３４・・・ゲート電極 ２２、２３、２５、２６・・・ソース電極もしくはドレ
イン電極 ３２、３３・・・Ｐ＋拡散 ３５、３６・・・Ｎ＋拡散 ３７・・・Ｎ−ｗｅｌｌ ３８・・・Ｐ−ｗｅｌｌ ５１、５２、５３、５４、６１、６２、６３、６４・・
・ベーシックセル ６５、６６、６７、６８・・・バッファセル ７１、８１、９１・・・Ｎ型ＭＯＳＦＥＴの論理構成回
路 ７２、８２、９２・・・バッファ回路
Claims (4)
- 【請求項１】ａ）絶縁ゲート電界効果型トランジスタ
（以下ＭＯＳＦＥＴと略す）を用い、複数の基本素子集
合（以下ベーシックセルと称する）が配列され、配線層
により該ベーシックセル間が接続されてなるマスタース
ライス方式の半導体集積回路装置において、 ｂ）前記ベーシックセルを構成するＮ型ＭＯＳＦＥＴと
Ｐ型ＭＯＳＦＥＴの各ＭＯＳＦＥＴのゲート電極、ソー
ス電極、ドレイン電極は配線層以外では切り離されてお
り、 ｃ）前記ベーシックセルを構成するＮ型ＭＯＳＦＥＴの
個数はＰ型ＭＯＳＦＥＴの個数の３倍以上であることを
特徴とするマスタースライス半導体集積回路装置。 - 【請求項２】請求項１記載のベーシックセルの配列がＰ
型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴが並ぶ方向におい
て、Ｐ型の次はＰ型、Ｎ型の次はＮ型のように交互にな
るように一列毎に反転して配列されたことを特徴とする
マスタースライス半導体集積回路装置。 - 【請求項３】ａ）絶縁ゲート電界効果型トランジスタ
（以下ＭＯＳＦＥＴと略す）を用い、複数の基本素子集
合（以下ベーシックセルと称する）が配列され、配線層
により該ベーシックセル間が接続されてなるマスタース
ライス方式の半導体集積回路装置において、 ｂ）前記ベーシックセルを構成するＮ型ＭＯＳＦＥＴと
Ｐ型ＭＯＳＦＥＴの各ＭＯＳＦＥＴのゲート電極、ソー
ス電極、ドレイン電極は配線層以外では切り離されてお
り、 ｃ）前記ベーシックセルを構成するＮ型ＭＯＳＦＥＴの
個数はＰ型ＭＯＳＦＥＴの個数の３倍以上からなり、 ｄ）前記ベーシックセルの配列がＰ型ＭＯＳＦＥＴとＮ
型ＭＯＳＦＥＴが並ぶ方向において、次のセルの間にＰ
型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴが同数個からなるバ
ッファセルが配置されたことを特徴とするマスタースラ
イス半導体集積回路装置。 - 【請求項４】請求項３記載のベーシックセルの配列がＰ
型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴが並ぶ方向におい
て、Ｐ型の次はＰ型、Ｎ型の次はＮ型のように交互にな
るように一列毎に反転して配列されたことを特徴とする
マスタースライス半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151398A JPH10341011A (ja) | 1997-06-09 | 1997-06-09 | マスタースライス半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151398A JPH10341011A (ja) | 1997-06-09 | 1997-06-09 | マスタースライス半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341011A true JPH10341011A (ja) | 1998-12-22 |
Family
ID=15517725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9151398A Withdrawn JPH10341011A (ja) | 1997-06-09 | 1997-06-09 | マスタースライス半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10341011A (ja) |
-
1997
- 1997-06-09 JP JP9151398A patent/JPH10341011A/ja not_active Withdrawn
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