JPS59150446A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59150446A JPS59150446A JP58013502A JP1350283A JPS59150446A JP S59150446 A JPS59150446 A JP S59150446A JP 58013502 A JP58013502 A JP 58013502A JP 1350283 A JP1350283 A JP 1350283A JP S59150446 A JPS59150446 A JP S59150446A
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- Japan
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- semiconductor integrated
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- 230000000295 complement effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 abstract description 6
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- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 239000002131 composite material Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 8
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- 229910052710 silicon Inorganic materials 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に係わり、マスタースライ
ス方式によるゲートアレイ型のＭＯ８型大規模集積回路
に関する。
ス方式によるゲートアレイ型のＭＯ８型大規模集積回路
に関する。
半導体基板に複数個のＭＯＳ ）ラン・ゾスタからなる
基本セル（Ｂａｓｉｃ Ｃｅ１ｌ） ｋ複数個配列して
集積し、配線パターンによシ所望の回路動作を実現する
マスタースライス方式の相補ＭＯ３Ｏ３型半導体集積回
路装置いて、従来の基本セルは、第１図に示すようにＰ
チャネル及びＮチャネルのＭＯＳ ）ランジスタ各々１
対合計２対からなシ、同じ導電チャネルのＭＯＳ ）ラ
ンジスタは２対ともソース領域またはドレイン領域のい
ずれかを共有し、異なる導電チャネルのＭＯＳ ）ラン
ジスタは２対のうち一方についてはダート電極を共有し
、他方についてはダート電極が互いに独立している。第
１図において１１〜１３は７＋９１）シリコン領域で、
ポリシリコン領域１１はＰチャネル型ＭＯ８）ランジス
タＴ１及びＮチャネル型ＭＯ８）ランジスタＴ３のダー
ト電極、月？リシリコン領域１２．１ｇはそれぞれＰチ
ャネル型トランジスタＴ２、Ｎチャネル型トランジスタ
Ｔ４のダート電極である。２はトランジスタＴＩのソー
スまたはドレイン領域、３はトランジスｐ Ｔ １
＋ Ｔ ２のソースまたはドレイン領域、４はトランジ
スタＴ２のソースまたはドレイン領域である。トランジ
スタＴ３＋Ｔ４についてもトランジスタＴ １ ＋
Ｔ ２と同様に考えればよい。５はＰウェル領域である
。
基本セル（Ｂａｓｉｃ Ｃｅ１ｌ） ｋ複数個配列して
集積し、配線パターンによシ所望の回路動作を実現する
マスタースライス方式の相補ＭＯ３Ｏ３型半導体集積回
路装置いて、従来の基本セルは、第１図に示すようにＰ
チャネル及びＮチャネルのＭＯＳ ）ランジスタ各々１
対合計２対からなシ、同じ導電チャネルのＭＯＳ ）ラ
ンジスタは２対ともソース領域またはドレイン領域のい
ずれかを共有し、異なる導電チャネルのＭＯＳ ）ラン
ジスタは２対のうち一方についてはダート電極を共有し
、他方についてはダート電極が互いに独立している。第
１図において１１〜１３は７＋９１）シリコン領域で、
ポリシリコン領域１１はＰチャネル型ＭＯ８）ランジス
タＴ１及びＮチャネル型ＭＯ８）ランジスタＴ３のダー
ト電極、月？リシリコン領域１２．１ｇはそれぞれＰチ
ャネル型トランジスタＴ２、Ｎチャネル型トランジスタ
Ｔ４のダート電極である。２はトランジスタＴＩのソー
スまたはドレイン領域、３はトランジスｐ Ｔ １
＋ Ｔ ２のソースまたはドレイン領域、４はトランジ
スタＴ２のソースまたはドレイン領域である。トランジ
スタＴ３＋Ｔ４についてもトランジスタＴ １ ＋
Ｔ ２と同様に考えればよい。５はＰウェル領域である
。
しかしながら従来技術の問題点は、第１図の如き基本セ
ルの構造では１つの基本セルで実現できる論理回路は、
インバータ、２人力ＮＡＮＤ回路、２人力ＮＯＲ回路な
どのごく限られたものしかないため、基本セル内におけ
る融通性に欠けることである。また複合論理回路（例え
ばフリップフロップ）を実現するとき、複数の第１図の
基本セルを使用しなければならないから集積度が低くな
、！ｌ） 、ＬＳＩ （大規模集積回路）がコスト高と
なることである。
ルの構造では１つの基本セルで実現できる論理回路は、
インバータ、２人力ＮＡＮＤ回路、２人力ＮＯＲ回路な
どのごく限られたものしかないため、基本セル内におけ
る融通性に欠けることである。また複合論理回路（例え
ばフリップフロップ）を実現するとき、複数の第１図の
基本セルを使用しなければならないから集積度が低くな
、！ｌ） 、ＬＳＩ （大規模集積回路）がコスト高と
なることである。
〔発明の目的〕
本発明は上記実情に鑑みてなされたもので、１つの基本
セルで複合論理回路を実現できるような融通性のある半
導体集積回路装置を提供しようとするものである。
セルで複合論理回路を実現できるような融通性のある半
導体集積回路装置を提供しようとするものである。
本発明はマスタースライス方式相補ＭＯ８型半導体集積
回路装置において、基本セ、ル内のＭＯＳトランジスタ
の数を増加させ、更に各ＭＯ８）ランジスタ毎にダート
電極を独立させることにより、１つの基本セルで様々な
複合論理回路を実現することを可能とする。それゆえ基
本セル内部を有効的に利用できることになシ、チップ全
体の面積縮少化が期待できるものである。
回路装置において、基本セ、ル内のＭＯＳトランジスタ
の数を増加させ、更に各ＭＯ８）ランジスタ毎にダート
電極を独立させることにより、１つの基本セルで様々な
複合論理回路を実現することを可能とする。それゆえ基
本セル内部を有効的に利用できることになシ、チップ全
体の面積縮少化が期待できるものである。
以下図面を参照して本発明の一実施例を説明する。第２
図は同実施例の基本セルを示す／ぞターン平面図である
。図中１１〜１４はＰチャネル型トランジスタＴ「１〜
Ｔｒ４のポリシリコンよりなるケゝ−ト電極で、それぞ
れ独立に形成されている。１５〜１８はＮチャネル型ト
ランジスタＴｒ５〜Ｔｒ８のポリノリコンよシなるゲー
ト電極で、それぞれ独立に形成されている。１９〜２ノ
はトランジスタＴｒ１ 、 Ｔｒ３のソースあるいはド
レインと々るＰ不純物拡散領域で、このうちＰ不純物拡
１１ダ領域２０はトランジスタＴｒ１＋Ｔｒ３で共有し
ている。トランジスタＴｒ２ ＋ Ｔｒ４についてもト
ランジスタＴｒ１ 、 Ｔｒ３ と同様に考えれはよい
。２２〜２４はトランジスタＴｒ５〜Ｔｒ７のソースあ
るいはド１ツインとなるＮ不純物拡散領域で、このうち
耐不純物拡散領域２３はトランジスタ”５＋ Ｔｒ７で
共有している。トランジスタＴｒ４１ Ｔｒ８について
もトランジスタＴ ｒ ５ ＊Ｔｒ７と同様に考えれば
よい。２５はＰウエルテある。
図は同実施例の基本セルを示す／ぞターン平面図である
。図中１１〜１４はＰチャネル型トランジスタＴ「１〜
Ｔｒ４のポリシリコンよりなるケゝ−ト電極で、それぞ
れ独立に形成されている。１５〜１８はＮチャネル型ト
ランジスタＴｒ５〜Ｔｒ８のポリノリコンよシなるゲー
ト電極で、それぞれ独立に形成されている。１９〜２ノ
はトランジスタＴｒ１ 、 Ｔｒ３のソースあるいはド
レインと々るＰ不純物拡散領域で、このうちＰ不純物拡
１１ダ領域２０はトランジスタＴｒ１＋Ｔｒ３で共有し
ている。トランジスタＴｒ２ ＋ Ｔｒ４についてもト
ランジスタＴｒ１ 、 Ｔｒ３ と同様に考えれはよい
。２２〜２４はトランジスタＴｒ５〜Ｔｒ７のソースあ
るいはド１ツインとなるＮ不純物拡散領域で、このうち
耐不純物拡散領域２３はトランジスタ”５＋ Ｔｒ７で
共有している。トランジスタＴｒ４１ Ｔｒ８について
もトランジスタＴ ｒ ５ ＊Ｔｒ７と同様に考えれば
よい。２５はＰウエルテある。
第３図（ａ＞ 、 （ｂ）は第２図に示されるパターン
をそれぞれＡ−Ａ、Ｂ−Ｂ線で切断した断面である。２
６がＮ型シリコンウェハであシ、Ｐウェル２５にトラン
ジスタＴｒ５〜Ｔｒ４が形成され、Ｐウェルのないとこ
ろにトランジスタＴｒ１〜Ｔｒ４が形成されている。２
７はフィールド酸化膜である。
をそれぞれＡ−Ａ、Ｂ−Ｂ線で切断した断面である。２
６がＮ型シリコンウェハであシ、Ｐウェル２５にトラン
ジスタＴｒ５〜Ｔｒ４が形成され、Ｐウェルのないとこ
ろにトランジスタＴｒ１〜Ｔｒ４が形成されている。２
７はフィールド酸化膜である。
第２図は１基本セルとして、Ｎ導電型領域の１ブロツク
とＰ導電型領域の１ブロツクのそれぞれのブロック内に
、２列２行のトランジスタを配置したが、第４図はＮ導
電型領域の１ブロツクに２列３行のＰチャネル型トラン
ジスタＴｒ１１〜Ｔｒ１６を配置し、Ｐ導電型領域の１
ブロツクに２列３行のＮチャネル型トランジスタＴｒ１
７〜Ｔｒ２２を配置した場合の例である。
とＰ導電型領域の１ブロツクのそれぞれのブロック内に
、２列２行のトランジスタを配置したが、第４図はＮ導
電型領域の１ブロツクに２列３行のＰチャネル型トラン
ジスタＴｒ１１〜Ｔｒ１６を配置し、Ｐ導電型領域の１
ブロツクに２列３行のＮチャネル型トランジスタＴｒ１
７〜Ｔｒ２２を配置した場合の例である。
上記基本セルを用いると、金属配線層の接続レイアウト
を変更するだけで、所望の論理回路をつくることができ
る。第５図は第２図の基本セルを用いてＲ−Ｓフリップ
フロップを形成した場合の例で、同図（８）はダート回
路図、同図（ｂ）はその具体的回路図、同図（Ｃ）は同
・ぐターン平面図である。第６図は第２図の基本セルを
用いて、トランジスタのチャネル幅が短かくて１．気的
遅れが問題となる場合、個々のトランジスタのソース、
ダート、ドレインを接続することにより高速インバータ
とした場合の例で、同図（ａ）はダート回路図、同図（
ｂ）はそ°の具体的回路図、同図（ｃ）は同ノｊターン
平面図である。第５図（Ｃ）、第６図（ｃ）において、
セルパターン上に引いた実線は第１層目の金属配線を示
し、破線は第１層目の金属配線上に絶縁膜を介して配置
される第２層目の金属配線を示している。Ｘ印は金属配
線層と拡散層、または金属配線層とポリシリコン層を結
ぶコンタクトホールの位ｆ’に示し、○印は第１層目の
金属配線層と第２層目の金属配線層を結ぶ貫通孔（スル
ホール）の位置を示している。寸た電源線３１は最も右
側、接地線３２は最も左側に位置させである。
を変更するだけで、所望の論理回路をつくることができ
る。第５図は第２図の基本セルを用いてＲ−Ｓフリップ
フロップを形成した場合の例で、同図（８）はダート回
路図、同図（ｂ）はその具体的回路図、同図（Ｃ）は同
・ぐターン平面図である。第６図は第２図の基本セルを
用いて、トランジスタのチャネル幅が短かくて１．気的
遅れが問題となる場合、個々のトランジスタのソース、
ダート、ドレインを接続することにより高速インバータ
とした場合の例で、同図（ａ）はダート回路図、同図（
ｂ）はそ°の具体的回路図、同図（ｃ）は同ノｊターン
平面図である。第５図（Ｃ）、第６図（ｃ）において、
セルパターン上に引いた実線は第１層目の金属配線を示
し、破線は第１層目の金属配線上に絶縁膜を介して配置
される第２層目の金属配線を示している。Ｘ印は金属配
線層と拡散層、または金属配線層とポリシリコン層を結
ぶコンタクトホールの位ｆ’に示し、○印は第１層目の
金属配線層と第２層目の金属配線層を結ぶ貫通孔（スル
ホール）の位置を示している。寸た電源線３１は最も右
側、接地線３２は最も左側に位置させである。
上記の如き基本セルにあっては、１つの基本セル内にダ
ート電極が独立したトランジスタ数が増えたから、１つ
の基本セルで実現できる論理機能の種類が増加した。ま
た１つの基本セルに、従来より複雑な論理機能回路を小
さい面積に収納できるので、チップ面積の縮小が可能と
々ｐ、ＬＳＩのコストダウンが可能となる。
ート電極が独立したトランジスタ数が増えたから、１つ
の基本セルで実現できる論理機能の種類が増加した。ま
た１つの基本セルに、従来より複雑な論理機能回路を小
さい面積に収納できるので、チップ面積の縮小が可能と
々ｐ、ＬＳＩのコストダウンが可能となる。
なお本発明は上記実施例のみに限定されること々く種々
の応用が可能である。例えば上記実施例でばＲ−Ｓフリ
ップフロップと高速インバータを実現したが、１つの基
本セルで実現可能な論理機能は４人力までのＮＡＮＤ回
路、ＮＯＲ回路をはじめ様々なものが考えられる。
の応用が可能である。例えば上記実施例でばＲ−Ｓフリ
ップフロップと高速インバータを実現したが、１つの基
本セルで実現可能な論理機能は４人力までのＮＡＮＤ回
路、ＮＯＲ回路をはじめ様々なものが考えられる。
以上説明した如く本発明によれば、１つの基本セル内の
ＭＯＳ ）ランジスタ数を増加させ、かつ各ＭＯＳトラ
ンジスタ毎にダート電極を独立させたから、１つの基本
セルで様々な複合論理回路を実現できる。また基本セル
内を有効に利用できることにより、チップ全体の面積縮
小化が実現できるものである。
ＭＯＳ ）ランジスタ数を増加させ、かつ各ＭＯＳトラ
ンジスタ毎にダート電極を独立させたから、１つの基本
セルで様々な複合論理回路を実現できる。また基本セル
内を有効に利用できることにより、チップ全体の面積縮
小化が実現できるものである。
第１図は従来の基本セルのノやターン平面図、第２図は
本発明の一実施例の基本セルの７９タ一ン平面図、第３
図（ａ） 、 、（ｂ）は第２図のＡ −Ａ ｓｉ、Ｂ
−Ｂ線に沿う断面図、第４図は本発明の他の実施例の基
本セルのパターン平面図、第５図は第２図の基本セルを
用いてフリ、プフロツｆｔ実現する具体例を示し、・同
図（、）はケ゛−ト回路図、同図（ｂ）はその詳細回路
図、同図（Ｃ）は・やターン平面図、第６図は第２図の
基本セルを用いて高速インバータを実現する具体例を示
し、同図（、）はダート回路図、同図（ｂ）はその詳細
回路図、同図（ｃ）はパターン平面図である。 １１〜１８・・・ダート電極、１９〜２４・・・ソース
またはドレイン領域、２５・・・Ｐウェル、２６・Ｎ型
基板、Ｔｒｌ 〜、Ｔｒ８ 、 Ｔｒｌｌ 〜Ｔｒ２２
・）ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦一 ９１− 第３図 第４図 第５図
本発明の一実施例の基本セルの７９タ一ン平面図、第３
図（ａ） 、 、（ｂ）は第２図のＡ −Ａ ｓｉ、Ｂ
−Ｂ線に沿う断面図、第４図は本発明の他の実施例の基
本セルのパターン平面図、第５図は第２図の基本セルを
用いてフリ、プフロツｆｔ実現する具体例を示し、・同
図（、）はケ゛−ト回路図、同図（ｂ）はその詳細回路
図、同図（Ｃ）は・やターン平面図、第６図は第２図の
基本セルを用いて高速インバータを実現する具体例を示
し、同図（、）はダート回路図、同図（ｂ）はその詳細
回路図、同図（ｃ）はパターン平面図である。 １１〜１８・・・ダート電極、１９〜２４・・・ソース
またはドレイン領域、２５・・・Ｐウェル、２６・Ｎ型
基板、Ｔｒｌ 〜、Ｔｒ８ 、 Ｔｒｌｌ 〜Ｔｒ２２
・）ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦一 ９１− 第３図 第４図 第５図
Claims (1)
- 半導体基板に複数個のＭＯＳ ）ランジスタからなる基
本セルを複数個配列して集積し、配線パターンによシ所
望の回路動作を実現するマスタースライス方式の相補Ｍ
Ｏ８型半導体集積回路装置において、前記基本セルは複
数組のＰチャネル型ＭＯ８）ランジスタ及びこれと同数
の組のＮチャネル型ＭＯ８）ランジスタからなυ、各々
のＭＯＳ ）ランジスタ組のトランジスタはソース領域
またはドレイン領域を共有する直列接続をしてかつ各々
のＭＯＳ ）ランジスタ毎に独立したゲート電極全有す
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013502A JPS59150446A (ja) | 1983-01-29 | 1983-01-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013502A JPS59150446A (ja) | 1983-01-29 | 1983-01-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59150446A true JPS59150446A (ja) | 1984-08-28 |
Family
ID=11834895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58013502A Pending JPS59150446A (ja) | 1983-01-29 | 1983-01-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59150446A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101650A (ja) * | 1987-10-14 | 1989-04-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| US5083178A (en) * | 1989-08-25 | 1992-01-21 | Sony Corporation | Semiconductor cmos gate array |
| US6057568A (en) * | 1993-12-29 | 2000-05-02 | Nec Corporation | Application specific integrated circuit semiconductor device having MOS transistor with reduced gate resistance |
-
1983
- 1983-01-29 JP JP58013502A patent/JPS59150446A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101650A (ja) * | 1987-10-14 | 1989-04-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| US5083178A (en) * | 1989-08-25 | 1992-01-21 | Sony Corporation | Semiconductor cmos gate array |
| US6057568A (en) * | 1993-12-29 | 2000-05-02 | Nec Corporation | Application specific integrated circuit semiconductor device having MOS transistor with reduced gate resistance |
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