JP3747980B2 - 半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関するものであり、特にＣ−ＭＯＳ構造の回路を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】
図５に示すように、半導体集積回路装置１００では、多数のＩ／Ｏセル９０ａ、９０ｂ、９０ｃ、・・・、９０ｎが形成される。このようなＩ／Ｏセルの出力回路はＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタのＣＭＯＳ接続構造を成しているのが普通である。
【０００３】
この場合、ＬＳＩ等のようにトランジスタが微小に形成されるものにおいては、ドライブ能力を高めるために図９に示すようにＣＭＯＳを複数並列接続することを行なう。図９において、Ｐ１、Ｐ２、・・・、ＰｎはＰ−ＭＯＳトランジスタ、Ｎ１、Ｎ２、・・・、ＮｎはＮ−ＭＯＳトランジスタである。また、ＶDDは電源線、ＶSSはグランド線、９１は出力端子である。
【０００４】
このような出力回路を構成する半導体基板上の配線配置構造の従来例として図３に示すタイプ（第１従来例）と、図４に示すタイプ（第２従来例）のものがある。図３において、９５はＰ−ＭＯＳ側のソースＳ１にコンタクトホール７４を介して接続され、Ｎ−ＭＯＳ側のソースＳ１にコンタクトホール８４を介して接続された第１層の配線である。
【０００５】
同じく、９６はＰ−ＭＯＳ側のドレインＤ１にコンタクトホール７５、７６を介して接続されＮ−ＭＯＳ側のドレインＤ１にコンタクトホール８５、８６を介して接続された第１層の配線であり、９７はＰ−ＭＯＳ側のソースＳ２にコンタクトホール７７を介して接続され、Ｎ−ＭＯＳ側のソースＳ２にコンタクトホール８７を介して接続された第１層の配線である。
【０００６】
７２はＰ−ＭＯＳ側の第１トランジスタのゲート電極であり、７３は同じくＰ−ＭＯＳ側の第２トランジスタのゲート電極である。一方、８２、８３はＮ−ＭＯＳ側の第１、第２トランジスタのゲート電極である。電源線ＶDD、グランド線ＶSSはいずれも第２層の配線として形成される。
【０００７】
次に、図４に示す第２従来例ではトランジスタの向きが第１従来例とは９０°異なっている。１０１はＰ−ＭＯＳ側とＮ−ＭＯＳ側を連結する第３層の配線である。電源線ＶDD、グランド線ＶSSは第２層配線、１０２〜１０６は第１層配線である。
【０００８】
【発明が解決しようとする課題】
ところで、ドライブ能力を高めるためにトランジスタの数を増加させる場合、図３に示すトランジスタ１つ分の幅に相当するＷＸを整数倍する必要がある。図３はＰ−ＭＯＳ側とＮ−ＭＯＳ側ともそれぞれトランジスタが２つずつの場合であったが、図６はトランジスタが６個の場合（イ）から更に１個増やす場合（ロ）を示している。ただし、図６は簡単なため、例えばＰ−ＭＯＳ側のみを示している。ここでは、トランジスタのチャンネル長はＸ方向、チャンネル幅はＹ方向となっている。
【０００９】
図６（イ）において、Ｇ１〜Ｇ６はＰ−ＭＯＳトランジスタのゲート電極を表わしている。従って、６個のＰ−ＭＯＳトランジスタが存在する。これから更にトランジスタを１個追加したい場合、図６（ロ）に示すように横方向に１つ分トランジスタを増やせばよい。Ｇ７は増加したトランジスタのゲート電極を示している。
【００１０】
しかしながら、図５に示すようにＩ／Ｏセル９０ａ〜９０ｎは大きさと形状が半導体集積回路装置１００によって決っているので、図６でＸＡの寸法がそれ以上拡大できない場合が多い。このようなとき、第１従来例（図３）では、Ｙ方向にトランジスタを増やさなければならない。図７はその例を示している。しかしながら、これは無駄なスペースＡを生じることになってしまう。
【００１１】
これに対し、第２従来例（図４）はチャンネル長がＹ方向、チャンネル幅がＸ方向となっているため図８に示すようにＹ方向にトランジスタを効率良く追加できるという長所がある。しかし、この第２従来例はＰ−ＭＯＳ側とＮ−ＭＯＳ側を接続するのに第３層の配線１０１（図４参照）を必要とする欠点がある。
【００１２】
本発明はこのような点に鑑みなされたものであって、第２従来例の如き方式において第３層の配線を必要としないように工夫した新規且つ有用な半導体集積回路装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため本発明では、第１導電型トランジスタ群と第２導電型トランジスタ群の各トランジスタをそのチャンネル長が半導体チップのスペース的自由度の有る方向になるように半導体基板に形成し、その半導体基板上に配線を施して各トランジスタに所定の接続を施して成る半導体集積回路装置において、第２層配線としての電源線及びグランド線をくり抜いて溝を設け、該溝内にそれぞれ第２層配線として孤立配線領域を形成し、この孤立配線領域をビアホールを介して第１層配線の第１、第２導電型トランジスタ群間接続の配線に接続したことを特徴とする。また前記第２層配線は、前記第１層配線より上部に設けられるようにすると良い。
【００１４】
また、本発明の半導体集積回路装置は、半導体基板に形成された複数のＰ−ＭＯＳトランジスタと、前記半導体基板に形成された複数のＮ−ＭＯＳトランジスタと、前記半導体基板上に施された第１絶縁膜と、第１絶縁膜上に配されるとともに第１方向に延在する各トランジスタのための複数のゲート電極と、前記ゲート電極が施された第１絶縁膜上に施された第２絶縁膜と、第２絶縁膜上に設けられるとともに前記複数のＰ−ＭＯＳトランジスタのソースを接続する第１線路と、第２絶縁膜上に設けられるとともに前記複数のＮ−ＭＯＳトランジスタのソースを接続する第２線路と、第２絶縁膜上に設けられるとともに前記Ｐ−ＭＯＳトランジスタのドレインと前記Ｎ−ＭＯＳトランジスタのドレインを接続する並行直線の複数の第３線路と、前記第１、第２、第３線路が形成された第２絶縁膜上に形成された第３絶縁膜と、第３絶縁膜上において前記Ｐ−ＭＯＳトランジスタ上に形成された電源線と、第３絶縁膜上において前記Ｎ−ＭＯＳトランジスタ上に形成されたグランド線と、前記電源線をくり抜いて設けた溝内に設けられた第１の孤立配線と、前記グランド線をくり抜いて設けた溝内に設けられた第２の孤立配線と、第１、第２孤立配線を第３絶縁膜に形成したビアホールを通して第３線路に接続する手段とから成っている。
【００１５】
このような構成によると、第２層配線としての電源線及びグランド線内に孤立した配線領域が形成され、この孤立配線領域が、第１、第２層間の絶縁膜のビアホールを通して所定の第１層配線（第１、第２導電型トランジスタ群間の配線）と接続される。従って、第２従来例のように第３層の配線を設けなくても所期の接続を実現できる。そのため配線構造がシンプルになる。
【００１６】
【発明の実施の形態】
図１は半導体集積回路装置の要部の配線を平面的に示しており、また図２はその要部を分解して模式的に示している。これらの図において、１はＰ型の半導体基板であり、２はそれに形成されたＮウエルである。このＮウエル２内には、Ｐ−ＭＯＳトランジスタ用のソースＳ１、Ｓ２、ドレインＤ１の各領域が形成されている。
【００１７】
また、半導体基板１の異なる箇所にはＮ−ＭＯＳトランジスタ用のソースＳ１、Ｓ２、ドレインＤ１の各領域が形成されている。３はＳｉＯ2等の材料で形成された第１絶縁膜であり、その上にゲート電極４〜７が図示の如く形成される。８は第２の絶縁膜である。
【００１８】
第２の絶縁膜８上には、Ｐ−ＭＯＳ側、Ｎ−ＭＯＳ側の各々において各トランジスタのソースＳ１とＳ２を接続するための配線９〜１２が形成されている。これらの配線は第１、第２の絶縁膜３、８に形成したコンタクトホール１３〜２０（図１参照）を通してソースＳ１、Ｓ２にコンタクトしている。
【００１９】
第２の絶縁膜８上には、更にＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタのドレインＤ１、Ｄ１を接続するための配線２１、２２、２３も形成されている（ただし、図２では配線２１は省略）。これらの配線２１、２２、２３は並行な直線であり、第１、第２の絶縁膜３、８に形成したコンタクトホール２４〜２９（図１参照）を介してドレインＤ１、Ｄ１にコンタクトしている。
【００２０】
３０は第３の絶縁膜であり、その上に電源線ＶDD、グランド線ＶSSが形成されている。そして、これらの電源線ＶDD、グランド線ＶSSは溝３１、３２によってくり抜かれ、それによって孤立配線領域３３、３４が形成されている。孤立配線領域３３、３４は第３の絶縁膜３０に設けられたビアホール（３５〜４０）を介して絶縁膜８上の配線２１〜２３に接続されている。上記配線のうち、配線９〜１２、２１〜２３は第１層配線であり、電源線ＶDD、グランド線ＶSS、孤立配線領域３３、３４はそれぞれ第２層配線である。
【００２１】
このように本実施形態では、第２層配線としての電源線及びグランド線の一部を孤立配線として利用するとともに、これを第１層の配線（上記配線２１〜２３）に接続することにより第３層配線を形成することなく、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタの所定接続を実現することができる。しかも、この形態では、ドライブ能力を上げたい場合に、図８に示す如く、トランジスタの配列方向（Ｙ方向）にトランジスタの数を増やすので、無駄なスペースの増加を伴なわない。
【００２２】
尚、配線２１〜２３はチャンネル長と同方向に直線で並行に走っているので、配線スペースをあまり占有することなく（従って第１層における他の配線の自由度を損なうことなしに）、太く形成できるので、複数本であることと相俟って電流容量を大きくとれる。これに対して、配線２１〜２３を第１層においてチャンネル長に対し直角方向（従ってチャンネル幅方向、即ちゲート電極の延在方向）にとることも考えられるが、配線９〜１２を迂回するように配線２１〜２３をコ字型配線として周囲に引き回すことになる。これでは、配線を太くするスペース的余裕がなくなる。
【００２３】
尚、上記構造に加えて、更に３層配線として電源線及びグランド線を設けると、電源線及びグランド線の幅を実質的に倍増できることになる（第２層の電源線及びグランド線＋第３層の電源線及びグランド線）。
【００２４】
【発明の効果】
以上説明した通り本発明によれば、ドライブ能力の調整をトランジスタの幅ＷＸの単位で且つ２層配線構造で実現できる。そして、２層配線構造であるため従来の３層配線に比べコストが安くつくとともに半導体集積回路装置の開発期間や製造期間が短縮できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体集積回路装置の配線構造を平面的に示す図。
【図２】本発明の実施形態に係る半導体集積回路装置の一部分解斜視図。
【図３】第１従来例の半導体集積回路装置の配線構造を平面的に示す図。
【図４】第２従来例の半導体集積回路装置の配線構造を平面的に示す図。
【図５】半導体集積回路装置のＩ／Ｏセルを示す図。
【図６】半導体集積回路装置のドライブ能力を上げる方法の説明図。
【図７】第１従来例の欠点を説明するための図。
【図８】本発明での半導体集積回路装置のドライブ能力を上げる方法を示す図。
【図９】本発明の半導体集積回路装置の回路図。
【符号の説明】
１ 半導体基板
２ Ｎウエル
３、８、３０ 絶縁膜
４〜６、Ｇ１〜Ｇ７ ゲート電極
ＶDD、ＶSS 電源線及びグランド線
３３、３４ 孤立配線領域
９〜１２ ソース間接続の配線
２１〜２３ ドレイン間接続の配線
【発明の属する技術分野】
本発明は半導体集積回路装置に関するものであり、特にＣ−ＭＯＳ構造の回路を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】
図５に示すように、半導体集積回路装置１００では、多数のＩ／Ｏセル９０ａ、９０ｂ、９０ｃ、・・・、９０ｎが形成される。このようなＩ／Ｏセルの出力回路はＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタのＣＭＯＳ接続構造を成しているのが普通である。
【０００３】
この場合、ＬＳＩ等のようにトランジスタが微小に形成されるものにおいては、ドライブ能力を高めるために図９に示すようにＣＭＯＳを複数並列接続することを行なう。図９において、Ｐ１、Ｐ２、・・・、ＰｎはＰ−ＭＯＳトランジスタ、Ｎ１、Ｎ２、・・・、ＮｎはＮ−ＭＯＳトランジスタである。また、ＶDDは電源線、ＶSSはグランド線、９１は出力端子である。
【０００４】
このような出力回路を構成する半導体基板上の配線配置構造の従来例として図３に示すタイプ（第１従来例）と、図４に示すタイプ（第２従来例）のものがある。図３において、９５はＰ−ＭＯＳ側のソースＳ１にコンタクトホール７４を介して接続され、Ｎ−ＭＯＳ側のソースＳ１にコンタクトホール８４を介して接続された第１層の配線である。
【０００５】
同じく、９６はＰ−ＭＯＳ側のドレインＤ１にコンタクトホール７５、７６を介して接続されＮ−ＭＯＳ側のドレインＤ１にコンタクトホール８５、８６を介して接続された第１層の配線であり、９７はＰ−ＭＯＳ側のソースＳ２にコンタクトホール７７を介して接続され、Ｎ−ＭＯＳ側のソースＳ２にコンタクトホール８７を介して接続された第１層の配線である。
【０００６】
７２はＰ−ＭＯＳ側の第１トランジスタのゲート電極であり、７３は同じくＰ−ＭＯＳ側の第２トランジスタのゲート電極である。一方、８２、８３はＮ−ＭＯＳ側の第１、第２トランジスタのゲート電極である。電源線ＶDD、グランド線ＶSSはいずれも第２層の配線として形成される。
【０００７】
次に、図４に示す第２従来例ではトランジスタの向きが第１従来例とは９０°異なっている。１０１はＰ−ＭＯＳ側とＮ−ＭＯＳ側を連結する第３層の配線である。電源線ＶDD、グランド線ＶSSは第２層配線、１０２〜１０６は第１層配線である。
【０００８】
【発明が解決しようとする課題】
ところで、ドライブ能力を高めるためにトランジスタの数を増加させる場合、図３に示すトランジスタ１つ分の幅に相当するＷＸを整数倍する必要がある。図３はＰ−ＭＯＳ側とＮ−ＭＯＳ側ともそれぞれトランジスタが２つずつの場合であったが、図６はトランジスタが６個の場合（イ）から更に１個増やす場合（ロ）を示している。ただし、図６は簡単なため、例えばＰ−ＭＯＳ側のみを示している。ここでは、トランジスタのチャンネル長はＸ方向、チャンネル幅はＹ方向となっている。
【０００９】
図６（イ）において、Ｇ１〜Ｇ６はＰ−ＭＯＳトランジスタのゲート電極を表わしている。従って、６個のＰ−ＭＯＳトランジスタが存在する。これから更にトランジスタを１個追加したい場合、図６（ロ）に示すように横方向に１つ分トランジスタを増やせばよい。Ｇ７は増加したトランジスタのゲート電極を示している。
【００１０】
しかしながら、図５に示すようにＩ／Ｏセル９０ａ〜９０ｎは大きさと形状が半導体集積回路装置１００によって決っているので、図６でＸＡの寸法がそれ以上拡大できない場合が多い。このようなとき、第１従来例（図３）では、Ｙ方向にトランジスタを増やさなければならない。図７はその例を示している。しかしながら、これは無駄なスペースＡを生じることになってしまう。
【００１１】
これに対し、第２従来例（図４）はチャンネル長がＹ方向、チャンネル幅がＸ方向となっているため図８に示すようにＹ方向にトランジスタを効率良く追加できるという長所がある。しかし、この第２従来例はＰ−ＭＯＳ側とＮ−ＭＯＳ側を接続するのに第３層の配線１０１（図４参照）を必要とする欠点がある。
【００１２】
本発明はこのような点に鑑みなされたものであって、第２従来例の如き方式において第３層の配線を必要としないように工夫した新規且つ有用な半導体集積回路装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため本発明では、第１導電型トランジスタ群と第２導電型トランジスタ群の各トランジスタをそのチャンネル長が半導体チップのスペース的自由度の有る方向になるように半導体基板に形成し、その半導体基板上に配線を施して各トランジスタに所定の接続を施して成る半導体集積回路装置において、第２層配線としての電源線及びグランド線をくり抜いて溝を設け、該溝内にそれぞれ第２層配線として孤立配線領域を形成し、この孤立配線領域をビアホールを介して第１層配線の第１、第２導電型トランジスタ群間接続の配線に接続したことを特徴とする。また前記第２層配線は、前記第１層配線より上部に設けられるようにすると良い。
【００１４】
また、本発明の半導体集積回路装置は、半導体基板に形成された複数のＰ−ＭＯＳトランジスタと、前記半導体基板に形成された複数のＮ−ＭＯＳトランジスタと、前記半導体基板上に施された第１絶縁膜と、第１絶縁膜上に配されるとともに第１方向に延在する各トランジスタのための複数のゲート電極と、前記ゲート電極が施された第１絶縁膜上に施された第２絶縁膜と、第２絶縁膜上に設けられるとともに前記複数のＰ−ＭＯＳトランジスタのソースを接続する第１線路と、第２絶縁膜上に設けられるとともに前記複数のＮ−ＭＯＳトランジスタのソースを接続する第２線路と、第２絶縁膜上に設けられるとともに前記Ｐ−ＭＯＳトランジスタのドレインと前記Ｎ−ＭＯＳトランジスタのドレインを接続する並行直線の複数の第３線路と、前記第１、第２、第３線路が形成された第２絶縁膜上に形成された第３絶縁膜と、第３絶縁膜上において前記Ｐ−ＭＯＳトランジスタ上に形成された電源線と、第３絶縁膜上において前記Ｎ−ＭＯＳトランジスタ上に形成されたグランド線と、前記電源線をくり抜いて設けた溝内に設けられた第１の孤立配線と、前記グランド線をくり抜いて設けた溝内に設けられた第２の孤立配線と、第１、第２孤立配線を第３絶縁膜に形成したビアホールを通して第３線路に接続する手段とから成っている。
【００１５】
このような構成によると、第２層配線としての電源線及びグランド線内に孤立した配線領域が形成され、この孤立配線領域が、第１、第２層間の絶縁膜のビアホールを通して所定の第１層配線（第１、第２導電型トランジスタ群間の配線）と接続される。従って、第２従来例のように第３層の配線を設けなくても所期の接続を実現できる。そのため配線構造がシンプルになる。
【００１６】
【発明の実施の形態】
図１は半導体集積回路装置の要部の配線を平面的に示しており、また図２はその要部を分解して模式的に示している。これらの図において、１はＰ型の半導体基板であり、２はそれに形成されたＮウエルである。このＮウエル２内には、Ｐ−ＭＯＳトランジスタ用のソースＳ１、Ｓ２、ドレインＤ１の各領域が形成されている。
【００１７】
また、半導体基板１の異なる箇所にはＮ−ＭＯＳトランジスタ用のソースＳ１、Ｓ２、ドレインＤ１の各領域が形成されている。３はＳｉＯ2等の材料で形成された第１絶縁膜であり、その上にゲート電極４〜７が図示の如く形成される。８は第２の絶縁膜である。
【００１８】
第２の絶縁膜８上には、Ｐ−ＭＯＳ側、Ｎ−ＭＯＳ側の各々において各トランジスタのソースＳ１とＳ２を接続するための配線９〜１２が形成されている。これらの配線は第１、第２の絶縁膜３、８に形成したコンタクトホール１３〜２０（図１参照）を通してソースＳ１、Ｓ２にコンタクトしている。
【００１９】
第２の絶縁膜８上には、更にＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタのドレインＤ１、Ｄ１を接続するための配線２１、２２、２３も形成されている（ただし、図２では配線２１は省略）。これらの配線２１、２２、２３は並行な直線であり、第１、第２の絶縁膜３、８に形成したコンタクトホール２４〜２９（図１参照）を介してドレインＤ１、Ｄ１にコンタクトしている。
【００２０】
３０は第３の絶縁膜であり、その上に電源線ＶDD、グランド線ＶSSが形成されている。そして、これらの電源線ＶDD、グランド線ＶSSは溝３１、３２によってくり抜かれ、それによって孤立配線領域３３、３４が形成されている。孤立配線領域３３、３４は第３の絶縁膜３０に設けられたビアホール（３５〜４０）を介して絶縁膜８上の配線２１〜２３に接続されている。上記配線のうち、配線９〜１２、２１〜２３は第１層配線であり、電源線ＶDD、グランド線ＶSS、孤立配線領域３３、３４はそれぞれ第２層配線である。
【００２１】
このように本実施形態では、第２層配線としての電源線及びグランド線の一部を孤立配線として利用するとともに、これを第１層の配線（上記配線２１〜２３）に接続することにより第３層配線を形成することなく、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタの所定接続を実現することができる。しかも、この形態では、ドライブ能力を上げたい場合に、図８に示す如く、トランジスタの配列方向（Ｙ方向）にトランジスタの数を増やすので、無駄なスペースの増加を伴なわない。
【００２２】
尚、配線２１〜２３はチャンネル長と同方向に直線で並行に走っているので、配線スペースをあまり占有することなく（従って第１層における他の配線の自由度を損なうことなしに）、太く形成できるので、複数本であることと相俟って電流容量を大きくとれる。これに対して、配線２１〜２３を第１層においてチャンネル長に対し直角方向（従ってチャンネル幅方向、即ちゲート電極の延在方向）にとることも考えられるが、配線９〜１２を迂回するように配線２１〜２３をコ字型配線として周囲に引き回すことになる。これでは、配線を太くするスペース的余裕がなくなる。
【００２３】
尚、上記構造に加えて、更に３層配線として電源線及びグランド線を設けると、電源線及びグランド線の幅を実質的に倍増できることになる（第２層の電源線及びグランド線＋第３層の電源線及びグランド線）。
【００２４】
【発明の効果】
以上説明した通り本発明によれば、ドライブ能力の調整をトランジスタの幅ＷＸの単位で且つ２層配線構造で実現できる。そして、２層配線構造であるため従来の３層配線に比べコストが安くつくとともに半導体集積回路装置の開発期間や製造期間が短縮できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体集積回路装置の配線構造を平面的に示す図。
【図２】本発明の実施形態に係る半導体集積回路装置の一部分解斜視図。
【図３】第１従来例の半導体集積回路装置の配線構造を平面的に示す図。
【図４】第２従来例の半導体集積回路装置の配線構造を平面的に示す図。
【図５】半導体集積回路装置のＩ／Ｏセルを示す図。
【図６】半導体集積回路装置のドライブ能力を上げる方法の説明図。
【図７】第１従来例の欠点を説明するための図。
【図８】本発明での半導体集積回路装置のドライブ能力を上げる方法を示す図。
【図９】本発明の半導体集積回路装置の回路図。
【符号の説明】
１ 半導体基板
２ Ｎウエル
３、８、３０ 絶縁膜
４〜６、Ｇ１〜Ｇ７ ゲート電極
ＶDD、ＶSS 電源線及びグランド線
３３、３４ 孤立配線領域
９〜１２ ソース間接続の配線
２１〜２３ ドレイン間接続の配線
Claims (3)
- 第１導電型トランジスタ群と第２導電型トランジスタ群の各トランジスタをそのチャンネル長が半導体チップのスペース的自由度の有る方向になるように半導体基板に形成し、その半導体基板上に配線を施して各トランジスタに所定の接続を施して成る半導体集積回路装置において、
第２層配線としての電源線及びグランド線をくり抜いて溝を設け、該溝内にそれぞれ第２層配線として孤立配線領域を形成し、この孤立配線領域をビアホールを介して第１層配線の第１、第２導電型トランジスタ群間接続の配線に接続したことを特徴とする半導体集積回路装置。 - 前記第２層配線は、前記第１層配線より上部に設けられたことを特徴とする請求項１に記載の半導体集積回路装置。
- 半導体基板に形成された複数のＰ−ＭＯＳトランジスタと、
前記半導体基板に形成された複数のＮ−ＭＯＳトランジスタと、
前記半導体基板上に施された第１絶縁膜と、
第１絶縁膜上に配されるとともに第１方向に延在する各トランジスタのための複数のゲート電極と、
前記ゲート電極が施された第１絶縁膜上に施された第２絶縁膜と、
第２絶縁膜上に設けられるとともに前記複数のＰ−ＭＯＳトランジスタのソースを接続する第１線路と、
第２絶縁膜上に設けられるとともに前記複数のＮ−ＭＯＳトランジスタのソースを接続する第２線路と、
第２絶縁膜上に設けられるとともに前記Ｐ−ＭＯＳトランジスタのドレインと前記Ｎ−ＭＯＳトランジスタのドレインを接続する並行直線の複数の第３線路と、
前記第１、第２、第３線路が形成された第２絶縁膜上に形成された第３絶縁膜と、
第３絶縁膜上において前記Ｐ−ＭＯＳトランジスタ上に形成された電源線と、
第３絶縁膜上において前記Ｎ−ＭＯＳトランジスタ上に形成されたグランド線と、
前記電源線をくり抜いて設けた溝内に設けられた第１の孤立配線と、
前記グランド線をくり抜いて設けた溝内に設けられた第２の孤立配線と、
第１、第２孤立配線を第３絶縁膜に形成したビアホールを通して第３線路に接続する手段と、から成ることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18329897A JP3747980B2 (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路装置 |
| US09/112,459 US5977573A (en) | 1997-07-09 | 1998-07-09 | Wiring pattern for a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18329897A JP3747980B2 (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126602A JPH1126602A (ja) | 1999-01-29 |
| JP3747980B2 true JP3747980B2 (ja) | 2006-02-22 |
Family
ID=16133230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18329897A Expired - Fee Related JP3747980B2 (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5977573A (ja) |
| JP (1) | JP3747980B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9786663B2 (en) | 2013-08-23 | 2017-10-10 | Qualcomm Incorporated | Layout construction for addressing electromigration |
| US9972624B2 (en) | 2013-08-23 | 2018-05-15 | Qualcomm Incorporated | Layout construction for addressing electromigration |
| CN114566483A (zh) * | 2020-11-27 | 2022-05-31 | Oppo广东移动通信有限公司 | 一种芯片及电子设备 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2826446B2 (ja) * | 1992-12-18 | 1998-11-18 | 三菱電機株式会社 | 半導体集積回路装置及びその設計方法 |
| US5764533A (en) * | 1995-08-01 | 1998-06-09 | Sun Microsystems, Inc. | Apparatus and methods for generating cell layouts |
-
1997
- 1997-07-09 JP JP18329897A patent/JP3747980B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-09 US US09/112,459 patent/US5977573A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5977573A (en) | 1999-11-02 |
| JPH1126602A (ja) | 1999-01-29 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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|
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|
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